telra r/c - Serwis Elektroniki

Opis magistrali szeregowej 1-wirezdefiniowane by³y dwie szczeliny czasowe dla nadawania bitu,a tylko jedna dla jego odczytu (dla odczytu przez uk³ad master;wzglêdem mastera definiowane s¹ szczeliny czasowe).Dla zapisu danych (lub adresów czy rozkazów) do elementów1-wire (co nale¿y rozumieæ, do elementów z interfejsemmagistrali 1-wire) master generuje szczeliny czasowe Write-One lub Write-Zero. Dla odczytu danych master generuje szczelinêczasow¹ Read Data, która dla uk³adu nadajnika (którymjest w tym przypadku uk³ad slave) wyznacza moment startu(dla jego wewnêtrznego uk³adu czasowego) transmisji bitu i zpunktu widzenia mastera wygl¹da tak samo, jak szczelina czasowanadawania jedynki.A wiêc, uk³ad slave synchronizuj¹c siê z opadaj¹cym zboczemna linii 1-wire, wystawia jeden bit danych spod wczeœniejzaadresowanej komórki (pamiêci, bufora, ROM-u, itp.). Jeœliwystawia 1 logiczn¹ to „nic nie robi”. Linia magistrali wróci dostanu wysokiego po czasie t LOWR , kiedy „puœci” j¹ master. Czasten powinien byæ nie krótszy ni¿ 1µs i nie d³u¿szy ni¿ 15µs.Natomiast master próbkuje stan magistrali po czasie t RDV , którynominalnie powinien wynosiæ 15µs i odczyta w tym przypadkujedynkê logiczn¹. Stan na linii jest wtedy wyznaczony przezrezystor R PULL-UP pod³¹czony do napiêcia V PULL-UP , co zaznaczonona rys.4.3 lini¹ ciek¹. Lini¹ grub¹ zaznaczono stan (napiêcie)wyznaczony przez mastera, natomiast lini¹ przerywan¹ stanzdeterminowany przez uk³ad slave (w tym przypadku nadajnik)magistrali. Jak widaæ z rys.4.3, stan na linii jest zdeterminowanyprzez uk³ad slave tylko wtedy, gdy wystawia on na magistralêlogiczne 0. Przetrzymuje on wówczas stan niski po czasie jaktranzystor wyjœciowy (z otwartym drenem) mastera zostaniewy³¹czony. Zatem stopieñ odbiornika mastera próbkuj¹c stanlinii magistrali, odczyta „0”. Po wyznaczonym momencie, wktórym master odczytuje bit = „0”, uk³ad nadajnika powinienprzetrzymaæ magistralê w stanie niskim przez czas nominalnierówny 15µs i zaznaczony na rys.4.3 jako t RELEASE . Specyfikacjazak³ada, ¿e czas ten mo¿e siê mieœciæ w granicach 0÷45µs. Nastêpniejest czas recovery o wartoœci co najmniej 1µs i koñczysiê szczelina czasowa odczytu danych z linii 1-wire.W trybie transmisji szybkiej (overdrive speed) odbiornik(master) próbkuje stan linii po 2µs od momentu (wyznaczonegoprzez siebie) pocz¹tku szczeliny czasowej. Czas recoveryjest taki sam, jak w trybie regular speed, stan niski przetrzymywanyprzez mastera t LOWR jest nie d³u¿szy ni¿ 2µs (ograniczenieod do³u jest takie samo - 1µs) i szczelina czasowa jestoko³o 10-krotnie krótsza ni¿ w trybie standardowej prêdkoœcitransmisji i mieœci siê w granicach 6÷16µs.4.3. Impuls reset i presence (zerowania i obecnoœci)Oprócz szczelin czasowych nadawania i odbioru bitu, zdefiniowanajest szczelina czasowa, stanowi¹ca impuls zerowaniadla wszystkich uk³adów slave pod³¹czonych do magistralioraz nastêpuj¹cy po nim impuls „obecnoœci” wystawiany przezuk³ad (uk³ady) slave. Timing tych impulsów przedstawiono narysunku 4.4.Impuls reset zdefiniowany jest jako pojedynczy (ci¹g³y)stan niski trwaj¹cy nominalnie 480µs, co stanowi czas oœmiustandardowych szczelin czasowych, po którym nastêpuje stanwysoki o takim samym czasie trwania (480µs). Czas tego stanu(wysokiego) jest zdefiniowany dla uk³adu master i nie musibyæ obserwowany na magistrali. Czas ten jest potrzebny dlauk³adów slave, aby wystawiæ swój „impuls obecnoœci” (presencepulse). W tym czasie nie mo¿e wyst¹piæ ¿adna inna komunikacja(szczelina czasowa). Po narastaj¹cym zboczu napiêciana magistrali uk³ady slave pod³¹czone do niej musz¹odczekaæ 30µs, a nastêpnie œci¹gn¹æ napiêcie na linii w dó³ naczas 120µs (wartoœci nominalne).Jak ju¿ wspomniano wczeœniej, tolerancje czasowe uk³adówslave mog¹ byæ du¿e (4 :1), zatem w tych samych tolerancjachbêd¹ siê mieœci³y wspomniane tu czasy. Ich dopuszczalne wartoœcizaznaczono na rys.4.4. Zdefiniowanie na magistrali 1-wireimpulsów reset i presence jest bardzo istotne zwa¿ywszy, ¿e magistralata jest g³ównie stosowana dla uk³adów iButton w postacipastylek, bowiem „kontakt” pastylki do magistrali mo¿e byæ niepewny,jak równie¿ pastylka mo¿e byæ do magistrali pod³¹czona(za pomoc¹ odpowiedniej sondy-uchwytu) w dowolnym momencie.Równie¿ z tego wzglêdu zastosowano bardzo efektywny sposóbkontroli poprawnoœci transmisji za pomoc¹ kodu CRC (oczym szerzej w p.11). W przypadku uk³adów „lutowanych” dlaprzyœpieszenia transmisji mo¿na ten proces pomin¹æ (o czym wpunkcie opisuj¹cym strukturê logiczn¹ systemu).Impuls presence nastêpuj¹cy po impulsie reset daje zatemmasterowi mo¿liwoœæ stwierdzenia, czy uk³ad slave jest pod³¹czonydo magistrali (do sondy). Ta w³aœciwoœæ ma znaczenieprzede wszystkim w przypadku uk³adów - pastylek iButton. Wprzypadku magistrali z pod³¹czonymi do niej wieloma uk³ada-t LOWR t RELEASEt RDVt SLOT T RECRegular Speed Overdrive SpeedV PULLUP60µs ≤ t SLOT < 120µs 6µs ≤ t SLOT < 16µsV PULLUP MIN1µs ≤ t LOWR < 15µs 1µs ≤ t LOWR < 2µsV IH MINOkno czasowe próbkowania0µs ≤ t RELEASE < 45µs 0µs ≤ t RELEASE < 4µsV IL MAX magistrali przez uk³ad master1µs ≤ t REC < ∞ 1µs ≤ t REC < ∞0Vt RDV = 15µst RDV = 2µsRESISTOR MASTER SLAVEV PULLUPV PULLUP MINV IH MIN0VRESISTORMASTERSLAVERys.4.3. Szczelina czasowa odczytu danych z magistrali.t RSTHRegular Speed480µs ≤ t RSTL < ∞t Rd³ugoœci czasu t RSTLV IL MAX 480µs ≤ t RSTH < ∞t RSTLt PDLT PDHRSTL RSTH t PDH t PDL 48µs ≤ < 80µs; 48µs ≤ < ∞; 2µs ≤ < 6µs; 8µs ≤ < 24µs(uwaga odnoœnie maksymalnej- w tekœcie)(tRSTHzawiera czas recovery)15µs ≤ t PDH < 60µsOverdrive Speedt t60µs ≤ t PDL < 240µsRys.4.4. Zale¿noœci czasowe impulsów reset i presence.10 SERWIS ELEKTRONIKI 1/2003