telra r/c - Serwis Elektroniki

Stereofoniczny zestaw RCD-750 firmy SamsungAVCC(S)TDFCTTKEITKEOAVCC(RF)TGSWRTGATSTZCTE2TE1N/CFSCHFDFCTFCEFSEORFIRFORFP/NLDPDPD1PD2CVN/CEFEOEIRVDCC2DCC1AVEE(RF)FBIASFE1FE2HF GOFSWLFRISETAPDIBPFEFMOAASCDVEE(S)MCKMLTMDATRESETDIRCTRCNTAVEE(S)N/CISTATPFSETCBHCPHN/CSLSTPSLEISLEOSLENTEST222 35 28 38 37 84 27 28 20 30 9 32 34 6 33 7 3 2 5 8 41 40 39 42FVC 24VREOI 21VREO 23FBM 36N/C 14LOCK 31SMPD 12SMON 13LOOPFILTERVCO1-TIMECLFLPFVREO&VICEFMCOMPARATORVCO2-TIMESTTL TO COMSMICOM TO SERVO CONTROLAUTO SEQUENCERCOMSTOTTLMORORAMP&COMPA-RATOR+--++-TRACKINGPHASECOMPENSATION1054474872151650SMEF 25DVCC(S) 55SPDI 43SPDLO 44WDCH 11FOK 59N/C 4- +RF AMPDEFECT AMP&COMPARATORARC AMPFS1 TG1 FM1 TG7TG1 PS1 TG2TG2DEFECT AMP&COMPARATORKA9220TRACKINGERROR AMPFOCUSERROR AMPWINDOWCOMPARATORFOCUSPHASECOMPENSATION+-51525349205845LDON604665 66 67 78 70 71 75 74 69 73 74 76 62 61 68 79 80 1 33 57 56 19 18 17Rys.5. Schemat blokowy uk³adu KA9220.n.1 - zasilanie 1 czêœci analogowej.n.2 - wyjœcie uk³adu ³adowania „pompy” master PLL.n.3 - wejœcie filtra master PLL.n.4 - wyjœcie filtra master PLL.n.5 - sterowanie generatorem VCO uk³adu master PLL.n.6 - masa 1 czêœci analogowej.n.7 - cyfrowe wyjœcie fonii.n.8 - wejœcie rezonatora kwarcowego.n.9 - wyjœcie rezonatora kwarcowego.n.10 - word clock 48bit/SLOT (normalna prêdkoœæ wynosi88.2kHz, a podwójna 176.4kHz).n.11 - zegar kana³u (channel clock), którego normalna prêdkoœæwynosi 44.1kHz, podwójna 88.2kHz.n.12 - szeregowe wyjœcie danych fonii (48bit/SLOT).n.13 - masa czêœci cyfrowej.n.14 - zegar danych fonii dla 48bit/SLOT (normalna prêdkoœæwynosi 2.1168kHz, a podwójna 4.2336kHz.n.15 - C2 pinter dla wyjœciowych danych fonii.n.16 - wejœcie 2 napiêcia odniesienia “L” (floating).n.17 - wejœcie 1 napiêcia odniesienia “L” (GND connection).n.18 - zasilanie 2 czêœci analogowej.n.19 - wyjœcie kana³u prawego po przejœciu przez przetwornikcyfrowo-analogowy.n.20 - wyjœcie kana³u lewego po przejœciu przez przetwornikcyfrowo-analogowy.n.21 - masa 2 czêœci analogowej.n.22 - wejœcie 1 napiêcia odniesienia „H” (V DD connection).n.23 - wejœcie 2 napiêcia odniesienia „H” (floating).n.24 - wyjœcie uk³adu emfazy-deemfazy („H”: emphasis).n.25 - wyjœcie uk³adu zablokowaniu (lock status).n.26 - wyjœcie subkodu sygna³u synchronizacji (S0 + S1).n.27 - system resetu przy „L”.n.28 - SQCK I/O control („L”: wewnêtrzny CK, „H”: zewnêtrznyCK).n.29 - wejœcie/wyjœcie zegara subkodu Q.n.30 - szeregowe wyjœcie subkodu Q.n.31 - wyjœcie uk³adu sprawdzania subkodu Q.n.32 - zegar dla wyjœcia danych subkodu Q.n.33 - szeregowe wyjœcie danych subkodu.n.34 - zasilanie 1 czêœci cyfrowej.n.35 - wejœcie uk³adu sterowania mute (“H”: mute ON).n.36 - wejœcie sygna³u „zatrzaskiwania” sygna³u z mikroprocesora.n.37 - szeregowe wejœcie danych z mikroprocesora.n.38 - szeregowe wejœcie zegara z mikroprocesora.n.39 - dane I/O SRAM port 8 (MSB).n.40 - dane I/O SRAM port 7.n.41 - dane I/O SRAM port 6.n.42 - dane I/O SRAM port 5.n.43 - dane I/O SRAM port 4.n.44 - dane I/O SRAM port 3.n.45 - dane I/O SRAM port 2.n.46 - dane I/O SRAM port 1.n.47 - wyjœcie uk³adu monitoruj¹cego pracê uk³adu (C1 errorcorrection (RA1)).n.48 - wyjœcie uk³adu monitoruj¹cego pracê uk³adu (C1 error56 SERWIS ELEKTRONIKI 1/2003