telra r/c - Serwis Elektroniki

Opis magistrali szeregowej 1-wire3. Ogólna postaæ magistrali szeregowejMagistrala to „zespó³ drutów” (tu - jeden drut). Jednak o logicetego co siê na magistrali dzieje nie decyduj¹ „druty”, aczkolwiekaspekty indukcyjnoœci, pojemnoœci przewodów, zjawiskawystêpuj¹ce w liniach d³ugich stanowi¹ fizyczne ograniczeniana parametry impulsów przesy³anych magistral¹. Te aspektyzostan¹ omówione w p.5 artyku³u. Aby informacja mog³a byæprawid³owo przesy³ana (aby odbiornik odczyta³ to co nadaje nadajnik,aby w przypadku wiêcej ni¿ jednego nadajnika pod³¹czonegodo magistrali oba nadajniki nie podjê³y jednoczeœnie procesunadawania danych na magistralê, aby na magistrali nie wyst¹pi³konflikt, aby napiêcia odpowiadaj¹ce stanom logicznymzapewnia³y odpowiedni margines w stosunku do zak³óceñ, itd.)musz¹ byæ zachowane aspekty: zale¿noœci czasowych, obci¹¿alnoœciuk³adów stanowi¹cych wejœcie i wyjœcie sygna³ów na magistralêi przede wszystkim œciœle okreœlony protokó³ logicznytego co siê dzieje na magistrali. Intuicyjnie jest wyczuwalne to,¿e o wiele wa¿niejsze i trudniejsze do spe³nienia s¹ te restrykcje,gdy wszystkie uk³ady ³¹czy tylko jeden drut. W przypadku magistralwieloprzewodowych na ogó³ jedne z nich to sygna³y steruj¹ce,informuj¹ce uk³ady po³¹czone ow¹ magistral¹ co w danejchwili wystawiane jest na magistralê adresow¹ czy danych, jakijest kierunek przesy³anej informacji. Linie potwierdzenia informuj¹,¿e dane zosta³y odczytane i nadajnik mo¿e wystawiæ nowe.Nawet w przypadku trójprzewodowej magistrali I 2 S jedna liniapodaje dane, z którego kana³u (fonii) s¹ transmitowane po liniidanych, linia zegara taktuje dane, czyli informuje, ¿e dane s¹ wystawionei s¹ „wa¿ne”, a wiêc odbiornik mo¿e je odczytaæ. Wprzypadku dwuprzewodowej magistrali I 2 C protokó³ ju¿ siê bardzokomplikuje ze wzglêdu na to, ¿e uk³ady po³¹czone s¹ tylkodwiema liniami. Jeden drut, to du¿o mniej ni¿ dwa, zatem informacjeprzedstawione w nastêpnych punktach artyku³u s¹ bardzowa¿ne dla zrozumienia tego „¿e to jednak dzia³a”.Magistrala 1-wire mo¿e zawieraæ tylko jeden uk³ad master.Uk³ad ten mo¿e informacjê nadawaæ lub odczytywaæ z innychuk³adów. Magistrala 1-wire jest wiêc dwukierunkowa. Poniewa¿informacja nie mo¿e byæ jednoczeœnie transmitowana w obu kierunkach,jest to „pó³-duplex”. Master mo¿e byæ zatem jeden, aleuk³adów slave (slave = niewolnik) mo¿e byæ nawet 500 i to oddalonychod mastera do 300m. Po linii mog¹ byæ transmitowane:komendy (rozkazy), adresy i mog¹ byæ zapisywane lub odczytywanedane spod tych adresów. Niektóre dane mog¹ byæ zabezpieczoneprzed powtórn¹ zmian¹, mo¿e byæ sprawdzana poprawnoœæodczytanych danych, a wiêc master „umie” sprawdziæ,czy nie wyst¹pi³ b³¹d. Niektóre uk³ady mog¹ byæ dezaktywowane,inne mog¹ byæ prze³¹czane na wiêksz¹ prêdkoœæ transmisji, anawet uk³ad slave mo¿e wys³aæ „przerwanie”, a wiêc za¿¹daæobs³ugi przez mastera.4. Zale¿noœci czasowe sygna³ów na magistrali1-wireElementy z interfejsem 1-wire to elementy z wewnêtrznieustalonym timing’em, który zak³ada pomiar lub generacjê cyfrowychimpulsów o ró¿nej szerokoœci. Stopieñ wyjœciowy nadajnikato tranzystor z „otwartym drenem”. Aktywnym stanemjest stan niski (0 - logiczne). Takie po³¹czenie stanowizatem iloczyn logiczny stanów wszystkich nadajników pod³¹czonychdo linii. Oznacza to, ¿e wystarcza by jeden z nich by³zerem logicznym, aby stan na linii by³ niski. Fizycznie rzeczujmuj¹c, taka struktura jest ma³o wra¿liwa na pojemnoœci paso¿ytniczesamej linii, jak i wejœæ pod³¹czonych do niej elementóww sytuacji generowania przez nadajnik zbocza opadaj¹cego,to znaczy w sytuacji przejœcia stanu linii z 1 na 0.Zatem zbocze opadaj¹ce generowane przez uk³ad master zosta³oustalone jako moment synchronizacji uk³adów czasowych(owych timing’ów) zawartych we wszystkich elementach z interfejsem1-wire. Wszystkie stany wnosz¹ce informacjê na magistralêmo¿na ograniczyæ do trzech tak zwanych szczelin czasowych(time slot), s¹ to:· szczelina czasowa zapisu 1 logicznej (write-one time slot),· szczelina czasowa zapisu 0 logicznego (write-zero timeslot),· szczelina czasowa odczytu danych (read-data time slot).4.1. Szczelina czasowa zapisu stanu logicznegoTiming szczeliny czasowej zapisu „1” przedstawiono na rysunku4.1, a timing zapisu „0” - na rysunku 4.2.V PULLUPV PULLUP MINV IH MINRys.4.1. Szczelina czasowa zapisu 1 logicznej.Regular Speed60µs ≤ < 120µst SLOTt LOW1t SLOT t RECV IL MAXt1µs ≤ < 15µsOkno czasowe próbkowania1µs ≤ tmagistrali przez uk³ad slaveREC < ∞0VOverdrive SpeedLOW16µs ≤ t SLOT < 16µsRESISTOR15µs1µs ≤ t LOW1 < 2µsMASTER60µs1µs ≤ t REC < ∞V PULLUPV PULLUP MINV IH MINOkno czasowe próbkowaniamagistrali przez uk³ad slaveRegular Speed60µs ≤ t LOW0 < t SLOT< 120µs1µs ≤ t REC< ∞t RECt SLOTV IL MAX0V15µsOverdrive Speedt LOW0RESISTORMASTER60µsRys.4.2. Szczelina czasowa zapisu 0 logicznego.6µs ≤ t LOW0 < t SLOT < 16µs1µs ≤ t REC < ∞8 SERWIS ELEKTRONIKI 1/2003