Osnovi elektronike

gde je I
DDmax
maksimalna nekapacitivna struja tokom promene stanja.
Pošto sva tri izraza za dinamičku disipaciju pokazuju linearnu zavisnost disipacije od
učestanosti f, u praksi je uobičajeno da se dinamička disipacija prikazuje izrazom:
P = f( C + C ) V
(11.61)
2
D p pD DD
gde je C
pD
ekvivalentna kapacitivnost, kojom se aproksimiraju teško merljivi uticaji dispacije
usled parazitnih kapacitivnosti i promene stanja. Iz prethodnih izraza sledi:
C = C + 0.5( V − 2 V ) I ( t + t ) V
(11.62)
2
pD T DD T DD max LH HL DD
Kapacitivnost C
pD
se obično određuje eksperimentalno, merenjem disipacije kola bez
opterećenja. Interesantno je da se metod izražavanja dinamičke disipacije pomoću izraza za P
D
može generalizovati i primenjivati čak kod vrlo složenih CMOS kola. Tipične vrednosti
kapacitivnosti C
pD
su reda 10 - 30 pF, što zavisi od složenosti i karakteristika CMOS kola.
Tipična vrednost proizvoda snage i kašnjenja CMOS kola niskog stepena integracije je
oko 10 pJ. Interesantno je primetiti da kod CMOS kola parametar PDP linearno zavisi od
učestanosti promena logičkih stanja. Kod složenih logičkih mreža samo mali broj logičkih kola
menja stanje u jednom takt ciklusu. Uzimajući ovu činjenicu u obzir, može se zaključiti da
CMOS kola visokog stepena integracije imaju znatno manju prosečnu disipaciju po logičkom
kolu. Kod CMOS kola u VLSI tehnici, parametar PDP može biti i manji od 1 pJ čak i pri
učestanostima od nekoliko desetina MHz.
11.5 Logička kola sa MOS tranzistorima
CMOS logička kola dobijaju se proširivanjem osnovnog invertorskog kola sa slike 11.13.
Na slici 11.16 su prikazana su CMOS NILI i NI kola sa dva ulaza. NILI kolo dobijeno je
dodavanjem paralelnog n-kanalnog tranzistora T
3
i serijskog p-kanalnog tranzistora T
4
. Za svaki
dodatni ulaz dodaju se dva komplementarna tranzistora. Formiranje NI kola je dualan proces. Za
svaki ulazni priključak dodaje se serijski n-kanalni tranzistor i paralelni p-kanalni tranzistor.
VDD
VDD
W/L = 10
W/L = 5
W/L = 5
W/L = 10
F
A
W/L = 4
F
A
B
W/L = 2 W/L = 2
B
W/L = 4
(a) (b)
Slika 11.16 CMOS logička kola: a) NILI kolo, b) NI kolo.
Rad kola sa slike 11.16 je jednostavno objasniti. Izlaz NILI kola biće na visokom nivou
samo ako su oba ulaza na niskom nivou. Dakle, imamo:
113