Osnovi elektronike
11.3.4 Dinamičke karakteristike Prelaz iz jednog u drugo logičko stanje ne može se kod realnog logičkog kola obaviti beskonačno brzo. Razlozi za to su višestruki. Pre svega, u svakom kolu postoje kapaciteti na kojima se napon, kao što je poznato, ne može trenutno promeniti, već se takve promene vrše po eksponencijalnom zakonu. Osim toga, struje kroz elemente su konačne, a jačina struje je ograničena zahtevima za što manjom potrošnjom kola. Iz ovih razloga promena nivoa na izlazu logičkog kola se obavlja za konačno vreme i kasni za promenama nivoa na ulazu. Posmatrajmo slučaj kada je pobudni signal logičkog invertora idealizovan i predstavljen pravougaonom povorkom impulsa kao na slici 11.12. Izlazni signal realnog invertora imaće tipični oblik koji je takođe prikazan na istoj slici. Na vremenskom dijagramu izlaznog signala se mogu uočiti karakteristični vremenski intervali koji definišu kašnjenje odziva za pobudom. Vul > V IH T < V IL t V izl VOH 5O% t pHL t pLH VOL T t Slika 11.12 Odziv realnog invertora na idealizovanu pobudu. Vreme kašnjenja opadajuće ivice t pHL predstavlja vreme za koje opadajuća ivica izlaznog signala kasni za pobudom koja ju je izazvala. Definiše se kao vreme između trenutka promene ulaznog signala i trenutka kada se izlazni signal promeni za 50% logičke amplitude V − V . Vreme kašnjenja rastuće ivice t pLH predstavlja vreme između trenutka promene ulaznog signala i trenutka kada izlazni signal poraste za 50% logičke amplitude. Vremena kašnjenja rastuće i opadajuće ivice ne moraju biti, i najčešće nisu ista, što zavisi od konstrukcije logičkog kola. Često se, radi jednostavnosti izračunavanja uticaja kašnjenja na rad kola definiše i tzv. vreme kašnjenja t p ( t d ) koje predstavlja aritmetičku sredinu vremena kašnjenja rastuće i opadajuće ivice signala na izlazu. Može se primetiti da slika 11.12 predstavlja malo idealizovanu situaciju jer je pobudni signal povorka pravougaonih impulsa sa idealnim rastućim i opadajućim ivicama. Kako se pobuda takođe generiše u nekom realnom elektronskom kolu, ulazni impuls mora imati ivice konačnog trajanja, pa je izračunavanje vremena kašnjenja nešto komplikovanije. OH OL 11.3.5 Disipacija (potrošnja) logičkog kola i proizvod snage i kašnjenja Svako realno logičko kolo mora imati neku potrošnju. Međutim, disipaciju kola nije uvek lako odrediti jer će se kolo, zavisno od logičkog stanja, nalaziti u različitim uslovima rada. Stoga 106
se obično uzima da se kolo pri definiciji disipacije pobuđuje povorkom pravougaonih impulsa sa jednakim trajanjem impulsa i pauze, tako da je struja izvora za napajanje aritmetička sredina struja u oba logička stanja. Tada je prosečna snaga disipacije: P D V ( I + I ) 2 CC CC min CC max = (11.27) Za neka logička kola prosečna snaga disipacije zavisi i od učestanosti promena stanja. U tom slučaju mora se uvek navesti pri kakvim je uslovima izračunata ili izmerena snaga disipacije. Snaga disipacije logičkih kola je obično povezana sa maksimalnom mogućom brzinom rada kola. Naime, kola sa većom brzinom rade sa većim strujama, pa se kod njih parazitne kapacitivnosti brže pune i prazne, ili tranzistori rade u takvom radnom režimu kada je disipacija veća. Zbog toga se pri projektovanju logičkih kola uvek pravi neki kompromis između brzine i potrošnje. Kao mera kvaliteta takvog kompromisa obično se definiše proizvod snage i kašnjenja, PDP (Power-Delay Product), izražen u jedinicama W×s = J, kao: PDP = P t (11.28) a koji u stvari predstavlja energiju koju logičko kolo utroši tokom prelaza sa nule na jedinicu i obratno. Kompromis je bolji ako je PDP manji. Savremena logička kola imaju PDP reda pJ, jer su tipične vrednosti kašnjenja reda ns, a tipične vrednosti snage disipacije reda mW. D p 11.4 Realizacija invertora sa MOS tranzistorima Najprostije logičko kolo u MOS tehnologiji je invertor. Pored toga što obavlja jednu od osnovnih logičkih operacija, komplementiranje, kolo invertora predstavlja osnovu za formiranje složenijih logičkih kola. Iako invertor u osnovnoj konfiguraciji predstavlja najobičniji stepen sa zajedničkim emitorom, u praktičnim realizacijama se uvek izbegava upotreba otpornika koji se zamenjuju tranzistorima. Od brojnih realizacija invertora, ovde ćemo proučiti samo invertor sa komplementarnim MOS tranzistorima, ili CMOS invertor, zbog njegovih odličnih karakteristika. CMOS invertor, prikazan na slici 11.13, se sastoji od dva MOS tranzistora sa indukovanim kanalom. Jedan od tranzistora ima kanal n tipa, dok drugi tranzistor ima kanal p tipa. Kod svakog od tranzistora osnova je spojena na sors tako da nema uticaja efekta podloge. V DD T P v ul v i T N Slika 11.13 CMOS invertor. 107
- Page 59 and 60: 7. pn spoj Ako se napravi bliski ko
- Page 61 and 62: gde je K konstanta koja zavisi od g
- Page 63 and 64: Ova relacija je nelinearna i često
- Page 65 and 66: 7.6 Radna tačka diode Posmatrajmo
- Page 67 and 68: 8. Bipolarni tranzistor 8.1 Struktu
- Page 69 and 70: I = I + I ≈ I , jer je I
- Page 71 and 72: gde se re = vbe ib = 1 gm naziva em
- Page 73 and 74: R V = V , R = R R B2 B1 B2 BB CC B
- Page 75 and 76: V CC v s R B1 R E vi R s1 C + R B2
- Page 77 and 78: Sa slike 8.13 se posle kraćeg izra
- Page 79 and 80: minimalne dimenzije su ispod 1 μm,
- Page 81 and 82: με W W i = ( v − V ) = k ( v
- Page 83 and 84: G v GS + S k n (W/L)(v GS -V t ) 2
- Page 85 and 86: 9.6 Osnovna pojačavačka kola sa N
- Page 87 and 88: Posle zamene MOS tranzistora modelo
- Page 89 and 90: ⎛W ⎞ V −V I k V V I ⎝ ⎠ 1
- Page 91 and 92: gde je V A napon koji određuje nag
- Page 93 and 94: Zato se u integrisanoj tehnici uvek
- Page 95 and 96: 10.5 Primene operacionog pojačava
- Page 97 and 98: samo po tome što ima više ulaza.
- Page 99 and 100: Dakle, izlazni napon je srazmeran p
- Page 101 and 102: V(1) Logička jedinica Prelazna zon
- Page 103 and 104: A Y 0 1 1 0 A Y Slika 11.4 Kombinac
- Page 105 and 106: 11.2.5 NI operacija Već je rečeno
- Page 107 and 108: logičkog zbira promenljivih, reč
- Page 109: Sa sl. 11.11 može se uočiti da je
- Page 113 and 114: 11.4.1 Karakteristika prenosa Za od
- Page 115 and 116: Dakle, margine šuma su iste, što
- Page 117 and 118: gde je I DDmax maksimalna nekapacit
- Page 119 and 120: nalazi u prelaznoj zoni karakterist
- Page 121 and 122: Dakle, promena stanja SR leč kola
- Page 123 and 124: 11.7 Multivibratorska kola Multivib
- Page 125 and 126: kondenzatoru ne može trenutno prom
- Page 127 and 128: Vi1 V DD Vi2 V DD t Vx VDD V T t t
- Page 129 and 130: ako je v u > Vi onda je K i = 1. Na
- Page 131 and 132: Prilikom procesa upisa, bit linije
11.3.4 Dinamičke karakteristike<br />
Prelaz iz jednog u drugo logičko stanje ne može se kod realnog logičkog kola obaviti<br />
beskonačno brzo. Razlozi za to su višestruki. Pre svega, u svakom kolu postoje kapaciteti na<br />
kojima se napon, kao što je poznato, ne može trenutno promeniti, već se takve promene vrše po<br />
eksponencijalnom zakonu. Osim toga, struje kroz elemente su konačne, a jačina struje je<br />
ograničena zahtevima za što manjom potrošnjom kola. Iz ovih razloga promena nivoa na izlazu<br />
logičkog kola se obavlja za konačno vreme i kasni za promenama nivoa na ulazu. Posmatrajmo<br />
slučaj kada je pobudni signal logičkog invertora idealizovan i predstavljen pravougaonom<br />
povorkom impulsa kao na slici 11.12. Izlazni signal realnog invertora imaće tipični oblik koji je<br />
takođe prikazan na istoj slici. Na vremenskom dijagramu izlaznog signala se mogu uočiti<br />
karakteristični vremenski intervali koji definišu kašnjenje odziva za pobudom.<br />
Vul<br />
> V IH<br />
T<br />
< V IL<br />
t<br />
V<br />
izl<br />
VOH<br />
5O%<br />
t pHL<br />
t<br />
pLH<br />
VOL<br />
T<br />
t<br />
Slika 11.12 Odziv realnog invertora na idealizovanu pobudu.<br />
Vreme kašnjenja opadajuće ivice t<br />
pHL<br />
predstavlja vreme za koje opadajuća ivica izlaznog<br />
signala kasni za pobudom koja ju je izazvala. Definiše se kao vreme između trenutka promene<br />
ulaznog signala i trenutka kada se izlazni signal promeni za 50% logičke amplitude V − V .<br />
Vreme kašnjenja rastuće ivice t<br />
pLH<br />
predstavlja vreme između trenutka promene ulaznog<br />
signala i trenutka kada izlazni signal poraste za 50% logičke amplitude.<br />
Vremena kašnjenja rastuće i opadajuće ivice ne moraju biti, i najčešće nisu ista, što zavisi<br />
od konstrukcije logičkog kola. Često se, radi jednostavnosti izračunavanja uticaja kašnjenja na<br />
rad kola definiše i tzv. vreme kašnjenja t p<br />
( t d<br />
) koje predstavlja aritmetičku sredinu vremena<br />
kašnjenja rastuće i opadajuće ivice signala na izlazu.<br />
Može se primetiti da slika 11.12 predstavlja malo idealizovanu situaciju jer je pobudni<br />
signal povorka pravougaonih impulsa sa idealnim rastućim i opadajućim ivicama. Kako se<br />
pobuda takođe generiše u nekom realnom elektronskom kolu, ulazni impuls mora imati ivice<br />
konačnog trajanja, pa je izračunavanje vremena kašnjenja nešto komplikovanije.<br />
OH<br />
OL<br />
11.3.5 Disipacija (potrošnja) logičkog kola i proizvod snage i kašnjenja<br />
Svako realno logičko kolo mora imati neku potrošnju. Međutim, disipaciju kola nije uvek<br />
lako odrediti jer će se kolo, zavisno od logičkog stanja, nalaziti u različitim uslovima rada. Stoga<br />
106
Change language