Wersja pełna [11,39 MB] - Wydział Elektroniki, Telekomunikacji i ...

Nazwa przedmiotu Języki projektowania HDL
Skrót nazwy HDL
KARTA PRZEDMIOTU
Kierunek:
Elektronika i telekomunikacja Automatyka i robotyka Informatyka
X
Osoba odpowiedzialna za treść przedmiotu:
Imię: Marek
Nazwisko: Wójcikowski
e-mail: wujek@ue.eti.pg.gda.pl
Lp. Zagadnienie
Karta zajęć - wykład
poziom
wiedzy umiej.
liczba
godzin
A B C D E
1. Geneza powstania języków HDL X 0,33
2. Zastosowania języków HDL X 0,33
3. Wady i zalety języków HDL X 0,33
4. Poziomy opisu sprzętu X 0,33
5. Przebieg procesu projektowania X 0,67
6. Pojęcie syntezy logicznej X 0,33
7. Koncepcja modelowania hierarchicznego X 0,33
8. Poziomy opisu sprzętu w języku Verilog X 0,33
9. Składnia języka Verilog X 1
10. Moduły i porty w języku Verilog X X 1
11. Modelowanie na poziomie bramek logicznych X X 1
12. Modelowanie na poziomie rejetrów X X 1
13. Modelowanie na poziomie behawioralnym – bloki always i initial,
przypisania
X X 1
14. Modelowanie na poziomie behawioralnym – wyrażenia warunkowe,
X X 1
bloki sekwencyjne i równoległe
15. Wstęp do języka VHDL. Poziomy opisu sprzętu w VHDL X 0,33
16. Składnia języka VHDL i typy danych X 1
17. Biblioteki – wstawianie pakietu X 0,33
18. Podstawowe biblioteki i pakiety w VHDL X 1
19. Jednostki projektowe entity i ich architektury. X X 1
20. Sygnały X X 1
21. Poziom strukturalny. Osadzanie komponentów. X X 1
22. Testowanie układów w VHDL. Testbench. X X 1
23. Polecenie generate. X 0,33
24. Parametry bloku entity (generic) X 0,33
25. Blok konfiguracji X X 0,33
26. Poziom przesłań międzyrejestrowych RTL X X 1
27. Przypisania współbieżne X X 1
28. Operatory X 0,67
29. Opóźnienia X 0,67
30. Operacje współbieżne i czasowe X 0,67
31. Poziom behawioralny. Procesy. X X 1
32. Instrukcje sekwencyjne. X X 1
33. Zmienne typu variable X 0,33
34. Różnica między sygnałem a zmienną. X X 1
35. Podstawowe rodzaje procesów. Synteza układów sekwencyjnych i
kombinacyjnych.
X X 1
96