Kompendium - Datorteknik

signal styr_minne : std_logic_vector(4 downto 0);begin-- Styrenhetenstyrenhet0 : styrenhet port map(clk,rst,dbus,styr_alu,styr_areg,styr_mi-- ALUalu0 : alu port map(clk,rst,dbus,styr_alu, inport, utport, cnz);-- Adressenhetenareg0 : areg port map(clk,rst,dbus,abus,cnz);-- I/O-enhetenio0 : io port map(clk,rst,dbus,styr_io);-- Programminnerom0 : rom port map(abus,dbus,styrminne(0),styrminne(1));clk