Kompendium - Datorteknik
Kompendium - Datorteknik Kompendium - Datorteknik
Eftersom vi har ändrat på benplaceringen måste vi köra om kompileringen. Klickapå file counter.vhd och dubbelklicka sedan på de gula frågetecknen, som täntsistället för de gröna bockarna. Nu skulle vi kunna programmera en krets genom attdubbelklicka på Configure Device (iMPACT) och sedan följa anvisningarna (förutsattatt ett programmeringskort är anslutet till just vår maskin). Vi skjuter dockupp programmeringen till avsnittet 3.6 Programmering av CPLD. Vi går iställetvidare till att simulera vår kod.2.2 Simulering i ModelSimModelSim är en VHDL-simulator. ModelSim simulerar alltså VHDL-koden direktoch är inte beroende av val av CPLD. Även ej syntetiserbar kod går att simulera.Börja med att göra, fortfarande i Project Navigator, Project->New Source ochvälj VHDL Testbench och ett namn. Vi får nu ett kodskelett, som vi kompletterarpå följande sätt:LIBRARY ieee;USE ieee.std_logic_1164.ALL;USE ieee.numeric_std.ALL;ENTITY testbench IS31
END testbench;ARCHITECTURE behavior OF testbench ISCOMPONENT counterPORT(clk : IN std_logic;count : IN std_logic;q : BUFFER std_logic_vector(3 downto 0));END COMPONENT;SIGNAL clk : std_logic;SIGNAL count : std_logic;SIGNAL q : std_logic_vector(3 downto 0);BEGINuut: counter PORT MAP(clk => clk,count => count,q => q);-- ********** lägg till här ************-- klockanPROCESSBEGINclk
- Page 1 and 2: Digital Konstruktion TSEA43Ingemar
- Page 3 and 4: 2.2.1 COMPONENT-satsen . . . . . .
- Page 5 and 6: Kapitel 1Introduktion till VHDL1.1
- Page 7 and 8: När man ansluter lodräta ledare m
- Page 9 and 10: Figur 1.4: Blockschema över Xilinx
- Page 11 and 12: x
- Page 13 and 14: Exempel: Vi vill bygga ett sekvensn
- Page 15 and 16: u
- Page 17 and 18: 1.6.2 Signaler och variablerVHDL sk
- Page 19 and 20: Sedan kan man deklarera signaler so
- Page 21 and 22: WITH sel SELECTy
- Page 23 and 24: ELSE -- x är 1!CASE q ISWHEN "00"
- Page 25 and 26: • klockan får inte förekomma n
- Page 27 and 28: Kapitel 2Utvecklingsverktyget ISEVi
- Page 29 and 30: Tryck därefter next och sedan på
- Page 31: TIE | 739 | TIETIE | 838 | countTIE
- Page 35 and 36: uut: counter PORT MAP(clk => clk,co
- Page 37 and 38: esetHexa−decimalttangentbord4PNR4
- Page 39 and 40: clkrstKBstrobekbSEPREG1X2dvar210-r
- Page 41 and 42: p
- Page 43 and 44: 3.5 SimuleringVi avslutar detta exe
- Page 45 and 46: Kapitel 4Laborationsuppgift:IR-mott
- Page 47 and 48: IR−mottagareCPLDKlock−modulFigu
- Page 49: Bilaga AKopplingsschemanA.1 Blocksc
- Page 52 and 53: knapp
- Page 54 and 55: u : OUT std_logic_vector(3 downto 0
- Page 56 and 57: Bilaga CProjektkatalog för DK/IT 2
- Page 58 and 59: ör ha en upplösning av minst 256x
- Page 60 and 61: Mätinstrument och liknandeDigitalu
- Page 62 and 63: Bilaga DVirteknikAll konstruktion i
- Page 64 and 65: Bilaga ELogikanalysatorn HP54620ABr
- Page 66 and 67: hexadecimal form genom att trycka p
- Page 68 and 69: ARCCRPCXRSPProcessorc v zN$0000$000
- Page 70 and 71: JMPV SPILL ; spill?ASRA ; dela med
- Page 72 and 73: F.1.5Indexerad adresseringsmod.Vi t
- Page 74 and 75: Mnemonic Beskrivning Funktion Flagg
- Page 76 and 77: M Adresseringsmod EA3 bitar0 absolu
- Page 78 and 79: START80: 0 0 0 0 0 0 0 11: 0 0 0 0
- Page 80 and 81: Adress Signaler Funktion Kommentar0
END testbench;ARCHITECTURE behavior OF testbench ISCOMPONENT counterPORT(clk : IN std_logic;count : IN std_logic;q : BUFFER std_logic_vector(3 downto 0));END COMPONENT;SIGNAL clk : std_logic;SIGNAL count : std_logic;SIGNAL q : std_logic_vector(3 downto 0);BEGINuut: counter PORT MAP(clk => clk,count => count,q => q);-- ********** lägg till här ************-- klockanPROCESSBEGINclk
Change language