Kompendium - Datorteknik

More documents

Recommendations

Info

END de;ARCHITECTURE dvippa OF de ISBEGINPROCESS (clk)BEGINIF rising_edge(clk) THENq
Exempel: Vi vill bygga ett sekvensnät som ger utsignalen 1 när insignalen varit1 minst tre klockcykler i rad. Annars är utsignalen 0. För detta krävs fyra tillstånd:1. Senaste insignal var 0.2. Senaste insignal var 1, men den innan var 0 (en etta i rad).3. Två ettor i rad.4. Tre ettor i rad eller mer.Eftersom vi skall implementera detta med booleska uttryck så måste vi väljavärden på de fyra tillstånden. Vi väljer 00, 01, 11, 10. Då blir sekvensnätet enligtföljande figurer.Figur 1.7: Tillståndsgraf för Moore-maskin. Enkelt sekvensnät som detekterar treeller flera ettor på insignalen.Nu kan vi ta fram Booleska uttryck, med Karnaughdiagram om vi vill. Uppdateringav tillstånd, dvs δ-nätet:Utsignal, dvs λ-nätet:q + 1 = x · (q 1 + q 2 )q + 2 = x · ¯q 1 (1.1)u = q 1 · ¯q 2 (1.2)När vi vill göra detta i VHDL så måste vi så klart deklarera tillståndsvariablernaq 1 och q 2 . Det görs på följande sätt, mellan ARCHITECTURE-raden och BEGIN:12
Page 1 and 2: Digital Konstruktion TSEA43Ingemar
Page 3 and 4: 2.2.1 COMPONENT-satsen . . . . . .
Page 5 and 6: Kapitel 1Introduktion till VHDL1.1
Page 7 and 8: När man ansluter lodräta ledare m
Page 9 and 10: Figur 1.4: Blockschema över Xilinx
Page 11: x
Page 15 and 16: u
Page 17 and 18: 1.6.2 Signaler och variablerVHDL sk
Page 19 and 20: Sedan kan man deklarera signaler so
Page 21 and 22: WITH sel SELECTy
Page 23 and 24: ELSE -- x är 1!CASE q ISWHEN "00"
Page 25 and 26: • klockan får inte förekomma n
Page 27 and 28: Kapitel 2Utvecklingsverktyget ISEVi
Page 29 and 30: Tryck därefter next och sedan på
Page 31 and 32: TIE | 739 | TIETIE | 838 | countTIE
Page 33 and 34: END testbench;ARCHITECTURE behavior
Page 35 and 36: uut: counter PORT MAP(clk => clk,co
Page 37 and 38: esetHexa−decimalttangentbord4PNR4
Page 39 and 40: clkrstKBstrobekbSEPREG1X2dvar210-r
Page 41 and 42: p
Page 43 and 44: 3.5 SimuleringVi avslutar detta exe
Page 45 and 46: Kapitel 4Laborationsuppgift:IR-mott
Page 47 and 48: IR−mottagareCPLDKlock−modulFigu
Page 49: Bilaga AKopplingsschemanA.1 Blocksc
Page 52 and 53: knapp
Page 54 and 55: u : OUT std_logic_vector(3 downto 0
Page 56 and 57: Bilaga CProjektkatalog för DK/IT 2
Page 58 and 59: ör ha en upplösning av minst 256x
Page 60 and 61: Mätinstrument och liknandeDigitalu
Page 62 and 63:
Bilaga DVirteknikAll konstruktion i
Page 64 and 65:
Bilaga ELogikanalysatorn HP54620ABr
Page 66 and 67:
hexadecimal form genom att trycka p
Page 68 and 69:
ARCCRPCXRSPProcessorc v zN$0000$000
Page 70 and 71:
JMPV SPILL ; spill?ASRA ; dela med
Page 72 and 73:
F.1.5Indexerad adresseringsmod.Vi t
Page 74 and 75:
Mnemonic Beskrivning Funktion Flagg
Page 76 and 77:
M Adresseringsmod EA3 bitar0 absolu
Page 78 and 79:
START80: 0 0 0 0 0 0 0 11: 0 0 0 0
Page 80 and 81:
Adress Signaler Funktion Kommentar0
Page 82 and 83:
F.4.2ALU-enhetenVi fortsätter med
Page 84 and 85:
end component;--component aluport(c
Page 86 and 87:
-- läsningd
Page 88 and 89:
Figur F.12: Ett exempel på simuler
Page 90:
Litteraturförteckning[1] Roos O. (
show all

Kompendium - Datorteknik

Create successful ePaper yourself

Delete template?

Save as template?