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CONTENTS 

IT SoC Network 

04_ IITA, IT-SoC협회, ETRI, KIPA IT-SoC사업단, SIPAC의 SoC관련 사업활동 소개, 

IT SoC 업계 news. 

Special Report 

10 _ IT839 하드웨어 성장동력별 하드웨어 체계 및 핵심부품(Part B) 

2005년 5월호 통권 제 6호 

인쇄발행 2005년 4월 25일 

발행처 정보통신연구진흥원(IITA) 

대전광역시 유성구 화암동 

58-4번지 Tel 042)710-1114 

www.iita.re.kr 

발행인 김태현 

기획∙편집 김태현∙송문섭∙공진흥∙ 

강석열∙유회준 

제작대행 (주)피디인터랙티브 

02)3473-7664 

IT SoC magazine에 실린 기사의 내 

용은 필자 개인의 의견으로 필자의 소 

속기관이나 본지의 공식견해를 대변 

하는 것은 아닙니다. 

무단으로 본지를 복제하거나 내용을 

전재하는 것을 금합니다. 

IT SoC magazine은 한국간행물윤리 

위원회의 도서잡지 윤리강령 및 잡지 

윤리실천요강을 준수합니다. 

무료 구독 신청 문의 

IT-SoC협회 마케팅지원팀 조범식 

(02-2142-1056, bsjo@itsoc.or.kr) 

Hot Issue 

32_ IIC-China 2005를 가다 

Design Methodology 

37_ SoC H/W Design Flow 

Company & Products 

43_ (주) 네오와인 ┃ (주) 펜타마이크로 

IP Catalog 

46_ SIPAC IP Catalog 

Visit Institute 

48_ 서강대학교 ┃ ITRI 

Guide to SoC 

50_ IC 설계에서 완성까지(step2. 설계 및 마스크 만들기) 

Announcement 

52_ KIPA IT-SoC사업단 IP 기술지원 안내┃IT-SoC사업센터 

┃2005년도 SoC시제품 개발 지원 안내┃KIPA IT-SoC사업단 교육강좌 

Information Technology System on Chip 

만 / 드 / 는 / 사 / 람 / 들 / 

장선호 (IITA) : chans@iita.re.kr, Tel. 042-710-1181 

김유성 (IT-SoC협회) : cyrus@itsoc.or.kr, Tel. 02-2142-1058 

조범식 (IT-SoC협회) : bsjo@itsoc.or.kr, Tel. 02-2142-1056 

변경진 (ETRI) : kjbyun@etri.re.kr, Tel. 042-860-5831 

조영민 (KIPA IT-SoC사업단) : ymcho@software.or.kr, Tel. 02-2142-1061 

송임선 (SIPAC) : issong@sipac.org, Tel. 042-869-8934 

신민희 (SIPAC) : mhshin@sipac.org, Tel. 042-869-8937

network 

network 

- 글로벌 지식강국을 만들어가는 IT 기술혁신 선도기관 

정보통신연구진흥원 

- IT SoC 산업활성화를 위한 코디네이터 

IT-SoC협회 

IITA 신청사 이전 기념행사 

정보통신연구진흥원(원장 김태현, http://www.iita.re.kr)은 3 

월 31일 대전시 유성구 화암동에 독립청사를 확보하여 새로운 업무의 

장을 연다는 의미에서 진대제 정보통신부장관이 참석한 가운데 제막식 

을 가졌다. 정보통신연구진흥원(IITA)은 그동안 KAIST 내에 있는 ETRI 

소유의 건물을 사용하여 왔으나 IT839 전략의 성공적 추진을 위한 PM 

및 관련분야 전문가 확충, ETRI 및 KIPA로부터 기술정책연구, IT정보 

분석∙서비스 및 인력양성업무 이관 등으로 조직이 확대되어 청사이전 

이 불가피한 실정이었다. 이번 ICU 화암동 캠퍼스 건물로 이전함에 따 

라 그 동안 부족하였던 사무공간, 희의실, 평가장 등의 공간 확보가 가 

능해 졌다. 그동안 사업관리, 평가 등 관련 업무로 진흥원을 방문하는 

고객들이 공간부족으로 겪어야 했던 불편함을 어느 정도 해소할 수 있 

을 것으로 기대된다. 또한 서울사무소에 있는 인력양성사업단이 대전 

본원으로 이전함에 따라 사업관리 및 평가 등의 업무 효율성이 크게 

제고될 것이며, 기관의 독립성 확보와 미래 업무 수요 대비가 가능할 

것으로 전망된다. 

IT부품사업 기획연구 추진 

IT부품산업의 취약점을 개선하고, IT산업 성장의 핵심 경쟁력으로 육성하기 

위한 종합대책 수립을 위한 IT부품산업의 기획연구를 추진 중이다. 내용은 

크게 두가지이며, 수출입 상위 부품/소재 경쟁력 분석 및 IT개발부품 발굴 

과 IT839 성장동력별 시스템/모듈/부품 체계화 및 핵심부품 발굴이다. 본 

기획연구 결과는‘05년 5월에 나올 예정이다. 

■문의: 이상호 연구원, 042-710-1183 

제1회 차세대반도체 포럼 

성장동력내 반도체사업간 기술교류를 통한 win-win 협력추진을 위한 반도 

체포럼이‘05년 3월 15일 서울 르네상스호텔에서 개최 되었다. 주요 사업 

추진 전략 및 차세대반도체 R&D과제의 이해 및 공감대 구축을 위한 자리 

가 되었다. 주요 참석자로는 차세대반도체분야 14개 과제책임자, 실무위원 

회위원, 차세대반도체사업단장, IT SoC PM 외 성장동력사업관련자 등이며 

총 40여명이 참가하였다. 

■문의: 안두수 과장(반도체연구조합), 02-570-5260 


IITA 고객만족도‘상위등급’ 

과학기술부, 산업자원부, 정보통신부등 3개 연구개발(R&D) 부처 산하 

연구관리전문기관 중 한국과학재단과 정보통신연구진흥원의 고객만족 

도가 높게 평가됐다. 기획예산처가 밝힌 `2004년도 정부산하기관 고객 

만족도 조사' 결과에 따르면 조사대상 75개 기관 중 과학재단과 정보통 

신연구진흥원은 상위 15개 기관에 포함됐다. 산자부 산하 산업기술평 

가원은 중상위 등급을 받았다. 정보통신연구진흥원(원장 김태현)은 전 

자민원시스템을 구축ㆍ운영해 민원안내 및 신청ㆍ열람 기능을 제공하 

고, 고객 헌장 개정을 추진해 고객요구 정보에 대한 공개를 확대했다. 

또한 고객에 대한 차별금지 조항을 추가하는 한편 서비스 이행 기준을 

구체화했다. 이번 조사는 기획예산처가 `한국능률협회 컨설팅'에 의뢰해 

개발한 평가모델로 실시한 것이다. 

■문의: 대전=조규환 기자 @디지털타임스, khcho@dt.co.kr 


IT중심 나노/바이오 융합기술 기획 

IT기술의 차세대 먹거리 창출을 위한 나노/바이오 융합기술 기획이 진행되 

고 있다. IT를 중심으로 나노 및 바이오 기술을 접목하여, IT서비스 및 정보 

가공을 가능케 하는 IT 3차 산업을 준비하기 위함이다. 본 융합기술의 중심 

에는 IT SoC 가 큰 역할을 담당하게 될 것이며, Invisible silicon이 나노/ 

바이오와 결합되어 intelligent 유비쿼터스 서비스를 제공하게 될 것으로 전 

망된다. 향후 10~15년에 차세대PC 및 지능형서비스로봇이 크게 발전할 

분야로 전망되며, 본 기획결과는 향후 융합기술과제 발굴시 Reference로 

쓰이게 될 것이다. ■문의: 장선호 기술역, 042-710-1181 

2005년도 기술수요조사 추진 

2006년도 선도기반 기술개발사업으로 추진할 신규과제발굴을 위한 기술수 

요조사가‘05년 5월부터 진행 예정이다. 연구소 및 산업체 일선의 기술수 

요를 체계적으로 반영하기 위하여 산/학/연 전문가를 대상으로 실시하며, 

올해부터는 PECoM 시스템에서 직접 인터넷 접수를 할 예정이다. 

■문의: 이민경 연구원, 042-710-1043 

www.itsoc.or.kr 

IT-SoC협회 제2차 정기총회 개최 

력을 기울이는 한편 협회 회원사들도 회비납부의 의무를 충실히 이행하 

IT-SoC협회는 지난 3월 4일 서울 가락동 IT벤처타워 서관 

는 것이 필요하다는 감사의견을 내 놓았다. 2005년도 협회 사업계획에 

대회의실에서 제2차 정기 총회를 개최하였다. 

관해서는 별다른 이견 

송문섭 협회장(팬택&큐리텔 대표이사)을 비롯 주요 회원사 대표들이 모 

없이 승인 되었다. 

인 이번 정기 총회에서는 2004년도 사업결과 보고와 감사보고 그리고 

식후 행사로 2004 IT 

2005년도 사업계획 보고 등의 안건이 다루어졌다. 

SoC 대상 시상식(대상 

IT-SoC협회 황종범 사무총장의 2004년도 사업결과 보고에 이어 이헌 

코아로직)과 정보통신 

감사(텔에이스 대표이사)의 감사보고가 있었다. 이헌 감사는 회계감사 

연구진흥원 장선호 기 

결과 2004년도 예산은 적정하게 집행되었음이 확인 되었지만, 협회의 

술역의 2005년 정부정 

전체예산에서 정부출연자금이 차지하는 비중이 너무 크다는 문제점을 

책 방향에 대한 소개가 

지적하면서 협회사무국에서 일반회계 수입을 늘이기 위해 적극적인 노 

있었다. 

IT SoC Magazine 

온라인으로 구독신청 가능 

이번 전시회에서 MCS로직이 중국의 푸티엔과 

MP3P용 칩 공급 계약을 한 것을 비롯 많은 중 

회 황종범 사무총장, IT-SoC사업단 공진흥 단장 

을 비롯 11개 업체의 대표자 및 인사담당자 20여 

국, 대만 업체들이 한국 기업의 기술력과 제품에 명이 참석하여 SoC 설계인력의 수급에 대한 다 

IT SoC Magazine의 구독신청을 온라인으로 하 

높은 관심을 보였다. IT-SoC협회 황종범 사무총 양한 의견을 나누었다. 특히 IT SoC 전공인증과 

는 것이 가능해졌다. IT SoC Magazine의 기획, 

장은 "이번 전시회 참가는 중국 시장 진출이 미 정 프로그램에 산업체의 참가를 적극 지원하고, 

편집, 발행을 주관하고 있는 IT-SoC협회는 IT 

진했던 우리 중소업체들에게 무한한 중국 시장 IT-SoC 2005 전시회에서 Job Fair 등을 개최 

SoC Magazine의 정기구독을 원하는 독자의 구 

진출의 발판을 마련해주는 계기가 되었다."고 하 하여 업체와 설계인력이 만날 수 있는 기회를 제 

독신청 편의를 위해 협회 홈 페이지 

면서, "참가 업체들의 반응이 좋은 만큼 앞으로 공하자는데 의견을 모으고 향후 이에 대한 구체 

(http://www.itsoc.or.kr)에 온라인으로 구독 신 

해외전시 지원 사업을 강화하여 우리 회원사들의 적인 계획을 세워 추진해 나가기로 했다. 

청을 할 수 있는 기능을 추가했다. IT SoC 

우수한 기술력을 세계에 소개하는 기회를 제공할 

Magazine의 구독을 원하는 사람은 주소, 이름, 

계획"이라고 밝혔다. 이번 전시 참가를 위해서 정보통신표준화사업 및 

소속, e-mail 등 몇가지 사항만 등록을 하면 회 

IT-SoC협회에서는 전담 테스크팀을 구성하고 

원이 아니더라도 누구든지 무료로 IT SoC 

SoC 포럼 수행 협약 체결 

홍보물 제작, 언론 매체에 대한 사전 홍보는 물 

Magazine을 우편으로 받아 볼 수 있다. 

IT-SoC협회는 4월 정통부와 2005년도 정보통 

론 부스 디자인에 이르기까지 4개월여 간의 준비 

■구독 신청 문의: IT-SoC협회 마케팅지원팀 

신표준화사업 및 SoC 포럼 수행에 대한 협약을 

를 했으며 참가한 10개 업체의 부스 참가비 및 

조범식(02-2142-1056, bsjo@itsoc.or.kr) 

체결하였다. 정보통신표준화사업은 SoC 개발에 

장치비 전액을 지원했다. 

필수적인 IP 시장의 활성화를 위해 유통 및 개발 

IIC-China 2005 해외전시 지원사업 

의 표준안을 개발하는 사업으로 2004년도부터 

SoC 설계인력 정보열람 간담회 개최 

IT-SoC협회는 협회 회원사 10개 업체와 함께 4 

정통부의 지원을 받아 수행하고 있다. SoC 포럼 

IT-SoC협회와 IT-SoC사업단은 SoC 업체의 구 

월 12일부터 14일까지 3일간 중국 상해에서 개 

은 SoC 관련 산∙학∙연∙관의 활발한 정보교류 

직난 해소를 위해 사업단의 인력양성 프로그램 

최된 IIC-China 2005에 참가했다. IT-SoC협회 

및 토론을 통해 각 분야간 상호보완적 협력추진 

중의 하나인 IT SoC 전공인증과정의 참여 인력 

의 주관으로 독특한 부스 디자인의 한국관을 구 

을 목적으로 활동하는 단체로 2004년부터 협회 

을 활용하기로 합의하고 업계의 의견 수렴을 위 

성하여 참가한 이번 IIC-China 2005는 세계 각 

가 포럼 사무국을 운영해왔으며 이번 협약 체결 

한 간담회를 개최하였다. 이 자리에는 IT-SoC협 

국에서 180여 개의 업체가 참가했다. 

로 올해도 그 운영을 지속해 나가게 되었다. 

4_ IT SoC Magazine 5_ IT SoC Magazine

network 

network 

- IT SoC 핵심 연구소 실현을 위한 연구개발에 매진 

한국전자통신연구원 

www.etri.re.kr 

- IT SoC 산업육성의 견인차 

KIPA IT-SoC사업단 

www.software.or.kr/itsoc 

적인 통신기대 진입에 기여(1997년 TDX 1천만 회선 돌파에 기여) 

* 4M DRAM : 1988년 우리나라의 반도체 산업이 세계시장에서 최고 

의 경쟁력을 갖추는데 결정적인 기여, IT강국이 될 수 있는 결정적인 

기회제공, 범국가적인 공동 사업이었음 

* CDMA : 1996년 세계최초의 CDMA 상용화, IT강국의 초석이 되었 

제1기 IT SoC 전공인증서 수여식 개최 

한국소프트웨어진흥원(이하 KIPA) IT-SoC사업단은 3월26일 

IT SoC 아카데미에서 제1기 IT SoC 전공인증서 수여식을 갖고 123명 

의 석ㆍ박사급 설계전문인력을 배출하였다. 이는 2003년 하반기부터 

추진하고 있는『IT SoC 핵심설계인력양성사업』의 핵심으로 이론교육뿐 

2005년 IT SoC 핵심설계인력양성사업 운영 개시 

KIPA IT-SoC사업단은 IT SoC 핵심설계인력양성사업의 일환으로 추 

진하고 있는 IT SoC 전공인증과정, IT SoC 실습프로젝트, IT SoC 교 

육기반구축 등 7개 부문에 대한 세부 과제를 공모하여 과제 선정을 일 

부 완료하였다. 

으며 미국의 퀄컴사로부터 20%의 기술료를 받고 있음 

만 아니라 실무교육을 강화한 IT SoC 전공인증과정을 모두 통과한 

△IT SoC 전공인증과정은 13개 대학이 추가되어 총 53개 대학과 협약 

SoC 설계전문인력의 첫 양성이라는 점에서 그 의미가 있다. 특히, 일 

을 체결하였고, △전공실습프로젝트는 총 112개 신청과제 중 총60개 

1996년 세계최초로 상용화에 성공한 CDMA의 경우, 65조원이라는 천문학 

적 시장창출 효과를 냈으며, ETRI가 세계적 IT R&D 기관으로 발돋움하는 

계기가 되었다. 특히 노무현 대통령이 보고 깜짝 놀란 WiBro, DMB의 경우 

부 진학인원을 제외한 수료자는 삼성전자, LG전자, 하이닉스, 엠텍비젼 

등 국내 SoC 유망기업에 취업함으로써 설계인력난에 고충을 겪고 있 

는 국내 SoC 기업의 숨통을 

틔어줄 것으로 기대된다. 한 

과제, △설계실습프로젝트는 총 24개 신청과제 중 총 19개 과제가 선정 

되었으며, △산학협력프로젝트는 4월 25일까지 신청서를 접수한다. 그 

리고 △IT SoC 아카데미 지역캠퍼스는 서울, 인천∙경기, 대전∙충청, 

대구∙경북, 부산∙경남, 전북, 광주∙전남 지역의 7개 대학교가 선정되 

“노무현 대통령이 ETRI에 온 까닭“ 

- 세계 최고의 IT R&D 연구기관으로 우뚝 선 ETRI 치하 - 

- 대통령, WiBro, DMB 차량시연, 최고기술에 연방 감탄 - 

"여러분들 때문에 밖(외국)에 나가 큰 소리 칠 수 있게 되었습니다" 지난 3 

월31일 ETRI(한국전자통신연구원, www.etri.re.kr, 원장 임주환)를 방문한 

노무현 대통령이 엄지손가락을 추켜세우며 연구원들을 격려하며 한 말이다. 

이날 국내 최대의 연구기관인 ETRI를 방문한 노무현 대통령은 ETRI 이동 

통신연구단 200여명의 연구원들에게“나는 여러분들이 자랑스럽다. IT 발 

전을 위해 최대의 지원을 아끼지 않겠다며 WiBro와 DMB 연구개발에 성공 

한 연구원들의 노력에 감격 어린 목소리로 칭찬했다. 

ETRI에 노무현 대통령이 방문한 것은 지난 90년 노태우 대통령 방문 이후 

15년만의 일이다. 더구나 ETRI와 대덕연구단지가 거듭날 수 있는 대덕 

R&D 특구의 비전선포식이 있던 날 노무현 대통령의 연구현장 방문이었기 

에 ETRI 임직원은 물론 대덕연구단지 종사자들의 감회는 그 어느 때보다 

남달랐다. ETRI는 지난 1976년 설립 이래 약 30여 년간 국가발전의 초석 

을 다지고 우리나라가 IT 강국으로 자리매김하는 IT 연구기관이자 한국 과 

학기술 발전의 메카로 그 역할을 다했다. TDX, 4M DRAM, CDMA의 성공 

과 WiBro, DMB에 이르는 연구 성과들은 우리나라 경제 성장의 밑거름이 

되었으며 ETRI 연구원들의 밤 낮 없는 연구결과의 산물이기도 하다. 

에도 각각 13조원, 10조원의 생산유발효과가 예상돼‘IT의 산실 ETRI’의 

명성을 이어나갈 것으로 보인다. 

* CDMA : 시장창출 65조 --- 산업기술연구회 소관 출연기관 연구성 

과의 경제적 효과분석, 산업기술연구회, 2003.12. 

* WiBro : 시장창출 13조 --- 국민소득 2만 달러 달성을 위한 " 

IT839전략 8대 서비스 마스터 플랜(2004)" , MIC 보고서 

* DMB : 시장창출 10조 --- 국민소득 2만 달러 달성을 위한 " IT839 

전략 8대 서비스 마스터 플랜(2004)" , MIC 보고서 

이날 임주환 ETRI원장의 업무보고에 이어 이뤄진 WiBro, DMB 시연행사를 

통해 달리는 차 안에서 인터넷 접속과 TV시청을 즐기는 노대통령의 미소 

띈 얼굴에서 2만불 코리아에 대한 희망과 자신감이 흘렀다. ETRI를 통해 

외국에 나가서도 큰 소리 칠 수 있다는 대통령의 말에서도 과학기술에 대한 

강한 애착과 의지를 엿볼 수 있었다. 노무현 대통령이 ETRI를 방문한 가장 

큰 이유는 무엇일까? 참여 정부의 국정 목표이기도 한 국민소득 2만 달러 

조기달성의 원천인 IT 분야에 대한 대통령의 특별한 관심으로 풀이되고 있 

다. 과기부총리, 정보통신부 장관과 함께 대덕연구단지를 찾은 노무현 대통 

령의 연구기관 방문은 이공계 기피현상을 불식시키는 간접적인 계기이기도 

했다. IT 분야에 대해 남다른 관심을 갖고 있는 노무현 대통령이 이날 

ETRI에서 개발한 WiBro, DMB 시연차량에 탑승 후 우리나라 IT 분야가 이 

편, SoC 기업 관계자 및 교 

수, 학생등150여명이참석 

한 수여식에서는 인증서의 유 

효성과 사후 관리 방안을 모 

색하는 자리도 마련되었다. 

IT SoC 산업기반조성사업 수요조사 및 시제품 개발지원 신청 

접수 

한국소프트웨어진흥원(KIPA) IT-SoC사업단은 SoC 관련 산업체 및 대학의 

R&D와 제품 개발을 보다 효과적으로 지원하기 위하여 지난 3월 4일, 

2005년 IT SoC 산업기반조성사업에 대한 설명회를 개최한데 이어서 수요 

조사 및 1차 IT SoC 시제품 개발지원 신청접수를 실시하였다. 

▲ IT SoC 산업기반조성사업 수요조사_ ‘05년도 IT SoC 산업기반조성사 

업의 효과적인 지원환경체계 구축을 위해 지난 3월 10일부터 4월 10일까지 

EDA 설계툴, IP, SoC 시제품 개발, SoC 시험, SoC 테스트베드 및 계측장 

비에 대한 수요조사를 진행하였다. 온라인과 오프라인을 통해 수요조사를 

실시하였으며 SoC 관련 135개 기업이 수요조사에 참여하였다. 특히 IP의 

경우 Soft IP 와 함께 Hard IP 지원을 위한 수요조사 항목이 추가로 포함 

되었으며, SoC 시제품 개발에서도 맞춤형 IP지원이 추가되었다. 이 수요조 

사 결과를 통해 SoC 관련 산업체에 좀 더 다양한 맞춤형 지원이 가능할 것 

으로 예상된다. 

▲ 1차 SoC 시제품 개발지원 신청 접수_ 정보통신기기 및 부품 개발에 필 

어 해당 지역을 총괄하게 되었고, △설계교육용 플랫폼은 5개 과제를 

구축, 추진중에 있으며, △교재 및 교육 프로그램 개발은 수시 접수하고 

있다. 이로써 KIPA IT-SoC사업단은 SoC 전문지식과 실무경험을 두 

루 갖춘 핵심설계인력 양성에 박차를 가하고 있다. 

년도에는 맞춤형 IP 지원이 추가되어 SoC 시제품 개발에 필요한 IP비용의 

일부를 정부지원금으로 지원해 주고 있다. ’05년도에는 분기별(3월,6월,9 

월)로 시제품 개발지원 신청접수를 실시하며 개별제작을 우선 지원한다. 선 

정된 중소벤처기업은 원스톱 파운드리 서비스 지원 및 IP 비용, 후반부설계 

(Back-end Design) 비용, 제작(Mask & Fab) 비용의 50% 이내를 지원 

함으로써 보다 효과적인 SoC 개발을할수있게되었다. ’04년 IT SoC 시 

제품 개발지원에서는 개별제작 19종을 지원한 바 있다. 

▲ IP기반 SoC설계기술 지원 확대_ SoC업계가 요구하는 상용 IP를 도입 

하여 공동활용토록 하는 IP 지원 프로그램은‘04년까지 Soft IP 위주로 지 

원하였고 '05년에는 국내 파운드리와 연계한 Hard IP까지 그 지원 폭을 확 

대할 계획이다. 금년부터 ADC/DAC, PLL 등의 아날로그 회로와 USB 

PHY 등의 하드 IP를 국내 파운드리의 공정에 포팅하여 국내 SoC업계가 

저렴한 비용으로 사용할 수 있도록 지원할 예정이다. 한편, 사업단이 IP를 

도입하여 공동활용 지원과는 별도로 개별업체가 SoC개발에 필요한 IP를 

도입하는 경우 도입비용의 일부(50% 범위)를 지원한다. 맞춤형 IP 지원은 

SoC시제품개발 지원의 일환으로 지원하는 형태(지원금에 IP 사용 및 도입 

비용을 포함)와 SoC에 적용될 IP 비용만을 단독으로 지원하는 2가지 형태 

* TDX : 1986년 독자개발, 1987년 1가구 1전화시대 실현에 기여, 획기 

렇게 발전했다며 깜짝 놀랐다고 그 소감을 피력했다. 

요한 IT SoC 시제품 개발을 지원하기 위해 지난 3월7일부터 4월7일까지 

‘05년 1차 SoC 시제품 개발지원 신청 접수를 실시, 13개사 13종이 신청 

로 운영한다. KIPA IT-SoC사업단은 이러한 수요조사 및 시제품 개발지원 

을 통하여 최근 급성장하고 있는 IT SoC 산업에 더욱 활기를 불어넣고, 

접수하였으며 4월 15일 심의위원회를 통해 지원기업을 심의 선정한다. 금 

SoC 중소기업의 애로점을 점차 해소할 수 있을 것으로 기대하고 있다. 

6_ IT SoC Magazine 

7_ IT SoC Magazine

network 

- SoC설계의 핵심요소인 IP설계 및 유통활성화를 위한 인프라 조성 

반도체설계자산연구센터 

업계news 

www.sipac.org 

OCP-IP와 협력-한국어 홈페이지 개설 (http://www.ocpip.org) 

SIPAC은 Open Core Protocol International Partnership (OCP-IP)과 협력하여 OCP-IP 한국어 홈페이지를 개설하였다. 이에 따라 

OCP-IP의 홈페이지를 이용하던 국내 사용자들은 번역을 해야하는 불편함 없이 OCP-IP의 정보를 이용할 수 있게 되었다. 

OCP-IP는 상호 연결 가능한 가상 컴포넌트의 신속한 생성과 통합을 보장하기 위한 소켓 표준인 Open Core Protocol(OCP)을 추진, 지원하기 

위해 2001년 설립된 비영리 단체이다. 폭넓은 시스템 레벨의 집적시 요구되는 사항들을 만족시키기 위한 코어중심의 프로토콜을 오픈 라이선스 

(open license)방식으로 제공하며, 보다 쉬운 IP 코어 재사용, SoC 설계 기간 및 위험, 제조비용의 경감을 목적으로 활동하고 있다. 

이번에 새로 개설된 한국어 홈페이지는 국내에서도 점차 OCP-IP에 대한 관심이 증가하고 있는 상황에서 OCP-IP 활동의 주요 정보자원으로서의 

역할을 담당할 것으로 기대된다. 

(주)아이앤씨테크놀로지, 지상파 DMB용 핵심 칩 2종 개발 

통신 및 디지털 멀티미디어용 반도체 칩 제작 팹리스 전문업체인 (주)아이앤씨테크놀로지(대표 박창일, http://www.inctech. 

co.kr)는 국내 최초로 지상파 DMB용 핵심 반도체인 RF IC(모델명: StarRFT200)와 베이스밴드 프로세서(모델명: StarDMB1000)를 

동시 개발했다. 이 제품은 ADC, DSP Block, Hardwired Modem Block, LCD 컨트롤러 등을 내장하고 있으며 소프트웨어와 하드웨 

어를 병합한 HW/SW Co-architecture 기법을 적용하여 다양한 주파수 환경에 대한 적응성이 뛰어난 것이 특징이다. 또한 후단의 

AV프로세서를 위하여 RDI, 호스트인터페이스, serial peripheral interface, I2C 등 다양한 인터페이스 포맷을 지원한다. 아이앤씨테 

크놀로지 박창일 사장은 "최근 디지털 미디어 컨버전스가 화두가 되고 있고 이에 맞추어 반도체 칩 또한 융합이 불가피하다"며 "그 동 

안 개발된 지상파 DMB용 칩은 RF IC와 베이스밴드 개발 업체가 각각 나뉘어 있었지만, 아이앤씨테크놀로지는 핵심 기술을 동시에 갖 

추므로서 기술 융합에 신속하게 대처할 수 있을 뿐만 아니라 가격경쟁력에서도 유리한 위치를 확보할 수 있게 됐다."고 말했다. 아이앤 

씨테크놀로지는 지난해 123억 원의 매출을 기록했으며, 올해는 DMB 관련 칩의 양산에 힘입어 300억 원 이상의 매출을 예상하고 있 

다. 또한 2005년 하반기를 목표로 코스닥 상장을 추진 중이며 이를 위해 주관사 계약을 체결할 예정이다. 

4차 SIPAC IP 유통시스템 오픈 

IP 유통 및 관리를 쉽고 편리하게 이용하게 하자는 취지에서 2001년 12월 처음 

으로 서비스를 시작했던 SIPAC의 IP 유통시스템은 현재 1,390여건의 IP 정보 

를 보유하고 있으며, IP 카탈로그 서비스를 중심으로 IP 검증 및 평가시스템, IP 

거래계약서 제공 및 중개, Wish IP 서비스 등 다양한 서비스를 제공하고 있다. 

최근 SIPAC은 IP 유통 시스템 사용자들에게 보다 다양한 서비스를 제공하기 위 

해 새로운 기능인 IP/SoC Expert 서비스를 추가하였다. IP/SoC Expert 서비 

스란, IP/SoC 관련 업체 및 대학교 연구실 정보를 SIPAC DB에 등록하고 등록 

된 정보를 국내외에 효율적으로 소개하고 홍보해주는 서비스를 말한다. 이 서비 

스를 통해 정보를 등록한 업체 및 대학교 연구실은 소속기관의 사업내용 및 연 

구활동, 개발 IP 또는 제품등을 효과적으로 홍보할 수 있으며, IP/SoC 설계자 

및 사용자들은 IP/SoC 관련 기업 및 연구실에 관한 유용한 정보를 얻을 수 있 

다. 또한 SIPAC은 IP/SoC 관련 학회나 세미나 등의 행사 정보와 회원 뉴스등 

을 제공함으로써 IP 유통시스템 사용자들이 IP/SoC 분야에 대해 다양한 정보를 

얻도록 하였다. 

FARADAY Technology Co., SIPAC에 460 여건의 IP 등록 

지난 2월 대만의 FARADAY Technology Co.가 460 여건의 IP를 SIPAC에 

등록하였다. SIPAC IP 유통시스템에서 Seller로 활동 중인 

FARADAY(http://www.faraday-tech.com)는 UMC에서 Spin-Off된 Design 

House로 IP 개발 및 기술 지원에서부터 시스템 제작, 패키지 그리고 테스트까 

지 IP 재사용을 통한 SoC 설계에 필요한 모든 과정을 서비스하고 있다. 5월 현 

재 SIPAC IP 유통시스템에는 Faraday에서 등록한 IP를 포함하여 1,390 여개 

의 IP가 등록되어 있으며, 이에 대한 자세한 정보는 SIPAC 홈페이지 

(http://www.sipac.org)를 통해 얻을 수 있다. 

지능형 SoC Robot War 2005 

올해로 4회 대회를 맞이하는 SoC 로봇워는 5월 15일까지 참가팀 접수를 시작 

으로 올해 대회의 레이스를 시작한다. 지능형 SoC 로봇워는 2004년도와 같 

이, 참가팀을 대상으로 한 출전자격 TEST, 예선, 본선으로 진행되며 올해 처음 

으로 도입되는 태권로봇(2족로봇)은 자격테스트를 거쳐 최종 8팀을 선발, 경 

기를 치르게 된다. 참가신청은 로봇워 홈페이지를 통해 가능하며, 참가자격은 

대학(원)생으로 구성된 2인 이상인 팀으로 SoC 로봇워에 관심 있는 사람이면 

가능하다. 

대회 홈페이지 개편 

체계적이고 효율적인 참가팀 관리와 참가팀간의 정보공유를 위하여 

로봇워 홈페이지가 새롭게 단장되었다. 참가팀들은 대회 참가신청 

을 위해서 먼저 회원가입을 해야만 한다. 홈페이지에 가입된 회원들 

은 회원가입 유, 무와 참가신청 유, 무에 따라 각 게시판 및 자료실 

에 대한 권한이 달라지며 회원들 간에 서로 쪽지나 메일을 쉽게 주 

고받을 수 있도록 하는 기능들도 이용할 수 있다. 

참가신청 안내 

- 참가신청 접수일정: 2005년 4월 1일 ~ 5월 15일 

- 참가자격: 대학(원)생으로 2명 이상으로 구성된 팀 

- 예선경기: 9월 (KAIST), 본선경기: 11월 (서울 COEX 전시관) 

- 문의: Tel. 042-869-8929, Fax. 042-869-8930 

- E-mail: socrobotwar@sipac.org 

- Web-site: www.socrobotwar.com 

(주)다이나릿시스템, 천만 게이트 지원 로직시뮬레이션 가속기 개발 

하드웨어 가속기 개발업체인 (주)다이나릿시스템(대표 김종석, http://www.dynalith.com)은 

Xilinx사의 Virtex-4시리즈 FPGA를 채용하여 단일 보드에서 1천만게이트에서 최대 2천만게이트까지 

지원하는 신제품 iPROVE-X4를 개발 완료하고 Virtex-4가 양산되는 시점에 맞추어 금년 내 공급할 예 

정이다. 이번에 개발된 iPROVE-X4 제품은 국내외 SoC 설계 및 검증에 적용되어 개발기간을 단축하는데 

기여할 것으로 보인다. 2000년에 설립된 다이나릿시스템은 PCI형태의 시뮬레이터 가속기인 iPROVE, 교 

육용 iTUTOR, DSP와 ARM 코어 소자 시뮬레이션용 PhysiclModeler 등을 개발 공급하는 업체이다. 

시높시스, 차세대 피지컬(Physical) 설계솔루션 '갤럭시 IC 컴파일러' 발표 

반도체 설계 소프트웨어 기업인 시높시스(Synopsys, Inc., http://www.synopsys.com)는 차세대 피지컬 디자인솔루션인 갤 

럭시 IC 컴파일러를 발표했다. IC 컴파일러는 피지컬 합성(Physical synthesis), 클락 트리 합성(clock tree synthesis), 라우팅(routing), 

생산량 최적화(yield optimization), 사인오프 상관관계(sign-off correlation) 등 여러 설계단계를 동시에 수행하는 최초의 피지컬 디자인 

솔루션이다. 기존의 설계 솔루션들은 피지컬 디자인 단계들을 단일 프로그램으로 통합하고 있긴 하지만 배치, 클락 트리 합성, 라우팅 등 

의 단계가 여전히 개별적으로 이루어진다는 한계를 가지고 있었다. 시높시스의 Aart de Geus 회장은 "IC컴파일러의 혁신은 우리의 차세 

대 기술을 대표하는 것"이라고 하면서, "이 새로운 아키텍처는 여러 가지 설계문제를 동시에 해결함으로써 고객사의 제품의 질, 결과도출 

소요시간, 비용 면에서 상당한 생산성 향상을 구현한다."고 말했다. IC컴파일러는 2005년 6월부터 정식 출시될 예정이며, 1년간 풀 라이 

선스 하는 경우 미국 표준가격은 미화 73,000달러이며, 장기 라이선스의 경우나 시높시스의 기존 피지컬 임플리멘테이션 테크놀로지 사 

용자들이 포괄 업그레이드를 하는 경우에는 표준가격 보다 저렴한 연간 라이선스 요율이 적용된다고 한다. 

(주)디스텍컴, (주)방림디지털로 사명 변경 

LCD 모듈 생산업체인 (주)디스텍컴이 2005년 4월 1일부로 (주)방림디지털(대표 박주찬, http://www.prdigital.co.kr)로 사 

명을 변경했다. 박주천 대표이사는 "이번 사명 변경은 지난 2004년 (주)방림 계열회사로 편입된 이후에 사업의 다양화와 기업의 이미 

지를 혁신한다는 차원에서 이루어졌다."고 말하면서 "이를 계기로 제2의 창업이라는 새로운 모습으로 신사업의 확장발전과 신뢰받는 

기업이 되도록 최선을 다할 것"이라고 포부를 밝혔다. 주소와 전화번호는 이전과 같다. 

(주)위즈네트, 사무실 이전 

인터넷 통신용 반도체 설계업체인 위즈네트(대표 이윤봉, http://www.wiznet.co.kr)가 지난 4월 17일 분당으로 사무실을 이 

전했다. 주소 : 463-816 경기도 성남시 분당구 야탑동 68번지 첨단기술연구센터 306호, 전화 : 031-789-7900, 팩스 : 031-789- 

7908 

8_ IT SoC Magazine 9_ IT SoC Magazine


IT839 성장동력별 

(Part B) 

하드웨어 체계 및 핵심부품 

장선호 기술역∙공학박사_chans@iita.re.kr(IT SoC 및 차세대PC 전문위원실, 정보통신연구진흥원) 

이상호 연구원_shlee@iita.re.kr(IT SoC 및 차세대PC 전문위원실, 정보통신연구진흥원) 

IT839 성장동력별 

(Part B) 

하드웨어 체계 및 핵심부품 

(3월호 연속) 본 고에서는 지난 3월호에 이어 IT839 성장동력중 

RFID/USN(Ubiquitous Sensor Network) 및 홈네트워크의 

하드웨어체계도 및 핵심부품을 다룬다. 

RFID/USN 

가. 개요 

RFID(Radio Frequency IDentification)/USN(Ubiquitous Sensor 

Network)은 모든 사물에 부착된 RFID 태그 또는 센서를 초소형 무선장치 

에 접목하여 이들 간의 네트워킹과 통신으로 실시간으로 정보를 획득, 처리, 

활용하는 네트워크 시스템을 말하며, 사물의 이력정보뿐만 아니라 사물을 

둘러싸고 변화하는 물리 환경계의 다양한 정보를 획득하여 생산성, 안전성 

을 향상 시킬 수 있다. RFID/USN 기술은 기존의 사람 중심에서 사물까지 

정보화의 지평을 확대하는 새로운 패러다임의 유비쿼터스 IT 기술이며, 먼저 

인식정보를 제공하는 RFID를 중심으로 발전하고 이에 센싱기능이 추가되어 

이들 간의 네트워크가 구축되는 USN 형태로 발전할 전망이다. (그림 1) 

나. 기술및시장동향 

∙기술발전 전망 

RFID/USN은 현재 고정된 사물 인식 수준에서 센싱 기능이 추가되어 다 

기능 태그에 의한 상황인지처리 수준을 거쳐, 2010년 이후 개체 간 통신기 

능을 갖춘 지능형 u-센서 네트워크로 발전할 전망이다. (그림 2) 

1 st Step: 

Readonly(~2004) 

2 nd Step: 

Read&Write(~2005) 

3 rd Step: 

Sensing(~2006) 

4 th Step: 

Communicating(~2008) 

Passive 

Tag 

Products 

Tagwith 

memory 

Sensing 

Tag 

Broadbandpeerto 

peercommunication 

ldentifyingproductcode 

Trackngtheorigin 

Sensing&Control 

USN 

USN 

BCN 

sensor 

900MHzPassiveRFIDSystem433MHzActiveRFIDSystem 

U-SensorNetworkSystem 

[그림 1] RFID/USN 개념도 

11_ IT SoC Magazine


수를 확보하기 위한 다양한 연구가 진행 중이다. 중국 국가표준화 관리위원 

[표 2] RFID 분야의 SWOT 분석 

므로 지금까지 국내에서는 그 중요성에 대한 인식이 부족하고 시장성에 대 

ID인식 

(Read) 

∙세계 시장 전망 

'06~'09 

전자태그제어 

(Control) 

전자태그간통신 

(AD-hocnetwork) 

'04~'05 

환경정보센싱 

(Sensing) 

이력관리 

(Read/Write) 

(인식기능위주) (센싱기능융합) (지능형자율센서망) 

[그림 2] RFID/USN 발전전망 

RFID/USN의 전체 세계시장은 2004년 113.6억 달러 규모에서 RFID부 

문에 연평균 13.3%, USN 부문에 연평균 25.5% 등의 성장을 통해 2010년 

에 총 540.8억 달러에 이를 전망이다. (표 1) 

[표 1] 세계시장의 성장 추세 (단위 : 억 US$) 

구분 내용 2004 2005 2006 2007 2008 2009 2010 

HW 13.5 18.3 24.6 31.1 36.0 41.1 47.4 

RFID 어플리케이션 6.5 11.8 16.4 21.9 31.0 41.9 52.6 

및서비스 

소계 20.0 30.0 41.0 53.0 67.0 83.0 100.0 

HW 40.4 45.6 50.8 55.8 61.0 66.2 71.2 

어플리케이션 40.4 64.0 71.9 85.7 108.3 138.4 162.3 

및서비스 

USN 제어형 - 3.3 6.6 15.1 25.8 49.1 76.7 

네트워크형 3.5 15.7 33.0 46.6 65.7 92.6 130.6 

소계 84.3 128.6 162.3 203.2 260.8 346.3 440.8 

총계 113.6 158.6 203.3 256.2 327.8 429.3 540.8 

(자료출처 : ETRI/IDTechEx/VDC 추정, 2004.11) 

∙정책 동향 

1) RFID 정책 동향 

미국은 MIT, UCC(Uniform Code Council), 국방성, 업체 등의 협력을 

회는 2004년 2월“전자표시 국가표준워킹그룹 (RFID National 

Standards Working Group, 즉 RFID NSWG)”를 설립하여 RFID 국가표 

준을 작성 중이며, 상하이에는 Fudan대학의 Auto-ID Lab이 있고 화훙( 

)집적회로와 Fudan마이크로전자에서 RFID를 연구개발하고 있으며 지하 

철에서 RFID를 사용해 차량배치와 차량관리를 시험 중이다. 

2) USN 정책 동향 

미국에서는 전미과학재단(NSF:National Science Foundation)과 

DARPA가 중심이 되어 전체 미국수준의 과학기술 추진시책인「NITRD계 

획」에 입각하여 다양한 프로젝트를 실시하고 있으며, NSF에서는 센서 분야 

의 첨단 개발을 다방면이 상호 연계된 연구 분야로 간주하고 2003년은 4 

천 6백만 달러, 2004년에도 3천 백만 달러를 투입 하였다. 유럽에서는 

USN을「사용자에 친근한 정보사회 창출」을 위한 IST(Information Society 

Technologies) 분야로 인식하여「e-Infrastructure」구축으로 광범위한 지 

식 기반 사회의 건설을 목표로 하고, DNA 체인의 검지나 리모트 센싱, 비 

접촉형 센싱 등 센서의 재료에 대해 연구를 집중하고 있다. 

다. 경쟁력 분석 

1) RFID 분야 

∙기술수준_ 칩은 전량 해외 수입에 의존하고 있으며, 태그는 일부 중소 

기업체에서 소량 조립 생산하고 있고, 일반 반도체 패키징 기술은 국내 기 

술이 국제 경쟁력을 갖추고 있으나, RFID를 위한 초소형 패키징 등은 해외 

선진 업체에 비해 약세에 있다. 리더는 RF 모듈, 안테나 등 핵심 부품을 수 

입하여 조립 생산하고 있다. 

∙인프라 및 산업화 역량_ RFID 기술은 국내에서 원천 기술을 가지고 있 

지 못하며 산업 기반도 취약하여 빠른 기간 내에 체계적으로 원천 기술을 

확보하고 산업을 활성화시키지 못하면 외국 업체에 시장을 잠식당할 우려 

가 있다. 그러나 우리나라는 초고속 인터넷을 선도적으로 구축한 경험과 노 

하우를 가지고 있으며, RFID 기술과 관계된 일반적 반도체, 이동통신 등의 

IT 기술은 세계 수준이다. RFID 원천 기술은 장기간 기술개발을 통해 이미 

상용화 단계에 들어선 미국, 일본, 유럽 등에 비해 낙후된 수준이며 일부 중 

소업체에서 외국 기술을 도입하여 제품을 개발하였으나 경쟁력이 취약한 

상태이다. 일부 대기업은 원천 기술 개발 및 산업화 능력을 가지고 있으나 

국내외 시장이 아직 본격 형성되지 않은 상황에서 본격적인 투자보다는 내 

구분 

Strength 

Weakness 

Opportunity 

Threat 

내용 

- 기술 및 인프라 측면 

∙Ubiquitous 기술적용이 용이한 세계수준의 통신인프라 

∙이동통신, 초고속 인터넷 등 기술 및 IT, RF관련 전문인력 보유 

∙전자 및 반도체 산업 등의 산업 견인 경험 

∙국책 연구기관을 중심으로 활발한 기술개발 노력 

- 적용 가능성 측면 

∙정부의 정책의지 확고(IT839전략) 및 RFID관련 시범사업 추진 

∙관련 기업 및 학계의 RFID의 비즈니스 영역에의 도입노력 

∙최근 물류업계를 중심으로 새로운 물류서비스 도입 움직임 활발 


∙미국 및 일본 등 선진국 대비 국내 기술축적 미흡 

※ 자체 칩 개발보다는 수입 칩의 가공에 한정 

∙기술표준 주도에 한계, 해외 기술표준 수용 필요 

∙RFID응용 보안기술이 미흡 


∙RFID 태그 가격의 완만한 하락 가능성 

∙시장 초기단계로서 선진국에 비해 상대적으로 준비기간이 짧음 

∙정부정책 및 시범사업 이외에는 도입노력 미흡, 구체적/정형화된 

사업모델 부재 


∙무선정보처리의 대량 공급이 가능한 새로운 기술 대두 

∙RFID 관련 집적도 향상 및 기능성 보완이 지속 

∙미국, 일본을 중심으로 기술표준 제정 추진 중 


∙RFID 태그 가격의 급격한 하락 가능성 

∙물류비용 절감 및 파급효과에 대한 다양한 해외 시범사업 실시 

∙RFID칩의 다양성 및 기능성으로 많은 분야에서 사용 가능 

※ 월마트의 경우 2005년에는 RFID 칩의 가격이 5센트로 떨어질 

것으로 예측, 전체 비용 중 10%를 차지하는 물류/유통비용의 

3~4%를 절감 가능 


∙금속물질, 액체 등 일부 물질의 경우 및 표면의 성격에 따라 인식 

률저하 

∙선진국 주도의 표준화 진행 

∙RFID의 효과를 극대화하기 위해 이에 상응하는 각종 인프라 고도 

화필요 


∙RFID 태그 가격의 완만한 하락 가능성 

∙해외 시범사업 중 아직 가시적인 성공사례가 도출된 바 없음 

∙RFID 투자 계획의 불확실성이 상당히 높음 

※ 월마트, 질레트의 경우 시범사업 도중 개인정보보호 등 예상치 

못한 문제에 직면 

한 불확신 및 요소 기술축적이 미흡하므로 산업화되고 있지 않다. 

RFID/USN에 대한 정부의 확고한 정책의지 (IT839전략)로 국가적인 차원 

에서 주도가 이루어짐에 따라 점차 산업계의 관심과 투자가 형성되고 있는 

과정이므로 IT 강국의 물리적인 인프라에 힘입어 지속적인 투자와 기술 개 

발, 상용화에 힘쓴다면 기술 우위 선점이 가능하다. 

∙SWOT 분석 (표 3) 

[표 3] USN 분야 SWOT 분석 

구분 

Strength 

Weakness 

내용 

∙Ubiquitous 기술적용이 용이한 세계수준의 이동통신기술, 관련 인 

프라 보유 

∙이동통신, 초고속 인터넷 등 IT 관련 전문인력 보유 

∙전자 및 반도체 산업 등의 산업 견인 경험 

∙국책 연구기관을 중심으로 활발한 기술개발 노력 

∙정부의 확고한 정책의지 (IT839전략) 및 RFID/USN 관련 사업의 

적극적 추진 

∙관련 기업 및 학계의 USN에 대한 관심의 고조 

∙휴대 단말기 기술에서 축적된 기술이 USN으로 적극적 반영 

∙미국, 유럽, 일본 등 선진국 대비 국내 요소 기술축적이 미흡 

∙관련 기술표준에 주도적이지 못함 

∙프로세서, 통신모듈 및 센서의 집적에 관련한 기술, 전문가 및 산 

업체 부족 

∙센서 노드 가격의 완만한 하락 가능성 

∙정부정책 외에는 관련 산업체가 부재 

∙RFID 관련 사업확산과 함께 USN에 대한 정부, 산학연 관심 및 활 

동고조 

∙미국을 중심으로 기술표준 제정 추진 중 

∙한.중.일 3국의 협력을 통한 가속적인 발전 가능성 

Opportunity ∙유비쿼터스 서비스에 의한 USN 관련 서비스 요구의 국내외적인 

증가 

∙USN의 파급효과에 대한 다양한 해외 시범 서비스의 실시 및 검증 

∙현재 선진국에서는 정부 주도의 기술개발 단계로서 상대적으로 기 

술 우위를 선점할 수 있는 잠재성 

Threat 

∙선진국의 주도적인 표준화 진행 

∙개발 기술의 산업화 및 표준화 미흡 

∙USN 서비스의 성공을 위해서는 상응하는 각종 인프라 고도화가 

필요 

∙해외 업체 주도의 시범사업 중 아직 가시적인 성공사례가 도출된 

바없음 

∙USN 요소 기술에 대한 중국, 대만 업체의 성장 

∙개발 기술의 산업화 및 표준화 미흡 

통해 1998년에 Auto-ID센터 설립, 기술개발 및 상용화를 적극 추진 중이 

부 준비 단계에 머무르고 있다. RFID 원천 기술은 선진국에 비해 뒤지기는 

며, UHF대역을 이용할 수 있도록 이미 ISM대역(902~928MHz )을제도화하 

였으며, 월마트 및 국방성은 2005년부터 물류관리에 RFID태그를 도입할 

했으나 정보화의 노하우 및 세계 수준의 IT 기술을 접목시켜 추진할 경우 

가능성 있는 분야이다. 

생산하고 있다. 센서 및 센서 노드의 요소 기능을 집적하는 기술력은 해외 

선진 업체에 비해 약세이다. 

라. 시스템 블록 다어어그램 

계획이다. 유럽은 2001년 시작된 IST의 일환으로“사라지는 컴퓨팅 계획 

(Disappearing Computing Initiative)”사업을 통해 관련기술을 개발 중 

이며, ETSI에서 865~868MHz대역에유통, 물류관리용 RFID를 사용하기 위 

한 법규를 마련 중이다. 


2) USN 분야 

∙인프라 및 산업화 역량_ 프로세서, 통신모듈 및 센서의 집적에 관련한 

기술, 전문가 및 산업체는 부족하며, 무선인터넷 및 휴대인터넷, RFID의 확 

산에 따라 주파수 공유 및 간섭 회피 기술이 USN 서비스/개발에 주요하게 

시스템명 : 

900MHz RFID 수동형 리더/태그 

일본은 2003년 유비쿼터스 ID센터를 설립하고, 히다찌에서 Mu-Chip을 

∙기술수준_ 센서 노드는 무선 통신 모듈, 마이크로프로세서 등 핵심 부품 

작용한다. USN 관련 기술은 선진국에서는 정책적으로 교육기관에서 연구 

1. 시스템 블럭도 (그림 3) 

발표하는 등 많은 관련 기업들이 Pilot test에 참여 중이며, UHF대역 주파 

을 수입, 조립하여 사용 중이며 소수 업체에서 수입부품으로 노드 모듈을 

개발을 육성해온 분야로서 최근 점차 산업화, 상용화되고 있는 실정이었으 

- 900MHz RFID 수동형 태그 블록도 (그림 4) 


13_ IT SoC Magazine


리더안테나&RF-FE 

리더아날로그칩 리더디지털보드 

Tx_P 

2 

PA 

Tx_M 

ANT 

BPF D.C. 

Rx_P 2 

Rx_M 

MIX 

DRA 

MIX 

송신부 

주파수합성부 

수신부 

PSF 

PSF 

PLL/Syn. 

0+8。 90+8。 

p.s. p.s. 

MIX 

LPF 

MIX LPF 

OPA 

OPA 

[그림 3] 900MHz RFID 수동형 리더 블럭도 

2. 국산화율 

가. 국산화율 

1) 리더 안테나부 (100%) - 자체 설계 

2) 리더 RF부 

- 908.5~914MHz 유전체 대역통과필터 (100%) : 쌍신전기 

- PLL 모듈(100%) : 쌍신전기 

- 그 외 Mixer, RFIC (Power Amp, Drive Amp, Modulator, OP 

Amp), SPDT (Switch) 등은 전량 수입에 의존하고 있음 

3) 리더 디지털부 

6 

6 

6 

6 

Tx_Gain 

Tx_I 

Tx_Q 

REF 

CLK 

Data 

LD 

LE 

Phree_Shk 

PWR_SW 

I_Gain 

Rx_I 

Rx_Q 

Q_Gain 

- A/D Converter, D/A Converter, DSP, FPGA 등은 현재 전량 수입 

4. 국내외 현황 

에의존 

- CPU의 경우 삼성에서 나오는 S3C2410x를 사용 

4) 리더 RF/Analog 칩 및 태그 칩 (0%) - 현재 전량 수입에 의존 

3. 핵심사양 

1) 태그 칩 (표 4) 

1) 태그 칩 

- 미국의 Matrics, Alien이 개발하여 상용화 완료 

- 그 외 TI(Texas Instruments), Philips, 한국전자통신연구원, 

삼성전자 등에서 개발 중 

2) RFIC 

- 900MHz ISM 대역의 PA IC는 RFMD 사에서 개발 및 상용화 

- PLL은 국내의 경우 로스윈, 쌍신전기 등에서 개발 및 상용화하고 


- A/D Converter, D/A Converter, FPGA 등 현재 개발중(70%) : 

ETRI 자체 개발 진행중 


1) 리더 (표 6) 

[표 4] 태그 칩 [표 6] 리더 

있으며, 외국의 경우 Varil, National Semiconductor 등이 있음. 

세계최고 수준, 개발목표 spec 


주요성능 Spec 단위 

3) 900MHz 리더 안테나 


보유국/보유기관 당해 최종 


동작 전력 

Q factor 

다이버시티 안테나 수 

μW 

- 

개 

100/미국/Matrics 

1.5/미국/Matrics 

2/미국/Matrics 

- 

- 

- 

< 100 

< 1.5 

2 

- 미국의 Matrics, Alien이 개발하여 상용화 완료 

- 현재 한국전자통신연구원에서 개발 완료하여 기술이전 중 

Sensitivity 

대역폭 

인식거리 

dBm 

MHz 

m 

-100/미국/Savi 

0.5/미국/Savi 

100/미국/Savi 

- 

- 

- 

< -100 

> 1 

100 

크기 (면적) mm 2 0.35×0.35/미국/Alien - < 1.0×1.0 


433MHz RFID 능동형 리더 및 태그 

크기 (면적) cm 2 30×30/미국/Savi - < 30×30 

2) 900MHz 리더 안테나 (표 5) 

[표 5] 900MHz 리더 안테나 


세계최고 수준, 

개발목표 spec 


주파수 대역 MHz 902~926/미국/Matrics 908.5~914 개발완료 

입력 반사손실 dB 15 이하/미국/Matrics 15이하 개발완료 

Isolation dB -37이하/미국/Matrics -40 개발완료 

3dB Beam width 

o 

60/미국/Matrics 65 개발완료 

Gain dBi 6.75/미국/Matrics 7 개발완료 

안테나 형태 - 송수신 분리/미국/Matrics 송수신 분리 개발완료 

크기 (면적) cm 71.8×31.8×3.8/미국/Matrics 67.3×30×5 개발완료 

1. 시스템 블럭도 (그림 5, 6) 


1) 리더 안테나부 (100%) - 자체 설계 및 제작 


- 433.92MHz PLL 모듈 (50%) : ETRI 자체 개발 진행중 

- 송수부 RF 전력 증폭기 (50%) : ETRI 자체 개발 진행중 

- 저잡음 증폭기 (100%) : ETRI 자체 개발 

- 수신부 국부발진기 (100%) : ETRI 자체 개발 

2) 태그 (표 7) 




전지수명 5년/미국/Savi - > 5년 

대역폭 MHz 0.5/미국/Savi - > 1 

인식거리 m 100/미국/Savi - 100 

크기 (면적) cm 2 16×5.4×3/미국/Savi - < 16×5.4×3 

안테나부 RF부 

디지털부 주변장치 

리더 

안테나 

전력증폭기/ 

전력검출기 

RF필터 

가변강쇄기 

변조기 

[표 7] 태그 

SDRAM 

Flash 

Memory 

ANT 

ESD 

Matching 

Circuit 

Voltage 

Multiplier 

Envelop 

Detector 

Modulator 

RFLimiter 

Supply 

Regulator 

Demodulator 

Encoder 

Main 

Controller 

Decoder 

Memory 

Interface 

Charge 

Pump 

EEPROM 

리더 

안테나 

WLAN 

안테나 

송수신질환부 

복조기 

IF필터/증폭기 

하향변환기 

RF필터/LNA 

수신용 

발전기 

Power 

Management 

송신용발전기 

복조기 

IF필터/증폭기 

하향변환기 

RF필터/LNA 

Analog 

Signal 

TX_PWR_ADJ[1:0] 

RX_SEN_CONT[1:0] 

TX_PWR_ADJ 

TX_DATA.WAKE_UP 

Analog 

Signal 

Digital 

Signal 

TXRX_SW_CONT 

PLL_CONT[3:0] 

BEACON[1:0] 

RX_DATA[1:0]..PLL_LOCK_DET[1:0] 

RX_RSSI 

TX_PWR_PEAK 

D/A변환기 

A/D변환기 

Digital 

Signal 

FPGA 

Clock 

Management 

DATA/ADDRESSBus 

ControlSignal 

DATA/ 

ADDRESSBus 

ControlSignal 

Power 

Management 

CPU 

DATA/ADDRESSBus 

ControlSignal 

Ethernet 

WLAN 

RS232 

RS485 

JTAG 

ESD 

Clock 

Generator 

Clock 

Tuner 

Timing 

Manager 

전원부 

충전회로부 

AC-DC 

변환부 

라인필터 

AC 

PLUG 

외부표시장치 

외부표시LED 

[그림 4] 900MHz RFID 수동형 태그 블록도 

[그림 5] 능동형 RFID 리더 시스템 블럭도 


15_ IT SoC Magazine


송/수신 

ANTENNA 

송수신 

고주파 

RF부 


- 미국의 Savi사 개발하여 상용화 완료 

- 국내에서는 한국전자통신연구원을 비롯하여 4개의 공동 개발 업체 

(KETI, D&S, 빅텍 및 창와텍)에서 개발을 진행하고 있음. 


semi-센서태그 

W.U전원 

12ms, 

1s주기 

1. 시스템 블록도 (그림 7) 

WAKE-UP회로 

수신부 

AMP 

RX3VDC 

RF 

5uA 

LNA 

SWITCH 

고주파복조부 

송수신 

절환기 

배터리+ 

(리튬1차)- 

PAM 

TX3VDC 

송신부 

TX3VDC 

WU전원(NONREG) 

RX3VDC 

[그림 6] 능동형 RFID 태그 시스템 블럭도 

검파기 

SAW 

OSC 

433.92M 


센서태그 수동 칩 - 현재 전량 외국에서 수입하고 있음. 

OP 

AMP 

전원제어부 

전원필터 

COMPA- 

RATOR 

FSK 

DEMOD 

SAW 

OSC 

423.22M 

FSK 

MOD 

ASK 

MOD 

WAKE-UP 

CLK 

WU제어 

RXD 

RSSI 

RX/TX제어 

TXD 

BEACON 

TX제어 

RX제어 

WU제어 

전원검출 

3.6VDC 

GND 

Integratedorseparate 

sensors&A/DConverter 

Sensors A/DConverter 

&Multiplexer 

[그림 7] Semi-센서태그 블록도 

MCU 

MSP430F149 

전압안정부 

(LM2621) 

Memory 

Logic 

& 

Power 

Management 

데이터0~7 

CONTROL 

전원 

3.0VDC 

전원 

3.0VDC 

주전원 

제어 

Battery 

메모리 

K9F5608 

QOC 

보조전원 

전원 

3.0VDC 

디지털부 

Modulator 

& 

Demodulator 

Chlp 

Antenna 

& 

Matchlng 

network 

3. 핵심사양 (표 8) 

[표 8] 핵심사양 





동작 전력 μW 100/오스트리아 Philips - < 100 

크기 (면적) mm 2 0.35×0.35/오스트리아 Philips - < 1.0×1.0 


이스라엘의 Power Paper에서 인식거리가 향상된 배터리지원 수동형 

RFID 태그를 상용화하였으며, 독일의 KSW Microtec에서는 온도센서가 내 

장된 배터리지원 태그(13.56MHz)를 개발하여 상용화하였음. 

시스템명 : 센서태그 

1. 시스템 블럭도 (그림 8) 

2. 국산화율_ 센서태그 능동 칩 -현재 나와 있는 제품이 없음 

3. 핵심사양 (표 9) 






동작 전력 μW - - - 

크기 (면적) mm 2 - - 3×3 


센서태그는 현재 개발된 제품이 없으며, 세계적으로 2006~2007년경 

개발되어 상용화될 것으로 예상됨 

시스템명 : 2.4GHz RTLS 능동형 리더 및 태그 

1. 능동형 RTLS 서비스 개념도 및 시스템 블록도 (그림 9, 10) 

Central 

Host 

(5) 


1) 리더 안테나부 (100%) - 자체 설계 및 제작 


- 2.45GHz PLL 모듈 (50%) : ETRI 자체 개발 진행중 

- 송수부 RF 전력 증폭기 (50%) : ETRI 자체 개발 진행중 

- 저잡음 증폭기 (100%) : ETRI 자체 개발 

- 수신부 국부발진기 (100%) : ETRI 자체 개발 


- A/D Converter, D/A Converter, FPGA 등 현재 개발중(70%) : 

ETRI 자체 개발 진행중 


1) 리더 

2) 태그 

Site 

Manager 

(3) 

[그림 10] 능동형 RTLS 시스템 블록도 

[표 10] 리더 

UniversalDevice 

Appliance 

ProtocolAPI 

Reader(2) 

Signpost/ 

Exciter(4) 

MM-RTLSAir 

Protocol 

Tag(1) 




Sensitivity dBm -100/미국/WhereNet - < -100 

대역폭 MHz 60/미국/WhereNet - > 1 

인식거리 m 300/미국/WhereNet - > 300 

크기 (면적) cm 2 30×30/미국/WhereNet - < 30×30 

Integratedorseparate 

sensors&A/DConverter 

Sensors 

A/DConverter 

&Multiplexer 

Memory 

Logic 

& 

Power 

Management 

Controller 

MOD 

PLL 

DEMOD 

PA 

LNA 

Tx 

Rx 

Doplexer 

SoC 

Antenna 

& 

Matchlng 

network 

Tag 

(Mobile) 

LAP(리더) 

(fixed) 

LAP(리더) 

(fixed) 

LAP(리더) 

(fixed) 

Location 

Server 

Client 

Application 

[표 11] 태그 





전지수명 5년/미국/WhereNet - > 5년 

대역폭 MHz 60/미국/WhereNet - < 60 

인식거리 m 300/미국/WhereNet - > 300 

크기 (면적) cm 2 6.3×5.9×2.7/미국/WhereNet - < 6×6×3 

Battery 

AirInterface 

API 


- 미국의 WhereNet사 개발하여 상용화 완료 

[그림 8] 센서태그 블록도 

[그림 9] 능동형 RTLS 서비스 개념도 

- 국내에서는 한국전자통신연구원이 개발을 추진중에 있음. 


17_ IT SoC Magazine


시스템명 : u-센서 시스템 싱크, 센서 노드 

1. 시스템 블록도 (그림 11, 12) 


센서 노드용 RF-IC/Modem/MAC 프로토콜 칩 - 자체 설계 


[표 13] 433MHz RFID 능동형 리더 안테나 

서비스 제품 시스템 모듈 부품 

RFID 서비스 RFID리더,태그,호스트 RFID 리더,태그 RFID 리더 RFID 리더안테나 

R2 R21 R211 

[표 15] 433MHz RFID 능동형 태그 칩 


RFID 서비스 능동형 리더, 태그, 호스트 능동형 리더, 태그 능동형 태그 능동형 태그칩 

R2 R22 R221 

BcN 

(IPBasedNetwork) 

TaskManager 

(UserNode) 

LNA 

TX/RXCONTROL 

PA 

On-chip 

BIAS 

Power 

Control 

xosc 

16MHz 

제 

품 

시 

스 

템 

모 

듈 

부 

품 

요 

소 

기 

술 

Gateway 

Battery 

DC-DC 

Converter 

리더 

안테나 

안테나 

설계기술 

및매칭기술 

900MHz수동형RFID 

(태그,리더,호스트) 

900MHz 

RFID수동형 

리더 

900MHz 

RFID수동형 

리더,태그 

리더 

칩 

[그림 13] 시스템-모듈-부품 체계도 

M 

ROM 

0 

90 

[그림 12] 센서 노드 무선통신 칩 블록도 

RAM 

Sensor A/D Processor 

태그 

안테나 

고감도 

무선신호 

정류회로 

Sink 

(BaseNode) 

[그림 11] u-센서 시스템 싱크노드, 센서노드 블록도 

AUTOMATICGAINCONTROL 

Blockdiagram 

900MHz 

RFID수동형 

태그 

태그 

칩 

ADC 

ADC 

FREQ 

SYNTH 

TXPOWERCONTROL 

DAC 

DAC 

고효율변조 

및 

전력공급회로 

Sensor 

Field 

Algorithms 

OS 

Network 

LinkLayer 

Baseband 

RADIO 

433MHz 

RFID태그,리더,호스트 

433MHz 

RFID능동형 

리더 

리더 

안테나 

저전력 

LOGIC 

설계기술 

DIGITAL 

DEMODULATOR 

DigitalRSSI 

GainControl 

ImageSuppression 

ChannelFiltering 

Demodulation 

Frame 

syncronization 

CONTROLLOGIC 

Eventor 

SensedData 

Sensor 

Nodes 

DIGITAL 

INTERFACE 

WITHFIFO 

BUFFERS, 

CRCAND 

ENCRYPTION 

DIGITAL 

MODULATOR 

DataSpreading 

Modulation 

433MHz 

RFID능동형 

리더,태그 

리더 

칩 

Serial 

voltage 

regulator 

Digitaland 

Analogtest 

interface 

433MHz 

RFID능동형 

태그 

저전력 

EEPROM 

설계기술 

태그 

칩 

MICROCONTROLLERINTERFACE 

저전력 

소자설계 

및공정기술 

센서태그 

수동칩 



1) MAC 기능을 일부 겸비한 무선통신 칩 

- 미국의 Chipcon, Ember, ZMD, OkiCompX 등이 IEEE 802.15.4/ 

ZigBee 의 규격을 준수하는 칩을 개발 완료, 2004년부터 출시 

- 파이칩스, 라디오펄스, 삼성전자 등에서 이미 칩 개발 

2) RF-IC + Modem + MAC + Micro-controller를 내장한 칩 

- 미국의 Chipcon 에서 IEEE 802.15.4/ZigBee 의 규격을 준수하는 

Micro-controller까지 내장한 칩을 개발 완료, 2005, 2Q 출시예정 

마. 시스템-모듈-부품 체계도 (그림 13) 

바. 핵심부품 기술/시장 현황 

저전력 

RF/Analog 

설계기술 

∙433MHz RFID 능동형 리더 안테나 (표 13) 

∙433MHz RFID 능동형 리더 칩 (표 14) 

∙433MHz RFID 능동형 태그 칩 (표 15) 

∙900Mhz RFID 수동형 태그 칩 (표 16) 

센싱형RFID 

호스트/리더/태그 

RFID리더,센서태그 

센서태그 

주요성능 Spec 

센서태그 

능동칩 

저전력 

Digital 

설계기술 

2.4GHz 

RTLS 

리더 

RTLS리더 

안테나 

광대역 

고효율 

변조회로 

단위 

RTLS 

태그,리더,호스트 

RTLS 

태그,리더 

RTLS 

리더칩 

저전력 

Modem 

설계기술 

2.4GHz 

RTLS 

능동형태그 



저 전류 소모 (2.1~3.6V) mA 19.7Rx, 17.4Tx/미국,ChipCon - < 10 

동작 주파수 GHz 2.4/미국,ChipCon - 0.433 or 2.4 

데이터 전송률 kbps 250/미국,ChipCon - 250 

크기 (면적) mm 2 7×7/미국,ChipCon - < 5×5 

RTLS 

태그칩 

저전력 

프로토콜 

설계기술 

MEMS 

설계기술 

U-센서시스템 

싱크,센서노드 

무선통신 

칩 

U-센서 

시스템 

센서노드 

SiP,SoP 

집적기술 

센서 

저전력 

고감도 

설계기술 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품명 

부품 개요 

기술내용(사양) 

433MHz RFID 능동형 리더 안테나 

컨테이너에 부착되어 있는 태그와 리더간의 통신을 안테나로 

써, 태그의 편파를 예측할 수 없으므로 이중 편파 특성을 가져 

야하고, 두 편파간의 격리도 특성이 우수해야 함 

No Battery, 100m 이내의 인식거리, 수십 개 이상의 태그 동시인식 

기술 수준 세계 80%, 국내 50%, 격차 2년 기술완성 세계 2005년도, 

시기 국내 2005년도 

선도기업 

Reader antenna (Savi) 

국내기업 빅텍, D&S, 창와텍 경쟁력 A, B, C, D, E 

기술개발현황 

기술도입현황 

기술군명 

핵심기술 

주변기술 

성숙도 

규모 

신성장동력분야 

기타 

자체 개발 

안테나기술 

RF 및 안테나 설계기술 

WLAN을 이용한 근거리 통신 기술 

시장형성(02년/04년), 시장성장(05년/07년), 시장성숙(07년/09년) 

07년($2,836billion/ 100억원), 10년($5,026billion/ 300억원) 

 

USN 분야 

[표 14] 433MHz RFID 능동형 리더 칩 


RFID 서비스 RFID 리더,태그,호스트 능동형 리더,태그 능동형 태그 RFID 칩 

R2 R21 R212 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품명 

부품 개요 


433MHz RFID 능동형 리더 칩 

RF 회로(Transceiver) 및 디지털 회로(MCU, CODEC, 

memory,I/O)로 구성된 무선인식 칩 

100 m 의 인식거리, 초당 백 개의 태그 동시인식 

기술 수준 세계 80%, 국내 50%, 격차 2년 기술완성 세계 2005년도, 


선도기업 

Xemics, Chipcon, AMI, Philips, TI 

국내기업 - 경쟁력 A, B, C, D, E 


기술도입현황 - 

기술군명 

핵심기술 

주변기술 

성숙도 

자체 개발, 기술 도입 

반도체기술 

RF 및 디지털 반도체 설계기술 

소자 및 공정기술 

시장형성(02년/04년), 시장성장(05년/07년), 시장성숙(07년 

/09년) 

규모 05년(30억불/ 1.38억불), 07년(53억불/ 2.45억불) 


기타 

USN 분야 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품명 

부품 개요 


433MHz RFID 능동형 태그 칩 

RF 회로(Transceiver), 디지털 회로(MCU, memory)로 구성된 

무선인식 칩 


기술 수준 세계 80%, 국내 50%, 격차 0.5년 기술완성 세계 2005년도, 


선도기업 

Xemics, Philips, TI, Chipcon 




기술군명 

핵심기술 

주변기술 

성숙도 






/09년) 

규모 05년(30억불/ 1.38억불), 07년(53억불/ 2.45억불) 


기타 

USN 분야 

[표 16] 900Mhz RFID 수동형 태그 칩 


RFID 900MHz RFID 900MHZ RFID 900MHz RFID 900MHz RFID 

호스트/리더/태그 수동형 리더/태그 수동형 태그 수동형 태그 칩 

R1 R12 R121 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품명 

부품 개요 


기술 수준 

선도기업 

900Mhz RFID 수동형 태그 칩 

무선 전력복원회로 (Rectenna), 저전력 로직/메모리회로 (uprocessor 

/ EEPROM), 디지털 부하 변조 회로 (Backs 

cattered Modulator) 로 구성된 무선인식 칩 

No Battery, 4~5m 의 인식거리, 수백 개 이상의 태그 동시인식 

EPC Class 1 Gen 2 

기술완성 

세계 80%, 국내 50%, 격차 0.5년 세계 2005년도, 

시기 

국내 2005년도 

Tag chip(Matrics, Alien, Phillips, TI) 

국내기업 삼성전자, 매그너칩 경쟁력 A, B, C, D, E 



기술군명 

핵심기술 

주변기술 

성숙도 


매그너칩의 경우 태그 칩 설계 기술 도입 





/09년) 

규모 07년($0.93 billion/1,368억원), 10년($1.42 billion/3,420억원) < 

근거: IDTechEx 2004년> 


기타 

USN 분야 


19_ IT SoC Magazine


∙900MHz RFID 수동형 리더 안테나 (표 17) 

∙센서태그 수동 칩 (표 19) 

∙센서 노드 무선 통신 칩 (표 21) 

∙2.45GHz RTLS 능동형 리더 안테나 (표 23) 

∙900MHz RFID 수동형 리더 칩 (표 18) 

∙센서태그 능동 칩 (표 20) 

∙센서 노드 센서 (표 22) 

∙2.45GHz RTLS 능동형 리더 칩 (표 24) 

[표 17] 900MHz RFID 수동형 리더 안테나 

[표 19] 센서태그 수동 칩 

[표 21] 센서 노드 무선 통신 칩 

[표 23] 2.45GHz RTLS 능동형 리더 안테나 



호스트/리더/태그 수동형 리더/태그 수동형 리더 수동형 리더 안테나 


RFID/센싱 센싱형 RFID RFID 리더/센서태그 센서태그 센서태그 수동 칩 



유비쿼터스 센싱 u-센서 시스템 센서 노드 - 무선통신 칩 

R4 R41 R411 


RTLS 서비스 RTLS 리더,태그,호스트 RTLS 리더,태그 RTLS 리더 RTLS 리더안테나 

R3 R31 R311 

R1 R11 R111 

R3 R31 R311 

부품명 

센서 노드 무선 통신 칩 

부품명 

2.45GHz RTLS 능동형 리더 안테나 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품명 

부품 개요 


900MHz RFID 수동형 리더 안테나 

900MHz 대역 수동형 RFID 리더 안테나는 Tx 안테나와 Rx안 

테나로 구성되며 RF부의 신호를 입력 받아 일정거리 떨어진 

Tag에게 정보를 전달하며 또한 Tag의 정보를 수신하여 RF부 

의 수신 모듈에 정보를 제공 

No Battery, 1~3m 의 인식거리, 수십 개 이상의 태그 동시인식 

기술 수준 기술완성 세계 2005년도, 

세계 80%, 국내 70%, 격차 0.5년 


선도기업 

Reader antenna (Matrics, Alien) 

국내기업 H&T, 코리아센서컴, 경쟁력 A, B, C, D, E 

블루버드소프트, 하이트랙스 



기술군명 

핵심기술 

주변기술 

성숙도 

규모 


기타 

자체 개발 



안테나 제작 기술 


07년($90.7billion/ 168억원), 10년($154billion/ 408억원) 

USN 분야 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품명 

부품 개요 


센서태그 수동 칩 

변복조부 (Modulator/Demodulator), 로직/전력관리부 

(Logic/Power Management), 메모리 (Memory)로 구성된 

Semi-센서태그용 칩 

Battery, 부착물체에 따라 3~10 m 의 인식거리, 온도센서 


세계 80%, 국내 50%, 격차 3년 


선도기업 

Phillips, Matrics, Alien, TI 




기술군명 

핵심기술 

주변기술 

성숙도 






/09년) 

규모 07년(8.2억$/1,100억원), 10년(13.5억$/3,000억원) 


기타 

USN 분야 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품 개요 


향후 센서 네트워크의 무선 통신용으로 지정되는 주파수 대역에서 

단거리의 라디오 무선 통신을 수행하는 RF 트랜시버로서 센서 네트 

워크 프로토콜의 일부 미디어 액세스 제어(MAC) 기능도 탑재 가능 

IEEE 802.15.4 준수, 저 전력을 소모하면서 10m이상의 거리에서 

통신 가능하며, 일부 MAC 기능 지원 


세계 90% 국내 80%, 격차 1년 


선도기업 

Chipcon, Ember, ZMD, Oki&CompX 

국내기업 파이칩스, 레이디오펄스, 삼성전자 경쟁력 A, B, C, D, E 



기술군명 

핵심기술 

주변기술 

성숙도 

규모 


기타 

자체 개발 


RF, 모뎀, 디지털 반도체 설계기술 



07년($3 billion/$0.43 billion), 10년($3.78 billion/$ 0.62billion) 

차세대 이동통신, 홈 네트워크, IT SoC, 차세대 PC, 텔레매틱 

스, 지능형 로봇 

RFID, BcN 분야 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품 개요 


컨테이너에 부착되어 있는 태그와 리더간의 통신을 안테나로 

써, 태그의 편파를 예측할 수 없으므로 이중 편파 특성을 가져 

야하고, 두 편파간의 격리도 특성이 우수해야 함 

No Battery, 300m 이내의 인식거리, 백 개 이상의 태그 동시인식 


세계 80%, 국내 50%, 격차 3년 


선도기업 

Reader antenna (WhereNet) 

국내기업 경쟁력 A, B, C, D, E 



기술군명 

핵심기술 

주변기술 

성숙도 

규모 


기타 

자체 개발 



Wi-Fi을 이용한 근거리 통신 기술 


07년($2,836billion/ 100억원), 10년($5,026billion/ 300억원) 

 

USN 분야 

[표 18] 900MHz RFID 수동형 리더 칩 



호스트/리더/태그 수동형 리더/태그 수동형 리더 수동형 리더 칩 

[표 20] 센서태그 능동 칩 


RFID/센싱 센싱형 RFID RFID 리더/센서태그 센서태그 센서태그 능동 칩 


[표 22] 센서 노드 센서 


유비쿼터스 센싱 u-센서 시스템 센서 노드 - 센서 

R4 R41 R412 

[표 24] 2.45GHz RTLS 능동형 태그 칩 


RTLS 서비스 능동형 리더, 태그, 호스트 능동형 리더, 태그 능동형 태그 능동형 태그칩 

R3 R32 R321 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품명 

부품 개요 


기술 수준 

선도기업 

R1 R11 R112 

900MHz RFID 수동형 리더 칩 

∙900MHz RFID 리더 아날로그부 단일 칩 

∙EPC C0, C1, G2, ISO18000-6A/B의 무선 규격을 만족 

No Battery, 1~3m 의 인식거리, 수십 개 이상의 태그 동시인식 

기술완성 세계 2005년도, 

세계 80%, 국내 80%, 격차 0.0년 


Reader Analog Chip (리더 송수신부의 단일칩은 아직 개발되지 않음) 

국내기업 삼성전자, 하이닉스 경쟁력 A, B, C, D, E 



기술군명 

핵심기술 

주변기술 

성숙도 

규모 


기타 


매그너칩의 경우 태그 칩 설계 기술 도입 





/09년) 

07년($0.15billion/ 228억원), 10년($ 0.24 billion/ 570억원) 

USN 분야 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품명 

부품 개요 


센서태그 능동 칩 

R3 R31 R311 

RF회로부 (Modulator/Demodulator/PA/LNA/Duplexer), 로 

직/컨트롤러/전력관리부 (Logic/Controller/Power 

Management), 메모리 (Memory)로 구성된 센서태그용 칩 

Battery, 10 ~ 30 m 의 인식거리, 온도, 습도, 화학 센서 


세계 50%, 국내 30%, 격차 3년 


선도기업 

Phillips 




기술군명 

핵심기술 

주변기술 

성숙도 

규모 


기타 






07년(8.5억$/ 1,200억원), 10년(14억$/ 3,200억원) 

USN 분야 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품명 

부품 개요 


센서 노드 센서 

인간의 오감을 대신하여 물리 환경계의 정보를 입수하기 위한 센서 

IEEE 1451에서는 여러 가지 형으로 정의되는 센서의 인터페이스 

를 네트워크를 통해 쉽게 사용될 수 있도록 표준 마련 중 


세계 90% 국내 60%, 격차 3년 


선도기업 

국내기업 



기술군명 

핵심기술 

주변기술 

성숙도 

Nova sensor, Motorola, Delco, Honeywell, Silicon 

microstructure, Philips, Siemens, Hitachi 등 유수 국외 대기업 

오토닉스, 한영전자, 카스 등이 

근접, 온도, 압력센서를 국산대체 경쟁력 A, B, C, D, E 

-바이오, 화학 센서는 거의 전무 

자체 개발 


MEMS 기술, 저 전력 고감도 반도체 설계기술, SiP, SoP 집적 기술 

소자 및 회로 기술 


규모 07년($2.56 billion/$0.22 billion), 10년($3.34 billion/$ 0.71 

billion) 


기타 

차세대 이동통신, 홈 네트워크, IT SoC, 차세대 PC, 텔레매틱 

스, 지능형 로봇 

RFID, 센서 네트워크 분야 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품명 

부품 개요 


2.45GHz RTLS 능동형 태그 칩 

RF 회로(Transceiver), 디지털 회로(MCU, memory)로 구성된 

무선인식 칩 



세계 80%, 국내 50%, 격차 3년 


선도기업 

WhereNet 




기술군명 

핵심기술 

주변기술 

성숙도 

규모 


기타 






05년(30억불/ 1.38억불), 07년(53억불/ 2.45억불) 

USN 분야 


21_ IT SoC Magazine


∙2.45GHz RTLS 능동형 태그 칩 (표 25) 

[표 25] 2.45GHz RTLS 능동형 리더 칩 


RTLS 서비스 RTLS 리더,태그,호스트 능동형 리더,태그 능동형 태그 RTLS 칩 

R3 R31 R312 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

확보 

방안 

사. 핵심부품 시장성/기술성 분석 (그림 14) 

시 

장 

규 

모 

[B$] 

2007년기준 

50 Challenge 

1 

부품명 

부품 개요 


0.1 

Forget 

Monitoring 

능동리더 

안테나 

Forget 

단독성공 5 

1 10 

20 

수동 

1 

50 

100 

태그칩 

세계시장점유율[%] 

한국의기술경쟁력[%] 

수동 

리더칩 

F


홈’분야로 지목하고 있다. 일본은 2005년까지 최첨단 IT 국가로 도약하 

기 위해 정부차원에서 환경조성 및 관련 법∙제도를 정비하고 차세대 기술 

필수적인 초고속 통신 인프라는 세계 최고 수준이며, 국내 초고속 인터넷 

가입자 수는 2003년 천만 명을 상회 하였고, 홈네트워크 기반 제품 및 서 

SAME! 

Different 

442MHz 

DACclock 

개발을 주도하며, 지역간 정보격차 해소를 위해 2001년 고도정보통신 네 

트워크 사회 추진전략본부에서「e-Japan 전략」을 수립하였고 유비쿼터스 

네트워크 사회 조기구현으로 차세대 정보통신분야를 선도하기 위해「e- 

Japan 중점계획 2002년」으로 개정하였다. 일본, 싱가포르, 영국, 스웨덴 

등에서는 100가구 내외를 대상으로 원격진료, 홈오토메이션, 엔터테인먼트 

서비스를 실시하고 있다. 

다. 경쟁력 분석 

비스 개발, 테스트베드 구축 및 활용에 유리한 환경을 이미 확보하고 있다. 

개인 휴대통신 단말기와 무선 인터넷 단말기의 보급 확산, 단말기 고성능 

화로 멀티미디어 서비스 가능 등 홈네트워크 서비스 수요기반이 지속적으 

로 확충되고 있으며, 휴대 단말기를 활용한 전등 제어, 방문자 확인 등 홈오 

토메이션 위주의 홈디지털 서비스가 제공되기 시작 하였다. 유∙무선 홈네 

트워킹을 위한 코어 칩셋은 대부분 수입에 의존하고 있으나 백색가전, 셋탑 

박스, 휴대폰 등에서와 같이 우수한 제품 생산력을 갖추고 있으며, 타 경쟁 

국에 비하여 홈플랫폼 개발 및 보급을 위한 산업화역량이 우수하다. 

Input 

Data 

(9.2Mbps 

FEC, 

18.3Mbps 

un-coded) 

Scrambler 

Convolutional 

Encoder 

Alreadypresentin 

MB-OFDMTransceiver 

Puncture 

OnlyrequiredifFEC 

isusedforCSM 

Bit 

Interleaver 

Constellartion 

Mapping 

NotusedforCSM 

IFFT 

InstertPilots 

AddCP@GI 

Appllength.24(-1/0/1) 

piconetspreadingcode 

Addpiconetcoder 

DAC 

Xmt 

LPF 

TimeFrequencyCode 

(holdfixedatband2 

trequerncy3978MHz) 

COS(2P) 

∙기술경쟁력 


[그림 19] DS-CDMA 방식의 UWB 송신기 구조 

홈네트워크 구축은 선진 IT 강국에서도 초기단계로 기기간의 호환성 확 

보와 다양한 서비스 개발을 위해 소규모의 시범사업을 실시중이며, 미래의 

가정에 필요한 지능화된 생활환경에 대한 기술개발을 지원 중이며, 우리나 

라는 백색가전에서의 국제 경쟁력과 세계 최고 수준의 초고속 통신 인프라 

를 바탕으로 구축 초기단계인 홈네트워크 분야를 잘 접목하면 충분한 경쟁 

력 확보가 가능하다. 서비스 제공에 필요한 홈플랫폼 기술을 중∙단기적으 

로 확보하면서, 산업적 파급효과가 큰 지능형 유비쿼터스 홈네트워크 부문 

을 장기적이고 종합적인 측면에서 지원이 필요하다. 

∙인프라 및 산업화 역량 

집안과 밖에서 인터넷망과 연계된 홈네트워크 기반 서비스 활용을 위해 

[표 27] ∙SWOT 분석 

강점 (Strength) 

약점 (Weakness) 

∙세계 최고수준의 초고속 정보통신 인프라 ∙다양한 주택 및 생활환경 

∙다가구 중심의 집단 주거 환경 

∙구체적인 해외시장 정보 미비 

∙최고 수준의 백색가전 제품 경쟁력 ∙통신사업자와 서비스 제공업자의 연계 미비 

∙검증되고 안정된 네트워킹 기술 확보 ∙핵심기술 미보유로 기술료 해외유출 

∙수준 높은 정보통신 소비자 기반 확보 ∙고부가 핵심부품 해외의존 심화 

∙높은 생산성에 의한 규모의 경제달성 ∙표준다양화 및 표준간의 상호 운용성 부재 

∙다양한 멀티미디어 통신 서비스 제공 ∙컨텐츠에 대한 가치 인정 인색 

∙다양한 컨텐츠 개발업체 보유 

라. 시스템 블록 다어어그램 


UWB WPAN 모뎀 

1. 시스템(모듈) 블록도 

가. MB-OFDM 방식 UWB (그림 17, 18) 

나. DS-CDMA 방식 UWB (그림 19, 20) 

Convolutional 

Encoder 

Puncturer 

Scrambler 

Bit 

Interleaver 

Input 

Data 

Constellation 

Mapping 

[그림 17] MB-OFDM 방식의 UWB 송신기 구조 

IFFT 

InsertPilots 

AddPrefix/GI 

DAC 

Time-FrequencyCode 

exp() 

Pre-Select 

Filter 

LNA 

COS() 

Alreadypresentin 

MB-OFDMTransceiver 

I 

Q 

SIN() 

LPF VGA ADC 

LPF VGA ADC 

[그림 20] DS-CDMA 방식의 UWB 수신기 구조 

AGC 


1) MB-OFDM 방식 UWB 칩(30%) 

- 현재 IEEE802.15.3a에서 표준화가 진행중이며 ETRI와 삼성(SAIT)에 

서 2005년 목표로 칩 개발중임. 

2) DS-CDMA 방식 UWB 칩(30%) 

- 현재 IEEE802.15.3a에서 표준화가 진행중이며 ETRI에서 2005년 목 

표로 칩 개발중임. 

Synchronization 

BPSKdemodulation 

AndFECdecoding 

Carrier 

Phase 

and 

Time 

Tracking 

Descrambler 

Output 

Data 


제안사 

주파수 운용 방식 

변조방식 

FEC 

데이터 전송율 

Multiple Access 

Piconet 수 

회로 복잡도 

Location 인식 

전송방식 특성 

MB-OFDM UWB 

TI, Femto Devices, FOCUS 

Enhancements, GA, Infocomm 

Research, Intel, Mitsubishi, 

Panasonic, Philips, Samsung, 

SONY, Staccato 

Communications, Time Domain, 

University of Minnesota, Wisair, 

ST Micro. 

13개 (대역폭 : 528MHz) -3개 

(Mandatory):3168 ~ 4752MHz-7 

개 (Optional): 6072 ~ 8184MHz 

OFDM(128 FFT) /QPSK 

Convolutional code 

55 ~ 480Mbps 

Time/Freq.-Hopping 

가능 

FFT/IFFF 구조 

Cm 단위의 Resolution 

- Peak to average ratio 문제 

DS-CDMA UWB 

Motorola(XSI), Parthus Ceva, 

CRL 

2개(대역폭 : 2GHz, 4.8GHz ) 

- single band : 3.1~5.15GHz 

- dual band : 3.1~5.15 GHz, 

5.825~0.6GHz 

CDMA(M-BOK) / PSK 

Convolutional code 

Concatenated code 

(RS+Convolutional) 

28.5Mbps ~ 1.2GHz 

4 CDMA code set 

4개 (8 user/piconet) 

Rake receiver 구조 

Cm 단위의 Resolution 

- 채널 및 타 시스템간 간섭에 강인 

기회 (Opportunity) 

∙백색가전의 정보가전화 

∙신축건물 통신망 구축 보편화 

∙유동인구 증가 및 모바일 단말 사용자 급증 

∙상황인식 및 적응형 서비스에 대한 기대 고조 

∙홈오토메이션, 홈멀티미디어 서비스 등의 새 

로운 서비스에 대한 기대로 새로운 제품 및 

서비스 시장 확대 

∙디지털 TV 방송의 시작과 확대에 따라 셋 

탑박스를 기반으로 하는 홈플랫폼 제품들의 

시장이 활성화 

∙ODM/OEM에 의한 홈플랫폼 제품의 

생산기지화 확대 

∙중국, 동남아 등 신흥시장과 근접 

위협 (Threat) 

∙SoC 등 기술환경의 근원적 변화추세 

∙대만, 중국 업체의 급속한 성장 

∙해외에서 국내 업체간의 경쟁심화 

∙컴퓨터 바이러스 및 해킹 증가 

∙무선통신기술 혼재로 간섭현상발생가능 

∙일본 등 기술 선진국의 적극적인 

∙기술개발 

Pre-Select 

Filter 

LNA 

AGC 

COS() 

I 

LPF VGA ADC 

Q 

SIN() 

LPF VGA ADC 

[그림 18] MB-OFDM 방식의 UWB 수신기 구조 

Synchronization 

RemoveCP 

FFT 

FEQ 

RemovePilots 

Carrier 

Phase 

and 

Time 

Tracking 

De- 

Interleaver 

Viterbi 

Decoder 

Output 

Data 

Data 

Source 

Data 

Sink 

Convolutional 

Encoder 

(11/32.1/2.5/ 

8.3/4) 

Viterbi 

Decoder 

[그림 21] MB-OFDM 방식의 UWB BB Modem 

Descrambler 

Scrambler 

Descrambler 

Interleaver 

Deinterleaver 

Modulator 

(OPSK) 

Demodulator 

S/P 

S/P 

AddPilot 

Subcarrier 

(12point) 

Equalcer 

Channel 

Estimation 

IFFT 

(128-point) 

FFT 

(128-point) 

Add 

CP+Guard 

Interval 

(32.5) 

185samples/symbol 

Remove 

CP+Guard 

Interval 

ADC 

Timingsync 

Frequencysync 

AGC 

DAC 


25_ IT SoC Magazine


Ant. 

BPF 

SW 

PLL 

P.A 

VCO 

LHA 

Sub- 

Gen 

MIXER 

MIXER 

MIXER 

MIXER 

CFDM-UWBRF 

TranceiverASICChip 

[그림 22] MB-OFDM 방식의 UWB RF 

VGA 

VGA 

0/90 

LPA 

LPA 

LPA 

LPA 

VGA 

VGA 

DAC 

DAC 

DAC 

ADC 

ADC 

DAC 

ADC/DAC 

OFDM 

-UWB 

Modem 

3. 핵심사양 (표 27) 

4. 세부(부품) 블록도 

가. MB-OFDM 방식 UWB (그림 21, 22) 

나. DS-CDMA 방식 UWB (그림 23, 24) 


현재 IEEE802.15.3a에서 표준화가 진행중이며 MB-OFDM 방식과 DS- 

CDMA 방식의 UWB 가 경합중임. 

1) MB-OFDM 방식 UWB 

- Intel, TI, Wisair, Staccato 등에서 칩개발중이며 국내에서는 ETRI와 

삼성(SAIT)에서 2005년 목표로 칩 개발중임. 

UWB기반무선1394브리지 

고성능직렬버스브리지 

UWB기반PAL 

UWBMAC 

UWB베이스밴드모뎀 

IEEE1394Link 

UWBRF 

IEEE1394PHY 

[그림 25] UWB 기반 무선1394 브리지 구조 

나. UWB 기반 PAL 블록도 (그림 27) 


최근 미국의 Motorola사가 DS-UWB의 PHY와 IEEE802.15.3 MAC을 

기반으로 IEEE1394와 연결되는 Evaluation Kit를 개발하였으나, 1394TA 

에서 제정한 p1394.1 브리지나 PAL 등의 국제 표준에 적합하지 않은 방식 

으로 구현 하였고, 삼성, LG 등은 미국의 1394TA에 가입하여 기술 규격을 

검토하고 응용 사양을 제안하였다. 

마. 시스템-모듈-부품 체계도 (그림 28) 

바. 핵심부품 기술/시장 현황 


∙MB-OFDM 방식 UWB 칩 (표 29) 

FPGA#4TransceiverBlock 

(ChannelEncoder&Decoder) 

MACInterface 

MACInterface 

Scrambler 

Descrambler 

Convolutional 

Incoder/Interleaver 

BERCalculation 

HERCalculation 

Eb/NoEstimnter 

Viterbi 

Decoder 

Preambler 

Prepend 

Multipath 

Search 

Decision 

Feedback 

Equalizer 

Symbol 

Mapper 

FPGA#1TransmitterBlock 

(Transmitter&ChannelSimulator) 

CodeSet 

Modulation 

ChannelSimulator 

FPGA#2ReceiverBlock(Searcher) 

Frame 

Sync 

FPGA#3ReceiverBlock(Searcher) 

Combiner 

Symbol 

Sync 

Pulse 

Shaper 

Rake 

Receiver 

Gain 

Adjustment 

RFInterface 

DAC 

ADC 

항목 

사양 

무선1394 표준화 기구 

1394TA Wireless Working Group 

IEEE1394 전송 속도 

100, 200, 400Mbps 

무선1394 최대 전송 속도 

480Mbps 

무선1394 최대 전송 거리 

10m 

현재 국내에서 무선1394 브리지에 내장되는 UWB 칩을 ETRI와 삼성전 

자에서 개발 중임. 

3. 핵심사양 (표 28) 

4. 세부(부품) 블록도 

가. 고성능 직렬 버스 브리지 블록도 (그림 26) 

∙DS-CDMA 방식 UWB 칩 (표 30) 

∙UWB 기반 무선1394 브리지 (표 31) 

∙1Gbps급 무선 모뎀 칩 (표 32) 

∙광대역 저전력 RF 칩 (표 33) 

∙ZigBee 칩 (표 34) 

∙PLC 모뎀 칩 (표 35) 

∙네트워크 프로세서 (표 36) 

∙미디어 프로세서 (표 37) 

사. 핵심부품 개발 로드맵 (그림 29) 

아. 핵심부품 시장성/기술성 분석 (그림 30) 

[그림 23] DS-CDMA 방식의 UWB BB 모뎀 

2) DS-CDMA 방식 UWB 

FIFOManager 

Ant. 

BPF 

SW 

P.A 

PLL 

LHA 

MIXER 

VCO 

MIXER 

MIXER 

DS-CDMAUWBRF 

TranceiverASICChip 

0/90 

VGA 

LPA 

LPA 

LPA 

VGA 

VGA 

DAC 

DAC 

ADC 

ADC 

DAC 

ADC/DAC 

DS- 

CDMA 

UWB 

Modem 

- Motorola에 통합된 Xtremespectrum에서 개발된 Trinity 칩으로 몇 

몇 가전제품 회사에서 응용을 시도하고 있으며 향후 표준화 규격에 맞는 칩 

개발이 필요함. 국내에서는 ETRI에서 2005년 목표로 칩 개발중임. 

시스템명 : 무선1394 브리지 

1. 시스템(모듈) 블록도 

가. UWB 기반 무선1394 브리지 (그림 25) 

CSRManager 

Ext,CSRaccess 

Speed/topologyMAP 

Config.ROM변경 

PortalManager 

IEEE1394Core 

Async./ISOPackets 

Messages 

BUS_RESET 

Async/ISOPackets 

HighLeveldrivermanager 

ohci1394 devicedriver PCILynx 

IEEE1394Link/Phydevice 

NodeManager 

Config,ROMmanagement 

ofallnodesinBUS 

Bridgeextended 

Bridgedrivers 

[그림 24] DS-CDMA 방식의 UWB RF 

2. 국산화율 (10%) 

[그림 26] 고성능 직렬 버스 브리지 블록도 


27_ IT SoC Magazine


PALManagementSAP 

제 

품 

WPAN 

홈게이트웨이 

PALManagementEntity 

Virtual1394bus 

coordinator 

Isochronousconnection 

management 

Cycletime 

synchronization 

ConfigurationROM 

MLMESAP 

PALFCSLSAP 

PALFCSL 

MACSAP 

MLME MAC 

시 

스 

템 

모 

듈 

부 

품 

UWB모뎀 

MB-OFDM 

방식 

UWB칩 

UWB 

시스템 

UWB기반 

무선1394 

브리지 

DS-CDMA 

방식 

UWB칩 

무선1394 

시스템 

1Gbps급 

모뎀 

UWB기반 

무선1394 

브리지 

1Gbps급 

WPAN시스템 

광대역RF 

모듈 

1Gbps급 

무선 

모뎀칩 

ZigBee 

시스템 

광대역 

저전력 

RF칩 

ZigBee 

모듈 

ZigBee 

칩 

전력선 

정합모듈 

PLC 

모뎀칩 

제어프로세서 

모듈 

네트워크 

프로세서 

FTTH기반 

통합홈게이트웨이 

미디어 

프로세서 

홈네트워크용 

멀티인터페이스 

스위치모듈 



스위치칩 

CSRs 

IEEEP1394.1 

bridgeportal 

PLMESAP 

PLME 

PHYSAP 

PHY 

요 

소 

기 

술 

Wireless& 

RF 

Modulation& 

SignalProcessing 

Processor& 

Switching 

Switching& 

SignalProcessor 

WirelessMedium 

[그림 28] 시스템-모듈-부품 체계도 

[그림 27] UWB 기반 PAL 블록도 

[표 31] UWB 기반 무선1394 브리지 [표 32] 1Gbps급 무선 모뎀 칩 

[표 29] MB-OFDM 방식 UWB 칩 [표 30 DS-CDMA 방식 UWB 칩 



무선 근거리 통신 WPAN UWB 시스템 UWB 모뎀 

MB-OFDM 방식 

UWB 칩 

H1 H11 H111 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품명 

부품 개요 

MB-OFDM 방식 UWB 칩 

3.1~10.6GHz 주파수 대역에서 14개 분할 대역 중 하위 대역 

3개를 이용하여, TF(Time Frequency) Code에 따라서 

OFDM 심볼마다 다른 주파수 대역을 이용하여 데이터를 전송 

하는 MB(Multiband)-OFDM 방식 UWB 칩 

기술내용(사양) - Default 전송 중심 주파수(3개):3432 MHz, 3960 MHz,4488 MHz 

- Frequency bandwidth : 528MHz 

- Default Bit Rate: 55 / 110 / 200 Mbps 

- DAC: 1024 GHz, ADC:528 GHz 

- Modulation: QPSK 


세계 80%, 국내 60%, 격차 1년 


선도기업 Intel, TI, Wisair, Staccato 

국내기업 삼성종합기술원 경쟁력 B 



기술군명 

핵심기술 

주변기술 

성숙도 

규모( M$) 

UWB 기술 및 무선1394 SoC 개발 

- 주관기관 : 한국전자통신연구원, 참여기관: 필아이티, 크로스 

반도체기술, 넷커스터마이즈, 삼성종합기술원 4개 기관 

- 총연구기간: 2003년 2월 1일 ~ 2006년 1월 31(36개월) 

- 연구비: 2004년 43.2억원 (총연구비 132.6억원) 

현재 표준화 진행중인 기술로 자체 개발 중 

무선 홈네트워크 기술 

모뎀, RF 

Low pass filter 설계기술, ADC/DAC 설계기술 


‘04년($ 795million), ’07년($ 2,203million), ‘10년($ 

3,608million) 으로부터 추정 

세계시장 점유율(%) ‘04 0%, ’07 10%, ‘10 15% 


기타 

홈네트워크 


무선 근거리 통신 WPAN UWB 시스템 UWB 모뎀 

DS-CDMA 방식 

UWB 칩 

H1 H11 H112 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품명 

부품 개요 

DS-CDMA 방식 UWB 칩 

3.1~10.6GHz 주파수 대역에서 Low band(3.1~4.85GHz)를 

이용하여 DS(Direct Sequence)-CDMA 방식으로 데이터를 

전송하는 DS-CDMA 방식 UWB 칩 

기술내용(사양) - Low band DS-CDMA 중심주파수: 3.96GHz 

- Bit Rate: 27.5 / 55 / 110 Mbps 

- ternary 확산코드 길이: L=24/12/6 

- DAC: 5.408 GHz, ADC:1.352 GHz 

- Chip rate: 1.32 GHz 

- Modulation: BPSK 


세계 80%, 국내 60%, 격차 1년 


선도기업 Motorola(XSI), Parthus Ceva, CRL 

국내기업 텔에이스 경쟁력 B 



기술군명 

핵심기술 

주변기술 

성숙도 

규모( M$) 


- 주관기관: 한국전자통신연구원, 참여기관: 필아이티, 크로스 

반도체기술, 넷커스터마이즈, 삼성전자 4개 기관 

- 총연구기간: 2003년 2월 1일 ~ 2006년 1월 31(36개월) 

- 연구비: 2004년 43.2억원 (총연구비 132.6억원) 



모뎀, RF 

Low pass filter 설계기술, ADC/DAC 설계기술 


‘04년($ 795million), ’07년($ 2,203million), ‘10년($ 


세계시장 점유율(%) ‘04 0%, ’07 10%, ‘10 15% 


기타 


UWB 기반 UWB 기반 

무선 근거리 통신 WPAN 무선1394 시스템 

무선1394 브리지 무선1394 브리지 

H2 H21 H211 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품명 

부품 개요 


UWB 기반 무선1394 브리지 

IEEE1394 포트에 접속하여 유선 IEEE1394 데이터를 무선 

UWB 신호로 변환하거나, 무선 UWB 신호를 유선 IEEE1394 

데이터로 역변환하는 유무선 브리지 

- IEEE1394 전송 속도 : 100 Mbps, 200 Mbps, 400 Mbps 

- 무선 전송 방식 : MB-OFDM 방식 UWB 또는 DS-CDMA 방식 

UWB 

- 무선 최대 전송 속도 : 480 Mbps 

- 무선 최대 전송 거리 : 10 m 


세계 80%, 국내 60%, 격차 1년 


선도기업 

Motorola 

국내기업 필아이티 경쟁력 B 



기술군명 

핵심기술 

주변기술 

성숙도 

규모 


- 주관기관: 한국전자통신연구원, 참여기관: 필아이티, 크로스 

반도체기술, 넷커스터마이즈, 삼성전자 4개 기관 

- 총연구기간: 2003년 2월 1일 ~ 2006년 1월 31(36개월) 

- 연구비: 2004년 43.2억원 (총연구비 132.6억원) 



브리지, PAL(Protocol Adaptation Layer) 

IEEE1394 접속기술 


‘04년($ 83million), ’07년($ 161million), ‘10년($ 280million) 

으로부터 추정 

세계시장 점유율(%) ‘04 0%, ’07 5%, ‘10 10% 


기타 



무선 근거리 통신 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품명 

부품 개요 


WPAN 

1Gbps급 

1Gbps급 

1Gbps급 모뎀 

WPAN 시스템 

무선 모뎀 칩 

H3 H31 H311 

1Gbps급 무선 모뎀 칩 

근거리에서 1Gbps급 초고속 무선 네트워크를 구성하는데 사 

용 가능한 기저대역 모뎀 칩 

다중경로 간섭에 강인한 1Gbps급 16QAM 변조기, 복조기, 터 

보복호기 등으로 구성되며 PER 8% 이내, 저전력 모드 지원 


세계 0%, 국내 0%, 격차 0년 


선도기업 

없음 

국내기업 없음 경쟁력 B 

기술개발현황 초고속 무선 네트워크 SoC 기술을 ETRI 주관으로 2004 ~ 

2007년 까지, 정부출연금 60억원으로 개발 중 


기술군명 

핵심기술 

주변기술 

성숙도 

규모 

없음 


고속 무선통신용 SoC 기술 

나노급 반도체 공정 기술, 고속 인터페이스(USB, IEEE1394)기술 


‘04년($ 0million), ’07년($ 400million), ‘10년($ 1,000million) 


세계시장 점유율(%) ‘04 0%, ’07 5%, ‘10 10% 


기타 

[표 33] 광대역 저전력 RF 칩 



무선 근거리 통신 

WPAN 

1Gbps급 

광대역 

광대역 RF 모듈 

WPAN 시스템 

저전력 RF 칩 

H3 H32 H321 


29_ IT SoC Magazine


기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

부품명 

부품 개요 


광대역 저전력 RF 칩 

근거리에서 1Gbps급 초고속 무선 네트워크를 구성하는데 사 

용 가능한 광대역 RF 칩 

고집적 CMOS 기술 이용한 반송파 주파수 3 ~ 15GHz 대의 

광대역 저전력 RF/혼성신호 칩 기술 


세계 20%, 국내 0%, 격차 0.5년 


선도기업 

이스라엘 Wisair사 3~7.4GHz 광대역 RF 트랜시버 모듈 시제품 개발 

국내기업 없음 경쟁력 B 

기술개발현황 초고속 무선 네트워크 SoC 기술을 ETRI 주관으로 2004 ~ 

2007년 까지, 정부출연금 60억원으로 개발 중 


기술군명 

핵심기술 

주변기술 

성숙도 

규모 

없음 


고속 무선통신용 SoC 기술 

나노급 반도체 공정 기술, 혼성신호 설계기술 




세계시장 점유율(%) ‘04 0%, ’07 5%, ‘10 10% 


기타 

[표 34] ZigBee 칩 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 



무선 근거리 통신 WPAN ZigBee 시스템 ZigBee 모듈 ZigBee 칩 

H3 H32 H321 

부품명 

부품 개요 

ZigBee 칩 

IEEE802.15.4 무선 PAN 기술로서 868~868.6MHz, 

902~928MHz 및 2.4~2.4835GHz 대역에서 DSSS(Direct 

Sequence Spread Spectrum) 방식을 이용하여 20Kbps, 

40Kbps, 250Kbps의 전송 속도를 제공하는 저가격, 저전력, 

저속의 무선 칩 

기술내용(사양) - 채널: 868MHz 대역 내 1개, 915MHz 대역 내 10개, 2.4GHz 대 

역내16개 

- 데이터 전송률: 20Kbps, 40Kbps, 250Kbps 

- 변조 방식: DSSS 

- 채널 액세스: CSMA/CA 


세계 80%, 국내 60%, 격차 1년 


선도기업 Atmel, Chipcon, ENQ, Freescale 

국내기업 쎄트리 경쟁력 B 



기술군명 

핵심기술 

주변기술 

성숙도 

규모( M$) 

High Data Rate WPAN 기반 초고속 무선 홈네트워킹 기술 개발 

- 주관기관: 한국홈네트워크산업협회, 참여기관: 한국전자통신 

연구원, 휴메이트, 쎄트리, 에세텔 4개 기관 

- 총연구기간: 2004년 3월 1일 ~ 2007년 2월 28(36개월) 

- 연구비: 2004년 25.7억원 (총연구비 107.1억원) 

없음 


MAC, 모뎀, RF, SoC 

ZigBee Stack 기술 




세계시장 점유율(%) ‘04 0%, ’07 10%, ‘10 15% 

활용 

분야 


기타 

[표 35] PLC 모뎀 칩 



유무선 홈네트워킹 홈게이트웨이 FTTH 홈게이트웨이 전력선 정합 모듈 PLC 모뎀 칩 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

기 

술 

현 

황 

부품명 

부품 개요 


PLC 모뎀 칩 

H6 H66 H661 

홈네트워크의 가전 및 센서 장치를 연결하여 제어 네트워크를 

구성하는 10Kbps 수준의 저속 칩 및 AV 기기를 연결하여 멀티 

미디어 데이터를 송수신하기 위한 20Mbps 이상 급의 고속 칩 

- 저속 PLC 칩 : 100 ~ 450kHz 대역, 10Kbps 전송률, 

DSSS/BPSK 등의 변조 방식, CSMA/CA 채널 접근 방식 사용 

- 고속 PLC 칩 : 2~30MHz 대역, 10~100Mbps 전송률, 개발 업 

체별 고유의 변조 방식, CSMA/CA 채널 접근 방식 사용 

기술 수준 저속 : 세계 100%, 국내 80%, 저속 : 세계 기 완료, 

격차 1년 

기술완성 국내 2005년도 

고속 : 세계 80%,국내 80%, 시기 고속 : 세계2006년도, 

격차없음 

국내2006년도 

선도기업 저속 : Echelon, Domosys, Itran 고속 : Intellon, DS2 

국내기업 젤라인, 플레넷 경쟁력 B 

기술개발현황 360bps급 저속 PLC 모뎀 칩 개발(플레넷, 1999) 

24Mbps급 PLC 모뎀 칩 개발(젤라인, 2004. 3.) 

19Kbps급 PLC 모뎀 칩 개발(젤라인, 2004. 6.) 


기술군명 

핵심기술 

주변기술 

성숙도 

규모( M$) 

삼성전자 가전 네트워크용 PLC 칩-미국 Echelon의 PLT-22 칩 활용 

LG전자 가전 네트워크용 PLC 칩-이스라엘 ITRAN PLC 칩 활용 

PLC 모뎀 기술 

MAC, PLC 칩 

홈네트워크 프로토콜 스택 및 미들웨어 


‘04년($ 197Million), ’07년($ 633Million), ‘10년($1,069Million) 


세계시장 점유율(%) ‘04 0%, ’07 10%, ‘10 15% 


기타 

[표 36] 네트워크 프로세서 

부품명 

부품 개요 



유무선 홈네트워킹 홈게이트웨이 FTTH 홈게이트웨이 제어 프로세서 모듈 

네트워크 프로세서 

H6 H67 H671 

네트워크 프로세서 

홈게이트웨이가 액세스망 정합과 댁내망 정합을 제공하기 위하여, 

필요한 각종 Peripheral과 Ethernet 스위치 정합을 가진 프로세서 

기술내용(사양) - WAN정합: MII-1x 또는 GMII-1x 

- Ethernet 정합: MII-2x 

- Serial 정합: RS232C 

- 시스템 버스: 16bit 이상 

- 메모리 정합: Flash, DRAM 

- 보안 기능: IPS/IDS, Firewall, IPSec 

- PCI 정합: PCI v2.2 


세계 90%, 국내 60%, 격차 2년 


선도기업 Intel, Motorola 

국내기업 삼성전자 경쟁력 B 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 



기술군명 

핵심기술 

주변기술 

성숙도 

규모( M$) 

ARM Core를 활용하여 저가형 Network Processor가 국내 

에서도 개발되어 xDSL용 프로세서로 사용하고 있으나 성능의 

저하로 인해 고급 서비스를 제공할 수 있는 홈게이트웨이에 

활용되지 못하고 있음 

- 삼성전자 : ARM9 기반 저가형 Network Processor 개발 

- 대만의 ADI, 미국의 Broadcom 등 : 저가형 Network 

Processor 개발 

- 연구소 : 개발 계획 없음 

없음 

홈게이트웨이 기술 

CPU 기술 

CPU Peripheral 기술 




세계시장 점유율(%) ‘04 0%, ’07 2%, ‘10 10% 


기타 


시스템 2004 2005 2006 2007 2008 2009 2010 

UWB 

시스템 

무선1394 

시스템 

1Gbps급 

WPAN시스템 

ZigBee 

시스템 

FTTH기반 

통합 

홈게이트웨이 

[그림 29] 핵심부품 개발 로드맵 

2007년기준[부품,모듈,점선2010] 

시 

장 

규 

모 

[B$] 

5000 

2500 

MB-OFDM방식UWB칩 

DS-CDMA방식UWB칩 

1 

UWB기반무선1394 

브리지 

1Gbps급WPAN 

광대역저전력RF칩 

Challenge 

Forget 

ZlgBee칩 

[그림 30] 핵심부품 시장성/기술성 분석 

PLC모뎀칩 

네트워크프로세서 

미디어프로세서 

홈네트워크용멀티인터페이스 

스위치칩 

Star 

Monitoring 

1 10 20 

세계시장점유율 

시장성 

개발시작 

시장진입 

HWOrientedProcessor 

[표 37] 미디어 프로세서 

기 

술 

현 

황 

기 

술 

군 

시장 

현황 

(세계/ 

국내) 

활용 

분야 

MB-OFDM방식 

UWB칩 

DS-CDMA방식 

UWB칩 

ZlgBee칩 

PLC모뎀칩 

네트워크 

프로세서 

미디어프로세서 



스위치칩 


유무선 홈네트워킹 홈게이트웨이 FTTH 홈게이트웨이 제어 프로세서 모듈 미디어 프로세서 

부품명 

부품 개요 

미디어 프로세서 

HD급의 MPEG2/4와 WMV9.0 디코딩 기능을 가지고, 입력되는 

방송 TS의 Encoder 종류에 따라 다양한 디코딩이 가능하며, 여 

러 가지 영상 및 음성 출력 기능을 가진 멀티미디어 프로세서 

기술내용(사양) - 영상 디코더: MPEG2/4, WMV 

- 영상 출력: YPbPr(RGB), DVI, S-Video 

- 음성 출력: SPDIF, L/R 

- CPU 정합: PCI 

- 제어 채널: I2C, SPI 

- TS 정합: SPI 


세계 80%, 국내 50%, 격차 2년 


선도기업 ATI, Zoran, Sigma Design 

국내기업 삼성전자 경쟁력 B 



기술군명 

핵심기술 

주변기술 

성숙도 

규모( M$) 

삼성전자를 중심으로 STB용 MPEG 디코더를 SoC 기반으로 

개발하였으나, 외국 소자에 비하여 기능 및 성능이 열등하여 

활용되지 못하고 있음 

없음 

홈서버 기술 

MPEG2/4 디코더 

TV 출력, Graphic Engine 


‘04년($ 200million), ’07년($ 600million), ‘10년($ 


세계시장 점유율(%) ‘04 0%, ’07 2%, ‘10 10% 


기타 

신중 

Forget 

1 


H6 H67 H672 

50 

한국의기술경쟁력 

F

H o t 

I s s u e 

IIC-China 2005를 가다 

IIC-China 2005를가다 

이번 전시회에서는 특히 핸드폰, PDA등 휴대기기관련 제품이 대세를 이뤄 전시되었으며, IT-SoC협회도 국내 10개 업체를 이끌고 한국관을 구성하여 참가하였다. 

삼성전자는 200만 및 130만 화소 CMOS이미지센서, 휴대폰용QVGA급 TFT LCD드라이버 IC 선보였으며, 인텔은 PDA, PMP 등에 사용할 수 있는 프로세서를, 

TI와 르네사스는 각각 모바일 멀티미디어 프로세서인 오랩, SH모바일 등으로 관심을 끌었다. 이외에도 시그마텔 등 중소 반도체 업체들 대부분도 MP3P 등 휴대용 

애플리케이션 반도체로 제조업체의 이목을 집중시켰다. 

| 4개월 간의 치밀한 준비 | 

자신문, EE TIMES 등 각 국 언론 매체들도 

국 시장 진출의 필요성을 다시 한 번 느끼는 

IIC-China 2005를가다 

조범식_IT-SoC협회 마케팅지원팀 (bsjo@itsoc.or.kr) 

임인영_IT-SoC협회 마케팅지원팀 (bei97@itsoc.or.kr) 

이번 IIC-China 2005 참가는 ICA에서 

지원하는 2005년도 중소정보통신기업 IT전 

시지원사업의 일환으로 IT-SoC협회의 주관 

하에 4개월 여간의 준비기간을 거쳐 이뤄졌 

다. IT-SoC협회는 전담 테스크팀을 구성하 

여 사전 홍보에서부터 치밀한 준비를 해 왔 

으며, 독특한 부스 디자인으로 유일한 국가 

관인 한국관을 12개 부스로 구성하여 현지 

인들의 시선을 사로잡아 함께 참가한 한국기 

업들의 전시효과를 높였다. 한편 전시기간 

동안 유회준 정통부 IT SoC PM을 비롯 정 

보통신연구진흥원과 SIPAC 관계자들이 한 

국관을 방문하여 전시진행 상황을 둘러보고 

함께 홍보 활동에 참여하기도 했다. 

| 언론의 관심 | 

지역 언론은 물론 홍콩 이코노믹 저널, 전 

한국관에 많은 관심을 보였으며 홍콩의 이코 

노믹 저널은 IT-SoC협회 황종범 사무총장 

과 인터뷰 시간을 가지기도 했다. 

| MCS로직 MP3P 칩 공급 계약 등 성과 

무성 | 

이번 전시회 기간 동안 국내 업체들은 737 

건의 상담과 수출 상담액 1,400만 달러의 성 

과를 올렸으며 전시기간 중 MCS로직을 비롯 

하여 총 25건, 225만 달러 규모의 수출 계약 

을 체결했다. 중국 거대 IT기업인 푸티엔 마 

오푸는 MP3P사업에 진출하면서 첫번 째 칩 

공급 업체로 MCS로직을 선정했으며 올해 출 

시할 MP3P 모델 중 10여 종에 MCS로직의 

칩을 사용할 계획이라고 밝혔다. 

한편 전시회에 참가한 국내 업체 관계자 

들은 거대한 중국의 시장성에 공감하면서 중 

듯한 분위기였다. 

| 전시회 이모저모 | 

IT-SoC협회 부스의 미녀 도우미 3인방 

이 빼어난 외모와 능숙한 중국어 솜씨로 함 

께 간 한국업체 관계자들의 찬사를 받았다. 

특히 IT-SoC협회의 임인영 대리는 유창한 

중국어 실력을 발휘하며 업체 관계자들의 불 

편한 언어소통과 여러 가지 애로 사항들을 

속 시원히 해결해 주는 등 그야말로 도우미 

의 역할을 해 많은 이들이 고마움을 표시하 

기도 했다. 

상해 Intex는 전문전시장임에도 불구하 

고 중국 전시장치업체의 미숙함으로 전력 공 

급이 끊기는 등 전기 사용이나 인터넷 사용 

등에 있어 몇몇 문제점을 노출하기도 하여 

참가업체들이 불편을 겪기도 하였다. 

최근 세계 최대의 시장으로 주목 받고 있는 중국의 경제 중심지 상하이 Intex에서 지난 4월 12일~14일까지 3일 

[한국관 부스전경] 

[인터뷰중인 황종범 사무총장] 

[MCS로직과 푸티엔의 계약 체결] 

[한국관의 미녀 도우미 3인방] 

간 International IC-China(IIC-China) 2005가 개최되었다. 올해로 10년째를 맞는 IIC-China 2005는 IC 전 

문 전시회로는 아시아 최대 규모로 세계 10대 반도체 기업인 인텔, 삼성전자, 텍사스 인스트루먼츠, 르네사스, 인 

피니온, 도시바, 프리스케일, 필립스 외에도 180여 개사가 참가하여 전시장을 찾은 중국 및 해외 참관객에게 세 

계 수준의 반도체과 솔루션을 선보였다. 

33_ IT SoC Magazine

H o t 

I s s u e 

IIC-China 2005를 가다 

한국관 둘러보기 

(주)네오와인 www.neowine.co.kr 

15년의 기술과 노하우를 집 

적한 네오와인은 복제방지용 칩 

셋인 ALPU를 전시했다. 복제 

방지용 칩셋은 시스템복제 방지 

장치에 관한 것으로 외주 양산 

업체를 이용하여 제품을 생산할 

[ALPU] 

경우 이 칩을 내장 생산하고 이 

칩이 없을 경우 동작이 불가능하게 함으로써 복제를 방지하는 용도 

이다. 이전 IIC-China 참가에 대해 네오와인의 이효승 사장은 "처음 

에 기대했던 것보다 반응이 너무 좋았다."라고 하면서,"중국 뿐만 아 

니라 프랑스, 러시아, 이스라엘, 터키 등 유럽 쪽 업체들이 깊은 관심 

을 보여와 많은 가능성을 확인하는 계기가 되었다. 또한 현 단계에서 

이름을 밝힐 수는 없지만 중국의 대기업들과 접촉도 있었다"라고 덧 

붙였다. 

네오와인은 우선 디스트리뷰터를 선정하여 중국 시장에 본격 진 

출할 차비를 서두르고 지적재산권을 강하게 보호하는 유럽 등 선진 

국 쪽으로도 마케팅을 전개할 계획이라고 밝혔다. 해외 전시회에 처 

음 참가 했다는 네오와인은 향후 3~4년간은 해외 전시회 등에 꾸준 

히 참가하여 자사의 복제방지 기술을 홍보할 예정이라고 하면서 이 

번에 좋은 기회를 마련해 준 협회에 고맙다는 말을 전하기도 하였다. 

(주)다이나릿시스템 www.dynalith.com 

2000년에 설립된 다이나릿시스템은 반도체 설계도구 개발회사로 

이번 전시회에는 PCI 카드 형태의 로직 시뮬레이터 가속기인 

iPROVE와 교육용 제품이 iTUTOR를 전시했다. 현재 중국의 SoC 

설계는 아직 발전 단계에 있지만 잠재력이 풍부한 만큼 한 발 앞서 

중국시장에 진출 하려는 다이나릿시스템의 행보는 의미가 있어 보였 

다. 이주학 부장은 "중국 현지의 디스트리뷰터를 찾는 것이 전시 참 

가의 첫 번째 목적이었는데 가능성 있는 업체를 2~3개 찾게 되어 만 

족스럽다."라고 말하면서 "전시회에 참가한 업체들을 통해 중국 내 

설계업체의 동향을 어느 정도 가늠해 볼 수 있었다. 아직은 시장이 

성숙되지못한것같아교육용툴인iTUTOR쪽 마케팅의 중심을 둘 

예정"이라고 하면서 향후 마케팅 방향에 

대한 언급을 했다. 인도, 파키스탄, 홍콩 

등에서 온 바이어들도 다이나릿시스템 

부스에 들려 툴에 대한 설명을 들으며 

높은 관심을 보이기도 했다. 

한편, 다이나릿시스템은 세관에서 

장비 일부를 압수 당해 보증금을 주고 

장비를 되돌려 받는 해프닝을 겪기도 

했다. 

[iPROVE] 

(주)렛스비젼 www.letsvision.com 

JPEG, MPEG-4, H.264 등 

의 비디오 코덱과 오디오 애플 

리케이션이 통합된 멀티미디어 

애플리케이션 프로세서를 설계 

공급하는 SoC 전문기업인 렛스 

비전은 IIC-China 2005 참가 

[MEDEO1000TM] 

를 통해 중국 시장에 첫발을 디 

뎠다. 현재 중국 휴대폰 시장이 기존 카메라 폰 위주에서 멀티미디어 

폰으로 이동되는 분위기를 반영하듯 휴대폰 업체들이 렛스비전의 멀 

티미디어 프로세서 MEDEO1000TM에 많은 관심을 기울였다. 대만 

의 휴대폰 생산업체인 디비텔을 비롯 중국의 레노버, 기가텔레콤의 

연구개발 부분을 인수한 중국계 미국기업인 유티스타컴 등과 칩공급 

에 대한 심도 있는 대화가 오고 가기도 했다. 렛스비전의 심중석 이 

사는 "이들 업체들과 향후 개별 접촉을 이어갈 것"이라고 하면서 기 

대를 내비치기도 했다. 

셀로코(주) www.seloco.com 

PC 카메라 칩, 네트워크 카메라 모듈, EDA Tool을 전시한 셀로 

코는 1990년부터 미국, 일본, 유 

럽 등지에 진출하여 기술력을 

인정 받은 기업이며, 이번 전시 

참가를 시발로 중국 시장 진출 

도 구체적으로 준비하고 있다. 

PC 카메라 칩이나 네트워크 

카메라 모듈 같은 경우 도어락 [PC 카메라 칩] 

시스템업체나 감시카메라업체 

등 보안 업체들이 가격을 묻는 

등 적극적인 반응을 보였다. 또 

한 셀로코는 상품화된 제품뿐만 

아니라 앞으로의 기술 개발 플랜 

을 제시하여 시장을 반응을 타진 

[네트워크 카메라 모듈] 

해 보기도 했다. 셀로코는 현재 

중국에 대리점을 가지고 있으나 

활동이 미비해서 이번 중국 방문 

을 통해 접촉한 업체와 새로운 

대리점 계약을 맺으려는 계획을 

가지고 있다고 밝혔다. 중장기적 

[TCP/IP 인터넷 커넥션] 

으로는 대리점을 통한 중국 시장 

의 확장을 시작으로 연변과학기 

술대학과의 협력 프로젝트를 추진하는 등의 구체적인 로드맵을 가지 

고 있다고 한다. 

(주)MCS로직 www.mcslogic.co.kr 

디지털 오디오 칩과 음성재생용 칩, 네트워크 컨트롤러를 개발, 

공급하고 있는 MCS로직은 이번 전시회에서 최대의 성과를 올린 기 

업 중의 하나다. MP3P용 오디오 프로세서를 가지고 이번 전시회에 

참가한 MCS로직은 연매출 60조원 규모의 중국 거대 IT업체인 푸티 

엔 그룹과 칩공급 계약을 맺는 쾌거를 올렸다. 이외에도 많은 중국 

시스템업체들이 MCS로직의 부스를 찾았으며, 주력 제품인 오디오 

프로세서의 응용범위가 넓어 MP3P뿐만 아니라 휴대폰 업계 쪽도 

많은 관심을 보였다. MCS로직의 남상윤 사장은 "이번 전시회에 참 

가하기 전에 활발한 사전 작업들을 진행했으며, 그 결과 수출 계약은 

물론 홍보 면에서도 만족할만한 성과를 거두었다."라고 말하면서, 

"그 동안 중국 시장 진출이 미진한 감이 있었는데 이번을 계기로 중 

[디지털 오디오 IC - MCL3890] 

[Voice Playback IC - MCL1043] 

국 시장에 대한 파악은 물론 향후 중국 시장 진출을 확대할 수 있는 

교두보를 마련했다."고 평했다. 

(주)위즈네트 www.wiznet.co.kr 

위즈네트는 인터넷 전용 프로토콜인 TCP/IP를 하드웨어 칩으로 

구현한 TCP/IPv4와 TCP/IPv6 제품군들을 가지고 이번 전시회에 참 

가했다. 위즈네트의 네트워크 칩은 인터넷으로 컨트롤하는 디바이스, 

인터넷 멀티미디어 등 인터넷 서비스 단말기 등에 사용되며, 네트워 

크를 기반으로 하는 애플리케이션에 

다양하게 채택될 수 있어 시스템업체 

의 많은 관심을 받았다. 또한 위즈네 

트는 중국 현지 디스트리뷰터들과 함 

께 전시회에 참가하여 다양한 마케팅 

활동을 펼쳤다. 

[Hardwired TCP/IP Chip_W3150] 

[NM(Network Modules) & EG(Embedded Gateway Modules) ] 

(주)이노자인 www.innosign.co.kr 

이노자인은 휴대폰 제조업체들을 타켓으로 수정발진기용 IC(TCXO 

IC), 수정제품, 3차원 그래픽 프로세서를 전시했다. 풍부한 기술 축적 

과 개발 경험을 바탕으로 매년 30% 이상의 매출 증대를 보이고 있는 

이노자인은 이번 전시회를 중국 업체들과의 사업 추진의 발판으로 삼 

겠다는 생각으로 제품 홍보와 소개에 주력했다. 전시 제품들이 모바일 

용 부품들인 까닭에 휴대폰업체 

와 통신업체들의 주목을 받았으 

며, crystal 업체쪽도 이노자인의 

기술력을 높이 평가하면서 찬사 

를 아끼지 않았다. 또한 대리점 

계약을 맺고자 하는 에이전트들 

의 발길도 끊이지 않았다. 

[TCXO IC] 


35_ IT SoC Magazine

H o t 

I s s u e 

(주)픽셀칩스 www.pixelchips.com 

칩 메이커업체인 픽셀칩스는 모바일용 TFT LCD one-chip 

solution 3개종의 driver IC's를 공급하고 있으며 이번 전시회에도 

모델명 PXC3001S/3002S, PXC3007S 및 PXC3100 등 3개종의 기 

제품과 그래픽 메모리와 디스플레이 사이즈를 향상 시킨 신모델 

PXC3107을 출품했다. 올 하반기부터 본격적으로 중국 시장을 공략 

할 것이라는 픽셀칩스는 심천 지역에는 이미 에이전시를 가지고 있 

어 어느 정도 시장조사가 이루어졌고, 이번 IIC-China 참가로 상해 

쪽의 시장 분위기도 어느 정도 파악할 수 있었다며 만족해 하는 모습 

이었다. 픽셀칩스의 안광수 사장은 다음 달 출시될 PXC3107를 기반 

으로 모듈업체와 에이전시 등을 통한 마케팅을 본격적으로 강화할 

계획이라고 밝혔다. 

[SoC Master tm ] 

[PXC3002S] 

[PXC3007S] 

(주)휴인스 www.huins.com 

2001년부터 SoC 플랫폼 및 FPGA 보드, 임베디드시스템, 무선 

센서 네트워크 시스템 설계를 해 오던 휴인스는 SoC 개발용 플랫폼 

인 SoCMaster를 전시했다. 회사 홍보는 물론 중국 쪽의 에이전트를 

물색하여 본격적인 중국 시장 공략의 초석을 닦는다는 목적으로 이 

번 전시회에 참가했다는 휴인스는 약 3개 정도의 업체와 에이전시 

계약을 할 예정이라고 말했다. 휴인스의 실무담당자로 전시회에 참 

가했던 최석주 과장은 "7~8개 업체가 에이전시 계약을 하자는 요청 

을 해 왔으면 그 가운데서 적절한 업체를 선별하고 있는 중"이라고 

말하면서 "이 에이전시들을 통해서 무한한 중국 시장에 대한 면밀한 

분석을 진행할 계획" 이라고 했다. 

(주)펜타마이크로 www.pentamicro.com 

DVR, PVR, 네트워크 카메라 등에 사용되는 영상 압축칩과 화질 

개선용 칩 등 멀티미디어 칩셋을 개발, 공급하고 있는 펜타마이크로 

는 멀티스트림 IV라는 모델을 가지고 전시회에 참가했다. 이 칩은 

MPEG-4를 비롯 MPEG-1,2, H.264, JPEG 등 다양한 영상압축 

표준방식을 지원할 뿐만 아니라 채널별로 다른 표준 방식으로 동시 

에 압축 또는 복원 할 수 있다. 전시품이 영상 압축칩인 까닭에 보안 

시장의 DVR업체들이 펜타마이크로의 부스를 많이 찾았으며 디스트 

리뷰터들도 많은 관심을 보였다. 김주호 상무는 "현재 중국 쪽에 대 

리점을 가지고 있는 펜타마이크로는 중국에서의 사업 확장을 위하여 

대리점을 확대할 계획을 가지고 있으며 현재 3~4개 업체를 놓고 검 

토를 하고 있다."고 말하 

면서, "국내, 대만, 일본을 

주 시장으로 마케팅을 펼 

치고 있는 펜타마이크로 

는 중국 시장만을 놓고 보 

면 후발기업의 입장이기 

때문에 시장의 추이를 좀 

더 지켜보겠다."는 신중한 

[PXC3007S] 

입장을 보였다. 

36_ IT SoC Magazine

SoC H/W Design Flow 

SoC 하드웨어 디자인 흐름




백영석 책임연구원_ETRI 모뎀Soc설계팀 

1996 

300Kgates 

Code 

Verify(30~40%) 

Synthesis 

P&R 

하드웨어스펙 

Code 

2000 

1MSoC 

Verify(50~80%) 

Synthesis 

P&R 

Verificationmethodologymanual, 

2000-TransEDA 

Matlab 

C/C++ 

SPW 

상위설계/알고리즘선택 

(FloatingModel 

FixedModel) 

[그림 2] 설계규모에 따른 설계시간 비율 

HighLevelSynthsis 

C/C++ 

SystemC 

Architecture설계/검증 

서론 

시스템에 대한 사양은 분석과정을 거쳐 시스템 설계언어로 표현된다. 

SoC를 위한 시스템 설계는 HW/SW 분할에 의하여 하드웨어 부분으로 구 

현하는 부분과 소프트웨어로 구현하는 부분으로 나뉘어 진다. 이 분할 과정 

Costof 

fixing 

Bugs 

VHDL/Verilog 

IPBasedDesign 

TestBenchGenerator 

CodeCoverage 

AssertionBasedSim 

PowerAnalysis 

FPGASynthesis 

ASICSynthesis 

DesignForTest 

RTL설계/검증/분석 

RTL합성 

현재 우리 주위의 인기를 끄는 대부분의 제품들을 보면 휴대폰, 무선인 

터넷과 같은 통신관련 제품 이거나 MP3 플레이어, MD Player 등과 같은 

신호처리를 수행하는 제품들이다. 그에 따라 SoC (System on a Chip) 설 

계분야 에서도 이러한 디지털 통신 및 디지털 신호처리 분야의 설계가 주종 

을 이루고 있다. 이들 제품들은 다른 기능의 융합으로 점점 더 복잡하여 지 

고, 새로운 제품의 출시에 대한 주기가 점점 짧아 지고 있다. 이러한 상황에 

서 관련 제품의 설계는 복잡한 사양을 좀더 짧은 시간 안에 이루어져야 한 

다는 요구를 수용할 수 있어야 한다. 이러한 SoC의 설계는 일반적으로 [그 

림 1]과 같은 방법으로 이루어 진다. 

SystemDesignSpec. 

SystemDesign 

HW/SWPartition 

HWDesign 

SWDesign 

ASIC/FPGA 

[그림 1] 개략적인 SoC 설계 Flow 

은 대부분 설계자의 경험에 의하여 이루어진다. 분할된 하드웨어 부분은 하 

드웨어 설계자에 의하여 설계가 이루어지고, 소프트웨어 부분은 소프트웨어 

설계자에 의하여 설계 되어진다. 하드웨어와 소프트웨어의 연결관계는 인터 

페이스 설계를 통하여 나중에 하드웨어 인터페이스 부분과 device driver 

부분으로 구성되어 각각 하드웨어와 소프트웨어에 통합된다. 시스템 설계, 

하드웨어 설계, 소프트웨어 설계 각 단계에서 검증이 이루어지며, 하드웨어 

와 소프트웨어로 분할 된 후부터는 하드웨어/소프트웨어 혼합 시뮬레이션 

을 통하여 검증이 이루어지게 된다. 하드웨어 부분은 FPGA나 ASIC으로 

구현되며, 소프트웨어는 내장된 프로세서 내에 탑재되어 수행되게 된다. [그 

림 2]에서 나타난 것과 같이 TransEDA에서의 발표자료를 보면 30만 게이 

트 급의 설계에 소요되는 비용과 100만 게이트 급의 설계와 비교하면 설계 

코드의 작성은 약간 늘어났으나 이를 검증하는 시간은 거의 두배 정도 증가 

함을 알 수 있다. 그리고, 현재의 수백만 게이트 급에서 검증이 차지하는 비 

율은 전체 설계시간의 70%~80% 가 된다고 한다. 이는 디지털 설계에서 

검증이 SoC 설계의 주요한 부분을 차지하고 있음을 알 수 있다. 이러한 이 

유로, 외국 설계 회사나 주요 설계 회사에서는 검증전담 엔지니어를 따로 

두고 검증 만을 담당하게 하고 있다. 

또한 [그림 3]의 TransEDA 자료에 의하면 설계 검증에서 문제를 발견하 

고 수정하는데 걸리는 시간은 아래 그림과 같이 하위의 수준으로 갈수록 기 

하급수적으로 늘어나게 된다. 따라서 가능한 설계의 초기단계에서 검증이 충 

분하게 이루어져야 한다. 결과적으로 상위수준설계 (Behavioral Design)와 

RTL 설계에서 완벽한 검증이 이루어져야 전체 설계시간을 단축할 수 있다. 

본 고에서는 하드웨어 설계에 이용되는 설계 흐름에 대하여 기술하고, 

최근에 다시 활발하게 논의 되고 있는 상위수준 합성기에 대하여 간략히 설 

명하며 발표된 것들 중 대표적인 것에 대해서는 좀 더 자세히 기술하였다. 

본론 

Behavioral 

Design 

RTL 

Design 

[그림 3] 각 수준별 bug 정정에 따른 설계 비용 

| 일반적인 하드웨어 설계 방법 | 

GateLevel 

Design 

Device 

Production 

일반적인 하드웨어 설계 방법은 [그림 4]와 같다. 알고리즘 수준의 하드 

웨어 사양은 부동소수점 모델과 고정소수점 모델을 이용하여 검증이 이루 

어지며, 이로부터 구조설계와 RTL 설계가 이루어 진다. RTL 설계는 다양 

한 설계검증 툴을 이용하여 충분한 검증을 수행하고 합성과정을 거쳐 게이 

트 수준의 설계로 변환된다. 게이트 수준에서 또한 다양한 검증과 분석을 

수행하고, 추후 배치와 배선을 통하여 FPGA 나 ASIC으로 구현된다. 

1 부동소수점 모델과 고정소수점 모델 

설계자는 하드웨어 사양에 대한 분석을 통하여 사양의 동작에 대하여 정 

확히 이해하고 설계 성능의 지표, 전력소모 등을 추출하거나 결정한다. 이 

어서 상위 모델인 부동소수점 모델을 구현하게 된다. 이 부동소수점 모델은 

다양한 알고리즘을 사용하여 주어진 성능지표의 만족여부를 판별하여 조건 

에 맞는 알고리즘을 선택한다. 부동소수점 모델은 이상적인 신호 값을 사용 

하므로 실제의 하드웨어에서 사용할 수 있는 신호 값을 이용하는 고정 소수 

점 모델로 변환 한다. 이때 선택된 알고리즘의 다양한 부분에 대한 시뮬레 

이션을 통하여 주어진 성능지표를 만족하며 가능한 한 적은 비트 수를 사용 

하는 모델을 찾는다. 이는 비트 수의 크기가 하드웨어의 크기를 좌우하기 

EquivalenceCheck 

StaticTimingAnalysis 

ClockDomainAnalysis 

PowerAnalysis 

Floorplan 

Place&Routing 

Post-Simulation 

EquivalentCheck 

StaticTimingAnalysis 

[그림 4] 일반적인 하드웨어 설계 방법 

Netlist검증 

Netlist분석 

ASIC/FPGA 

때문이다. 고정소수점 모델은 다시 구조가 적용된 고정소수점 모델로 변환 

된다. 일반적으로, 부동소수점 모델과 고정소수점 모델은 서로 모델을 공유 

하며 개발할 수 있다. 그러나 구조적용 고정소수점 모델은 모델의 표현에 

하드웨어 구조 정보가 같이 추가되므로 새로이 모델링 되어야 한다. 잘 설 

계된 구조적용 고정소수점 모델은 추후의 RTL 설계에 대한 reference 모 

델로 사용 된다. 

2 RTL 설계와 검증 

RTL 설계자는 구조적용 고정소수점 모델을 기준으로 주요 알고리즘의 

RTL (Register Transfer Level) 설계를 수행한다. RTL설계에 사용되는 언 

어는 표준화된 언어인 VHDL (VISIC Hardware Description Language) 

와 Verilog가 주로 사용되고 있다. SystemC 언어의 사용도 가능하나 이 

언어를 지원하는 합성기가 다양하지 않아 아직 RTL 설계에서 주력 언어로 

부상하지 못하고 있다. 최근에는 VHDL언어에 비해 Verilog 언어가 가지는 

단점을 많이 보완한 SystemVerilog 언어가 Verilog의 차기 버전으로 나와 

주목을 끌고 있다. 이 언어는 자체적으로 테스트벤치 자동생성기능 과 


39_ IT SoC Magazine



Assertion-based 시뮬레이션을 수행하는 기능을 포함하고 있다. 

RTL 설계 검증은 주로 시뮬레이션을 통하여 이루어진다. 적당한 규모의 

설계는 시뮬레이션을 이용하여 충분히 RTL 검증을 수행할 수 있다. 그러나 

수백만 게이트급의 통합된 시스템에 대한 RTL 모델을 검증할 경우 시뮬레 

이션만을 이용하면 상당한 시간이 걸린다. 이러한 문제는 FPAG같은 하드 

웨어를 탑재한 시뮬레이션 가속기를 이용하면 시뮬레이션 속도를 수십 배 

정도 높일 수 있다. 이는 RTL 설계를 가속기내의 FPGA에 맵핑하고 1MHz 

정도 내외의 clock을 이용하여 시뮬레이션을 수행함으로 가속기능을 수행 

한다. 이때, 설계자가 원하는 신호의 정보는 모두 탐색 가능하다. 시뮬레이 

션을 이용한 검증은 설계자가 수행 결과로 얻어진 신호 파형들을 일일이 분 

석하여 오류를 찾아 내어야 하므로 복잡한 동작이나 긴 시간의 시뮬레이션 

을 수행하는 경우 오류 탐색이 쉽지는 않다. 

최근 수년 전부터 assertion 기능을 이용한 시뮬레이션 기법이 사용되 

기 시작하여 효과를 보고 있다. Assertion 기능은 초기에 VHDL 언어 내 

에서 지원하는 구문으로 조건 문 안에 기술된 조건이 true 인지를 검사하 

여 아닌 경우 원하는 정보를 출력하는 기능이다. Assertion based 시뮬 

레이션 기법은 이와 유사한 개념으로 보다 발전된 property 기술 방법으 

로 다양한 검증 조건을 기술하고 검사할 수 있게 한다. 설계에서 반드시 

만족해야 하는 조건을 기술하고 수행결과 나온 위반사항을 점검함으로 쉽 

게 설계 오류를 찾는 것이 가능하다. 이 property는 formal verification 

방법에서 유래된 것으로 assertion based 시뮬레이션방법이 formal 

verification과 시뮬레이션 기법과 결합하여 사용되어서 semiformal 기법 

이라고도 이야기 한다. 

시뮬레이션을 이용하여 검증하는 방법은 설계자가 부여한 테스트 벤치 

에 대하여만 검증이 이루어진다. 이것은 사용하는 테스트 벤치의 질이 설계 

검증에 매우 중요함을 의미한다. 테스트 벤치 자동 생성 툴은 설계자가 쉽 

게 테스트 벤치를 생성할 수 있도록 도와준다. 한편, code coverage 툴은 

테스트 벤치가 설계의 코드의 어느 부분을 검증하는지, 전체 설계에서 해당 

테스트벤치로 어느 정도 검증이 되었는지를 분석하여 준다. Code 

coverage가 제공하는 측정 방법에는 statement coverage, branch 

coverage, path coverage, expression coverage, toggle coverage 

등이 있으며, 이 가운데 statement coverage(또는 line coverage) 와 

용하여 기술하고 수학적인 증명 방법을 이용하여 RTL 설계를 분석하는 방 

법이다. 이 방법은 테스트 벤치를 사용하지 않아 static 검증방법에 속한다. 

3 전력 예측기 및 전력 합성기 

이동환경에서 사용되는 제품의 설계는 저전력 설계가 매우 중요하다. 

RTL에서 각 블록 내에 기술된 하드웨어 기술 표현을 분석하여 gated 

clock 같은 기법을 이용하여 저전력 표현으로 변환할 수 있는 정보를 제공 

하거나 변환시켜주는 소비전력 예측기(Power Estimator) 또는 소비전력 

합성기(Power Synthesizer)가 있다. 소비전력 예측기는 RTL 코드를 분석 

하여 해당설계가 소비하는 전력의 양을 예측하여 준다. 뿐만 아니라 각 코 

드가운데 저전력 설계가 가능한 표현으로 변환이 가능한 것은 이에 대한 

report를 제시하여 줌으로써 설계자가 이를 적용하도록 하는 기능이 있다. 

동적인 소비전력은 신호의 변환에 크게 좌우된다. 즉, 신호선 가운데 항상 

변환이 이루어지고 많은 소자와 연결이 되어있는 clock에 의한 동적 소비 

전력 줄이는 것이 저전력 설계의 중요한 점이다. 

전력 합성기는 RTL 코드를 합성할 때 gated clock 기법을 이용한다. 

예를 들면 조건 A에 flip-flop이 동작하여 값이 갱신되는 경우 조건 A를 

clock이 동작하는 조건(조건 A와 clock을 AND gate로 묶음)으로 gated 

clock의 형태로 변환하여 flip-flop이 항상 clock의 변환에 대하여 동작하 

지 않고 조건 A에만 동작하도록 변환시킨다. 이 기법은 동적 소비전력 

(dynamic power)을 효과적으로 줄일 수 있다. 블록 별 소비전력의 분석 

결과를 통하여 TDD (Time Division Duplex)와 같이 정하여진 시간에 전 

송동작을 수행하고, 다른 시간에 수신동작을 수행하는 블록은 시간단위로 

소비 전력의 분포가 차이가 심하게 나타난다. 이러한 블록은 gated clock 

등을 이용하여 각 블록들을 해당하는 시간 동안만 동작하도록 변경하면 

clock에 의한 동적인 소비전력은 크게 줄일 수 있다. 최근까지의 저전력 설 

계 기법에서는 동적인 소비전력이 정적인 소비전력에 비해 전체 소비전력 

의 많은 부분을 차지하기 때문에 동적인 소비전력을 줄이는 노력을 많이 하 

였으나, 90nm 이하의 technology에서는 정적인 소비전력이 오히려 중요 

한 요소가 된다. 따라서, 앞으로의 저전력 설계에서도 voltage threshold 

를 다르게 하거나, 인가되는 voltage를 바꾸거나 단락시키는 기법 등을 이 

용하여 정적인 소비전력의 양을 줄이는 방법에 더 많은 노력을 기울여야 할 

방법으로 알려져있는 formal verification 방법 중의 하나인 EC 

(Equivalence Checking) 와 STA (Static Timing Analysis) 라는 static 

검증기법을 사용하면 하루 내에 검증을 수행할 수 있다. EC는 두개의 설계 

가 서로 동일한가를 수학적인 방법을 이용하여 검증하는 것으로 이 방법을 

사용하기 위해서는 오류 없는 reference가 되는 설계가 존재 하여야 한다. 

EC툴을 사용하는 설계흐름에서는 RTL 설계의 검증을 충분히 하여 RTL 설 

계가 오류가 없는 golden RTL 이라고 가정하고 이 방법을 수행한다. 게이 

트 수준의 검증은 기능과 지연시간의 검증이 다 이루어져야 한다. EC는 게 

이트 수준의 설계가 golden RTL 설계와 기능이 같은가를 판별하는 것을 

담당하고, 지연시간 검증에 대한 것은 STA 가 담당한다. STA는 주어진 

clock의 동작시간 내에 모든 조합회로(Combinational Circuit)가 안정된 

값을 전달하는 가를 계산하고 위반된 경로의 정보를 알려준다. 즉, Clock의 

동작 시간을 초과하는 경로에 대한 정보를 설계자에게 알려주며, 설계자는 

이 지연시간의 위반이 일어나는 부분을 분석하고 이를 수용할 수 있도록 설 

계를 수정하여야 한다. 

EC, STA와 같은 정적 검증기법은 테스트 벤치의 사용이 필요 없으며, 

수행시간이 수백만 게이트/day로 매우 빨라 설계자들의 사용이 계속 증가 

되는 추세이다. 

5 Floorplan, 배치, 배선 

합성된 net-list는 ASIC이나 FPGA로 구현되기 위하여 배치, 배선된다. 

이 배치 배선을 효과적으로 수행하기 위하여 floorplanning을 하게 되며 

매크로 셀이나 표준 셀들의 위치를 지정하고 분석하여 배치 배선이 완료되 

도록 한다. Technology가 점점 낮아지면서 배선에 대한 지연시간이 전체 

지연시간에 주요한 부분을 차지하게 되면서 지연시간을 고려한 배치기법이 

이용되고있다. 최근에는 배선의 지연시간이 주요 문제가 되면서 RTL 합성 

시에 배치문제를 고려하는 RTL floorplanning 기법이나 배치, 배선 시에 

부분적인 논리합성을 수행하는 기법도 이용되고 있다. 이는 배치 배선 시에 

100% 배선이 이루어지지 않거나 지연시간이 주어진 시간을 만족하지 않으 

면 아무 의미가 없는 chip이 되어 버리기 때문이다. 앞으로 점점 RTL 합 

성과 floorplanning의 두가지 문제는 밀접하게 연관되어 설계가 이루어져 

야 만이 양질의 부품이 생성될 수 있을 것이다. 

다양한 상위 수준 합성기에 대한 툴이 나왔지만, 대부분이 설계 방법을 

RTL 설계에서 상위수준 설계로 끌어 올리지 못하고 사라지거나 명맥만 유 

지하고 있는 상태이다. 이것 들은 입력언어로 VHDL 같은 하드웨어기술 언 

어를 사용하였는데, 이는 사용상의 제한 점이 많아 RTL 설계자가 이러한 

언어를 이용하여 알고리즘을 기술하기에 그다지 적합하지 않았다. 그런데 

이러한 상위수준 합성분야에 2004년 무렵부터 다시 활발하게 새로운 툴들 

이 나타나고 있다. Mentor Graphics사의 Catapult C, Forte Design사의 

Cynthesizer, Synplicity사의 SynplifyDSP, AccelChip사의 Accelchip 

DSP Synthesizer 등이 최근에 발표되었다. 이들이 사용하는 언어는 

Catapult C는 C언어를 이용하며, Cynthesizer는 SystemC를 이용하고, 

SynplifyDSP는 Matlab의 Simulink를 이용하며, Accelchip DSP 

Synthesizer는 Matlab의 m언어를 이용한다. 이들 언어의 공통점은 알고 

리즘 전용 언어라는 것이다. 이 가운데 인상적인 것은 신호처리나 통신 분 

야의 모델과 시뮬레이션을 위하여 많이 사용하는 Matlab을 이용하는 것이 

다. Matlab에는 다양한 관련 함수(Toolbox)와 block(Blockset)들이 미리 

정의 되어 있으며 설계자는 쉽게 이것 들을 이용할 수 있다. 

SynplifyDSP는 Simulink 상의 Blockset list에 SynplifyDSP가 제공하 

는 RTL로 합성 가능한 Blockset을 추가한다. 설계자는 이 Blockset을 이 

용하여 구현하고자 하는 알고리즘을 표현하고 상위수준 합성을 수행한다. 

Blockset은 일종의 상위수준의 IP 또는 알고리즘 IP라고 할 수 있다. 즉 

RTL 수준에서 제공하는 기존의 IP는 하나의 구조로 정하여진 상태로 설계 

자가 원하는 latency나 성능 등이 달라져도 바꿀 수 없는 반면, 상위수준의 

Algorithmic 

representation 

y=f(x) 

DSPArchitects 

(Highlevelofabstraction) 

RTL 

representation 

HardwareDesignEngineers 

(Lowerlevelofabstraction) 

(a) DSP 알고리즘와 RTL 설계상의 장벽 

FPGA 

Synthesis 

FPGA 

branch coverage는 기본적으로 설계자가 의도적으로 기술한 redundant 

code를 제외하고 100%의 coverage를 갖도록 검증 되어야 한다. 이러한 

것이다. 

| 상위 수준 합성기 | 

테스트벤치 생성기와 code coverage툴을 이용하여 RTL 설계의 검증의 

질을 높일 수 있다. RTL에서 수행한 검증은 gate level 이하에서 이루어지 

는 검증에 비하여 매우 중요하다. 상위에서 검증이 잘 수행되면 하위의 검 

증시간을 대폭 줄일 수 있다. 따라서 가능한 한 RTL에서 완벽한 검증이 이 

루어져야 한다. 

최근에는 formal verification의 한 분야인 model checking 기법을 

RTL 검증에 이용하는 방법이 나타났다. 이는 설계 사양을 property를 이 

4 게이트 수준 설계와 검증 

RTL 설계와 검증이 끝나면 ASIC 논리합성기 또는 FPGA 논리합성기를 

이용하여 게이트 수준의 net-list로 변환한다. 이 net-list는 합성 시에 설계 

자에 의하여 인가된 clock의 동작 주파수와 technology에 맞도록 설계된 

다. 게이트 수준에서의 검증은 시뮬레이션을 통하여 동작검증과 timing 검 

증을 수행한다. 그러나 일반적으로 수백만 게이트급의 설계에서 게이트 레 

벨의 시뮬레이션 기간은 수일 ~ 수주가 소요되게 된다. 하지만 효과적인 

상위수준 합성기는 구현하고자 하는 알고리즘에 대한 기술을 입력으로 

하여 설계자가 설정하는 요소에 따라 다양한 architecture를 생성하고 이 

에 대한 RTL 코드로 변환하여주는 설계 툴이다. RTL 설계방법에서 상위수 

준합성으로 설계 방법의 변화는 기존의 스키매틱을 이용한 설계에서 하드 

웨어 기술언어를 이용한 RTL 설계로의 설계방법이 바뀌는 것에 해당하는 

매우 큰 설계방법의 변화에 해당한다. 그러나, 지난 10여년 전부터 계속적 

으로 Cathedral, Behavioral Compiler, Visual Architect, Mone 등의 

(b) 상위수준 합성기의 DSP 알고리즘과 RTL설계의 연결 

[그림 5] SynplifyDSP 상위 수준 합성기의 역할 


41_ IT SoC Magazine


IP는 합성과정에서 이들의 값들을 변화시킬 수 있다. 현재 SynplifyDSP에 

서 제공하는 합성 가능한 blockset은 간단한 math 관련 blockset과 

Signal Processing Blockset 이다. 제공하는 Block set들은 계속 추가될 

예정이다. SynplifyDSP는 현재 FPGA설계 흐름만 설정되어 있으며, 추후 

ASIC 설계흐름도 지원할 예정이다. [그림 5]는 Synplicity 사에서 발표한 

SynplifyDSP의 역할을 보여주고 있다. 

기존에는 DSP 알고리즘 설계를 마친 후 다시 RTL 설계를 손으로 재설계 

하여야 하였지만, 상위수준 합성기를 사용하는 방법에서는 SynplifyDSP를 

통하여 DSP 알고리즘이 검증되면 직접 상위수준 합성과정을 거쳐 RTL 코드 

를 생성하고 FPGA까지 구현할 수 있어 설계 비용을 대폭 줄일 수 있게된다. 

SynplifyDSP가 Simulink의 라이브러리인 blockset 형태로 제공하는 상위수 

준의 IP는 architecture에 종속되어 있지 않으므로 설계자가 원하는 

quantization 값을 설정하면 해당 값을 파라미터 형태로 전달하여 그에 해당 

하는 고정 소수점 IP를 생성할 수 있다. 이러한 IP들을 이용하여 설계된 상위 

수준 설계는 스케쥴링 (folding), 자원할당, retiming, multichannelization, 

architecture 선택 등을 거쳐 설계자가 원하는 RTL 설계를 생성하게 된다. 

스케줄링은 하드웨어 자원을 공유하기 위하여 수행하는 연산의 수행 시간을 

정하는 것이며, 자원할당은 이 연산에 하드웨어를 연결시키는 것이다. 

Retiming은 pipelined 설계가 가능하도록 register를 추가하여 하드웨어의 

수행시간을 균형있게 조절하는 것이다. Multichannelization 기법은 여러 신 

호가 같은 기능을 수행하는 동작을 하나의 신호에 대하여 구현하고 이를 다 

른 신호에도 적용하는 기법이다. 현재까지는 이 툴은 FPGA 응용 설계에만 

적용되고 있지만 조만간 ASIC 설계도 지원할 것으로 예상되고 있다. 

AccelChip은 Matlab 응용 프로그램에서 사용하는 m 언어를 입력으로 

사용한다. M 언어는 추상화(Abstraction) 수준이 높아 알고리즘을 기술하 

기에 적당하며 다양한 알고리즘의 함수가 내장된 toolbox 라는 라이브러리 

를 통하여 DSP 관련 모델이나 통신관련 모델을 쉽게 만들 수 있다. 한 예 

로 FFT 기능의 함수는 단 한 줄의 문장으로도 모델링이 가능하다. 

AccelChip은 m 언어 내에 있는 많은 내장 함수와 Toolbox 내의 함수들 

을 AccelWare 라는 라이브러리로 제공하고 있다. AccelWare 라이브러리 

는 순수한 합성 가능한 파라미터화된 고정소수점 모델 형태의 m언어로 되 

어 있다. 이는 AccelWare가 상위수준 합성기를 이용하여 다양한 구조를 

생성할 수 있는 상위수준 IP (알고리즘 IP)임을 의미한다. 제공되는 IP는 

간단한 math 및 matrix 처리 관련함수에서부터 signal processing 함수, 

그리고, 리드솔로몬 코덱, 콘볼루션 코덱 등과 같은 매우 큰 통신용 함수에 

대한 IP까지 제공하고 있다. 

AccelChip에서는 설계가 정의된 m 언어파일과 이를 이용하여 시뮬레 

이션하는 script 파일로 구분하여 설계하도록 권고한다. 설계 정의 m 언어 

파일과 script m 언어 파일을 이용하여 부동소수점 시뮬레이션을 통하여 

검증을 수행한다. 검증된 설계는 AccelChip 내에서 자동으로 고정소수점 

모델로 변환된다. 설계자는 자동 생성된 입출력 또는 변수의 비트 수를 조 

정하며 설계 최적화 작업을 수행한다. 설계가 완료된 고정소수점 모델은 상 

위수준 합성 기법을 이용하여 구조가 결정된 RTL 설계로 변환된다. 설계정 

의 m 언어파일로부터 합성 가능한 RTL 설계를 생성하고, script m 파일로 

부터 테스트벤치를 자동으로 생성한다. 생성된 RTL 설계는 VHDL 언어 또 

는 Verilog 언어 가운데 하나로 설정될 수 있다. 

AccelWare 

RTL 설계 생성시 설계자는 FPGA 용과 ASIC 용 가운데 선택하게 된다. 

FPGA용은 FPGA 사에서 제공하는 IP를 이용하여 RTL 코드를 생성하고, 

ASIC 용은 모든 부분의 코드를 생성한다. 이는 각 제품의 특성에 맞는 

RTL 코드를 생성하기 위한 것이다. 이러한 RTL 코드는 기존의 하드웨어 

설계 방법에 따라 검증과 합성을 통하여 FPGA 또는 ASIC으로 구현된다. 

결론 

AlgorithmDeveloper 

DSPAlgorithm 

Developmentin 

MATLAB 

AccelChip 

Automaticallygenerate 

fixedpointMATLAB 

Automaticallygenerate 

synthesizableRTL 

[그림 6] AccelChip 의 설계 흐름도 

HardwareDeveloper 

Implementalgorithmin 

hardware 

본 고에서는 SoC 설계 방법 가운데 하드웨어 설계 방법의 전통적인 방 

법에 대하여 기술하였다. 그리고 최근에 RTL 에서 추상화가 한 단계 올라간 

상위수준에서의 합성기에 대한 소개를 하고 대표적인 두 가지 합성기에 대 

해서는 좀더 자세히 기술하였다. 이러한 상위수준 합성기 들은 DSP나 통신 

분야의 설계자가 검증에 널리 사용하는 matlab의 기술 표현을 입력으로 사 

용하여 설계자가 쉽게 사용할 수 있는 장점이 있다. 또한, 합성 가능한 상위 

수준 IP(라이브러리)를 제공하여 기존의 상위 수준 합성기가 제공하지 못한 

강력한 설계능력을 제공하고 있다. 이러한 합성기 툴들이 아직은 초기 단계 

의 툴들임을 감안하면 추후에 계속되는 IP들의 보강으로 저 설계 비용과 지 

금보다 월등한 설계 능력을 제공할 것으로 예상되기 때문에 앞으로의 설계 

흐름 상에서는 상위수준 합성기가 당연히 포함될 것으로 생각된다. 

42_ IT SoC Magazine


(주)네오와인∙(주)펜타마이크로 

IP Catalog 

SIPAC 

Visit Institute 

서강대학교∙ITRI 

Guide to SoC 

IC 설계에서 완성까지(STEP 2) 

Announcement 

SoC 관련지원사업 안내


● (주)네오와인 


● (주)펜타마이크로 

(주)네오와인 

www.neowine.co.kr 

(주)펜타마이크로 

www.pentamicro.com 

주식회사 네오와인은 대한민국의 반도체 설계 및 

●● 성공전략 및 비전 

2000년 5월 설립된 ㄜ펜타마이크로는 영상 압축/ 

●● 성공전략 및 비전 

판매 전문 디자인 회사이다. 회사명 네오와인이 

란 새 포도주를 말한다. 반도체와 전혀 관련이 

없는 새 포도주를 사명으로 쓴 것은 네오와인 이 

효승 사장의 독특한 생각이 들어있기 때문이다. 

옛말에 새 포도주는 새 부대에 넣어야 한다고 한 

다. 만일 새 포도주를 헌 부대에 넣게 되면 부대 

가 터져서 포도주도 버리게 되고 부대도 쓸모 없 

게 되기 때문이다. 세상에 얼마나 헌 부대가 많 

은가. 옛날의 오래된 신념과 가치관 그리고 유행 

과 이미 폐쇄 되어야 할 이데올로기들이 세상에 

널려 있다. 이러한 옛 것에는 새로운 사상과 가 

치관과 변화를 적용할 수가 없다. 새로운 것 그 

자체, 새로운 규격을 열어가는 회사 중에 네오와 

인이 있다 

CPU 

[ALPU] 

RESETB 

GND 

12C_Clk 

12C_Data 

1 

2 

3 

4 

ALPU 

8 

7 

6 

5 

VCC3.3 

Clock 

No Name 

1 SCLK 5 NC 

2 SDAT 6 CLK27_IN 

3 

4 

RESETB 

GND 

7 

8 

NC 

VCV3.3 

급작스럽게 날마다 혁신하는 반도체 산업의 특성상 새로운 것을 추구하는 회사의 성격과 새 포도 

주라는 뜻의 네오와인은 이렇게 들어 맞는다. 네오와인은 창조적 사고와 혁신으로 기존의 안일함 

과 타성에서 벋어난 회사와 문화를 만들기 위하여 주어진 뜻이다. 

전자 쪽 엔지니어 들은 날마다 새로운 것을 개발해야 하는 부담에 직면한다. 새로운 시스템, 새로 

운 반도체와 어플리케이션, 새로운 기술, 변화를 추구하는 모든 기업의 오른편에 든든한 동반자와 

오래된 친구 같은 반도체 회사 네오와인이 있다. 

네오와인은 만 삼 년이 되어 가지만 변화하고자 하는 노력과 제품은 참신 그 자체이다. 이 변화 

하고자 하는 회사의 제품은 DVR 용 화면분할 Mux 및 복제방지 반도체가 있으며 Active RFID 

를 개발하고 있다. 또한 휴대전화기의 카메라 프로세서에 적용되는 Auto Focus IP를 보유하고 

있다. 이 회사는 창업 이후 삼 년 동안 23 개의 국내 및 국제 특허를 출원하였으며 그 중 5 개가 

등록되었다. 그 특허 기술 중 하나가 복제방지 반도체에 관한 것이다. 

네오와인이 양산중인 복제방지 반도체란 다음과 같다. 엔지니어의 개발의지를 갉아먹는 것 중 대 

표적인 것이 시스템 무단복제이다. 개발자가 시간과 정력과 돈을 들여 개발한 시스템을 완전히 복 

제해져 시장에서 반값에 판매된다면 어떻게 될까? 아무도 개발하려고 하지 않는다. 복제방지 반도 

체는 이러한 문제를 해결 하는 반도체이다. 시스템 복제가 만연하는 까닭은 개발하기는 어렵지만 

똑같이 복제 하는 데는 그다지 큰 노력이 들이 않기 때문이다. 복제가 가능한 이유 중 하나는 이 

시스템에 개발자만이 소유하고 있는 전용 반도체가 없기 때문이다. 만일 개발자가 전용 반도체 

(ASIC)를 소유하고 위 ASIC이 없으면 시스템 동작이 불가능할 경우에 개발자는 본인의 시스템을 

완벽하게 보유할 수 있다. 

그러나 전용 반도체를 보유하는 것은 너무나 많은 비용과 시간과 단가상승과 높은 기술 장벽을 

필요로 한다. 네오와인은 이러한 세트업체의 고민을 ALPU (Algorithm License Permit Unit ) 

라는 반도체를 사용하여 해결하였다. 공급업체마다 고유의 반도체를 생산해서 각각의 업체마다 암 

호화 동작이 다른 반도체를 독점적으로 공급해 준다면 복제문제는 사라지게 된다. 게다가 네오와 

인의 복제방지 반도체는 세트 업체마다 별도의 개발비도 받지 않고, MOQ 요구도 없으며 작고 빠 

르고 사용하기 쉬운데다 

가 가격까지 싸다. 이 반 

1. ALPU 필요성 

도체는 벌써 밀리언 세일 

▶ ALPU: Algorithm License Permit Unit (암호화 복제방지 장치) 

을 기록 중 이다. 혁신하 

- 종래의 복제 방법의 개선 

고자 하는 업체의 기술과 

∙무단 복제품의 양산 불가 : 반도체 H/W Lock Device 

시장과 딜러를 보호하는 

∙제품 적용에 용이 : I2C Interface (2Line) 

∙독창적인 암호화 방법 : 400억 개의 난수 사용 (16종 Algorithm) 가장 좋은 선택은 네오와 

인의 복제방지 반도체를 

2. Vchips 제품과의 차별성 

사용하는 것이다. 이보다 

▶ 종래 ALPU 제품 Algorithm의 개선 방법 

더좋을수는없다. 아직 

-입력 난수의 조건에 따라 연산 방법의 변화 

까지는 ... 

-입출력 값 비교에 따른 내부 암호화 Seed 추출 불가 

복원 및 영상 Display를 포함한 디지털 신호 처리 

전문가와 반도체 설계 전문가 그룹으로 구성된 시 

스템 온 칩 및 솔루션을 개발하는 비메모리 반도체 

설계 전문회사이다. 현재 반도체부문에서의 주요 제 

품으로는 MPEG-2 영상 압축 칩 및 MPEG-4/2/1, 

H.263, JPEG이 동시에 지원되는 압축/복원 칩을 

포함한 MultiStream 제품군과 영상화면 분할 및 

다중화를 위한 MultiQuad 제품군, 그리고 저조도 

에서의 영상잡음 제거 및 화질개선을 위한 

NoiseMaster 제품군으로 크게 나누어져 있다. 그 

리고 이들 칩을 적용하여 개발되어진 다양한 솔루 

션으로는 보안 감시분야의 대표적 장비인 

DVR(Digital Video Recorder) 시스템과 Network 

Camera, PVR(Personal Video Recorder) 등이 

있다. 이중 최근에 개발 완료되어 상품화에 성공한 

MultiStream IV는 최대 16채널의 영상데이터를 동 

시에 압축 및 복원하고 움직임이 있는 영상만을 선 

택, 저장할 수 있는 다채널 MPEG-4 영상 코덱 칩 

이다. 본 칩은 다양한 영상 압축 표준방식(MPEG- 

1,2,4, H.263, JPEG)을 지원할 뿐만 아니라 채널 

별로 다른 표준 방식으로 동시에 압축 또는 복원을 

수행할수있다. 현재MultiStream IV는 다채널 

MPEG-4 코덱(AT2041)과 2채널 MPEG-4 코덱 

(AT2042), 다채널 MPEG-4 인코더(AT2043) 등 3 

종류로 출시되어 응용 시스템별로 그 용도에 맞게 

적용하여 사용할 수 있다. 

 

- AT2041 : Multi-channel MPEG-4 A/V Codec (208 LQFP) 

- AT2042 : 2-channel MPEG-4 A/V Codec (208 LQFP/FBGA) 

- AT2043 : Multi-channel MPEG-4 A/V Encoder (208 LQFP) 

- Proprietary Motion Detection Algorithm 

- Trans-coding & Trans-rating Function (AT2041 / AT2042) 

- Audio / Speech Encoder & Decoder 

- Real-Time Digital Watermarking 

[ Multistream Ⅳ ] 

이 제품의 대표적 응용 시스템인 DVR의 경우 PC 기반 시스템에서 최근 몇 년 동안 안정성이 보장되며 

동시에 저가 시스템을 구현할 수 있는 MPEG 방식의 임베디드 DVR 추세로 활발하게 진행되고 있다. 

그러나 임베디드 DVR 시스템에서 사용되고 있는 기존 칩들은 영상압축 기능만 가능하여, 영상복원을 

위해서는 별도의 DSP를 사용해야 하는 방식을 채택할 수 밖에 없었으나, 본 칩의 출시로 임베디드 

DVR에서 절실히 요구 되던 다채널 복원기능이 가능하게 되었다. 또한 움직임 감지기능을 내장하고 있 

어 저장해야 하는 데이터의 양을 현저히 줄일 수 있을 뿐만 아니라 자체 개발한 워터마크 기능으로 저 

장된 영상의 위∙변조를 쉽게 구분할 수 있다. 그리고 칩에 내장된 스케일러를 이용하여 비디오 입∙출 

력 시 다양한 해상도를 지원할 수 있게 하여 시스템에 별도의 추가 부품이나 로직 없이도 설계가 가능 

하다. 또한 이 칩은 최대 16채널의 ADPCM 방식 음성 압축을 내부 RISC 프로세서에서 처리하여, 필요 

시 기타 음성 압축 방식을 지원하거나 오디오 처리까지도 지원이 가능하도록 하고 있다. 그리고 네트워 

크 전송 오류를 대비한 리싱크 마커기능도 지원하여 네트워크 카메라 등의 전송시스템에 적용이 가능하 

다. 최근 해외 거대 기업이 개발하여 출시하고 있는 고성능의 PLD와 DSP 등과 같은 제품은 국내 상당 

수 중∙소규모의 SoC 개발 업체들에게는 시장에서의 많은 위협이 되고 있다. 그러나 ㄜ펜타마이크로는 

풍부한 개발경험과 핵심기술을 기초로 한 솔루션의 제공으로 고객인 시스템 제조업체가 개발기간과 비 

용을 획기적으로 줄일 수 있도록 하고 있으며, 특화된 기술을 부각하는 방식을 통해 그 시장을 지속적으 

로 넓혀가고 있다. 또한 고객 시스템의 차별화 된 기능을 쉽고 빠르게 구현할 수 있도록 다양한 

Firmware 기술을 바탕으로 한 체계적인 기술지원 서비스가 이루어 지고 있다. 한편, 지금까지의 멀티미 

디어 관련된 기술과 솔루션을 바탕으로 한 영상/음성 압축 관련 SoC 기술 및 IP를 갖고 최근 주목을 받 

고 있는 멀티미디어 압축 표준 방식인 MPEG-4 AVC(Advanced Video Coding) 즉, MPEG-4 

Part-10(H.264)를 지원하는 고성능 SoC의 개발이 활발하게 진행중이다. 향후 SoC는 시스템의 생산원 

가를 최소화 시키기 위해서 다양한 부가기능을 지원하게 될 것이며, 응용 분야의 확대를 위해서 저전력 

설계 방식을 도입하여 기존 시장의 확대와 신규 시장으로의 진입이 가능하게 될 전망이다. 

[ ALPU Application 회로도 ] 

[ Embedded DVR RDK ] [ PVR RDK ] 

[ 네트워크 카메라 RDK ] 


45_ IT SoC Magazine

: IP CATALOG 

SIPAC 

2005년 2월부터 4월 초까지 33개의 IP가 SIPAC에 새로 등록되었습니다. (Total : 1392개, 2005년 4월 6일 기준) 

SIPAC 홈페이지(http://www.sipac.org)를 방문하시면 그 외 IP에 대한 보다 다양하고 자세한 정보를 보실 수 있습니다. 

No. IP Name (Type/Format) Seller Category Description 

1 

2 

3 

4 

5 

6 

7 

8 

9 

10 

11 

12 

13 

14 

15 

Tiny AES Core 

(Firm IP/Verilog, VHDL) 

Design of Quadrature CMOS VCO using 

Source Degenration Resistor 

(Hard IP/GDSII) 

Low-power 64-point FFT/IFFT processor core 

(FFT64p) 

(Soft IP/Verilog) 

Half-VDD Generator 


Voltage-Down Converter 


Back-Bias Voltage Generator 


VPP Generator for DRAMs 


VPP Generator for FLASH Memory 


ISP 


JPEG CODEC 


Compact Flash Interface 

(Soft IP, Hard IP/Verilog) 

Victorus DSP 8-PE core 


ADC8b220M : 8b 220MS/s 230mW 0.25um 

CMOS ADC 

(Hard IP/Verilog, GDS II, Spice) 

ADC8b240M : 8b 240MS/s 104mW 0.18um 

CMOS ADC 

(Hard IP/Verilog, GDS II, Spice) 

IEEE802.11a BaseBand Codec 

(Soft IP /VHDL) 

Elliptic Semiconductor Inc. 

(www.ellipticsemi.com) 

University of Seoul 

(www.uos.ac.kr) 

Kumoh National Institute of 

Technology 

(www.kumoh.ac.kr) 

Changwon National University 

(www.changwon.ac.kr) 









LogicMeca Co., Ltd 

(www.logicmeca.co.kr) 





InterQoS Systems Ltd. 

(www.interqos.com) 

Sogang University 

(www.sogang.ac.kr) 

Sogang University 

(www.sogang.ac.kr) 

Chungbuk National University 

(www.chungbuk.ac.kr) 

Data Transmission 

Analog & Mixed Signal > 

Oscillator 

Wireless Communications > 

802.11 

Memory Element > 

Asynchronous DRAM 







Memory Element > Flash 

Memory 

Digital Signal Processing 

Data Transmission > 

Compression/Decompressi 

on > Video 

Peripheral Core > 

Controller > Memory 

Controller 

Digital Signal Processing 


Converter > ADC 


Converter > ADC 

Wireless Communications 

∙Throughput up to 40 Mbps, 32 bit data and control bus 

interface 

∙Area: 8,000 ASIC gates for encrypt/decrypt, key expansion 

and interface logic 

∙Core verified through NIST FIPS vectors ensure complete 

standards compliance 

A new schematic of quadrature voltage controlled oscillator is 

designed and fabricated in standard CMOS technology. This 

design has ehanced linearity at the cost of the gain and phase 

noise by the using source degeneration resistor. 

The FFT64p core is a low-power 64-point FFT/IFFT processor, 

which is an essential block in OFDM-based wireless LAN 

modems. The radix-2/4/8 DIF (Decimation-In-Frequency) FFT 

algorithm is implemented using R2SDF (Radix-2 Single-path 

Delay Feedback) structure. 

Gate voltage of pull-up and pull-down transistor is swung with 

CMOS Level in novel proposed circuit. It is proposed the pull-up 

current is proportioned (VDD-|VTP|)2 using PMOS pull-up 

transistor and the pull-down current is proportioned (VDD-VTN)2 

using NMOS pull-down transistor. 

It shows the block diagram of voltage-down converter which 

perform a conversion of VDD into VINT to maintain the reliability 

of memory device and reduce power consumption. The voltagedown 

converter is composed of Reference Voltage Generator 

(Vref), Voltage-Up Converter (VL) and VINT Driver. 

Negative-voltage word-line driving method is proposed to 

improve the refresh time problem caused by storage charge 

decreased under 1.5v. VBB generator is composed of VBB Level 

Detector, Ring Oscillator and Charge Pump. 

Low power DRAM is essential to maintain reliability of minimized 

semiconductor and reduce power consumption of mobile DRAM 

of large capacity and high speed. In addition to DRAM chip, 

VPP(boosted voltage)generator is used for removing 

Vtn(threshold voltage) loss of NMOS in DRAM cell and peripheral 

circuit. 

Block Diagram of the VPP generator for flash memory is 

composed of Reference Voltage Generator, Voltage-Up 

Converter, VPP Level Detector, Ring Oscillator, VPP Control 

Logic and Charge Pump. 

This ISP is the image signal processor for Digital camera, mobile 

camera. This processes the input signalfrom CCD/CMOS Imge 

sensors to digital camera fuction like Interploation, Gamma 

Correction,AE, AWB Auto Focus. 

This JPEG CODEC supports standard JPEG compression for 

capturing images.The JPEG algorithms uses DCT and VLC. 

JPEG size is not fixed for the same input image size. 

CFI is the camera controller for handheld information or 

comunication to implement camera function easily. It reads 

image data from sensor and ouput through standard 

CF(compact flash) interface. 

Low-cost high-performance DSP architecture and the 

assocaited optimization software-Issue up to 8 instruections per 

cycle, 4 instructure on average 

This work proposes an 8b 220 MS/s 230 mW 3-stage 0.25um 

CMOS ADC with on-chip filters for temperature- and supplyinsensitive 

voltage references. The proposed RC low-pass filters 

reduce reference settling time at heavy R&C loads and improve 

switching noise performance without conventional off-chip 

bypass capacitors. 

This work describes a two-step pipelined 8b 240 MS/s 0.18 um 

CMOS ADC as one of embedded cells for high-performance 

displays requiring low-noise on-chip references and dual-mode 

inputs with the specifications of limited pins, low power, and 

small size at high speed. 

This IP is designed for a codec which is suited to the standard 

of IEEE802.11a wireless LAN. The IP contains plcp, scrambler, 

convolution encoder, interleaver and symmetric blocks of theirs. 

No. IP Name (Type/Format) Seller Category Description 

16 

17 

18 

19 

20 

21 

22 

23 

24 

25 

26 

27 

28 

29 

30 

31 

32 

33 

IEEE802.11a Baseband Modem 

(Soft IP/VHDL) 

IEEE802.11a BaseBand Processor 


UART-LIN 


5GHz RF RX front-end module 

(Hard IP/GDS II) 

5GHz WLAN RF TX front-end module 


Variabe Gain Amplifier 


A Current reused differential VCO 


A current reused quadrature VCO 


TL6108FS-1.2GHz/250MHz Dual Frequency 

Synthesizer 


TL6118FS-1.8GHz/500MHz Dual Frequency 

Synthesizer 


TL6301PL-25~230MHz PLL 


TL6302PL-25~210MHz PLL 


TL6303PL_A-6~150MHz PLL 


TL6303PL_B-6~150MHz PLL 


Cardbus Interface Controller 


SafeXcel IP-MD5/SHA-1/SHA-256 Accelerators 


iinChip W3100A (Hardwired TCP/IP) 

(Soft IP, Firm IP/VHDL, EDIF) 

DR8051-High Performance 8-bit Microcontroller 

(Soft IP, Firm IP/VHDL, Verilog, EDIF) 





Aurelia Microelettronica 

(www.aurelia-micro.it) 

Information and Communications 

University 

(http://www.icu.ac.kr) 


University 



University 



University 



University 


TLi Inc. 

(http://www.tli.co.kr) 

TLi Inc. 


TLi Inc. 


TLi Inc. 


TLi Inc. 


TLi Inc. 


Konkuk University 

(http://www.konkuk.ac.kr) 

SafeNet, Inc 

(http://www.safenet-inc.com) 

WIZnet 

(http://www.wiznet.co.kr) 

Digital Core Design 

(http://www.dcd.com.pl) 


802.11 


802.11 

Bus Interface 

Analog & Mixed Signal 






Clock Synthesizer 


Clock Synthesizer 


PLL/DLL 


PLL/DLL 


PLL/DLL 


PLL/DLL 

Bus Interface 

Networking 

Networking > Protocol 

Layer > Ethernet 

Processor & Microcontroller 

> Microcontroller 

> RISC 8-Bit 

This IP is designed for a OFDM modem which is suited to the 

standard of IEEE802.11a wireless LAN. The IP contains mapper, 

FFT, IFFT, symbol wave shaping filter, clock recovery and 

equalizer. 

Code rate : R=1/2(2/3, 3/4 using Puncturing method)/Constraint 

Length K=7/Generation Polynomial : (G0=133,G1=177)_8/Data input 

: 4-bit soft-input/Trace-back length : 64 symbols(Used 

RAM)/Maximum data transmit rate : 54Mbps(Follow the IEEE 

802.11a) 

Programmable device able to transmit and receive using UART 

(Universal Asynchronous Receiver Transmitter) protocol or LIN 

(Local Interconnect Network) protocol and with 8051 CISC 

processor interface 

RF RX front-end module including low noise amplifier and down 

frequency converter for 5GHz WLAN 

Driving amplifier and up converter for 5GHz WLAN 

Variable gain amplifier in Receiver for 5GHz WLAN 

Differential VCO to reduce current consumption. 

Quadrature VCO to reduce current consumption 

The TL6108FS of full CMOS monolithic, dual frequency 

synthesizer is to be used as a local oscillator for RF and IF of a 

dual conversion transceiver. It is fabricated using 0.25mm 

standard CMOS process. 

TL6118FS contains dual modulus prescalers. A 64/65 or a 

128/129 prescaler can be selected for RF synthesizer and a 8/9 

or 16/17 prescaler can be selected for IF synthesizer. 

TL6301PL is capable of generating any frequency from 25MHz to 

230MHz by writing the appropriate values to the PLL Dividers. 

This IP can use the external loop filter to obtain better 

performance and wider operating range of reference clock and 

output clock frequency. 

TL6302PL is capable of generating any frequency from 25MHz 

to 210MHz by writing the appropriate values to the PLL Dividers. 

this IP can use the external loop filter to obtain better 

performance and wider operating range of reference clock and 

output clock frequency. 

TL6303PL-A is capable of generating any frequency from 6MHz 

to 150MHz by writing the appropriate values to the PLL Dividers. 

Although an on-chip loop filter is included, this IP can use the 

external loop filter to obtain better performance and wider 

operating range of reference clock and output clock frequency 

TL6303PL-B has a duty correcting by-3-divider, so duty 

corrected 1/3 frequency output is provided. TL6303PL-B is 

silicon proven and test sample and board is ready. 

PCMCIA type-II cardbus interface controller 

Silicon-proven IP for acceleration of MD5, SHA-1, and SHA-256 

hash operation. Multiple configurations are available, where any 

combination of these hash algorithms can be selected. Layered 

design, with a wide bus core and a 32-bit register interface. 

iinChip W3100A Core is a unique silicon-proven hardwired 

TCP/IP protocol stack requiring minimal host interaction by 

processor TCP Offload technology. 

DR8051 is a high performance, area optimized soft core of a 

single-chip 8-bit embedded controller dedicated for operation 

with fast (typically on-chip) and slow (off-chip) memories. 


47_ IT SoC Magazine

(Visit 

Institute 

(Visit 

Institute 

서강대학교 

대만 ITRI 

(The Industrial Technology Research Institute) 

MicroElectronics Lab. 

대만 STC/ITRI에 대한 전반적 개관 

IP 통합 및 보급 증진 

MicroElectronics Lab.은 1998년 범진욱 교수가 서 

강대학교 전자공학과 교수로 부임하면서 설립되었다. 2 

명의 박사와 22명의 석사를 배출하였고, 현재 박사과정 

2명, 석사과정 6명이 학업과 연구를 수행하고 있다. 연구 

실의 석∙박사과정의 학생들은 다양한 경험을 쌓을 수 있 

도록 충분한 업무를 수행하고 있다. 또한 연구 외 활동으 

로 2004년 교내 체육대회에서 축구 부문에서 우승하는 

등, 그동안 학생들의 다양한 업무로 다져진 단합과 결속 

력을 과시하고 있다. 연구실의 주 연구 내용으로는 광통 

신과 무선통신을 위한 고속/고주파 회로에 대한 부분으 

로, Si CMOS, SiGe, BiCMOS 등 다양한 공정을 이용하 

여 회로를 구현하고 있다. 또한, 개발된 고속회로의 성능 

및 사양을 측정하기 위한 다양한 장비를 보유, 활용하고 

있다. MicroElectronics Lab.에서 현재 진행 중인 연구 

내용은 다음과 같다. 

(a) 802.16 WMAN/WLAN transmitter RFIC design- 

Wireless LAN에 사용되는 5.15 ~ 5.35 GHz의 주파수 

대역과 wireless MAN에 사용되는 5.725 ~ 5.825 GHz 

의 주파수대역 모두에서 응용 가능한 IEEE802.16 표준 

에 준하는 송신 단을 CMOS를 이용한 RFIC로 구현하는 

것에 대한 연구와 회로 설계가 진행 중이다. 

(b) PON용 burstmode laser driver IC-FTTH(Fiberto-the-home)에 

응용될 PON system에 사용될 수 있 

는 1.25 Gb/s laser driver IC를 CMOS공정을 이용하 

여 연구 개발하고 있다. 성공적으로 개발된 칩은 각 가정 

까지 광통신망을 확충하는 FTTH의 핵심 부품으로 사용 

될 전망이다. 

[그림 1] Tire 압력 측정을 위한 remote sensing RF system의 개략도 

RF모듈화 

Tire 

스위치 

Antenna SAWSensor 

TireRim 

L02 L01 

Antenna 

[Microelectronic Lab. IC Team] 

(c) Remote sensing과 RFID- 원격 상태 측정을 위한 

RF system과 RF ID 관련 연구를 passive와 active 

tag의 두 부분에 걸쳐 진행하고 있다. passive는 SAW 

를 이용한 방법과 Si CMOS를 이용한 2가지 방법으로 

접근하여, 일생활에 널리 사용될 RFID의 기술적 기반을 

확충하는데 기여하고 있다. 

Real time Internet Lab. 

1995년 설립된 Real Time Internet Lab. (장주욱 교 

수)은 박사 과정 5명과 석사 과정 9명의 학생들이 무선 

인터넷, 차세대 네트워크, 네트워크 응용시스템과 관련한 

활발한 연구 활동을 수행하고 있다. 주요연구내용은 다음 

과같다. 

(a) 무선 인터넷-Ad-hoc 네트워크를 이용한 자동차 네 

트워크, PDA, 노트북 등의 모바일 노드들의 통신을 위한 

모바일 IP에 관한 연구 등 무선 인터넷 관련 연구가 진행 

중이다. 

(b) 차세대 네트워크 시스템-차세대 IP주소 체계인 IPv6 

[그림 2] 본 연구실의 연구분야 

Internet 

Internet 

무선인터넷 

AD-hocnetwork 

CARnetwork 

MobileIP 

차세대네트워크 

IPv6네트워크 


P2P그룹통신 

네트워크응용시스템 

멀티미디어스트리밍 

유비쿼터스네트워킹 

[Real time Internet Lab.] 

[Laser diode driver IC의 layout] 

와 관련하여, 이동성, 호환성 등의 차별화된 기능을 제공 

하는 IPv6 Multicast System, IPv6 Home networking 

System 등을 개발하고 구현함으로써 차세대 네트워크의 

발전을 이끌어 나갈 기술 개발에 주력하고 있다. 

(c) 네트워크 응용시스템-산업자원부, ETRI, SKㄜ 등의 

후원 하에 PDA 스트리밍 시스템, 홈네트워킹 시스템 등 

의 네트워크 분야 응용시스템 관련 프로젝트를 수행한 바 

있다. 

Wireless SoC 연구실 (WSoC Lab.) 

서강대학교 WSoC(Wireless System on Chip) 

(http://eewsoc.sogang.ac.kr) 김영록 교수 연구실은 

2003년에 설립되어 통신 또는 레이더를 위한 디지털 신 

호처리(Digital Signal Processing) 기술과 이를 효율적 

으로 구현하기 위한 VLSI (Very Large Scale 

Integrated circuit) 아키텍처에 관한 연구에 주력하고 있 

다. 통신 기술은 그 전송 속도만큼이나 빠르게 발전하고 

있어서 알고리즘 개발 단계에서부터 하드웨어의 구현까 

지의 개발 시간의 단축이 점점 더 중요한 과제가 되고 있 

다. 새로 개발되는 개선된 모뎀 알고리즘을 신속하게 

VLSI로 구현하여 시장에 공급하기 위해서는 전체 시스템 

구조에서 부터 각각의 세부적인 알고리즘 구조의 상관관 

계까지 전반적으로 파악하여, 이에 최적화된 VLSI구조를 

제시하고 설계에 적용하며 관련된 지적 재산권 확보에도 

주력한다. 현재 총 7명의 연구원들이 있으며 주요 연구 

과제를 구체적으로 요약하면 다음과 같다. 

- 고속 실시간 시스템 알고리즘 처리를 위한 VLSI 구조 

설계 

- 차세대 초고속 통신 시스템 구성을 위한 모뎀 개발 및 

각종 통신 신호 처리 알고리즘의 연구 및 성능 분석 

- Cognitive Radio(CR)를 위한 reconfigurable 

architecture 연구 

- 기가급 고속 케이블 모뎀 설계 

ITRI(The Industrial Technology Research Institute)는 응용 연구 및 기 

술 서비스 업무에 종사하는 비영리 연구∙개발 기관으로 1973년에 대만 경제 

부(MOEA)가 대만의 산업 개발에 필요한 기술에 연구∙개발 노력을 집중시키 

기 위해 설립하였다. ITRI는 경제를 농업 기반의 모델에서 산업 기반의 모델로 

전환하는 데 매우 중요한 역할을 담당했다. 현재 일곱 개의 연구소와 다섯 개 

의 센터를 보유하고 있는데 산업 기술의 중심이자 정부의 산업 정책에 대한 

비공식 창구로서의 역할을 맡고 있다. 

STC(SoC Technology Center)는 주요 SoC 설계 기술과 광범위한 통합 

SoC 설계 환경의 조성에 초점을 맞추어 2000년 4월 27일에 설립된 ITRI의 

센터이다. STC의 업무에는 SoC 설계 플랫폼, 설계 방법론, SoC 핵심 구성요 

소 등의 분야에서 R&D를 수행하고, SoC 설계의 통합을 구현하기 위해 시스 

템 어플리케이션과 프로세스 테크놀로지를 결합하고, 통신, 컴퓨터, 광전자공 

학, 전자공학, 생명의학 등의 분야에서 어플리케이션 및 교차 영역(crossdomain) 

기술 통합을 강화하는 일이 포함된다. 

STC의 중요 R&D 기술 

2005년에 STC의 SoC 관련 사업은 주로 다음의 다섯 개 분야에 집중되었 

다. DSP 프로세서 코어, 멀티미디어 SoC, RF/혼합 신호 IC, 저전력 설계 기 

술, 고급 IC 설계 및 시험 서비스. 디지털 신호 처리(DSP)와 멀티미디어 SoC 

를 최초로 결합한 PAC(Parallel Architecture Core) 프로그램은 STC의 중 

요 프로그램의 하나이다. 대만의 독자적인 R&D 능력을 드러내주는 이 프로그 

램은 IC 설계 산업의 업그레이드에 박차를 가할 것으로 기대된다. 

PAC DSP 이니셔티브는 디지털 카메라, 스마트 폰, PDA와 같은 휴대용 

멀티미디어 기기에 응용할 수 있는 고성능∙저전력 32비트 DSP의 개발을 목 

표로 한다. 이 테크놀로지는 타임투마켓(time-to-market)을 단축하고 생산 

수명을 향상시킬 수 있다. 이는 듀얼 코어(MPU+DSP+하드웨어 가속) SoC 

플랫폼으로 설계된 PAC 플랫폼과 결합되어, 대만의 IC 설계 회사들이 내장 

DSP 코어를 이용하는 데 따른 기술적 장애를 극복하고 급속히 발전하는 

DSP 시장에 진입할 수 있도록 도와주고, 아울러 핵심 구성요소에서 대만의 

테크놀로지 능력을 향상시키고 그들의 현지 콘텐츠 비율을 증가시킬 것이다. 

IP는 SoC 개발의 성장에 핵심적인 역할을 맡고 있다. 대만은 더 높은 가치 

와 재사용성을 지닌 실리콘 IP를 더 많이 생산하여 IC의 리더십을 확대하려는 

목표를 가지고 있다. STC는‘국가 SoC 테크놀로지 프로그램’에따라전자 

설계 자동화(EDA) 소프트웨어의 통합을 지원하고 시스템 설계 회사에 탁월한 

설계 환경을 제공한다. 

STC는 또한 IP 관련 부문에 가상 상거래 플랫폼을 제공하기 위해 세계적 명 

성을 지닌 회사들의 SIP를 관리 시스템에 포함시켰다. 이로써 SIP 검색/평가 

및 SIP 촉진/교환이 용이해질 것이다. 아울러 STC는 2003년 4월에 다른 13 

개 지방 기업과 공동으로‘IP 표준 제정 연맹(IPQA)’을 설립했다. IPQA는 

SoC/IP의‘IP 자격 지침(Verilog및 VHDL)’으로 명명된 IP 자격 표준을 정의 

한다. 이 지침의 목적은 IP의 보급을 장려하고 IP 통합, 촉진, 조달 비용을 절 

감하기 위한 것이다. 현행‘IP 자격 지침’은 디지털 소프트 IP및 하드 IP를 망 

라한다. HDL은 Verilog및 VHDL이다. 향후의 작업에는 시스템 C및 시스템 

Verilog 자격 지침이 포함된다. 이 작업은 IPTC, TSoCC, IPQA, SIPAC, 

HKSTP 등이 공동 주최하는 아시아 IP/SoC 회의에서 공동 개발될 예정이다. 

자세한 내용을 보려면 다음 웹사이트를 방문하기 바란다. 

http://www.taiwanipgateway.org/IPQ/index.jsp 

http://www.taiwansoc.org/index_en.php 

혁신적인 설계로 대만의 반도체 산업이 고부가가치 산업으로 전환할 수 있 

도록 장려한다는 사명을 지닌 STC는 테크놀로지 R&D와 산업 서비스의 융합 

을 통해 대만을 세계적인 SoC 설계 및 서비스의 중심지로 끌어올리는 데 일 

조하고 있다. 

ITRI 


49_ IT SoC Magazine

Guide to 

SoC 

출처 - 일본 전자정보기술산업협회 2003년판 

STEP 2. 설계 및 마스크 만들기 

항의 증대로 인한 전기 신호의 지연이나 배선간 용량 및 상호 간섭으로 인한 클록 파형 증가, 시간 지연 등이 발생하게 

Guide to 

SoC 

되면, 논리 회로 설계 및 기능 설계부터 다시 시작하여야 한다. 이러한 비효율적인 반복 설계 작업을 방지하기 위해 기 

능 설계 및 논리 설계의 단계에서, 배선 지연 등을 추정하여 설계하는 EDA 툴도 등장하였다. 

이하에서는 각 공정에서 사용하는 CAD 기술을 예로 들었다. 

IC 설계에서완성까지 

2 

기능 설계 

기능 설계에서는 IC를 장착한 시스템 장치의 동작을 이해하고 요구되는 성능을 만족시키기 위한 회로 방식을 결정 

한다. 결정한 회로 방식에 근거하여 기능 동작을 기술하고, 요구 사양을 만족시키는 것을 시뮬레이션을 통해 확인한다. 

(Step 2) 

설계 및 마스크 만들기 

3 

[CAD 기술] 기능 기술(HDL 하드웨어 기술 언어), 기능 레벨 시뮬레이션. 

논리 회로 설계 

논리 회로 설계에서는 기능 설계된 각 블록을 NAND, NOR 등의 기본 게이트 회로로 변환시킨다. 최근에는 기능 기 

술에서 논리 회로를 자동 생성하는 논리 합성 기술을 이용하고 있다. 

본 코너는 비전문가들을 위한 반도체 기초 지식에 관한 내용을 담고 있다. 

앞으로 총 6회에 걸쳐 설계에서 완성까지 공정 순서에 따라 아래와 같이 연재 될 예정이다. 

변환된 게이트 회로는 논리 시뮬레이션을 사용하여 회로 동작이 올바른지 검증한다. 또한 IC로서 테스트하기 위한 

테스트 용 신호(테스트 패턴)도 병행하여 작성한다. 이 테스트 패턴으로 모든 회로를 테스트하였다는 것을 고장 시뮬레 

이션을 통해 확인한다. 

1. IC 기초 

2. 설계 및 마스크 만들기 3. 웨이퍼 공정 

[CAD 기술] 회로도 입력, 논리 시뮬레이션, 논리 합성, 고장 시뮬레이션 

6. 반도체 기초 지식 5. 품질관리 4. 조립, 검사 공정 

4 

레이아웃 설계 

게이트 회로를 IC로서 실리콘 상에 실현하기 위해, 각각의 부품을 배치하고, 부품들을 배선하여 연결한 회로 패턴을 

작성하는 공정이 레이아웃 설계이다. 메모리, 승산기 등 규칙적인 구성의 논리 기능은 셀 컴파일러를 이용하여 자동으 

1 

IC 설계(하드웨어 설계) 

기구 개발 공정이 끝나면 IC 설계 공정으로 들어간다. 이를 소프트웨어 설계와 구별하여 하드웨어 설계라고도 한다. 

최근 들어서는 광의적인 의미에서 소프트웨어 설계도 IC 설계에 포함시키는 경우도 있다. 

로 원하는 셀을 생성한다. 게이트나 배선이 제조 조건으로 결정한 설계 법칙대로 배선되어 있는지 여부를 확인(디자인 

룰 체크)한 후, 마스크 작성용 데이터(마스크 데이터)로 변환한다. 

[CAD 기술] 자동 배치 배선, 셀 컴파일러, DRC(Design Rule Check) 

협의의 IC 설계(소프트웨어 설계)는 상품 기획 단계에서 결정한 기능을 IC 에서 실현하기 위해, 논리도, 회로도, 마 

스크 데이터로 치환하는 것으로(그림 1), 하드웨어 기술 언어 

5 

마스크 작성 

상품설계 

기능설계 

논리회로설계 테스트페턴설계 

레이아웃설계 

마스크작성 

레티클작성 

마스크작성 

밀착노광법 축소투영노광법 검사공정 

[그림 1] 

(HDL: Hardware Description Language)를 사용한다. 이 

언어로는 VHDL(Very High Speed integrated Circuit 

HDL)이나 Verilog-HDL을 사용하며, 최근 C 언어(C++, 

SystemC, SpecC)등을 사용하기도 한다. 

IC 설계는 회로 규모의 대소, 성능(동작 속도, 소비 전력), 

개발 기간, 개발비 및 양산 시 가격 등을 고려하여 최적의 방법 

을 선정하여 진행한다. 요즘에는 일종의 CAD(Computer 

Aided Design)라고 할 수 있는 설계를 위한 우수한 

EDA(Electronic Design Automation)툴이 개발되어 있다. 

IC 설계는 점점 더 복잡해 지고 있어, 이런 EDA 툴이 없으면 

설계를 할 수 없다고 해도 과언이 아니다. 이 단계의 최종 공정 

인 기능 회로 블록의 배치, 배선(레이아웃)을 마친 후, 배선 저 

마스크 데이터는 사진 기술을 이용하여 각 

마스크 별로 유리 기반 위에 패턴을 전사한다. 

패턴으로는 Cr(크롬)이나 젤라틴을 사용한다. 

원판(레티클)은 사진의 네가 필름에 상당한다. 

일반적으로 IC 칩 사이즈의 4~5 배 정도 또는 

[다양한 형태의 마스크] 

10 배 이상의 크기로 만들며 하나의 IC 를 만들 

기 위해 10~30 장 정도의 레티클을 제작한다. 이 레티클은 축소 노광하는 축소 투영 노광법(스텝퍼)에 사용된다. IC 패 

턴이 점점 미세화됨에 따라 노광 시 웨이퍼 위에서 비치는 빛의 반사나 인접한 패턴의 영향을 받아 레지스터 패턴이 마 

스크(레티클)와 달라지는 경우가 있다. 이를 방지하기 위해 마스크 패턴을 미리 보정하는 경우도 있다. 이를 인접 효과 

보정이라 한다. 레티클을 만드는 장치는 마스크 차획 장치라고 한다. 전자 빔 노광 장치 또는 레이저 광으로 패턴을 노광 

한다. 이 레티클은 IC 제조 회사가 자체 제작하는 것 이외에도 마스크 전문 제조 회사(마스크 하우스)가 제공한다. 

- 다음 호에는 step 3. 편이 이어집니다. 


51_ IT SoC Magazine

: Announcement 

KIPA IT-SoC사업단 

IP기술 지원 안내 

지원개요 

시급성 파급효과가 큰 상용IP를 도입하여 공동 활용 할 수 있도록 지원 

IT-SoC사업단 IP 보유현황 

구분 공급사 IP명 비고 

Core 2종 (ARM922T, ARM926EJ) 

지원대상 

IT SoC 개발관련 중소벤처 시스템 및 설계전문 기업, 연구기관, 설계실습 참여대학 

ARM 

PrimeCell 16종 (UART, SMC, SDRC, RTC, GPIO, SSPMS, 

SCI, DCDC, AACI, KMI, DMAC, VIC, EBI, CLCDC, MPMC, MMC) 

시제품 제작 

ADK(AMBA Design Kit) 1종 

지원내용 

지원형태 지원내용(전달물 내용) 비고 

공통사항 : Documentation, Testbench, Top Block RTL Source 

Soft IP - Verilog : Encryption Code(Cadence) 

- VHDL : Compiled Code(Modelsim) 

Simulation Model, Phantom GDS-II, Documentation 

ARM core 

Hard IP 

국내 파운드리와 연계하여 Hard IP 지원 

‘05년 신규 

맞춤형 IP SoC시제품개발 지원 및 IP 도입 지원 (IP비용 지원: IP 비용의 50% 범위) ‘05년 신규 

지원절차 

Mentor Processor 1종 (Turbo8051) 양산 가능 

상용 IP 

Interface 3종 (IEEE1394 Link layer Controller, 

FTD 

양산 가능 

PCI 33MHz/32bit Master/Target, USB 1.1 Function Core) 

Encryption 1종 (AES Encryption Core) 

CAST 

양산 가능 

Interface 2종 (PCI 66MHz/64bit, Ethernet MAC) 

글로트렉스 Interface 1종 (USB 2.0 Device Controller) 양산 가능 

회원등록 IP 국내 SoC 설계기업 넥실리온 등 154종 Catalog 서비스 

총27종 

IP지원 세부내역 

IP종류 지원사항 공통사항 

500개까지 시제품 제작 가능하며, 500개 이상의 양산 경우에는 

IP사용 신청 IP지원 검토 IP협약 

해당기업이 ARM과 별도의 라이선스 계약 필요 

공정 Technology: 0.18μm 

ARM Core 

Hard IP(GDS-II) 

Back-End 설계 : ATAP(ARM지정디자인하우스) 

지원 파운드리 : 

∙ARM922T : 동부아남, SMIC, TSMC, UMC 


IP폐기 

IP전달물 제공 

IP사용료 납입 

PrimeCell 

ADK 

∙ARM926EJ : TSMC, UMC 

1,000개까지 시제품 제작 가능하며 1,000개 이상의 양산 경우에는 

해당기업이 ARM과 별도의 라이선스 계약 필요 

업체에 대한 IP 지원 방법 

∙VHDL 경우, ModelSim Simulator로 compile 하여 제공 

∙Verilog 경우, encryption 하여 제공 

해당기업은 시제품 

제작 종료 후, IP 관 

련 전달물을 폐기하 

고 그 사실을 KIPA 

에통지 

∙KIPA가 표준 합성 script를 해당 기업에 제공 

VHDL/Verilog 지원 가능 

해당 기업에 단일 품 

ADK : Verilog 지원 

목에 한해서만 sub- 

USB 

license 가능 

- Source Code(HDL-Encryption) 

- Compiled Code(Netlist) 

- Testbench & Documentation 

Etheret MAC 

PCI 

IEEE1394 

각 IP 공급사에 IP 1종당 250만원 지불 

VHDL 또는 Verilog 

양산시 로열티 없음 

AES 

홈페이지 : www.software.or.kr/itsoc 문의처 : SoC산업기술팀(Tel : 02-2142-1322, E-mail : gylee@software.or.kr) 

Turbo8051 

VHDL/Verilog 모두 지원 

양산시 로열티 없음 


53_ IT SoC Magazine


한국소프트웨어진흥원 IT-SoC사업단 

IT-SoC산업센터 

2005년도 SoC 시제품 개발 지원 안내 

지원개요 

IT-SoC사업단에서는 SoC 개발 기반기술에 필요한 고성능∙고가의 EDA/IP/파운드리/시험 등 종합인프라를 구축하여 One Stop 

Service 체제로 중소벤처기업을 지원하고 있습니다. 또한 산학협력공동연구실과 EDA/IP기술지원센터를 설립하여 선택과 집중 지원으 

로 중소벤처 성장기업 육성 및 SoC 산업 활성화에 그 역할을 다하고 있습니다. IT-SoC산업센터 홈페이지 www.software.or.kr/itsoc 

(구_www.asic.net)을 방문하시면 더욱 자세한 지원내용을 검색하실 수 있습니다. 

정보통신기기 및 부품 개발에 필요한 IT SoC 개발을 위한 파운드리회사와 긴밀한 협력체계를 구축하여 적기에 저렴 

한 비용으로 SoC 개발을 할 수 있도록 SoC 제작 서비스 및 개발비용을 지원함 

지원내용 

지원범위 

- IT SoC 시제품 개발에 소요되는 신청비용의 50% 이내에서 정부지원금 지원 

- 지원 비용 : IP 비용, 후반부설계 비용, 제작(마스크, Fab) 비용, 패키지 비용을 선택 신청 

- 협력 파운드리 : 동부아남반도체, 매그나칩반도체, 삼성전자, 한국전자통신연구원 

지원대상 : IT SoC 개발관련 중소벤처 시스템 및 설계전문 기업, 대학, 연구기관 

개발방법 : 개별제작(Single Run) 및 셔틀제작(Multi Project Wafer) 

신청방법 : IT SoC 개발지원신청서 및 IT SoC 개발규격서 제출(상세 내용은 홈페이지 참조) 


∙전국 어디서나 네트워크로 EDA 툴 사용 

∙속도 저하 없는 네트워크 라이선스 지원 

∙저렴하고 다양한 라이선스 사용 

∙안전한 네트워크 지원용 보안 SW지원 

IP기술 

지원 

∙상용 IP의 공동활용 지원(27종) 

∙SoC 개발 맞춤식 IP 도입 지원 

∙Soft IP 및 파운드리 Hard IP지원 

∙에뮬레이션 설계검증환경 지원 

설계환경 

지원 

∙현장 맞춤형 기술 지원 

∙입주업체별 EDA/IP기술지원 

-ARM, Cadence, Mentor, Synopsys, Synplicity 

∙신규 툴 적용 성공사례 창출 

SoC 

시제품 

개발지원 

EDA/IP 

기술지원 

센터 

한국소프트웨어진흥원 

IT-SoC사업단 


∙One Stop 파운드리 서비스 지원 

∙SoC개발비용의 50%범위 지원 

(IP비용, Back-End설계비용, Mask & 

Fab비용, Package 비용) 

∙분기별(3월, 6월, 9월)신청접수 

SoC 

시험지원 

∙EDA/IP/SoC제작/시험 우선 지원 

∙산학협력 공동연구실 제공 

산학협력 

공동연구실 

SoC 

테스트베드 

지원 

∙창업보육 및 성장기업 육성 지원 

∙HW실험실 제공 

∙SoC계측장비 지원 

∙저렴한 SoC시험 서비스지원 

∙전기적 특성 및 신뢰성 시험 지원 

∙디지털, 혼성모드, 아날로그 SoC의 

웨이퍼 및 패키지 상태 시험 지원 

지원방법 : 분기별(3월, 6월, 9월) 신청 접수 및 전문가 심의위원회 심사, 선정 

추진일정 계획 

구분 수요조사 신청접수 심의선정 계약체결 비고 

1차 3.1 ~ 3.31 3.7 ~ 3.31 4월 15일 

2차 5.1 ~ 6.30 6.1 ~ 6.30 7월 15일 

선정 통보 후 예산범위 내에서 2차 지원으로 

3개월 이내 

조기 마감될 수 있음 

3차 8.1 ~ 9.30 9.1 ~ 9.30 10월 15일 

파운드리, 지원공정 및 지정 디자인하우스 

지원 공정 

파운드리 

디자인하우스 

0.5μm 0.35μm 0.25μm 0.18μm 0.13μm 

동부아남반도체 - - 지원 지원 지원 슬림텍 

매그나칩반도체 지원 지원 지원 지원 - 매커스, 아이앤씨테크놀로지, 아이칩스, 이디텍, 이엠디티, 파인스, 

삼성전자 - 지원 지원 지원 - 다윈텍, 씨앤에스테크놀로지, 알파칩스 

한국전자통신연구원 

GaAs MESFET, PHEMT 

- 개별제작의 경우 파운드리가 보유한 모든 공정기술(CMOS 로직 공정, Analog/RF CMOS 공정, 고전압 공정) 지원 

가능함(셔틀제작 일정은 별도 공지) 

KIPA IT-SoC사업단 홈페이지 www.software.or.kr/itsoc 

문의처 : SoC산업기술팀 (Tel : 02-2142-1320, E-mail : isjang@software.or.kr) 

정보통신부 

한국소프트웨어진흥원 


55_ IT SoC Magazine


KIPA IT-SoC사업단 교육강좌 

2005년도 상반기 단기설계교육 일정 

2005년 4월 ~ 7월 

SoC 최신 기술동향 교육(6층 세미나실) 

설계툴교육 

교육일정은 강사 사정에 의해 

번호 강좌명 강의일정 강사 수강료 소속 


변경될 수 있습니다. 

1 지상파 DMB(디지털오디오방송) 및 위성 DMB기술 4.21~22(2일) 서종수 교수 40,000 연세대학교 

1 ModelSim 3.17~18(2일) 박성철 과장 20,000 Mentor Korea 

2 OLED 구동 기술 및 구동 회로 5.9~10(2일) 권오경 교수 40,000 한양대학교 

3 TFT-LCD 구동 기술 및 구동 회로 5.12~13(2일) 최병덕 교수 40,000 한양대학교 

4 RF 기본 5.19~20(2일) 김복기 교수 40,000 IT-SoC사업단/광운대 

5 H.264 비디오 압축 기술과 DMB 응용 사례 5.24~25(2일) 김응태 교수 40,000 산업기술대학교 

6 광대역 CMOS RFIC 설계 6.2~3(2일) 이창석 교수 40,000 한밭대학교 

2 Calibre DRC/LVS - Using 3.23~24(2일) 김훈 부장 20,000 Mentor Korea 

3 Design For with DFTC 3.29~31(3일) 구교락 과장 30,000 Synopsys Korea 

4 Synplify PRO Beginner and Advanced Course 3.30~ 31(2일) 엔지니어 20,000 Synplicity Korea 

5 DFT 4.14~15.(2일) 박성철 과장 20,000 Mentor Korea 

6 Calibre DRC/LVS - Using 4.14~15.(2일) 김봉준 과장 20,000 Mentor Korea 

7 IC Station-Accelerating Your Productivity 4.20~22.(3일) 성영섭 차장 30,000 Mentor Korea 

IT벤처타워 

IT-SoC사업단 

국립경찰병원 

신도빌딩(5층~7층) 

IT-SoC아카데미 

5호선오금역 

4번출구 

송파경찰서 

설계 실습 


1 Altera FPGA를 이용한 회로설계 4.18~20(3일) 엔지니어 30,000 MJL 

8 ADS Fundamental Training 4.20~21.(2일) 엔지니어 20,000 Agilent Korea 

9 Novas Debugging Solution Training 4.22(1일) 김수진 10,000 KT Design 

10 Laker Full Custom Layout Editor Training 4.26(1일) 이일권 10,000 KT Design 

IT-SoC아카데미 약도 

2 VHDL을 이용한 회로설계 및 응용 4.25~27(3일) 박현철 교수 60,000 산업기술대 

11 Astro P&R Tool 교육 4.26~28(3일) Jun. Kwon 30,000 Synopsys Korea 

3 CIS(Cmos Image Sensor) 설계 기술 4.25~28(4일) 강영진 사장 80,000 다빛다인 

12 PrimeTime:Chip-Level STA 5.2~4.(3일) S.K. Lee 30,000 Synopsys Korea 

4 Xilinx FPGA를 이용한 회로설계 및 실습 4.26~28(3일) 엔지니어 60,000 매커스 

13 Seamless Co-Verification 5.3~4.(2일) 정석만 대리 20,000 Mentor Korea 

5 Verilog-HDL을 이용한 회로설계 4.27~29(3일) 조경순 교수 60,000 한국외국어대 

14 Virtuoso Layout Editor 5.3~4.(2일) Engineer 20,000 Cadence 

6 고성능 메모리 구조 및 설계 5.16~18(3일) 정진용 교수 60,000 포항공대 

15 Calibre DRC/LVS - Using 5.9~10.(2일) 김훈 부장 20,000 Mentor Korea 

7 SoC설계 언어 5.24~26(3일) 강준우 교수 60,000 한국외대 

16 ATPG with TeraMax 5.10~11.(2일) 구교락 과장 20,000 Synopsys Korea 

8 VHDL을 이용한 회로설계 및 응용 5.25~27(3일) 박현철 교수 60,000 산업기술대 

17 Pads 툴 사용법 교육 5.10~13.(4일) 김안국 과장 80,000 ED&C 

9 지능형 로봇 제어 시스템 I 5.30~31(2일) 연구소장 20,000 ADTEC 

18 Calibre DRC/LVS - Rule Writing 5.11~13.(3일) 김봉준 과장 30,000 Mentor Korea 

10 지능형 로봇 제어 시스템 II 6.1~2(2일) 연구소장 20,000 ADTEC 

19 Chip Synthesis(DC-Expert) 5.17~19.(3일) B. J. Lee 30,000 Synopsys Korea 

∙장소 : 서울시 송파구 가락동 10번지 신도 

12 Altera FPGA를 이용한 회로설계 6.8~10(3일) 이재철 30,000 MJL 

21 Assertion-Based Verification(ABV with PSL) 5.19~20.(2일) 엔지니어 20,000 Cadence 

11 고성능 DLL/PLL 설계 6.1~3(3일) 강진구∙김철우 교수 60,000 인하대 

20 Modelsim 5.18~19(2일) 박성철 과장 20,000 Mentor Korea 

빌딩 IT-SoC아카데미 5~7층 교육장 

∙신청방법 : 홈페이지 

13 아날로그 회로 설계실습 6.9~10 임신일 교수 40,000 서경대 

22 CeltIC Crosstalk Analysis 5.23~24.(2일) 엔지니어 20,000 Cadence 

(www.software.or.kr/itsoc) 을 통하여 신청 

14 Verilog-HDL을 이용한 회로설계(중고급) 6.14~16(3일) 조경순 교수 60,000 외대 

23 RFDE Fundamental Training 5.25 ~26 (2일) 엔지니어 20,000 Agilent Korea 

∙교육대상 : 전자정보통신 관련업체의 엔지 

15 Xilinx SoC World 6.14~16(3일) 엔지니어 30,000 Insight Korea 

24 Layout and Momentum EM Simulation 교육 6.1 ~ 2(2일) 엔지니어 20,000 Agilent Korea 

니어 또는 개인(전자 정보통신분야 전공자) 

16 ADS를 이용한 MMIC 설계 6.14~16(3일) 엔지니어 60,000 Agilent Korea 

25 NC-Verilog Simulator 6.7~8.(2일) 엔지니어 30,000 Cadence 

∙문의 : 02-2142-1133, 1252 

17 ARM Compiler & Debugger 교육 6.21~22(2일) 엔지니어 40,000 ARM Korea 

26 PrimeTime 1 6.7~9.(3일) S.W. Jeong 30,000 Synopsys Korea 

27 Calibre DRC/LVS - Using 6.9~10.(2일) 김훈 부장 20,000 Mentor Korea 

28 Astro P&R Tool 교육 6.14~16.(3일) K.J. Song 30,000 Synopsys Korea 

29 0-In Assertion Verification 6.16~17.(2일) 정석만 대리 20,000 Mentor Korea 


57_ IT SoC Magazine

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