Circuite integrate numerice – Limbajul ABEL si aplicatii ale ...

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
INTRODUCERE IN LIMBAJUL ABEL-HDL
1. Limbaje de descriere hardware (HDL-Hardware Description language)
Metodele tradiţionale de proiectare a unui sistem numeric (circuit logic) sunt cele bazate
pe ecuaţiile booleene sau pe reprezentarea schematică.
Orice circuit logic este alcatuit pană la urmă dintr-un număr oarecare de porţi si/sau
circuite bistabile, care sunt blocurile funcţionale de bază. Proiectarea se făcea in mod
tradiţional pe baza ecuaţiilor boolene. Pentru a optimiza această metodă s-au dezvoltat tehnici
cum ar fi minimizarea ecuaţiilor, care permite utilizarea mai eficientă a porţilor si circuitelor
bistabile. Metoda ecuaţiilor boolene presupune scrierea practic a unei ecuatii, pentru fiecare
circuit bistabil si pentru fiecare bloc de porţi. Pentru un sistem secvenţial numărul de ecuaţii
este cel putin egal cu cel al circuitelor bistabile(registrelor). Dacă sistemul nostru are sute de
circuite bistabile vom avea si sute de ecuaţii. Astfel, desi teoretic orice sistem numeric poate fi
descris pe baza ecuaţiilor boolene, aceasta descriere(ca metodă) este total nepractică daca
avem zeci, sute sau mii de ecuaţii.
Metodele bazate pe reprezentarea schematică (Schematics) sunt metode care folosesc
o reprezentare grafică a sistemului numeric si care realizează in acelasi timp o extindere a
metodei ecuaţiilor boolene, prin utilizarea si a altor blocuri funcţionale, mai complexe decât
porţile si circuitele bistabile. Ele prezintă avantajul ca permit o proiectare ierarhică si pun in
evidenţa mai bine relaţiile care există intre diversele blocuri funcţionale. Mulţi ani de zile
aceste metode au fost considerate optime pentru reprezentarea unui sistem numeric. Odată cu
cresterea complexităţii sistemelor reprezentate si ele au devenit nepractice. Se mai utilizează
pentru sisteme de complexitate mică sau medie.
Marele dezavantaj al metodelor tradiţionale de proiectare este că un sistem trebuie
specificat ca o reţea de elemente interconectate. In realitate insă un sistem numeric este
specificat prin comportarea (behaviour) sa in anumite circumstanţe specificate. Proiectantul
trebuie să ajungă de la aceasta formă de specificare la un set de ecuaţii sau o reprezentare
grafica. Acest pas important poate fi in intregime eliminat prin utilizarea unui limbaj de
descriere hardware(HDL).
Un alt dezavantaj al metodelor tradiţionale este modul in care este descris un sistem
complex. Este greu să lucrăm cu sute de ecuaţii, dar este incă posibil. Un sistem insă, care ar
fi descris prin mii de ecuaţii, este practic inabordabil prin această metodă. Mai mult, si o
reprezentare schematică in care apar sute sau mii de blocuri funcţionale devine de neinţeles.
O descriere din punct de vedere al comportării sistemului poate fi insa automat
convertită intr-un cod sursă HDL, cod care este apoi implementat prin intermediul unor
programe de sinteză.
Limbajul ABEL (Advanced Boolean Equation Language) este un limbaj evoluat care
permite o descriere din punct de vedere comportamental a unui circuit logic.
ABEL este de asemenea un limbaj din categoria limbajelor de descriere hardware (HDL-
Hardware Description Language), dezvoltat la origine de firma Data I/O pentru programarea
dispozitivelor logice programabile (PLD-Programmable Logic Devices). Există şi alte limbaje
similare, foarte utilizate, cum ar fi VHDL sau Verilog. Comparativ cu acestea ABEL este
mult mai simplu, dar VHDL sau Verilog sunt mai adecvate pentru descrierea unor sisteme
complexe. Prin raportare la alte limbaje de programare cunoscute ABEL este un limbaj care s-
ar situa intre limbajul de asamblare si C, VHDL-ul este similar limabajului ADA, iar Verilogul
este similar limabjului C.
ABEL este un limbaj HDL care poate fi utilizat pentru a descrie comportarea unui
sistem sub mai multe forme, cum ar fi: ecuaţii logice, tabele de adevăr sau diagrame de stare,
utilizând instrucţiuni similare cu cele din limbajul C. Un compilator ABEL permite şi
simularea funcţională a sistemului folosind vectorii de test, precum şi implementarea sa
1

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
folosind un dispozitiv PLD incepand de la cele mai simple (PAL sau GAL) si terminand cu
cele mai complexe (CPLD-Complex Programmable Logic Devices sau FPGA- Field
programmable Gate Array).
2. Structura unui fişier sursă ABEL
Un fişier sursă ABEL constă din următoarele elemente:
Antet(Header): incluzând Module, [ Options şi Title ]
Declaraţii: Pin, Constant, Node, Sets, States, Library.
Descrieri logice: Equations, Truth-table sau State_diagram
[Vectori de test: Test_vectors ]
End
Cuvintele cheie ale limbajului (recunoscute de ABEL drept comenzi, directive, etc.)
nu sunt dependente de tipul de literă folosit (mare sau mic) pe când identificatorii
definiţi de utilizator depind de tipul de literă!!. De exemplu MODULE este acelaşi lucru cu
module, dar identificatorul out1 este diferit de Out1!
O machetă(template) tipică a unui modul sursă ABEL este dată mai jos:
module nume modul
[title sir]
[identificator_dispozitiv device tip_dispozitiv;]
declaratii pini
alte declaratii
equations
ecuatii
[Test_Vectors]
[vectori de test]
end nume modul
Cuvintele cheie utilizate de limbajul ABEL sunt date în continuare:
CASE, DECLARATIONS, DEVICE, ELSE, ENABLE, END, ENDCASE, ENDWITH,
EQUATIONS, FUNCTIONAL_BLOCK, FUSES, GOTO, IF, IN, INTERFACE(într-un
modul top), INTERFACE(într-un submodul), ISTYPE, LIBRARY, MACRO, MODULE,
NODE, PIN, PROPERTY, STATE(ca declaraţie), STATE(în state_diagram),
STATE_DIAGRAM, STATE_REGISTER, TEST_VECTORS, THEN, TITLE, TRACE,
TRUTH_TABLE, TEST_VECTORS, WITH .
Următoarea sursă ABEL este un exemplu de implementare a unui semisumator de un
bit folosind un circuit PLD de tip PAL22V10:
module primul_meu_circuit;
title 'semisumator '
PAL200 device '22V10';
" pini intrare
A, B pin 3, 5;
" pini iesire
SUM, Carry_out pin 15, 18 istype 'com';
equations
SUM = (A & !B) # (!A & B) ;
2

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
Carry_out = A & B;
end primul_meu_circuit;
3. Declaraţii
Module: fiecare fişier sursă începe cu o astfel de instrucţiune urmată de un nume al
modulului (identificator). Proiectele mari pot conţine mai multe module, fiecare cu propriile
declaraţii title, equations, end, etc.
Title: este opţional şi poate fi folosit pentru identificarea proiectului. Numele trebuie să fie
cuprins între ghilimele (simple). Linia respectivă este ignorată de compilator fiind utilă numai
pentru documentare.
Şir: reprezintă este o serie de caractere ASCII cuprinse între ghilimele simple ( ` ). Şirurile
sunt folosite pentru instrucţiunile TITLE, OPTIONS , precum şi în declararea atributelor
pentru pin şi node.
device: este o declaraţie opţională şi asociază un identificator de dispozitiv cu un anume
circuit PLD. Este de dorit evitarea utilizării acestei declaraţii în fişierul sursă deoarece
astfel se păstrează independenţa proiectului de tipul de circuit. Atunci când se lucrează
cu un mediu de programare integrat declararea tipului de circuit se face la crearea proiectului,
dar poate fi modificată oricând şi ulterior.
comentarii: comentariile pot apărea oriunde în fişierul sursă , încep cu ghilimele duble ( ")şi
se termină fie tot cu ghilimele duble, fie la sfârşitul liniei (care situaţie apare prima) .
pin: prin aceste declaraţii compilatorul asociază numele simbolice cu conexiunile externe ale
dispozitivului. Formatul este următorul (pin_id - identificator pin):
[!]pin_id pin [nr. sau cod pin] [istype 'atribut'] ;
Se pot specifica mai mulţi pini pe aceiaşi linie sursa:
[!]pin_id , [!]pin_id, [!]pin_id pin [nr. pin, [nr. pin, [nr. pin]]] [istype 'atribut'];
Exemplu:
IN1, IN2, A1 pin 2, 3, 4;
OUT1 pin 9 istype 'reg';
ENABLE pin;
!Chip_select pin 12 istype 'com';
!S0..!S6 pin istype 'com';
Nu este neapărat nevoie să specificăm un număr de pin. Numerele de pin pot fi specificate şi
mai târziu, în faza de implementare a proiectului, utilizând un fişier de constrângeri
utilizator (user constraint file), proiectul având astfel un caracter mai general şi mai flexibil.
! indică un semnal activ în 0 -Low ( semnalul va fi inversat).
istype este un atribut opţional; variante: 'com' pentru a indica natura combinaţională a
semnalului de ieşire sau 'reg' pentru un semnal de tip registru (memorat într-un bistabil).
Acest atribut este folosit doar pentru pini de ieşire sau noduri interne (node).
3

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
node: declaraţiile node (nod intern) au acelaşi format ca declaraţiile pin; fiind însă vorba de
semnale interne care nu au ca echivalent o conexiune externă, numărul de pin lipseşte.
Exemplu: temp1 node [istype 'com'];
alte declaraţii permit definirea unor constante, mulţimi (sets), macro-uri sau expresii care
pot simplifica programul.
Declararea unei constante are următorul format:
id [, id],... = expresie [, expresie].. ;
Exemple:
A = 21;
c = .C. ;
x = .x.
z = .Z. ;
ADDR = [1,0,1,1];
LARGE = B & C;
Data = [D3, D2, D1, D0];
Data = [D3..D0];
Ultimele două declaraţii sunt echivalente. Folosirea " .. " reprezintă o modalitate comodă de
descriere a unui domeniu (range). Declaraţia respectivă utilizează practic o notaţie vectorială:
de fiecare dată când vom folosi Data într-o ecuaţie ne vom referi de fapt la vectorul
[D3,D2,D1,D0].
Constante speciale(predefinite)
În ABEL se pot utiliza o serie de constante cu o semnificaţie specială. Cele mai
importante sunt :
.C. , .c. – descrie o tranziţie completă a unui semnal de ceas folosit ca intrare (L,H,L; _| -- |_ )
.X. , .x. – descrie o valoare indiferentă (don’t care)
.Z., .z. - descrie o valoare tri-state
4. Numere
Numerele pot fi utilizate folosind patru baze de numeraţie diferite: binar, octal,
zecimal şi hexazecimal. Baza implicită este zecimal (fără prefixare).
Se utilizează următoarele prefixe:
Binar ^b
Octal ^o
Zecimal ^d (implicit)
Hexazecimal ^h
Exemple: 35 , ^h35 , ^b101, ^h4FFB
5. Mulţimi (sets)
O mulţime este o colecţie de semnale sau constante utilizate pentru a face referire la un
grup de semnale folosind un singur nume. Utilizarea mulţimilor simplifică semnificativ
operaţiile logice: orice operaţie aplicată unei mulţimi este aplicată de fapt fiecărui element al
ei. O mulţime este descrisă printr-un şir de constante sau semnale, separate prin virgulă sau
operatorul domeniu ( .. ), şir cuprins obligatoriu între paranteze pătrate [] .
Exemple:
[D0,D1,D2,D4,D5]
[D0..D6] " domeniul poate fi enumerat crescător
[b6..b0] " domeniul poate fi enumerat si descrescător
4

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
[D7..D15]
[b1,b2,a0..a3] " un (sub)domeniu într-o mulţime mai mare
[!S7..!S0] " domeniu descrescător de semnale declarate active –low (în 0)
Următoarea declaratie nu este permisă : [D0, X] , unde X este de asemenea o mulţime X =
[X3..X0]; în schimb se poate scrie corect: [D0, X3..X0];
b. Operaţii cu mulţimi
Cea mai mare parte a operaţiilor poate fi aplicată şi unei mulţimi, operaţia efectuânduse
asupra fiecărui element al mulţimii. Operaţiile se efectuează conform priorităţii
operatorilor, operaţiile cu aceiaşi prioritate se efectuează de la stânga la dreapta (dacă nu
există paranteze).
Exemplul 1:
Semnale = [D2,D1,D0]; " declararea multimii Semnale
Semnale = [1,0,1] & [0,1,1]; " rezulta Semnale = [0,0,1]
Exemplul 2:
[A,B] = C & D; este de fapt echivalent cu două instrucţiuni:
A = C & D;
B = C & D;
Exemplul 3:
[A1,B1] = [D1,D2] & [C3,C2];
este echivalent cu: [A1,B1] = [D1 & C3, D2 & C2];
astfel vom avea A1 = D1 & C3, si B1= D2 & C2.
Exemplul 4:
X & [A,B,C]; care este echivalent cu
[X&A, X&B, X&C];
În cazul următoarei expresii lucrurile stau puţin diferit: 2 & [A,B,C]; acum numărul
zecimal "2" este convertit în reprezentare binară şi completat cu zerouri dacă este necesar
(010). Astfel ecuaţia de mai sus este echivalentă cu:
[0 & A, 1 & B, 0 & C];
Exemplul 5:
A = [A2,A1,A0]; "declaratii de multimi
B = [B2,B1,B0 ];
A # B; este echivalent cu [A2 # B2, A1 # B1, A0 # B0];
!A; este echivalent cu [!A2,!A1,!A0];
Exemplul 6:
[b3,b2,b1,b0] = 2; " echivalent cu b3=0,b2=0,b1=1,b0=0.
Exemplul 7: Să presupunem că avem următoarea ecuaţie (pentru ieşirea unui decodificator):
Chip_Sel = !A7 & A6 & A5 & A4;
Mai întâi definim mulţimea Adr :
Adr = [A7,A6,A5,A4];
Ecuaţia propriu-zisă va fi:
Chip_Sel = Adr == [0,1,1,1];
Care este echivalent cu:
5

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
Chip_Sel = !A7 & A6 & A5 & A4;
Dacă A7=0, A6=1 , A5=1 si A4=1 expresia Adr ==[0,1,1,1] este adevărată (sau 1) şi
Chip_Sel va fi şi el 1 (sau adevărat).
Altă modalitate de a scrie aceiaşi ecuaţie este:
Chip_Sel = Adr = = 7; " 7 zecimal = 0111 binar.
6. Operatori
Există patru tipuri de operatori de bază: logici, aritmetici, relaţionali şi de asignare.
a. Operatori logici
Setul implicit de operatori logici (la nivel de bit) este descris în tabelul de mai jos..
Folosind directiva @ALTERNATE se poate eventual comuta la un set alternativ de operatori
logici.
Operator (implicit) Descriere
Operator alternativ
! NOT (complement faţă de 1) /
& AND *
# OR +
$ XOR ( or exclusiv ) :+:
!$ XNOR ( nor exclusiv) :*:
b. Operatori aritmetici
În continuare sunt prezentaţi operatorii aritmetici. Ultimii cinci operatori nu pot fi
utilizaţi cu operanzi de tip mulţimi. Semnul - poate avea semnificaţii diferite: prezent între 2
operanzi are semnificaţia de scădere (sau adunare complement faţă de 2), dar prezent în faţa
unui operand are semnificaţia de complement faţă de 2.
Operator Exemplu Descriere
- -D1 Complement faţă de 2 (schimbare de semn)
- C1-C2 Scădere
+ A+B Adunare
Următorii operatori nu sunt folosiţi cu mulţimi:
* A*B Înmulţire
/ A/B Împărţire întreagă fără semn
% A%B Modulo: restul lui A/B
>B Deplasare B dreapta cu B biţi
c. Operatori relaţionali
Aceşti operatori produc valoarea booleană adevărat True (-1) sau fals False (0).
Valoarea –1 în cod complement faţă de 2 este reprezentată în binar având toţi biţii în 1 (de ex.
dacă operandul are 8 biţi : 1111 1111 ).
Operator Exemplu Descriere
== A==B sau 3==5 (false) Egal
!= A!=B sau 3 != 5 (true) Diferit
< A= A>=B sau !0 >= 5 (true) Mai mare sau egal
6

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
Operatorii relaţionali sunt fără semn: !0 este complementul faţă de 1 al lui 0 sau
11111111 (dacă operandul are 8 biţi) care are valoarea 255 în reprezentare fără semn. Astfel
!0 > 9 este adevărat. Din acelaşi motiv şi expresia –1 >5 este adevărată.
O expresie relaţională poate fi folosită şi împreună cu expresii numerice, ea fiind substituită
cu –1 sau 0 funcţie de rezultatul evaluării. De exemplu avem expresia A = B !$ (C == D);
aici A va fi egal cu B dacă C este egal cu D (adevărat sau 111… ; B XNOR 1 egal cu B) ,
altfel A va fi egal cu complementul lui B .
d. Operatori de asignare
Aceşti operatori sunt folosiţi în ecuaţii pentru a asigna valoarea unei expresii unui
semnal de ieşire sau unui nod intern. Există două tipuri de astfel de operatori: combinaţionali
şi de tip registru.
În cazul unui operator combinaţional asignarea are loc imediat, fără nici o întârziere.
În cazul operatorului de tip registru asignarea are loc odată cu următorul impuls de ceas al
bistabilului asociat ieşirii sau nodului intern. Un exemplu simplu de definire a unui bistabil ar
fi :
Q1 pin istype 'reg';
Q1 : = D;
Prima instrucţiune (declaraţie) defineşte bistabilul Q1, iar a doua instrucţiune (ecuaţie) spune
că ieşirea bistabilului va lua valoarea intrării D la următoarea tranziţie activă a semnalului de
ceas.
Operator Descriere
= Asignare combinaţională
: = Asignare de tip registru
e. Prioritatea operatorilor(precedenţa)
Prioritatea operatorilor este dată în următorul tabel , în ordine crescătoare de la 1 la 4.
Operatorii cu aceiaşi prioritate sunt evaluaţi de la stânga la dreapta.
Prioritate Operator Descriere
1 - Negare
1 ! NOT
2 & AND
2 > deplasare dreapta
2 * înmulţire
2 / împărţire fără semn
2 % modulo
3 + adunare
3 - scădere
3 # OR
3 $ XOR
3 !$ XNOR
4 == egal
4 != diferit
4 < mai mic
4 mai mare
4 >= mai mare sau egal
7

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
7. Descrierea logică
Descrierea logică poate fi făcută cu ajutorul ecuaţiilor, tabelelor de adevăr sau a
diagramelor de stare.
a. Ecuaţii (equations)
Se utilizează cuvântul cheie equations pentru a începe descrierea logică. Expresiile
pot conţine operatorii descrişi anterior precum şi instrucţiunea "When-Then-Else".
Instrucţiunea "When-Then-Else" poate fi folosită în ecuaţii pentru a descrie o funcţie
logică (ea se mai utilizează şi în diagramele de stare pentru a descrie o succesiune de stări).
Formatul instrucţiunii "When-Then-Else" este următorul :
sau
WHEN condiţie THEN element = expresie;
ELSE ecuaţie;
WHEN condiţie THEN ecuaţie;
Exemple de ecuaţii:
SUM = (A & !B) # (!A & B) ;
A0 := EN & !D1 & D3 & !D7;
WHEN (A == B) THEN D1_out = A1;
ELSE WHEN (A == C) THEN D1_out = A0;
WHEN (A>B) THEN { X1 :=D1; X2 :=D2; }
Se pot utiliza şi acoladele { } pentru a grupa diverse secţiuni în blocuri. Textul dintrun
bloc poate avea una sau mai multe linii. Blocurile pot fi folosite în ecuaţii, tabele de adevăr
sau directive.
b. Tabele de adevăr ( truth_table )
Cuvântul cheie cu care se începe descrierea este truth_table şi sintaxa este:
TRUTH_TABLE ( in_ids - > out_ids )
intrări - > ieşiri ;
sau
TRUTH_TABLE ( in_ids : > reg_ids )
intrări : > ieşiri_registre ;
sau
TRUTH_TABLE
( in_ids :> reg_ids -> out_ids )
intrări :> ieşiri_regiştrii -> ieşiri;
în care "->" este folosit pentru ieşiri combinaţionale şi " : >" pentru ieşiri de tip registru,
in_ids – identificatori intrari , out_ids – identificatori ieşiri, reg_ids – identificatori registre.
8

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
Prima linie a unei tabele de adevăr (între paranteze) defineşte intrările şi ieşirile, iar
următoarele linii corespondenţele între valorile de intrare şi cele de ieşire. Fiecare linie trebuie
să se termine cu ; .
Intrările şi ieşirile pot fi semnale singulare sau mulţimi. Când se utilizează mulţimi se
foloseşte notaţia normală pentru acestea (5). O valoare indiferentă este reprezentată prin ".X."
(o constantă predefinită a limbajului ABEL).
Exemplul 1: descrierea unui semisumator
TRUTH_TABLE ( [ A, B] -> [Sum, Carry_out] )
[ 0, 0 ] -> [0, 0 ] ;
[ 0, 1 ] -> [1, 0 ] ;
[ 1, 0 ] -> [1, 0 ] ;
[ 1, 1 ] -> [1, 1 ] ;
Dacă vom defini o mulţime IN = [A,B]; şi respectiv o mulţime OUT = [Sum, Carry_out];
tabela de adevăr poate deveni mai simplă:
TRUTH_TABLE (IN -> OUT )
0 -> 0;
1 -> 2;
2 -> 2;
3 -> 3;
Exemplul 2: Un XOR cu două intrări plus o intrare de activare, activă în 1 :
TRUTH_TABLE ([EN, A, B] -> OUT )
[ 0, .X.,.X.] -> .X. ;
[ 1, 0 , 0 ] -> 0 ;
[ 1, 0 , 1 ] -> 1 ;
[ 1, 1 , 0 ] -> 1 ;
[ 1, 1 , 1 ] -> 0 ;
Exemplul 3: Tabelele de adevăr pot fi utilizate şi pentru descrierea maşinilor secvenţiale, în
cazul acestui exemplu fiind vorba de un numărător binar sincron de 3 biţi, cu ieşirea de
transport OUT (generată în starea 111). Se utilizează 3 bistabili QA, QB si QC care vor fi şi
ieşirile numărătorului.
MODULE CNT3;
"declaratii
CLOCK pin; " intrare ceas
RESET pin; " intrare reset
OUT pin istype 'com'; " iesire transport (combinaţional)
QC,QB,QA pin istype 'reg'; " iesiri numarator (tip registru, bistabili)
[QC,QB,QA].CLK = CLOCK; "semnalul de ceas pentru bistabili
[QC,QB,QA].AR = RESET; " reset asincron pentru aceiasi bistabili
TRUTH_TABLE
( [QC, QB, QA] :> [QC,QB,QA] -> OUT)
[ 0 0 0 ] :> [ 0 0 1 ] -> 0;
[ 0 0 1 ] :> [ 0 1 0 ] -> 0;
[ 0 1 0 ] :> [ 0 1 1 ] -> 0;
[ 0 1 1 ] :> [ 1 0 0 ] -> 0;
[ 1 0 0 ] :> [ 1 0 1 ] -> 0;
[ 1 0 1 ] :> [ 1 1 0 ] -> 0;
9

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
[ 1 1 0 ] :> [ 1 1 1 ] -> 0;
[ 1 1 1 ] :> [ 0 0 0 ] -> 1;
END CNT3;
Observatie Pentru utilizarea extensiilor de tip .DOT (cum ar fi .CLK şi .AR) vezi secţiunea
7d.
c. Diagrame de stare ( State_diagram )
Secţiunea State_diagram conţine descrierea logică a unui circuit sub forma unor
diagrame de stare. În aceasta secţiune se utilizează instrucţiunile: "Goto", "Case" si "With".
De obicei în secţiunea de declaraţii se declară (se utilizează) nume simbolice pentru stări,
programul fiind astfel mai uşor lizibil.
Declararea se face cu următoarea sintaxă (unde state_id – identificator stare):
state_id [, state_id ...] STATE ;
Ca un exemplu avem: SREG = [Q1, Q2]; care asociază numele simbolic SREG cu starea
definită prin intermediul bistabililor Q1 si Q2 (cei doi bistabili alcătuiesc practic un registru
de stare).
Sintaxa este următoarea:
State_diagram registru_stare
STATE valoare_stare : [ecuatie;]
[ecuatie;]
:
:
instructiune_tranzitie_stare ; ...
Cuvântul cheie state_diagram indică începutul unei descrieri de maşină secvenţială.
Cuvântul cheie STATE şi instrucţiunile următoare descriu o stare din diagrama de stări, ele
incluzând o valoare a stării sau un nume simbolic pentru stare, o instrucţiune care descrie
tranziţia stării şi, opţional, o ecuaţie care descrie o ieşirile asociate stării.
În descrierea de mai sus registru_stare este un identificator pentru semnalele care
definesc starea maşinii secvenţiale. Se poate utiliza o notaţie simbolică a registrului de stare,
definită anterior în secţiunea declaraţii.
valoare_stare: poate fi o expresie , o valoare sau un nume simbolic pentru starea curentă.
ecuatie : opţional, o ecuaţie care descrie ieşirile asociate stării
instructiune_tranzitie_stare: instrucţiunile "If-Then-Else", CASE sau GOTO utilizate pentru
a descrie starea următoare; opţional sunt urmate de ecuaţiile de tranziţie descrise cu o
instrucţiune WITH.
Instrucţiunea If-Then-Else:
Este utilizată pentru a descrie următoarea stare şi pentru a specifica condiţiile de
tranziţie mutual exclusive. Sintaxa este următoarea:
IF expresie THEN expresie _stare
[ELSE expresie _stare] ;
Mai sus, expresie_stare poate fi o expresie logică sau un nume simbolic al stării. Clauza
ELSE este opţională. Instrucţiunile IF-Then-Else pot fi combinate cu instrucţiuni Goto, Case
şi With.
10

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
OBS. "IF-Then-Else" poate fi utilizată doar în secţiunea state_diagram; pentru descrierea unor
funcţii logice combinaţionale (secţiunea ecuaţii) se utilizează "When-If-Then".
În următorul exemplu (o maşină cu 2 stări şi două ieşiri) se defineşte mai întâi registrul de
stare, în secţiunea declaraţii:
SREG = [Q1, Q0]; "definim registrul de stare
S0 = [0, 1];
S1 = [1, 1];
state_diagram SREG
state S0: OUT1 = 1;
if A then S1
else S0;
state S1: OUT2 =1;
if A then S0
else S1;
Instrucţiunile "If-Then-Else" pot fi de asemenea imbricate.
Instrucţiunea "with":
Sintaxa instrucţiunii este:
instructiune_tranzitie_stare expresie_stare WITH ecuatie
[ecuatie ] ... ;
Unde instructiune_tranzitie_stare poate fi o instrucţiune "If-then-else", 'Goto" sau "Case";
expresie_stare descrie starea următoare, iar ecuaţie este ecuaţia care descrie ieşirile asociate
stării. În locul unei simple expresii de stare se pot utiliza tot instrucţiunile "If-Then-Else",
"Goto" sau "Case".Instrucţiunea "With" permite ca ecuaţiile de ieşire să fie scrise în termeni
de tranziţii. Exemplul 1:
if ( X#Y==1 ) then S1 with Z=1 else S2;
În exemplul de mai sus ieşirea Z va fi 1 în momentul în care expresia este evaluată ca fiind
adevărată (tranziţia făcându-se în starea S1). Expresia care apare împreună cu WITH poate fi
orice expresie care va fi însă evaluată doar când condiţia anterioară este adevărată, ca în
exemplul următor:
if X&!Y then S3 with Z=X#Y else S2 with Z=Y;
Instrucţiunea este utilă şi în descrierea ieşirilor de tip registru deoarece aceste ieşiri vor
fi actualizate la următorul ciclu al semnalului de ceas. Este astfel posibil să descriem că o
anumită ieşire de tip registru va avea o valoare specifică după o anumită tranziţie, ca în
următorul exemplu:
state S1:
if RST then S2 with { OUT1 : = 1;
Error_Adrs : = ADDRESS; }
else if (ADDRESS

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
Dimensiunea timp trebuie avută în vedere atunci când instrucţiunea WITH se foloseşte
împreună cu ieşiri combinaţionale sau asincrone (ca în cazul unei maşini Mealy). La o maşină
Mealy ieşirile se modifică în momentul în care se modifică intrările, astfel că ieşirile vor fi
stabile doar la sfârşitul unui timp de stare (înainte de tranziţia activă a semnalului de ceas).
Din acest punct de vedere o maşină Moore (cu ieşiri sincrone cu starea) este mai avantajoasă.
Instrucţiunea Case :
Sintaxa este următoarea:
CASE expresie : expresie _stare;
[ expresie : expresie _stare; ]
:
ENDCASE ;
Unde expresie este orice expresie ABEL validă şi expresie_stare descrie starea următoare
(urmată opţional de instrucţiunea WITH). Exemplu:
State S0:
case ( A == 0) : S1;
( A == 1) : S0;
endcase;
Instrucţiunea case este utilizată pentru a specifica o secvenţă de condiţii de tranziţie
mutual exclusive, corespunzând următoarei stări. Condiţiile specificate trebuie să fie
mutual exclusive (două tranziţii nu pot fi adevărate în acelaşi timp), în caz contrar rezultatele
(tranzitia la starea următoare) sunt imprevizibile.
d. Extensii de tip .DOT
Această categorie de facilităţi se pot utiliza pentru a descrie mai precis comportarea
circuitului. Reprezintă o modalitate de a descrie semnalele interne şi nodurile asociate cu un
semnal primar. Sintaxa folosită este nume_semnal.extensie. Numele extensiei este
independent de tipul de literă folosit (mare sau mic).
Unele din aceste extensii sunt de uz general (numite şi independente de arhitectură sau
pin-to-pin) putând fi folosite pentru o mare varietate de circuite programabile (PAL, GAL,
CPLD, etc). Altele pot fi folosite doar pentru clase specifice de circuite, fiind numite şi
dependente de arhitectură sau cu extensii detailate. În general se pot utiliza ambele categorii
de extensii. O parte din aceste extensii sunt descrise în tabelul următor.
Extensie
Descriere
Independente de arhitectură sau extensii pin-to-pin (pin la pin)
.ACLR
Reset asincron
.ASET
Preset asincron
.CLK
Intrare de ceas într-un bistabil cu comutare pe front.
.CLR
Reset sincron
.COM
Reacţie combinaţională provenind de la intrarea de date
.FG
Reacţie registru (bistabil)
.OE
Activare ieşire (de tip buffer tri-state)
.PIN
Reacţie pin
.SET
Preset sincron
Extensii specifice circuitului (dependente de arhitectură)
12

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
.D Intrare date într-un bistabil de tip D
.J Intrare J într-un bistabil de tip
.K Intrare K într-un bistabil de tip JK
.S Intrare S într-un bistabil de tip SR
.R Intrare R într-un bistabil de tip SR
.T Intrare T într-un bistabil de tip T
.Q Reacţie registru (bistabil)
.AP
Preset asincron
.AR
Reset asincron
.SP
Preset sincron
.SR
Reset sincron
Figura următoare ilustrează câteva din aceste extensii.
(a) independent de arhitectură (b) dependent de arhitectura bistabilului (D sau T)
Exemplul 1:
[S7..S0].oe = ACTIV;
unde semnalul ACTIV controlează bufferele tri-state ale celor 8 ieşiri S7..S0. Când ACTIV
este în 1 ieşirile sunt active, în caz contrar(ACTIV=0) ieşirile respective sunt în starea de
înaltă impedanţă (High-Z).
Exemplul 2:
Q.AR = reset;
Y.AR = reset;
[Z.ar, Y.ar] = reset;
aici ieşirea bistabilelor Z si Y va fi adusă în 0 dacă intrarea reset este în 1.
Pentru înţelegerea semnificaţiei acestui tip de extensii vom exemplifica cu ajutorul
unei ecuaţii care foloseşte operatorul de asignare tip registru(:=) şi unde Preset este o intrare :
Q1 := !Q1 # Preset;
Aici Q1 îşi va menţine starea (valoarea curentă) până în momentul în care elementul
de memorie (circuitul bistabil) asociat cu acest semnal primeşte un semnal de ceas. Acesta
ecuaţie reprezintă o descriere pin-to-pin a semnalului de ieşire Q1. Ea descrie comportarea
semnalului în termeni de valori dorite pentru pinul de ieşire funcţie de intrare şi este complet
independentă de arhitectura dispozitivului utilizat pentru implementare.
Totuşi, în ecuaţia de mai sus există o condiţie ambiguă de reacţie pentru elementul de
memorie. Semnalul Q1 apare în partea dreaptă a ecuaţiei, dar nu avem nici o informaţie de
13

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
unde anume provine această reacţie: direct din logica combinaţională care formează intrarea
bistabilului sau din pinul de ieşire asociat cu semnalul Q1. Nu există de asemenea nici o
informaţie despre ce tip de bistabil se va utiliza (deşi algoritmii de sinteză pot , teoretic, plasa
acesta ecuaţie în orice tip de bistabil posibil). Ecuaţia poate fi mai concretă astfel:
Q1.CLK = Clock; "Semnal de ceas provenind de la o intrare
Q1 := !Q1.FB # Preset; " Reactie provenind din iesirea bistabilului
Acum setul de ecuaţii descrie complet circuitul, informaţia fiind suficientă pentru ca
acest circuit să funcţioneze indiferent de dispozitivul în care va fi implementat. Reacţia
provine direct din ieşirea negată a bistabilului , iar extensia .CLK arată ca bistabilul este cu
comutare pe front (şi nu unul de tip latch !).
Spre deosebire de descrierea pin-to-pin acelaşi circuit poate fi descris şi într-o formă
detailată astfel:
Q1.CLK = Clock; "Semnal de ceas de la intrare
Q1.D = !Q1.Q # Preset; "Se utilizeaza CBB de tip D
În această formă în care este descrisă intrarea D a bistabilului şi specificată reacţia
apar unele restricţii legate de arhitectura dispozitivului în care va fi implementat proiectul.
Mai mult, ecuaţiile descriu doar intrarea şi reacţia ne existând nici o informaţie despre
configuraţia pinului de ieşire. În consecinţă această descriere va funcţiona diferit când va fi
implementată într-un dispozitiv cu ieşiri inversate (negate) sau într-unul cu ieşiri ne inversate.
Pentru a menţine o comportare corectă a pinului , folosind descrierea detailată, este necesar
un element suplimentar al limbajului: atributul `buffer` (sau complementul său, atributul
`invert`).
Atributul `buffer` ne asigură ca în implementarea finală nu va exista inversare între ieşirea
bistabilului şi pinul de ieşire asociat cu Q1. Astfel în secţiunea de declaraţii trebuie să apară:
Q1 pin istype 'buffer';
Observaţie Pentru un circuit CPLD, si nu numai, o modalitate de a înţelege diferenţa între
descrierea pin-to-pin si descrierea detailată este de a vedea descrierea detailată ca o
specificaţie a macrocelulei.
În figură este prezentată o macrocelulă generică asociată semnalului q1.
Se observă că există un nivel de
inversare programabil între iesirea bistabilului
si pin, astfel că pinul q1 poate avea o
comportare diferită de cea a iesirii Q(q1.q).
Ori de câte ori folosim o descriere pin-
to-pin in ABEL, va fi sintetizată o „macrocelulă
generică” similară celei din figură, indiferent de
tipul particular de macrocelulă existent în
dispozitivul PLD.
8. Vectori de test
Vectorii de test sunt opţionali şi reprezintă o modalitate de a verifica funcţionarea
co rectă a sistemului numeric proiectat. Ei sunt folositi pentru simularea modelului intern al
dispozitivului şi testarea funcţională a dispozitivului programat. Prin intermediul lor
14

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
specificăm comportarea aşteptată a sistemului prin descrierea explicită a ieşirilor funcţie de
intrări. Sintaxa este următoarea :
Test_vectors
(intrare [, intrare ].. -> ieşire [,ieşire] .. )
[valori intrări -> valori ieşiri ; ]
:
Ca exemplu vom relua semisumatorul prezentat anterior pentru care vom avea:
Test_vectors
( [A, B] -> [Sum, Carry] )
[ 0, 0 ] -> [0, 0];
[ 0, 1 ] -> [1, 0];
[ 1, 0 ] -> [1, 0];
[ 1, 1 ] -> [1, 1];
sau utilizând constantele numerice definite anterior:
Test_vectors
( [A, B] -> [Sum, Carry] )
0 -> 0;
1 -> 2;
2 -> 2;
3 -> 3;
Este permisă folosirea constantelor .X. , .C., .Z. ca şi a oricăror alte constante
simbolice definite anterior:
test_vectors
( [CLK, RESET, A, B ] -> [ Y0, Y1, Y3] )
[.X., 1, .X.,.X.] -> [ S0, 0, 0];
[.C., 0, 0, 1 ] -> [ S0, 0, 0];
[.C., 1, 1, 0 ] -> [ S0, 0, 1];
9. Instrucţiuni care descriu proprietăţi
ABEL permite transmiterea (în momentul implementării) unor proprietăţi specifice
dispozitivului PLD prin intermediul instrucţiunii property. Aceste proprietăţi sunt de fapt
transmise programului care face implementarea (fitter). Pentru dispozitivele CPLD aceste
proprietăţi includ: viteza de variaţie a ieşirilor (timpii de front -slew rate), , puterea
consumată, valorile care vor fi preîncărcate în bistabili la power-up, utilizarea resurselor
logice (plasare), optimizare sau protejarea la citire . Aceleaşi proprietăţi pot fi stabilite şi ca
opţiuni ale diverselor componente ale mediului integrat de dezvoltare (compilator, fitter,
programator), lucru care este de dorit deoarece oferă o mai mare independenţă de dispozitiv a
proiectului .
10. Diverse
a. Declaraţii de tip active-low (în ”0”)
Un semnal de tip activ în 0 este definit prin prefixarea cu operatorul ! :
!OUT pin istype 'com' ;
Când acest semnal va fi utilizat în descrierea logică, el va fi în mod automat complementat.
Să considerăm următorul exemplu:
module EXEMPLU
A, B pin ;
!OUT pin istype 'com';
15

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
equations
OUT = A & !B # !A & B ;
end
În acest exemplu semnalul de ieşire OUT este XOR-ul între A si B , fiind în 1 (High)
când doar una din intrări este în 1, altcumva fiind în 0. Deoarece semnalul de ieşire a fost însă
declarat activ în 0 (!OUT), pinul de ieşire OUT va fi în 0 doar când numai una din intrări este
în 1.
Acelaşi rezultat se putea obţine inversând pe OUT la nivelul ecuaţiei şi declarându-l
doar ca OUT (o descriere explicită pin la pin a semnalului activ în 0), aşa cum se vede în
exemplul următor:
module EXEMPLU
A, B pin ;
OUT pin istype 'com';
equations
!OUT = A & !B # !A & B ;
end
Declaraţiile de tip activ în 0 pot fi utilizate şi pentru mulţimi, ca în următorul exemplu:
A = [A2,A1,A0]; " declaratie multime
B = [B2,B1.B0]; " declaratie multime
X = [X2,X1.X0]; " declaratie multime
!X = A & !B # !A & B;
Ultima ecuaţie este echivalentă cu a scrie :
!X0 = A0 & !B0 # !A0 & B0;
!X1 = A1 & !B1 # !A1 & B1;
!X2 = A2 & !B2 # !A2 & B2;
b. Directive
Utilizarea directivelor duce la anumite modificări ale fişierului sursă ABEL, în
momentul prelucrarii acestora. Se pot include condiţional secţiuni de sursă ABEL, se pot
include porţiuni din alte surse ABEL, se pot afişa diverse mesaje pe parcursul compilării, etc.
Prin utilizarea şi de parametrii, unele din directive permit construirea şi manipularea unor
structuri complexe.
Sintaxa utilizată este: @directiva [parametrii]
Un exemplu prezentat anterior este directiva @ALTERNATE. Alte directive mai utilizate ar
fi: @CONST, @DCSET, @EXIT, @IF, @INCLUDE, @MESSAGE, @REPEAT,
@RADIX, etc.
Exemplu:
@repeat 100 { [.C.]->[0,0] " insereaza de 100 de ori vectorul de test cuprins între acolade
" in textul sursa, intr-o sectiune test_vectors
}
11. Exemple
Familia de circuite destinată implementării acestor circuite este cea de circuite CPLD
Xilinx(9500, 9500XL, 9500XV, Cool Runner) desi unele din ele pot fi implementate si
16

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
folosind circuite simple PLD (PAL sau GAL). Compilatorul ABEL se presupune că este cel
din mediul de programare Xilinx Webpack.
În toate exemplele care urmează cuvintele cheie au fost reprezentate, pa cat posibil, cu litere
îngroşate(bold).
11.1. Diverse circuite MSI din familiile logice standardizate
11.1.1 Buffer tri-state, octal, bi-directional 74LS245(74HC245,etc)
module SN74LS245
title 'Octal Bidirectional Bus Transceiver'
OE_, DIR pin;
A1..A8 pin istype 'com';
B1..B8 pin istype 'com';
A = [A8..A1];
B = [B8..B1];
X =.X.; Z = .Z.;
equations
A = B;
B = A;
A.oe = !DIR & !OE_;
B.oe = DIR & !OE_;
test_vectors
([OE_,DIR,A,B] -> [A,B])
[1, 0, 0, 0] -> [Z,Z];
[0,0,X,^h00] -> [^h00,X];
[0,0,X,^h55] -> [^h55,X];
[0,0,X,^hAA] -> [^hAA,X];
[0,0,X,^hFF] -> [^hFF,X];
[0,0,X,^hF0] -> [^hF0,X];
[0,1,X,X] -> [Z,X];
[0,1,^h00,X] -> [X,^h00];
[0,1,^h55,X] -> [X,^h55];
[0,1,^hAA,X] -> [X,^hAA];
end
17

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
11.1.2 Registru de deplasare serie, cu încărcare paralelă, asincronă, 74LS165 (74HCT165,etc)
Module SN74LS165
Title 'Parallel-Load 8-bit Shift Register, async load'
ShLd, ClkInh, Clk, SER pin;
A,B,C,D,E,F,G,H
pin;
QA,QB,QC,QD,QE,QF,Q G node istype 'reg, buffer';
QH
pin istype 'reg, buffer';
QH_
pin istype 'com';
Equations
QH_ = !QH;
[QH,QG,QF,QE,QD,QC,QB,QA] : = [QG,QF,QE,QD,QC,QB,QA,SER];
[QH,QG,QF,QE,QD,QC,QB,QA].clk = Clk # ClkInh;
when (!ShLd) then
{ [QH,QG,QF,QE,QD,QC,QB,QA].ar = ![H,G,F,E,D,C,B,A];
[QH,QG,QF,QE,QD,QC,QB,QA].ap = [H,G,F,E,D,C,B,A];
}
Test_Vectors
([Clk,ClkInh,ShLd,SER,A,B,C,D,E,F,G,H]->[QA,QB,QC,QD,QE,QF,QG,QH,QH_])
[.C., 1 , 0 , 0 ,1,0,1,0,1,0,1,1]->[ 1, 0, 1, 0, 1, 0, 1, 1, 0 ];
[.C., 1 , 1 , 0 ,1,0,1,0,1,0,1,1]->[ 1, 0, 1, 0, 1, 0, 1, 1, 0 ];
[.C., 0 , 1 , 0 ,0,0,0,0,0,0,0,0]->[ 0, 1, 0, 1, 0, 1, 0, 1, 0 ];
[.C., 0 , 1 , 0 ,0,0,0,0,0,0,0,0]->[ 0, 0, 1, 0, 1, 0, 1, 0, 1 ];
[.C., 0 , 1 , 1 ,0,0,0,0,0,0,0,0]->[ 1, 0, 0, 1, 0, 1, 0, 1, 0 ];
[.C., 0 , 1 , 1 ,0,1,1,1,1,0,0,0]->[ 1, 1, 0, 0, 1, 0, 1, 0, 1 ];
[.C., 0 , 1 , 0 ,0,1,1,1,1,1,0,0]->[ 0, 1, 1, 0, 0, 1, 0, 1, 0 ];
[ 0 , 0 , 1 , 0 ,0,1,1,1,1,1,0,0]->[ 0, 1, 1, 0, 0, 1, 0, 1, 0 ];
[ 0 , 1 , 1 , 0 ,0,1,1,1,1,1,0,0]->[ 0, 0, 1, 1, 0, 0, 1, 0, 1 ];
[.C., 1 , 0 , 0 ,0,1,1,1,1,1,0,0]->[ 0, 1, 1, 1, 1, 1, 0, 0, 1 ];
End
18

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
11.1.3 Registru octal, de tip D-latch(transparent), cu iesire tri-state 74LS373 (74HCT373,etc.)
Registru octal, de tip D cu comutare pe front, cu iesire tri-state 74LS374 (74HCT374, etc.)
Module SN74LS373
Title 'Octal D-type Transparent Latch'
OC,C pin;
D8..D1 pin;
Q8..Q1 pin istype 'reg,buffer';
Input = [D8..D1];
Output = [Q8..Q1];
Equations
Output := Input;
Output.lh = C; “asa se genereaza un latch transparent in high!!
Output.oe = !OC;
Test_Vectors
([OC ,C ,Input] -> Output)
[ 1 ,.X., .X. ] -> .Z.;
[ 0 , 1 ,^h00 ] -> ^h00;
[ 0 , 1 ,^h55 ] -> ^h55;
[ 0 , 1 ,^hAA ] -> ^hAA;
[ 0 , 1 ,^hFF ] -> ^hFF;
[ 0 , 1 ,^hA5 ] -> ^hA5;
[ 0 , 0 ,^hA5 ] -> ^hA5;
[ 0 , 0 ,^h00 ] -> ^hA5;
[ 0 , 1 ,^h22 ] -> ^h22;
End
Module SN74LS374
Title 'Octal edge triggered D-type flip-flops'
OC, CLK
D8..D1
Q8..Q1
pin;
pin;
pin istype 'reg,buffer';
19

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
Input = [D8..D1];
Output = [Q8..Q1];
.C.= c;
Equations
Output := Input;
Output.clk = CLK;
Output.oe = !OC;
Test_Vectors
([OC ,CLK ,Input] -> Output)
[ 1 ,.X., .X. ] -> .Z.;
[ 0 , c ,^h00 ] -> ^h00;
[ 0 , c ,^h55 ] -> ^h55;
[ 0 , c ,^hAA ] -> ^hAA;
[ 0 , c ,^hFF ] -> ^hFF;
[ 0 , c ,^hA5 ] -> ^hA5;
[ 0 , 0 ,^hA5 ] -> ^hA5;
[ 0 , 0 ,^h00 ] -> ^hA5;
[ 0 , c ,^h22 ] -> ^h22;
End
11.2 Decodificator de adrese
Exemplul prezintă una din aplicaţiile tipice ale logicii programabile şi anume
realizarea unui decodificator pentru spaţiul de memorie al unui microprocesor de 8 biti.
Pentru identificarea spaţiului specific de adresă se utilizează cei mai semnificativi biţi
A15..A10, dintr-o magistrală de adrese de 16 biţi(A15..A0).
Există 4 secţiuni de natură diferită în spaţiul de memorie de 64k, fiecare identificată
printr-un semnal de ieşire al decodificatorului, şi anume:
DRAM: 0000- DFFF H (RAM dinamic)
I/O : E000 –E7FF H (porturi intrare /ieşire mapate în memorie)
ROM2: F000-F7FF H (EPROM 2)
ROM1 : F800-FFFF H (EPROM 1)
Semnalele de ieşire sunt active în 0 (se utilizează semnal definite explicit ca fiind
active în 0). Utilizarea mulţimii Adresa şi a notaţiei pentru un domeniu (..) simplifică
substanţial programul.
20

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
module dec_mem
title ` decodificator memorie uP `
A15..A0
ROM1,IO,ROM2,DRAM
H,L,X = 1, 0, .X. ;
Adresa =[ A15..A0];
pin;
pin istype `com`;
equations
!DRAM = (Adresa = ^hE000) & (Adresa = ^hF000) & (Adresa = ^hF800);
test_vectors
(Adresa -> [ROM1,ROM2,IO,DRAM])
^h0000 -> [ H,H, H, L ];
^h4000 -> [ H, H, H, L ];
^h8000 -> [ H, H, H, L ];
^hC000 -> [ H, H, H, L ];
^hE000 -> [ H, H, L, H ];
^hE800 -> [ H, H, H, H ];
^hF000 -> [ H, L, H, H ];
^hF800 -> [ L, H, H, H ];
end
11.2 Multiplexor 12 : 4
Exemplul prezintă de fapt un multiplexor 3 la 1, pentru 3 grupe de semnale, fiecare
grupă având 4 biţi: a3..a0, b3..b0 şi c3..c0. Se utilizează două semnale de selecţie (s1,s0) ,
combinaţia s1s0=11 (3) având acelaşi efect ca s1s0=10 (2). Ieşirea este reprezentată de
y3..y0.
Folosirea instrucţiunii when .. then permite cea mai compactă descriere a unui multiplexor.
Pentru toate grupele de semnale relevante s-au
utilizat mulţimi: select, a, b, c şi y.
module Mux12to4
title `multiplexor 12 la 4 `
21

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
a0..a3 pin;
b0..b3 pin;
c0..c3 pin;
s1,s0 pin; ``selectii
y0..y3 pin; ``iesiri
H = [1,1,1,1];
L = [0,0,0,0];
X = .X. ;
select = [s1,s0];
y = [y3..y0];
a = [a3..a0];
b = [b3..b0];
c = [c3..c0];
equations
when (select == 0) then y = a;
when (select == 1) then y = b;
when (select == 2) then y = c;
when (select == 3) then y = c;
test_vectors
([ select, a, b, c] -> y)
[ 0 , 1, X, X] -> 1;
[ 0 ,10, H, L] -> 10;
[ 0 , 5, H, L] -> 5;
[ 1 , H, 3, H] -> 3;
[ 1 ,10, 7, H] -> 7;
[ 1 , L,15, L] -> 15;
[ 2 , L, L, 8] -> 8;
[ 2 , H, H, 9] -> 9;
[ 2 , L, L, 1] -> 1;
[ 3 , H, H, 0] -> 0;
[ 3 , L, L, 9] -> 9;
[ 3 , H, L, 0] -> 0;
end
11.3 Comparator de 4 biţi
``select = 0
``select = 1
``select = 2
``select = 3
a->y
b->y
c->y
c->y
În acest exemplu este prezentat un comparator de 4 biţi cu două intrări generice de 4
biţi A (A3..A0) şi B (B3..B0), oferind 4 ieşiri active în 1 (NE- diferit , EQ- egal, GT- mai
m are şi LT- mai mic) .
Temă Să se completeze corespunzător vectorii de test
care să permită verificarea din punct de vedere
funcţional a tuturor celor 4 ieşiri. Pentru vectorii de test
se pot defini şi utiliza constante corespunzătoare, care să
uşureze scrierea.
22

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
module comp4
title ` comparator 4 biti `
A3..A0 pin;
A = [A3..A0];
B3..B0 pin;
B = [B3..B0];
NE,EQ,G T,LT pin istype `com`;
``NE –diferit
``EQ- egal
``GT- mai mare
``LT – mai mic
equations
EQ = (A = = B);
NE = !(A = = B);
GT = (A > B);
LT = !((A > B) # ( A = = B));
Test_vectors
`` aici vectorii de test !!!
end
11.4 Decodificator pentru un afişor LED cu 7 segmente
Astfel de decodificatoare există şi în diverse familii de circuite numerice (ex. 7446,
7447, 4053, etc.) dar o implementare PLD oferă întotdeauna o flexibilitate suplimentară. El
stabileşte o corespondenţă între mărimea de intrare de 4 biţi interpretată ca un cod BCD de 4
biţi (cifre între 0 şi 9) si un sistem de afişare alfanumeric organizat sub forma a 7 segmente.
Prin aprinderea diferită a segmentelor este posibilă afişarea cel puţin a cifrelor de la 0 la 9.
Cele 7 segmente sunt notate de la a la g poziţia lor fiind standard pentru toate afişoarele (vezi
asignare în comentariu şi figura).
Decodificatorul este realizat pentru un afişor cu anod comun, aprinderea segmentului
(ON) presupunând că ieşirea respectivă este adusă în 0 logic. Pentru afişoarele cu catod
comun ieşirea este activă în 1 si este suficient să modificăm doar definirea constantelor ON si
OFF. Mai există şi o intrare de activare Ena, activă în 0 logic. Când intrarea este inactivă (Ena
23

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
=1 ), ieşirile sunt aduse în starea de înaltă impedanţă (High -Z) toate segmentele fiind stinse,
indiferent de starea intrărilor.
module bcd7
title `dec afisor 7segmente `
`` identificare segmente
`` -a-
`` f| |b
`` -g-
`` e| | c
`` -d-
D3,D2, D1,D0,Ena pin;
a,b,c,d,e,f,g pin istype `com`;
bcd = [D3,D2,D1,D0];
led = [a,b,c,d,e,f,g];
ON,OFF = 0,1; ``LED-uri cu anod comun
L,H,X,Z = 0,1,.X.,.Z.;
equations
led.oe = !Ena;
truth_table
(bcd -> [ a, b, c, d, e, f, g ])
0 -> [ ON, ON, ON, ON, ON, ON, OFF];
1 -> [ OFF,ON, ON, OFF,OFF,OFF,OFF];
2 -> [ ON, ON, OFF,ON, ON, OFF,ON ];
3 -> [ ON, ON, ON, ON, OFF,OFF,ON ];
4 -> [ OFF,ON, ON, OFF,OFF,ON, ON ];
5 -> [ ON, OFF,ON, ON, OFF,ON, ON ];
6 -> [ ON, OFF,ON, ON, ON, ON, ON ];
7 -> [ ON, ON, ON, OFF,OFF,OFF,OFF];
8 -> [ ON, ON, ON, ON, ON, ON, ON ];
9 -> [ ON, ON, ON, ON, OFF,ON, ON ];
end
11.5 Numărător universal de 4 biţi
Următorul exemplu ilustrează implementarea unui numărător binar sincron de 4 biţi.
Numărătorul este bidirecţional, sensul de numărare fiind controlat prin intermediul intrării
u_d . De asemenea numărătorul poate fi încărcat paralel, intrarea de încărcare fiind ld (activă
în 1) şi intrările corespunzătoare de date fiind d3..d0. Este posibilă şi oprirea/pornirea
numărării cu ajutorul intrării cnten (1 numără, 0 - oprit). Ieşirile sunt q3 ..q0. Există şi o
intrare asincronă de aducere în 0(reset) numită rst.
Descrierea funcţionării se face cu ajutorul ecuaţiilor şi nu al diagramelor de stare, fiind mult
mai compactă în acest caz.
Există 4 moduri de operare ale numărătorului:
- încărcare paralelă (sincronă) a datelor de pe intrările de date (LOAD)
- numărare oprită (HOLD)
- numără în sus (DOWN)
- numără în jos (UP)
24

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
Modul încărcare este prioritar, activarea intrării ld (în 1) făcând ca ieşirile q să ia
valoarea intrărilor d , la următorul semnal de ceas (încărcare sincronă).
Modul numărare oprită este al doilea ca prioritate; pentru a număra este necesar ca
in trarea cnten=1. În momentul în care cnten = 0 (dacă şi ld=0) numărarea se opreşte, ieşirile q
păstrându-şi valoarea avută în acel moment.
Numărătorul este resetat (q3..q0 = 0) în momentul în care intrarea rst =1 (asincron,
independent de evolutia intrarii de ceas) .
Asignările pentru mulţimea count sunt asignări de tip registru (: =), toţi bistabilii au acelaşi
semnal de ceas şi respectiv acelaşi semnal de reset asincron (se utilizează extensiile .DOT de
tip .clk şi .ar).
module unicnt4
title ` numarator binar de 4 biti bidirectional cu incarcare paralela `;
"constante
X = .X.;
"Intrari
d3..d0 pin; "intrari date 4-biti
clk pin; "intrare ceas
rst pin; "reset asincron
cnten
ld
pin; "activare numarare
pin; "incarca date paralel
u_d pin; "Up/Down sens numarare – 1 =up(in sus), 0- down (in jos)
"Iesiri
q3..q0 pin istype `reg`; "bistabili si iesiri numarator
"definire multimi
data = [d3..d0];
count = [q3..q0];
"date intrare
"numarator
"definirea modurilor de lucru
MODE = [cnten, ld, u_d] ; "Modul de lucru este definit
LOAD = (MODE = = [ X , 1, X ]);
HOLD = (MODE = = [ 0 , 0, X ]);
"ca o multime de valori ale
" intrarilor de control.
UP = (MODE = = [ 1 , 0, 1 ]); " Numele simbolic este definit ca multimea MODE
DOWN = ( MODE = = [ 1 , 0, 0 ] ); " careia i se asigneaza o valoare
equations
when LOAD then count := data
"incarca date paralel
else when UP then count := count + 1 "numara in sus
else when DOWN then count := count - 1 " numara in jos
else when HOLD then count := count;
count.clk = clk;
"opreste numararea
"semnalul de ceas pentru toti bistabilii
25

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
count.ar = rst;
"si intrarea de reset asincrona
test_vectors
"aici vectori de test
end
11.6 Numărător zecimal (decimal) sincron, bidirectional, cu semnal de reset sincron
Număratorul de patru biti va fi descris ca o masină secventială cu 10 stări: S0 la S9.
Semnalul de ceas este Clk, sensul de numărare este stabilit cu intrarea Dir (Dir=”1” numără in
sus, iar cu Dir=”0” numără in jos), iar Clr este semnalul de reset activ in ”1”.
Module counter10
Title ’Numarator zecimal bidirectional cu reset sincron’
"intrari
Clk pin; "semnalul de ceas
Clr,Dir pin; " reset si directie de numarare Dir=1 up /Dir=0 down
"iesiri
Q3..Q0 pin istype ’reg’; "registre si iesiri numarator
" Definim si asignam starile numaratorului
S0 = ^b0000; S4 = ^b0100; S8 = ^b1000;
S1 = ^b0001; S5 = ^b0101; S9 = ^b1001;
S2 = ^b0010; S6 = ^b0110;
S3 = ^b0011; S7 = ^b0111;
"Numaratorul propriu-zis ca vector
CNT = [Q3,Q2,Q1,Q0];
Equations
"ceasul pentru toate bistabilele
CNT.CLK = Clk;
State_diagram [Q3,Q2,Q1,Q0]
State S0: if Clr then S0 "reset
else if Dir then S1 " in sus
else S9; "sau in jos
State S1: if Clr then S0
else if Dir then S2
else S0;
State S2: if Clr then S0
else if Dir then S3
else S1;
State S3: if Clr then S0
else if Dir then S4
else S2;
State S4: if Clr then S0
26

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
else if Dir then S5
else S3;
State S5: if Clr then S0
else if Dir then S6
else S4;
State S6: if Clr then S0
else if Dir then S7
else S5;
State S7: if Clr then S0
else if Dir then S8
else S6;
State S8: if Clr then S0
else if Dir then S9
else S7;
State S9: if Clr then S0
else if Dir then S0
else S8;
End counter10
11.7 Maşină secvenţială sincronă
Maşina sincronă are trei stări: A,B si C. Mai are trei intrări: start, hold si reset si trei
iesiri: halt(sincronă-ca o masină Moore), in_B si in_C (asincrone-ca o masină Mealy). Mai
există, evident, si o intrare de ceas(tact) clock precum şi o intrare de activare enab, pentru
ieşiri, care sunt de tip tri-state.
Următoarea diagramă de stare descrie tranziţiile de stare şi iesirile maşinii. Maşina
porneşte din starea A si rămane acolo până când intrarea start devine 1. Trece apoi în starea
B, în starea C şi înapoi în starea A.
27

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
Rămane în starea A pană cand start devine din nou activ în 1. Daca intrarea reset este
activă, în 1, maşina se intoarce în starea A la următorul semnal de ceas(tact).
Dacă acest reset apare în starea B, o ieşire sincronă halt se activează (în 1) şi rămane activă
până când start devine activ din nou.
Pe durata stărilor B si C, ieşirile asincrone in_B si in_C trec în 1 pentru a indica starea
curentă. Activarea intrării hold (in 1) face ca maşina să rămână în starea B sau C până când
hold devine inactivă sau se activează reset.
Valoarea vectorilor de stare este aleasă astfel ca la pornire (power-up), când toate
registrele(bistabilele) sunt iniţializate implicit în 0, să se plece dintr-o stare cunoscută,
starea A (registrul de stare este 00)!!.
module Masina de paine
title 'Exemplu de masina secventiala';
q1,q0
pin istype 'reg,buffer';
clock,enab,start,hold,reset pin;
halt
pin istype 'reg, buffer ';
in_B,in_C
pin;
''definim registrul de stare, avem nevoie de 2 registre(bistabile)
sreg = [q1,q0];
''Definim si valorile starilor ...
A = 0; B = 1; C = 2;
equations
[q1, q0, halt].clk = clock;
[q1, q0, halt].oe = !enab;
state_diagram sreg;
State A: ''Sta in starea A pana cand start devine activ.
in_B = 0;
in_C = 0;
IF (start & !reset) THEN B WITH halt : = 0;
ELSE A WITH halt : = halt;
State B: ''trece in starea C daca reset nu este activ
in_B = 1; ''sau hold este activ; halt devine activ daca avem reset
in_C = 0;
IF (reset) THEN A WITH halt : = 1;
ELSE IF (hold) THEN B WITH halt : = 0;
ELSE C WITH halt : = 0; ''
State C: ''Se intoarce in A daca halt nu este activ.
in_B = 0; ''Reset-ul este prioritar fata de hold.
in_C = 1;
IF (hold & !reset) THEN C WITH halt : = 0;
ELSE A WITH halt : = 0;
''aici vectorii de test...
end
28

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
11.8 Proiectarea ierarhică
Proiectarea ierarhică reprezintă o modalitate de a dezvolta aplicaţii mai complexe ca
un tot unitar. Mai reprezintă si un mod util de organiza si structura un proiect ABEL-HDL.
Vor exista mai multe module, din care unul pe nivelul superior (numit si nivel top) si
cel puţin unul pe un nivel inferior. La rândul lor modulele de pe nivelele inferioare pot
instanţia (apela) alte module aflate pe nivele inferioare faţă de ele.
In modulul de pe nivelul superior interfaţa (intrări->iesiri) este definită cu ajutorul
cuvântului cheie INTERFACE, iar identificarea instanţei modulului este făcută cu
FUNCTIONAL_BLOCK (pot exista mai multe instanţieri ale aceluiasi modul).
Vom prezenta un exemplu elementar, pur didactic, in care vom implementa, la nivelul
top, o poartă NAND cu ajutorul unui modul AND definit pe un nivel inferior.
Sursa pentru modulul top este următoarea:
MODULE NAND1
TITLE 'Poarta NAND ierarhica –instantiaza o poarta AND.'
I1, I2, O1 pin;
and1 INTERFACE(IN1, IN2 -> OUT1);
my_and functional_block and1;
EQUATIONS
my_and.IN1 = I1;
my_and.IN2 = I2;
O1 = ! my_and.OUT1;
END
Modulul de pe nivelul inferior este descris de sursa următoare:
MODULE and1
TITLE 'Poarta and1 care va fi instantiata de NAND1'
IN1, IN2, OUT1 pin;
EQUATIONS
OUT1 = IN1 & IN2;
END
Numele pinilor (simbolul asignat) trebuie să fie acelasi (atenţie la tipul de litera!) cu
cel care apare in declaraţia interface din modulul top. Deasemenea numele modulului
instanţiat (la noi and1) declarat in modulul top trebuie să fie acelasi cu cel care apare in
declaraţia MODULE din modulul de pe nivel inferior.
Este bine ca mai intâi să fie create sursele pentru modulele inferioare si după aceea
sursele pentru modulele de pe nivelele superioare.
11.9 Alte descrieri ABEL utile, orientate pe arhitectura CPLD Xilinx
11.9.1 Crearea semnalelor bi-directionale
Exemplul este util pentru implementarea unor registre de stare, la care biţii individuali
din componenţa acestora pot fi scrişi sau citiţi, prin intermediul datelor vehiculate pe o
magistrală tri-state. Avem doi bistabili (doua registre) out0 si out1. Semnalele de ceas
strobe0 si strobe1 precum şi cel de activare a bufferului de iesire read se presupune ca au fost
definite anterior.
Data de pe pinul de pe intrare poate fi scrisă in registrul out0 astfel:
29

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
out0:= out0.pin;
out0.clk = strobe0;
`` data de pe pin in registru
`` pe frontul crescator al lui strobe0
Data din out0 este citită înapoi pe pin(pe magistrală) astfel:
out0.oe = read; `` read este activ in 1
În out1 se va scrie un 1, pe frontul crescător al lui strobe1, numai cand starea lui out0
si cea pinului este diferită (un XOR):
out1 : = out0.q $ out0.pin;
out1.clk = strobe1;
11.9.2 Multiplexarea a două sau mai multe semnale de iesire
O modalitate simplă este de lega impreună pinii de iesire corespunzători celor două
semnale multiplexate (dout1, dout2) si de a utiliza bufferele de iesire tri-state(comandate cu
select si !select). La un moment dat nu trebuie să fie activ (în 1) decât un singur semnal de
control al bufferului, deci numai o iesire poate fi activă, restul fiind in tri-state. Acesta este
si motivul pentru care semnalele de comandă pentru aceste buffere, in exemplul nostru, sunt
complementare.
Legate impreuna in
afara circuitului
dout0 : = data0;
dout1 : = data1;
dout0.oe = select;
dout1.oe = !select;
30

Circuite integrate numerice – Limbajul ABEL si aplicatii ale circuitelor CPLD
Se poate utiliza multiplexorul dintr-o altă macrocelulă şi data să fie adusă la ieşire
printr-un singur pin. Dezavantajul este că se foloseste o macrocelulă pentru fiecare bit al
multiplexorului. În exemplul de mai jos s0 = = select.
dout
= data0 & select
# data1 & !select;
Se mai poate utiliza şi registrul(bistabilul) din macrocelula respectivă pentru a scurta
timpul de propagare de la intrarea de ceas la ieşire (t CO ).
dout := data0 & select
# data1 & !select;
Observatie
La toate circuitele CPLD ale firmei Xilinx nu există posibilitatea implementării
unei magistrale interne de tip tri-state.
31