1 Descrierea sistemului de dezvoltare cu CPLD XC9572XL (Xilinx)

Descrierea sistemului de dezvoltare cu CPLD XC9572XL (Xilinx)
Sistemul de dezvoltare cu CPLD XC9572XL a fost realizat în scop didactic, pentru
înţelegerea modului de dezvoltare a aplicaţiilor pe baza circuitelor CPLD. Acest sistem de
dezvoltare a fost conceput pentru a permite ilustrarea unor aplicaţii care implică sinteza
combinaţională şi /sau secvenţială, cum ar fi: afişare pe o cifră sau afişare cu multiplexare pe 4
cifre (digiţi) de tip LED 7 segmente, utilizarea (cu scanare) unei tastaturi matriciale de 2x2 taste,
citirea a 8 intrări numerice prin intermediul unui DIP switch cu 8 comutatoare, comunicarea cu
un PC prin intermediul portului paralel, generarea unei unde cu modulare în durată (PWM), etc.
1. Schema bloc
Schema bloc a sistemului de dezvoltare este prezentată în figura 1. Blocul de alimentare
trebuie să furnizeze două tensiuni de alimentare 5V şi 3.3V. Tensiunea de 3.3V este tensiunea
standard de alimentare a circuitelor din familia XC9500XL, iar tensiunea de 5V este folosită la
alimentarea celorlalte circuite.
Bloc alimentare
5V
5V
Bloc afişare pe 4 digiţi
5V
Oscilator
7
4
Conector port paralel
8
3
Interfaţă port
paralel
3.3V
8
2
3
Circuitul
CPLD
XC9572XL
8
2
2
Tastatură cu
două linii şi două
coloane
Bloc ieşire PWM
V JTAG
Conector JTAG
Bloc presetare
octet - Switch8
Figura 1. Schema bloc a sistemului de dezvoltare cu CPLD XC9572XL
Sistemului de dezvoltare este construit in jurul circuitului CPLD XC9572XL produs de
firma Xilinx. Blocurile prezente în jurul acestuia permit implementarea aplicaţiilor amintite mai
sus şi vor fi prezentate în continuare. De asemenea va fi prezentată şi o interfaţa standard JTAG
pentru portul paralel, care este folosită pentru configurarea circuitului CPLD şi se conectează la
sistem prin intermediul conectorului JTAG, alimentarea acesteia fiind asigurată de din sistemul
de dezvoltare.
Blocul de alimentare
Blocul de alimentare furnizează două tensiuni de alimentare, pe baza unei tensiuni de
intrare de 9V provenita de la un alimentator universal (redresor). Tensiunea de 5V este obţinută
folosind un stabilizator de tensiune de tipul LM7805, iar tensiunea de 3,3V se obţine din cea de
5V folosind două diode şi un rezistor. Căderea de tensiune pe diode este de aproximativ 0,7V,
acestea fiind polarizate direct.. Tensiunea de alimentare pentru interfaţa JTAG poate fi de 5V sau
1

Figura 3. Oscilatorul extern de frecvenţă reglabilă
3,3V şi este selectată prin intermediul unui comutator. Schema blocului de alimentare este
prezentată în figura 2.
Dioda D1 este diodă de protecţie, pentru a se evita alimentarea cu polaritate inversă a circuitului
LM7805
Figura 2 Blocul de alimentare
Oscilatorul
Oscilatorul este realizat din două inversoare TTL-LS, cu intrare de tip trigger Schmitt, iar
frecvenţa acestuia este reglabilă în plaja 100Hz .. 3kHz. Frecvenţa este relativ scăzută pentru a
evita folosirea unor divizoare suplimentare de frecvenţă, iar posibilitatea modificării frecvenţei
de oscilaţie este utilă pentru a putea observa modul în care funcţionează aplicaţiile, în
specialafişarea multiplexată pe patru digiţi . Schema oscilatorului este prezentată în figura 3.
Interfaţa de comunicaţie paralelă
Interfaţa de comunicaţie paralelă permite implementarea unor aplicaţii care implică
transferul de date prin intermediul portului paralel între un calculator personal şi sistemul de
dezvoltare. Interfaţa permite transferul pe 8 biţi, bidirecţional, de tip half-duplex. Interfaţa este
realizată cu circuitul 74LS245 care este un driver bidirecţional tri-state pe 8 biţi (octal). Schema
electrică a interfeţei este prezentată în figura 4.
2

Figura 4 Interfaţa de comunicare cu portul paralel.
Pinii A1-A8 , B1-B8 reprezintă intrările/ieşirile celor opt buffere ale circuitului 74LS245.
Activarea ieşirilor bufferelor se face cu un nivel logic 0 pe pinul G. Se observă că pinul G este
legat la masă astfel încât interfaţa este 'transparentă', ieşirile fiind tot timpul activate. Direcţia de
comunicare este dată de nivelul logic prezent pe pinul DIR, dacă nivelul pe pinul DIR este '1'
atunci direcţia este de la A la B şi invers. Condensatorul C8 este condensator de decuplare pentru
circuitul driver. Interfaţa a fost realizată astfel încât să realizeze o comunicaţie de tip EPP. Pentru
aceasta se folosesc patru semnale de control după cum urmează:
- Semnalul Wait este semnalul care indică dacă sistemul este pregătit pentru a prelua
datele de pe portul paralel sau nu. Dacă nivelul logic al semnalului Wait este '1' înseamnă că
sistemul nu este pregătit să primească datele şi calculatorul va aştepta până la trecerea acestuia în
0. De menţionat că standardul ECP foloseşte semnalul nWait fapt pentru care este utilizat un
inversor.
- Semnalele DAT şi ADR specifică dacă octetul recepţionat este octet de date sau de
adresă. Dacă semnalul DAT este 1 logic înseamnă că se recepţionează date, iar dacă semnalul
ADR este 1 logic atunci se recepţionează un octet de adresă. Semnalele Dat şi ADR sunt semnale
complementare. Semnalele folosite în standardul ECP sunt nDAT şi nADR, fapt pentru care am
folosit inversoare.
- Sensul transferului este gestionat de calculator şi constă în controlul nivelului logic pe
pinul DIR.
3

Blocul de intrări numerice
Acest bloc este folosit pentru a plasa un vector de 8 biţi ca intrări pentru circuitul CPLD.
Blocul este format dintr-un comutator de tip dip switch cu opt contacte şi opt rezistoare de
4,7KΩ, iar schema acestuia este prezentată în figura 5.
Figura 5. Blocul de intrări numerice
Când comutatoarele sunt deschise (off) prin intermediul rezistoarelor R21-R28 intrările SW0-
SW7 ale circuitului CPLD sunt aduse în 1 logic. Prin închiderea (on) unuia din cele 8
comutatoare intrarea respectivă este adusă în 0 logic (este conectată la masă). Astfel se poate
forma orice combinaţie de 8 biţi care va fi oferită ca mărime de intrare pentru o aplicaţie
oarecare.
SW7 are si o utilizare alternativă: poate fi conectat la pinul 8 al comutatorului caz în care va fi
semnal de intrare, sau poate reprezenta semnalul de ieşire Wait din interfaţa cu portul paralel.
Selecţia este realizată prin intermediul lui JP1 : 1-2 SW7 intrare , 2-3 ieşire Wait.
Blocul de afişare pe 4 digiţi.
Blocul de afişare permite afişarea multiplexată pe patru cifre cu 7 segmente. Afişoarele
utilizate sunt în varianta cu anod comun, deci multiplexarea se va face prin comandă pe anod.
Catozii corespunzători segmentelor de la fiecare digit care au aceeaşi poziţie (reprezintă acelaşi
segment) sunt conectaţi împreună, astfel încât dacă toţi cei patru anozi ar fi comandaţi simultan
digiţii ar afişa acelaşi lucru. Pentru comanda segmentelor digiţilor se foloseşte un circuit driver
de putere ULN2803, realizat special pentru circuite de interfaţă (are un curent maxim de ieşire de
500mA). Circuitul constă în 8 perechi de tranzistoare NPN, în montaj Darlington. Comanda
driver-ului, care are un caracter inversor, şi a tranzistoarelor de pe anozi se face direct de ieşiri
ale circuitul CPLD. Schema electrică este prezentată în figura 6.
Tranzistoarele Q1 - Q4 au potenţialul bazei ridicat la 5V prin rezistoarele de 5,6KΩ, fiind astfel
blocate când ieşirile SEL0 - SEL3 sunt în starea de înaltă impedanţă (High-Z). Tranzistoarele vor
fi în conducţie (saturate) şi segmentele vor putea să fie aprinse atunci când ieşirea de selecţie
corespunzătoare va fi în 0 logic (baza este adusă apropape de 0V), în acest caz fiind posibila
circulaţia de curent de la sursa de 5V în anodul LED-ului. Comanda segmentelor (curentul de
comandă) este asigurată, de driverul de putere ULN2803 ale cărui intrări pot fi comandate
direct de circuitul CPLD. Pentru a putea aprinde un segment intrarea driverului şi deci
ieşirea numerică corespunzătoare segmentului trebuie să fie în 1 logic.
4

Figura 6 Blocul de afişare pe 4 digiţi.
Rezistoarele R1-R4 limitează curentul de bază al tranzistoarelor şi curentul absorbit de ieşirile
SEL0 .. SEL3 ale circuitului CPLD. Limitarea curentului prin LED-urilor din segmente se face
prin rezistoarele R14 - R20. Curentul maxim prin LED-uri este dimensionat din considerente de
regim dinamic, fiind vorba de o valoare medie şi una maximă. Valoarea maximă va fi de
aproximativ 4 ori mai mare decât valoarea medie (valoarea medie fiind egală cu curentul
nominal), deoarece fiecare digit este aprins un sfert de perioadă.
OBS. Deoarece nu este utilizat si punctul afişoarelor, rămâne liberă o intrare a driverului
ULN2803 ce poate fi folosită pentru comanda PWM. Comanda se va face cu semnalul Wait, ca o
a treia funcţie a acestuia, primele două fiind amintite anterior.
Tastatura
Tastatura este formată dintr-o matrice de două linii şi două coloane de taste. Deşi pentru
cele 4 taste nu se face nici o economie în ceea ce priveşte numărul de pini folosiţi (ar fi necesare
4 intrări pentru citirea directă a celor 4 taste), se poate înţelege modul în care se face o scanare de
tastatură, indiferent de numărul de linii şi de coloane. De exemplu pentru o matrice de 4x4 taste
sunt necesari doar 8 pini şi nu 16, etc. Schema electrică este foarte simplă şi este prezentată în
figura 7.
5

Figura 7 Tastatura
Scanarea tastaturii se face citind valorile semnalelor RND_0 şi RND_1 (intrări)
reprezantînd linia0 respectiv linia1, sincron cu plasarea unui 0 logic pe una din coloanele
COL_0, COL_1 (ieşiri). Nivelul logic al liniilor de intrare este adus in 1 logic (ridicat la 5V prin
rezistoarele R7 şi R8). În momentul în care se apasă una din taste linia tastei va avea acelaşi
potenţial cu coloana acesteia. Dacă s-a plasat un 0 logic pe coloana tastei, linia va avea nivelul 0
şi atunci se poate şti că tasta apăsată este tasta ce se află pe coloana pe care s-a plasat un 0 logic
şi linia care are nivelul 0 logic.
Circuitul CPLD
Asignarea pinilor (pinout-ul) circuitului CPLD XC9572XL în capsulă PLCC44 (PC44)
este descrisă în figura 8. Cunoaşterea ei este esenţială pentru definirea corectă a conexiunilor
externe în sursa HDL.
Figura 8 Pinout CPLD
6

Interfaţa de programare JTAG
Configurarea (programarea) circuitului CPLD se face prin intermediul unei interfeţe
JTAG standard. Pentru aceasta avem nevoie de un modul de programare care se conectează pe
portul paralel al calculatorului şi care este recunoscut de procesul de programare. Schema
electrică a programatorului este prezentată în figura 9. Programatorul poate fi folosit atât pentru
configurarea circuitelor CPLD cât şi a circuitelor FPGA . Bufferele sunt de tip 74HC125 care
funcţionează (seria 74HC) la tensiuni de alimentare de la 2V la 6 V( tensiunile de 3,3V si 5V
sunt astfel in gama nominala a tensiunii de alimentare). Procesul de programare verifică prezenţa
programatorului, după care verifică prezenta circuitului (sau circuitelor) conectate la interfaţa
JTAG. Cu ajutorul programatorului se pot configura, se pot şterge sau se pot citi datele de
configurare din circuite. De asemenea se poate verifica dacă datele programate în circuit
corespund cu fişierul de configurare, se poate citi un identificator al circuitului sau o sumă de
control( checksum).
Figura 9 Schema electrică a programatorului JTAG
7

ANEXA
1. Tehnologia CPLD (Complex Programmable Logic Device).
Tehnologia CPLD adresează se unui domeniu larg de aplicaţii cu un grad de complexitate
mic sau mediu (oricum mai mic decât la FPGA). Familiile CPLD ale firmei Xilinx sunt bazate pe
o combinată tehnologie FLASH-EPROM şi RAM. Configuraţia memorată este permanent într-o
memorie FLASH, transferată fiind la punerea sub tensiune (power up) într-o memorie de
configurare de tip RAM similară (oarecum cu cea de la FPGA). Structura de configurare astfel
este nevolatilă.
rezultată
Tehnologia oferă CPLD performanţe asemănătoare tehnologiei FPGA pentru aplicaţii de
complexitate medie, la preţ un de cost mai scăzut. În acelaşi timp circuitele CPLD au o reţea de
interconexiuni de fixă lungime (o proprietate a matricii de interconectare) ceea ce face ca
sistemele numerice dezvoltate cu un circuit să CPLD prezinte întârzieri predictibile chiar din
faza de proiectare. Întârzierile dintre două fiecare celule logice conţinute în CPLD sunt fixe şi se
cunosc. Aceasta se datorează faptului că structura de interconexiuni dintr-un CPLD este formată
din linii conductoare de lungime constantă ce străbat structura circuitului pe toată lungimea şi
lăţimea acestuia. În contrast cu CPLD-urile, FPGA-urile au structură o de formată
interconexiuni
din segmente care străbat circuitul, iar capetele acestora sunt conectate de o matrice de
interconectare permiţând să ajungă semnalelor de la celulă logică o la alta. Numărul de segmente
necesare pentru a două conecta celule logice nu este nici fix şi nici predictibil, deci întârzierile
nu se pot cunoaşte după decât ce se face asignarea şi plasarea (după celulelor implementare) .
CPLD
FPGA
punct fix/întârziere cunoscută
punct variabil/întârziere necunoscută
În figura este ilustrat modul diferit de internă interconectare la circuitele faţă CPLD de
circuitele FPGA.
8

Familiile reprezentative de circuite CPLD ale firmei Xilinx sunt: XC9500,
XC9500XL, XC9500XV, Cool Runner II, Cool Runner XPLA3. Familiile Cool Runner sunt
destinate unor aplicaţii unde consumul propriu să trebuie fie foarte mic şi vitezele de funcţionare
să trebuie fie mari. Actualmente (2003) cea mai noua familie CPLD Xilinx este Cool Runner II.
Seriile XC9500 diferă (XL,XV) între ele prin anumite valoarea tensiunii nominale de
alimentare a circuitului propriu-zis (Vcc INT ) şi respectiv ale interfeţei externe (Vcc IO ).
Ele sunt împărţite în diverse clase din punct de vedere al frecvenţei de lucru (al
timpului de propagare) şi sunt disponibile în diverse variante de încapsulare.
2. Familia de circuite CPLD Xilinx XC9500XL
Familia XC9500XL realizată este într-o tehnologie avansată CMOS (0.35 microni)
FastFLASH şi cuprinde circuite alimentate (Vcc numită INT ) la nominală tensiunea de 3,3V.
minimă Întârzierea pin la pin este de 5ns, iar internă frecvenţa de lucru este până de la 200 MHz.
Porturile tolerează I/O semnale de intrare provenind de la circuite alimentate la 5V, 3,3V şi 2,5V
şi sunt să capabile furnizeze semnale de ieşire compatibile cu circuite TTL, sau CMOS
alimentate la 3,3V şi 2,5V.
Alte caracteristici sunt locală inversarea a semnalelor de ceas, individuală validarea a
ieşirilor, controlul timpilor de front (slew rate), individual pe fiecare ieşire, capabilităţi sporite de
securizare a datelor(protectie la citire, checksum). Circuitele sunt garantate la peste 10.000 de
cicluri de scriere/ştergere, menţinerea datelor garantată fiind 20 de ani.
Familia cuprinde circuite de patru densităţi (ca număr de macrocelule), compatibile pin la
pin pentru acelaşi tip de încapsulare. Densităţile sunt cuprinse între 36 şi 288 macrocelule cu 800
respectiv 6.400 de porţi utilizabile (codurile sunt XC9536XL, XC9572XL, XC95144XL si
XC95288XL). Numărul prezent în cod este de fapt numărul de macrocelule disponibile.
Circuitele această din familie sunt disponibile în mai multe variante de încapsulare şi
sunt compatibile pin la pin cu circuitele similare ca densitate din familia XC9500 sau
XC9500XV (pentru acelaşi tip de capsulă). Mai această mult, compatibilitate pin la există pin
si intre circuitele de densităti diferite din aceiasi familie, atunci cand au aceiasi încapsulare.
În momentul în care, din diverse motive, actuală densitatea nu suficientă este (proiectul nostru nu
„încape” în circuit), se poate fără trece probleme, la un circuit cu o densitate superioară,
avand acelasi pin-out.
În tabelele urmatoare sunt prezentate sintetic circuitele din aceasta familie. În primul
tabel sunt prezentate numărul de macrocelule, numărul de porti utilizabile, numărul de bistabili,
timpii de propagare si echivalentă frecventa a sistemului.
9

În tabelul următor sunt prezentate variantele de încapsulare disponibile pentru fiecare
împreună circuit, cu numărul de intrări/iesiri (I/O pins) disponibile pentru variantă fiecare de
încapsulare.
înglobează Circuitele un anumit număr de Blocuri Funcţionale (Functional Block) si de
Blocuri de Intrare/Ieşire (I/O Block) interconectate prin intermediul unei matrici de
numită interconectare FastConnect II. Fiecare Bloc Funcţional are maxim 54 de intrări şi
maxim 18 ieşiri. Fiecare Bloc Funcţional este compus din 18 macrocelule(macrocell). La nivelul
Blocului Funcţional implementarea este sumă tip de produse, fiind pană disponibili la 90 de
termeni produs(Product Terms).
macrocelulă Fiecare conţine un bistabil-register (numărul de bistabile disponibile este
egal cu numărul de macrocelule) care poate fi configurat ca fiind de tip D sau T sau absent (este
neutilizat), în cazul în care implementată funcţia este pur combinaţională.
Circuitul CPLD XC9572XL este format din 72 de macrocelule grupate în patru blocuri
funcţionale, numărul de porţi utilizabile fiind de 1.600. prezintă CPLD-ul caracteristicile
specifice familiei şi anume intrări tolerante la 5V, 3,3V şi 2,5V (V IH ), ieşiri să capabile furnizeze
3,3V sau 2,5V (V OH ).
10

Structura funcţională de bază a circuitului CPLD XC9572XL este prezentată în figura alăturată.
Puterea disipată poate varia substanţial în funcţie de frecvenţa de lucru, aplicaţia
implementată şi încărcarea ieşirilor. Pentru a reduce consumul propriu, fiecare macrocelulă dintrun
dispozitiv XC9500 (XL, XV) poate funcţiona într-un mod de lucru cu putere scăzută (low
power) dacă viteza de lucru nu este critică. Macrocelulele neutilizate sunt implicit dezactivate,
consumul lor fiind nesemnificativ .
Valorile maxime absolute admise pentru tensiunea de alimentare V CCINT sunt între
-0,5V şi 4V faţă de masă. Pentru tensiunea de intrare V IN valorile maxime admisibile sunt
cuprinse -0,5 şi 5V.
Valorile nominale de alimentare pentru logica internă V CCINT = 3V ... 3,6V, iar pentru
circuitele(bufferele) de ieşire V CCIO =2.3V.. 3,6V. Astfel circuitele de iesire pot fi alimentate
separat, de exemplu la tensiunea nominală de 2,5V. Indiferent de tensiunea de alimentare V CCIO
nivelele de intrare sunt V ILmax = 0,8V şi V IHmin = 2V cu tensiunea de prag a intrărilor de cca 1.4
V (compatibilitate TTL). Nivelele logice de ieşire sunt V OL = 0 şi V OH = V CCIO (pentru curent
de iesire nul)..
11

În figura următoare este prezentată interfata externă posibilă pentru un astfel de circuit, în
situatia în care (a) V CCIO =V CCINT = 3.3V si respectiv (b) cu V CCINT = 3.3V si V CCIO =2.5V.
Configurarea (programarea) circuitului CPLD se face prin intermediul interfeţei
standard JTAG cu care se poate programa, şterge, sau (dacă citi nu a fost protejat la citire)
conţinutul datelor de configurare. Datele de configurare sunt descrise sub forma unui fişier
standard JEDEC.
12