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Vivado Design Suite プロパ<br />
ティ リファレンス ガイド<br />
UG912 (v2013.4) 2013 年 12 月 20 日
Notice of Disclaimer<br />
The information disclosed to you hereunder (the “Materials”) is provided solely for the selection and use of Xilinx products.To the maximum<br />
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respective owners.<br />
本 資 料 は 英 語 版 (v2013.4) を 翻 訳 し た も ので、 内 容 に 相 違 が 生 じ る 場 合 には 原 文 を 優 先 し ます。<br />
資 料 に よ っては 英 語 版 の 更 新 に 対 応 し ていない も のがあ り ます。<br />
日 本 語 版 は 参 考 用 と し てご 使 用 の 上 、 最 新 情 報 につき ま し ては、 必 ず 最 新 英 語 版 を ご 参 照 く だ さ い。<br />
こ の 資 料 に 関 する フ ィ ー ド バ ッ ク および リ ン ク な どの 問 題 につき ま し ては、jpn_trans_feedback@xilinx.com までお 知 らせ く だ さ<br />
い。 いただ き ま し たご 意 見 を 参 考 に 早 急 に 対 応 さ せていただ き ます。 なお、 こ の メ ール ア ド レ スへのお 問 い 合 わせは 受 け 付 け<br />
てお り ません。 あらかじめご 了 承 く ださい。<br />
改 訂 履 歴<br />
次 の 表 に、 こ の 文 書 の 改 訂 履 歴 を 示 し ます。<br />
日 付 バージ ョ ン 改 訂 内 容<br />
2013 年 12 月 20 日 2013.4 「CLOCK_ROOT」 、 「DIFF_TERM_ADV」 、 「DQS_BIAS」 、 「EQUALIZATION」 、<br />
「LVDS_PRE_EMPHASIS」、 「ODT」、 「OFFSET_CNTRL」、および 「PRE_EMPHASIS」 プロ<br />
パテ ィ を 追 加<br />
2013 年 10 月 2 日 2013.3 第 1 章 「Vivado の 第 一 級 オブジ ェ ク ト 」 を 追 加<br />
「BUFFER_TYPE」 、 「CFGBVS」 、 「CONFIG_VOLTAGE」 、 「FSM_ENCODING」 、<br />
「FSM_SAFE_STATE」、 「REF_NAME」、 「REF_PIN_NAME」、 および 「USED_IN」 を 追 加<br />
COMPATIBLE_CONFIG_MODES を 「CONFIG_MODE」 と 置 換<br />
2013 年 6 月 19 日 2013.2 「H_SET および HU_SET」、 「IBUF_LOW_PWR」、 「LOCK_PINS」、 「PBLOCK」、 「RLOC」、<br />
「RLOCS」、「RLOC_ORIGIN」、「ROUTE_STATUS」、「RPM」、「RPM_GRID」、「U_SET」 を 追 加<br />
OUT_TERM を 削 除<br />
2013 年 3 月 20 日 2013.1 「DCI_CASCADE」、 「DIFF_TERM」、 および 「IOB」 の 詳 細 を 編 集<br />
「IOBDELAY」、 「KEEPER」、 OUT_TERM、 「PULLUP」、 「PULLDOWN」、 「POST_CRC」、<br />
「POST_CRC_ACTION」 、 「POST_CRC_FREQ」 、 「POST_CRC_INIT_FLAG」 、お よ び<br />
「POST_CRC_SOURCE」 プロパティを 追 加<br />
プロパティ リファレンス ガイド japan.xilinx.com 2<br />
UG912 (v2013.4) 2013 年 12 月 20 日
目 次<br />
第 1 章 : Vivado の 第 一 級 オブジ ェ ク ト<br />
概 要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5<br />
第 一 級 オブジ ェ ク ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6<br />
本 書 か ら 例 を コ ピーする 場 合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7<br />
BEL ( 基 本 エレ メ ン ト ) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8<br />
セル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11<br />
ネッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18<br />
ピン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 22<br />
ポー ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25<br />
サイ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28<br />
第 2 章 : 主 なプロパテ ィの 説 明<br />
プロパティ 情 報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31<br />
ASYNC_REG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32<br />
BEL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36<br />
BUFFER_TYPE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38<br />
CFGBVS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40<br />
CLOCK_DEDICATED_ROUTE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42<br />
CLOCK_ROOT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44<br />
CONFIG_MODE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46<br />
CONFIG_VOLTAGE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48<br />
DCI_CASCADE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50<br />
DIFF_TERM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52<br />
DIFF_TERM_ADV . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55<br />
DONT_TOUCH . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57<br />
DQS_BIAS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60<br />
DRIVE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63<br />
EQUALIZATION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66<br />
FSM_ENCODING . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68<br />
FSM_SAFE_STATE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70<br />
H_SET および HU_SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72<br />
HIODELAY_GROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76<br />
HLUTNM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79<br />
IBUF_LOW_PWR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82<br />
IN_TERM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84<br />
INTERNAL_VREF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87<br />
IOB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89<br />
IOBDELAY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91<br />
IODELAY_GROUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93<br />
IOSTANDARD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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3<br />
UG912 (v2013.4) 2013 年 12 月 20 日
KEEP_HIERARCHY . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99<br />
KEEPER . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101<br />
LOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103<br />
LOCK_PINS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105<br />
LUTNM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109<br />
LVDS_PRE_EMPHASIS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112<br />
MARK_DEBUG. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114<br />
ODT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116<br />
OFFSET_CNTRL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118<br />
PACKAGE_PIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120<br />
PBLOCK. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122<br />
POST_CRC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124<br />
POST_CRC_ACTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126<br />
POST_CRC_FREQ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128<br />
POST_CRC_INIT_FLAG . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 130<br />
POST_CRC_SOURCE. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 132<br />
PRE_EMPHASIS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134<br />
PROHIBIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136<br />
PULLDOWN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136<br />
PULLUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139<br />
REF_NAME . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141<br />
REF_PIN_NAME. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 142<br />
RLOC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143<br />
RLOCS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147<br />
RLOC_ORIGIN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149<br />
ROUTE_STATUS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152<br />
RPM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154<br />
RPM_GRID . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 155<br />
SLEW . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157<br />
U_SET . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 160<br />
USED_IN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 164<br />
VCCAUX_IO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166<br />
付 録 A : その 他 のリ ソース<br />
ザイ リ ンクス リソース. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168<br />
ソリューション センター. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168<br />
参 考 資 料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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4<br />
UG912 (v2013.4) 2013 年 12 月 20 日
第 1 章<br />
Vivado の 第 一 級 オブジ ェ ク ト<br />
概 要<br />
本 書 では、 第 一 級 オブジ ェ ク ト 、 ザ イ リ ン ク ス Vivado ® Design Suite で 使 用 可 能 なオブジ ェ ク ト のプ ロパテ ィ につい<br />
て 説 明 し ます。 含 まれる 内 容 は 次 の とお り です。<br />
• 第 1 章 「Vivado の 第 一 級 オブジ ェ ク ト 」 : FPGA デザイ ン データベース をモデル 化 する ため Vivado Design Suite で<br />
使 用 さ れる さ ま ざ ま なデザ イ ンおよびデバイ スのオブジ ェ ク ト について 説 明 し ます。 オブジ ェ ク ト の 定 義 、 関 連<br />
オブジェクトのリスト、 オブジェクトに 関 連 付 けられているプロパティのリストがこれに 含 まれます。<br />
• 第 2 章 「 主 なプ ロパテ ィ の 説 明 」 : Vivado Design Suite プ ロパテ ィ に 対 し、 プ ロパテ ィ の 説 明 、 サポー ト さ れてい<br />
るアーキテクチャ、 適 用 可 能 エレメント、 値 、 構 文 例 (Verilog、 VHDL、 XDC)、 影 響 のあるデザイン フロー ス<br />
テ ッ プ、 と いった 項 目 に 分 けて 説 明 があ り ます。<br />
• 付 録 A 「その 他 の リ ソース」 : http://japan.xilinx.com/support のザイ リ ン ク ス サポー ト ウ ェブサ イ ト か ら 入 手 可 能<br />
な リ ソースおよび 資 料 が リ ス ト さ れています。<br />
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5<br />
UG912 (v2013.4) 2013 年 12 月 20 日
第 一 級 オブジ ェ ク ト<br />
第 一 級 オブジ ェ ク ト<br />
Vivado Design Suite では、イ ン メ モ リ デザイ ン データベースで 数 多 く の 第 一 級 オブジ ェ ク ト がサポー ト さ れています。<br />
これらのオブジェク トは、デザインまたは 論 理 ネッ ト リ ス ト、およびターゲッ トのザイ リ ンクス FPGA またはデバイ<br />
スを 表 します。 ネッ ト リス ト オブジェ ク ト とデバイ ス オブジェ ク ト との 関 係 は、 デザインをデバイ スにマップする<br />
のに 使 用 さ れます。 図 1-1 は 一 部 の Vivado 第 一 級 オブジ ェ ク ト の 関 連 性 を 示 し た も のです。<br />
X-Ref Target - Figure 1-1<br />
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図 1‐1:Vivado の 第 一 級 オブジ ェ ク ト<br />
図 1-1 に 表 示 されているオブジェ ク ト は、 ネ ッ ト リ ス ト オブジェ ク ト またはデバイ ス オブジェ ク ト と して 定 義 され<br />
ています。 上 の 図 でピン ク 色 で 表 示 されているネッ ト リ ス ト オブジェ ク ト には、 ロジ ッ ク セル、 ピン、 ポー ト 、 ネッ<br />
トがあります。デバイス オブジ ェ ク ト には、 ク ロ ッ ク 領 域 、 タ イル、 サ イ ト 、 基 本 エレ メ ン ト などの 配 置 サ イ ト が 含<br />
まれ、 青 色 で 表 示 されています。 また、 図 1-1 のデバイ ス オブジェ ク ト には、 緑 色 で 表 示 されるパッ ケージ ピンお<br />
よび I/O バンク、 紫 色 で 表 示 されている ノード、 ワ イヤ、 PIP などの 配 線 リ ソースも 含 まれています。<br />
オブジ ェ ク ト 間 の 関 連 性 は、 オブジ ェ ク ト 同 士 を 結 ぶ 矢 印 で 示 さ れています。<br />
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6<br />
UG912 (v2013.4) 2013 年 12 月 20 日
本 書 から 例 を コ ピーする 場 合<br />
矢 印 が 両 方 のオブジ ェ ク ト を 指 し てい る 場 合 は、 ク エ リ ーを どち ら の 方 向 か ら も 指 定 で き る 関 係 であ る こ と を 示 し て<br />
います。 たとえば、 特 定 ネッ トに 接 続 されているセル (get_cells -of_objects [get_nets]) を ク エ リ ー 処 理 し た り 、 特 定 セ<br />
ルに 接 続 されているネ ッ ト (get_nets -of_objects [get_cells]) を ク エ リ ー 処 理 する こ と がで き ます。<br />
矢 印 が 一 方 のみを 指 し てい る 場 合 は、 その 矢 印 の 方 向 にのみ ク エ リ ーを 指 定 で き る 関 係 であ る こ と を 示 し ています。<br />
たとえば、6 ページの 図 1-1 での 例 を 取 って 説 明 する と 、 特 定 ク ロ ッ ク 領 域 にあ る 基 本 エレ メ ン ト (get_bels -of_objects<br />
[get_clock_regions]) は ク エ リ ー 処 理 で き ますが、 特 定 の 基 本 エレ メ ン ト い ク ロ ッ ク 領 域 を 関 連 付 け る こ と はで き ませ<br />
ん。 また、 特 定 基 本 エレ メ ン ト を タ イル (get_tiles -of_objects [get_bels]) に 関 連 付 ける こ と はでき ますが、 タ イルを 基<br />
本 エレ メ ン ト に 関 連 付 け る こ と はで き ません。<br />
こ の 図 は 説 明 用 の も のであ り 、 Vivado 第 一 級 オブジ ェ ク ト すべてを 網 羅 し た も のではな く 、 ま たその 関 連 性 をすべて<br />
説 明 し てい る わけではあ り ません。<br />
第 一 級 オブジ ェ ク ト の 説 明 、 ほかのオブジ ェ ク ト と の 関 係 、 オブジ ェ ク ト で 定 義 さ れてい る プ ロパテ ィ については、<br />
こ の 章 の 後 で 説 明 し ます。<br />
タイミング オブジェ ク ト など、 オブジェ ク ト に 関 するカテゴ リ はほかにも Vivado Design Suite にあ り ます。 タ イ ミ ン<br />
グ オブジェク トは 暫 定 的 なタイ ミング レポー ト を 作 成 する ためネ ッ ト リ ス ト デザイ ンにま と められています。 ネ ッ<br />
ト リ ス ト およびデバイ ス オブジ ェ ク ト に 関 連 付 け られてい る タ イ ミ ン グ オブジェ ク ト を 利 用 し、 インプ リ メ ン ト さ<br />
れたデザ イ ンの タ イ ミ ング 解 析 を 完 全 に 行 う こ と がで き ます。 タ イ ミ ン グ オブジェ ク ト には、 ク ロ ッ ク、 タ イ ミ ング<br />
パス、 遅 延 オブジェク ト があ り ます。<br />
本 書 から 例 を コ ピーする 場 合<br />
注 意 : 本 書 か ら コー ド に 構 文 ま たはコー ド 例 を コ ピーする 前 に、 こ のセ ク シ ョ ン を 注 意 し てお 読 み く だ さ い。<br />
本 書 には、 構 文 およびコー ド 例 が 多 く 含 まれ、 コー ド にプ ロパテ ィ を 挿 入 で き る よ う になっています。 こ れら の コ<br />
ピーを PDF か ら 直 接 コー ド にコ ピーする 場 合 、 次 の よ う な 問 題 があ り ます。<br />
• PDF から Vivado Tcl コンソール、 Tcl スクリプト、XDC フ ァ イルへコー ド 例 を コ ピーし て 貼 り 付 け る 場 合 、 ダ ッ<br />
シュ (-) がエ ヌ ダ ッ シ ュ ま たはエムダ ッ シ ュ に 置 き 換 え ら れる 可 能 性 があ り ます。<br />
• PDF 資 料 の 改 行 マークが 例 に 挿 入 されて し まい、 Tcl スクリプトや XDC ファイルでエラーを 引 き 起 こします。<br />
• 次 のページにまたがる よ う な 例 を コ ピーする と、PDF のヘ ッ ダーおよびフ ッ ター 情 報 も 一 緒 に コ ピー さ れて し ま<br />
い、 Tcl スクリプトや XDC ファイルでエラーを 引 き 起 こします。<br />
これ ら の 問 題 を 回 避 する には、 ASCII テキス ト エデ ィ ターで コー ド 例 にあ る 不 必 要 なマーカーや 情 報 を 削 除 し てか<br />
ら、 コード、 Vivado Design Suite の Tcl シェル、 または Tcl コンソールに 貼 り 付 けるよ うにしてください。<br />
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7<br />
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BEL ( 基 本 エ レ メ ン ト )<br />
BEL ( 基 本 エ レ メ ン ト )<br />
説 明<br />
BEL または 基 本 エレ メ ン ト は、 デザイ ンのネ ッ ト リ ス ト ビューのリーフ セルに 対 応 しています。 BEL は、 ターゲ ッ<br />
ト ザイ リ ンクス FPGA のデバイ ス オブジェ ク ト で、 フ リ ップフ ロ ップ、 LUT、 キャリー ロジックなどの 基 本 ネッ ト<br />
リスト オブジ ェ ク ト をデバイ スに 配 置 ま たはマ ッ プする ための も のです。<br />
BEL はデバイス 上 でスラ イスや I/O ブロッ ク (IOB) などの 「サイ ト 」 オブジェ ク ト にま とめられています。 1 つのサ<br />
イトには BEL が 1 つま たは 複 数 存 在 し、 こ の BEL を 使 用 して、デザイン ネッ ト リストをターゲッ ト デバイ スの 特 定<br />
のロケーショ ンやデバイス リソースにロジックを 割 り 当 てます。<br />
BEL にはさ まざまなタ イプのものがあ り ます。<br />
表 1‐1: 種 類 別 BEL<br />
BEL の 種 類<br />
• BSCAN_BSCAN • ILOGICE3_IFF • MMCME2_ADV_MMCME2_ADV<br />
• BUFFER • ILOGICE3_ZHOLD_DELAY • ODELAYE2_ODELAYE2<br />
• BUFG_BUFG • INVERTER • OLOGICE2_OUTFF<br />
• BUFHCE_BUFHCE • IN_FIFO_IN_FIFO • OLOGICE2_TFF<br />
• BUFIO_BUFIO • IOB18M_INBUF_DCIEN • OLOGICE3_OUTFF<br />
• BUFMRCE_BUFMRCE • IOB18M_OUTBUF_DCIEN • OLOGICE3_TFF<br />
• BUFR_BUFR • IOB18M_TERM_OVERRIDE • OUT_FIFO_OUT_FIFO<br />
• CAPTURE_CAPTURE • IOB18S_INBUF_DCIEN • PAD<br />
• CARRY4 • IOB18S_OUTBUF_DCIEN • PCIE_2_1_PCIE_2_1<br />
• DCIRESET_DCIRESET • IOB18S_TERM_OVERRIDE • PHASER_IN_PHY_PHASER_IN_PHY<br />
• DNA_PORT_DNA_PORT • IOB18_INBUF_DCIEN • PHASER_OUT_PHY_PHASER_OUT_P<br />
HY<br />
• DSP48E1_DSP48E1 • IOB18_OUTBUF_DCIEN • PHASER_REF_PHASER_REF<br />
• EFUSE_USR_EFUSE_USR • IOB18_TERM_OVERRIDE • PHY_CONTROL_PHY_CONTROL<br />
• FF_INIT • IOB33M_INBUF_EN • PLLE2_ADV_PLLE2_ADV<br />
• FIFO18E1_FIFO18E1 • IOB33M_OUTBUF • PULL_OR_KEEP1<br />
• FRAME_ECC_FRAME_ECC • IOB33M_TERM_OVERRIDE • RAMB18E1_RAMB18E1<br />
• GTXE2_CHANNEL_GTXE2_CHANN • IOB33S_INBUF_EN • RAMBFIFO36E1_RAMBFIFO36E1<br />
EL<br />
• GTXE2_COMMON_GTXE2_COMMO • IOB33S_OUTBUF • REG_INIT<br />
N<br />
• HARD0 • IOB33S_TERM_OVERRIDE • SELMUX2_1<br />
• HARD1 • IOB33_INBUF_EN • SLICEL_CARRY4_AMUX<br />
• IBUFDS_GTE2_IBUFDS_GTE2 • IOB33_OUTBUF • SLICEL_CARRY4_AXOR<br />
• ICAP_ICAP • IOB33_TERM_OVERRIDE • STARTUP_STARTUP<br />
• IDELAYCTRL_IDELAYCTRL • LUT5 • USR_ACCESS_USR_ACCESS<br />
• IDELAYE2_IDELAYE2 • LUT6 • XADC_XADC<br />
• ILOGICE2_IFF • LUT_OR_MEM5<br />
• LUT_OR_MEM6<br />
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BEL ( 基 本 エ レ メ ン ト )<br />
関 連 オブジ ェ ク ト<br />
X-Ref Target - Figure 1-2<br />
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図 1‐2:BEL オブジェ ク ト<br />
図 1-2 にあるよ う に、ネッ ト リ ス ト デザイ ンの リ ーフ セルはターゲッ ト パーツの BEL にマップする こ とができ ます。<br />
BEL はターゲッ ト ザイ リ ンクス FPGA のサイ ト にま と められ、 BEL と サ イ ト の 両 方 が ク ロ ッ ク 領 域 と タ イルにま と<br />
め ら れます。 各 BEL にはセルのピンにマップする BEL ピンがあり、 また BEL がネッ ト リ ス ト オブジェ ク ト である<br />
ネ ッ ト への 接 続 点 にな り ます。<br />
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BEL ( 基 本 エ レ メ ン ト )<br />
プロパティ<br />
表 1-2 は BUFFER タイプの BEL オブジェ ク ト にあるプロパテ ィ の リ ス ト で、 BEL のプロパテ ィ の 種 類 を 表 していま<br />
す。<br />
表 1‐2:BEL プロパティ : BUFFER<br />
プロパティ<br />
名 前 タ イ プ 読 み 出 し 専 用 可 視 値<br />
CLASS string ○ ○ bel<br />
IS_RESERVED bool ○ ○ 0<br />
IS_TEST bool ○ ○ 0<br />
IS_USED bool ○ ○ 1<br />
NAME string ○ ○ IPAD_X0Y54/IPAD<br />
NUM_BIDIR int ○ ○ 0<br />
NUM_CONFIGS int ○ ○ 0<br />
NUM_INPUTS int ○ ○ 1<br />
NUM_OUTPUTS int ○ ○ 1<br />
NUM_PINS int ○ ○ 2<br />
PROHIBIT bool ○ ○ 0<br />
TYPE string ○ ○ BUFFER<br />
BEL オブジェ ク ト に 割 り 当 てられるプロパテ ィは TYPE に よ って 異 な り ます。 上 記 に リ ス ト さ れてい る BEL の 各 タ<br />
イ プのプ ロパテ ィ を 確 認 する には、 report_property コマンドを 使 用 します。<br />
report_property -all [lindex [get_bels -filter {TYPE == }] 0]<br />
には リ ス ト されている BEL タイプの 1 つが 入 り ます。 次 に 例 を 示 し ます。<br />
report_property -all [lindex [get_bels -filter {TYPE == SLICEM_CARRY4_AXOR}] 0]<br />
report_property -all [lindex [get_bels -filter {TYPE == LUT5}] 0]<br />
report_property -all [lindex [get_bels -filter {TYPE == IOB33S_OUTBUF}] 0]<br />
ヒント : report_property コマン ド は、 現 在 のデザイ ンで 関 連 オブジェ ク ト が 見 つから なかった 場 合 、 オブジェ ク ト が<br />
見 つか ら ない と い う 内 容 の 警 告 メ ッ セージを 返 すこ と があ り ます。 こ のコ マン ド の 詳 細 は、 『Vivado Design Suite Tcl<br />
コマンド リファレンス ガイド』 (UG835)[ 参 照 7] を 参 照 して く ださい。<br />
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10<br />
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セル<br />
セル<br />
説 明<br />
セルは、 ネッ ト リ ス ト ロジック オブジェ ク ト のインス タンスで、 リ ーフ セルであった り 、 階 層 セルであった り し ま<br />
す。 リ ーフ セルはプ リ ミ テ ィ ブまたはプ リ ミ テ ィ ブ マクロで、 ネッ ト リス トにはロジックの 詳 細 はありません。 階<br />
層 セルはモジュールまたはブロ ッ ク で、 1 つ 以 上 のレベルの ロ ジ ッ ク を 含 み、 最 終 的 には リ ーフ セルも 含 みます。<br />
リーフ セル オブジェ ク ト には、PRIMITIVE_GROUP、PRIMITIVE_SUBGROUP、PRIMITIVE_TYPE というプロパティ<br />
で 定 義 されているタイプがあり ます。すべてのセルに 共 通 のプロパティがあって、 各 グループまたはタイプごとに 独<br />
自 のプ ロパテ ィ があ る 場 合 も あ り ます。 セルの さ ま ざ ま なグループ、 サブグループ、 タ イ プを 次 に リ ス ト し ます。<br />
表 1‐3 : PRIMITIVE_GROUP、 PRIMITIVE_SUBGROUP、 PRIMITIVE_TYPE 別 のセル<br />
グループ サブグループ タ イプ<br />
BMEM BRAM RAMB18E1<br />
fifo<br />
RAMB36E1<br />
FIFO36E1<br />
CARRY others CARRY4<br />
MUXCY<br />
CLK gclk BUFG<br />
rclk<br />
MMCME2_ADV<br />
BUFHCE<br />
DMEM srl SRL16E<br />
FLOP_LATCH flop FDCE<br />
FDPE<br />
FDRE<br />
FDSE<br />
I/O ddr ODDR<br />
gt<br />
ibuf<br />
obuf<br />
GTXE2_CHANNEL<br />
IBUF<br />
IBUFDS<br />
IBUFDS_GTE2<br />
OBUF<br />
LUT others LUT1<br />
LUT2<br />
LUT3<br />
LUT4<br />
LUT5<br />
LUT6<br />
MULT dsp DSP48E1<br />
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11<br />
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セル<br />
表 1‐3 : PRIMITIVE_GROUP、 PRIMITIVE_SUBGROUP、 PRIMITIVE_TYPE 別 のセル<br />
グループ サブグループ タ イプ<br />
MUXFX others MUXF7<br />
MUXF8<br />
OTHERS others GND<br />
VCC<br />
others<br />
RTL_GATE buf RTL_INV<br />
logical<br />
RTL_AND<br />
RTL_NAND<br />
RTL_NOR<br />
RTL_OR<br />
RTL_XNOR<br />
RTL_XOR<br />
RTL_MEMORY ram RTL_RAM<br />
rom<br />
RTL_ROM<br />
RTL_MUX mux RTL_MUX<br />
RTL_OPERATOR arithmetic RTL_ADD<br />
RTL_SUB<br />
equality<br />
RTL_EQ<br />
RTL_NEQ<br />
relational<br />
RTL_GEQ<br />
RTL_GT<br />
RTL_LEQ<br />
RTL_LT<br />
reduction<br />
RTL_REDUCTION_OR<br />
RTL_REDUCTION_XOR<br />
RTL_REGISTER flop RTL_REG<br />
RTL_SPECIAL others RTL_BMERGE<br />
RTL_BSEL<br />
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12<br />
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セル<br />
関 連 オブジ ェ ク ト<br />
X-Ref Target - Figure 1-3<br />
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図 1‐3:セル オブジェ ク ト<br />
セルは 階 層 セルであった り 、 リ ーフ セル (プリ ミティブ) であった り します。 図 1-3 にあるよ う に、 リーフ セルには、<br />
外 部 ネ ッ ト リ ス ト を 定 義 する ためネ ッ ト に 接 続 さ れてい る ピ ンがあ り ます。 階 層 セルには 階 層 ピ ンに 関 連 付 け られて<br />
い る ポー ト が 含 め ら れます。 こ の 階 層 ピ ンは 内 部 ネ ッ ト リ ス ト を 定 義 する ためネ ッ ト に 内 部 接 続 し ています。<br />
セルはターゲッ ト のザイ リ ン ク ス FPGA のデバイ ス リ ソースに 配 置 またはマップされます。フ リ ップフロ ップ、LUT、<br />
MUX な どの 基 本 ロ ジ ッ ク の 場 合 、 セルは BEL オブジェ ク ト に 配 置 され、 BRAM や DSP などの 大 型 ロジッ ク セルの<br />
場 合 、 セルはサ イ ト オブジェ ク ト に 配 置 されます。 BEL はさらに 大 きなサイ トであるスライスにもまとめられるの<br />
で、 セルは BEL およびサイ ト オブジ ェ ク ト に 関 連 付 け る こ と がで き る のです。 サ イ ト は ク ロ ッ ク 領 域 およびタ イル<br />
にま とめられます。<br />
また、 セルはデザインのタイ ミ ング パスに 関 連 付 け ら れる ので、 DRC 違 反 に も 関 連 付 け る こ と がで き、 デザ イ ンに<br />
関 する 問 題 をすばや く 見 つけ 出 し 解 決 する のに 役 立 ち ます。<br />
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セル<br />
プロパティ<br />
次 の 表 には、 すべてのセルのプロパテ ィ と し て、 階 層 セル オブジェ ク ト でのプロパテ ィ を リ ス ト しています。<br />
表 1‐4:セル プロパティ<br />
階 層 セル プロパティ<br />
• ASYNC_REG • IODELAY_GROUP • PWR_MODE<br />
• BEL • IS_BEL_FIXED • RAM_STYLE<br />
• BOX_TYPE • IS_BLACKBOX • REF_NAME<br />
• bram_addr_begin • IS_CLOCK_GATED • REUSE_STATUS<br />
• bram_addr_end • IS_FIXED • RLOC<br />
• bram_slice_begin • IS_IMPORTED • RLOC_ORIGIN<br />
• bram_slice_end • IS_LOC_FIXED • RLOC_RANGE<br />
• BUFG • IS_PRIMITIVE • ROM_STYLE<br />
• CHECK_LICENSE_TYPE • IS_REUSED • RPM<br />
• CLASS • IS_SEQUENTIAL • RPM_GRID<br />
• CONVERT_BRAM8 • keep • RTL_RAM_STYLE<br />
• CORE_GENERATION_INFO • KEEP_HIERARCHY • SEL_VAL<br />
• counter • LIB_CELL • SHREG_EXTRACT<br />
• DCI_VALUE • LINE_NUMBER • SIM_COLLISION_CHECK<br />
• DONT_TOUCH • LOAD_VAL • SITE<br />
• ESSENTIAL_CLASSIFICATION_VA • LOC • SOFT_HLUTNM<br />
LUE<br />
• FILE_NAME • LOCK_PINS • srl_bus_name<br />
• FSM_ENCODING • LUTNM • srl_name<br />
• H_SET • MACRO_NAME • TOOL_DERIVED_CLK_NAMES<br />
• HD.ISOLATED • MAP • TOOL_INSERTED_BUFG<br />
• HD.PARTITION • MAX_FANOUT • TRANSIENT_FILTER<br />
• HD.RECONFIGURABLE • MEMDATA.SCOPED_BMM_FILE • TYPE<br />
• HDPCBEL • METHODOLOGY_DRC_VIOS • U_SET<br />
• HDPCLOC • NAME • USE_DSP48<br />
• HIERARCHICALNAME • NODELAY • USE_LUTNM<br />
• HLUTNM • ORIG_REF_NAME • USE_RLOC<br />
• HU_SET • PARENT • width<br />
• IMPORTED_FROM • PBLOCK • XBLKNM<br />
• IMPORTED_TYPE • POWER • XILINX_LEGACY_PRIM<br />
• INIT_VAL • POWER_OPTED_CE • XILINX_TRANSFORM_PINMAP<br />
• INV • PRIMITIVE_COUNT • XLNX_LINE_COL<br />
• IOB • PRIMITIVE_GROUP • XLNX_LINE_FILE<br />
• IOBDELAY • PRIMITIVE_LEVEL • XSTLIB<br />
• PRIMITIVE_SUBGROUP<br />
PRIMITIVE_GROUP および PRIMITIVE_TYPE プロパティの 値 でフィルターし、 特 定 タイプのセル オブジェ ク ト のプ<br />
ロ パテ ィ を 確 認 で き ます。 目 的 の PRIMITIVE_TYPE からプロパティを 抜 き 出 すため、 Tcl コンソールのコマンド ラ<br />
インに 次 のコマンドをコピーして 貼 り 付 けてください。<br />
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セル<br />
ヒント : report_property コマン ド は、 現 在 のデザイ ンで 関 連 オブジェ ク ト が 見 つから なかった 場 合 、 オブジェ ク ト が<br />
見 つか ら ない と い う 内 容 の 警 告 メ ッ セージを 返 すこ と があ り ます。 こ のコ マン ド の 詳 細 は、 『Vivado Design Suite Tcl<br />
コマンド リファレンス ガイド』 (UG835)[ 参 照 7] を 参 照 して く ださい。<br />
• 階 層 セル<br />
report_property -all [lindex [get_cells -hier -filter {!IS_PRIMITIVE}] 0]<br />
• BMEM<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
BMEM.bram.RAMB18E1}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
BMEM.bram.RAMB36E1}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
BMEM.fifo.FIFO36E1}] 0]<br />
• CARRY<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
CARRY.others.CARRY4}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
CARRY.others.MUXCY}] 0]<br />
• CLK<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
CLK.gclk.BUFG}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
CLK.gclk.MMCME2_ADV}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
CLK.rclk.BUFHCE}] 0]<br />
• DMEM<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
DMEM.srl.SRL16E}] 0]<br />
• FLOP_LATCH<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
FLOP_LATCH.flop.FDCE}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
FLOP_LATCH.flop.FDPE}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
FLOP_LATCH.flop.FDRE}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
FLOP_LATCH.flop.FDSE}] 0]<br />
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15<br />
UG912 (v2013.4) 2013 年 12 月 20 日
セル<br />
• I/O<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
IO.ddr.ODDR}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
IO.gt.GTXE2_CHANNEL}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
IO.ibuf.IBUF}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
IO.ibuf.IBUFDS}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
IO.ibuf.IBUFDS_GTE2}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
IO.obuf.OBUF}] 0]<br />
• LUT<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
LUT.others.LUT1}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
LUT.others.LUT2}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
LUT.others.LUT3}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
LUT.others.LUT4}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
LUT.others.LUT5}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
LUT.others.LUT6}] 0]<br />
• MULT<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
MULT.dsp.DSP48E1}] 0]<br />
• MUXFX<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
MUXFX.others.MUXF7}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
MUXFX.others.MUXF8}] 0]<br />
• OTHERS<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
OTHERS.others.GND}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
OTHERS.others.VCC}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
others.others.others}] 0]<br />
• RTL_GATE<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_GATE.buf.RTL_BUF}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_GATE.buf.RTL_INV}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_GATE.logical.RTL_AND}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_GATE.logical.RTL_NAND}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_GATE.logical.RTL_NOR}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_GATE.logical.RTL_OR}] 0]<br />
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16<br />
UG912 (v2013.4) 2013 年 12 月 20 日
セル<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_GATE.logical.RTL_XNOR}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_GATE.logical.RTL_XOR}] 0]<br />
• RTL_MEMORY<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_MEMORY.ram.RTL_RAM}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_MEMORY.rom.RTL_ROM}] 0]<br />
• RTL_MUX<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_MUX.mux.RTL_MUX}] 0]<br />
• RTL_OPERATOR<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_OPERATOR.arithmetic.RTL_ADD}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_OPERATOR.arithmetic.RTL_SUB}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_OPERATOR.equality.RTL_EQ}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_OPERATOR.equality.RTL_NEQ}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_OPERATOR.relational.RTL_GEQ}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_OPERATOR.relational.RTL_GT}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_OPERATOR.relational.RTL_LEQ}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_OPERATOR.relational.RTL_LT}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_OPERATOR.reduction.RTL_REDUCTION_OR}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_OPERATOR.reduction.RTL_REDUCTION_XOR}] 0]<br />
• RTL_REGISTER<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_REGISTER.flop.RTL_REG}] 0]<br />
• RTL_SPECIAL<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_SPECIAL.others.RTL_BMERGE}] 0]<br />
report_property -all [lindex [get_cells -hier -filter {PRIMITIVE_TYPE ==<br />
RTL_SPECIAL.others.RTL_BSEL}] 0]<br />
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17<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ネッ ト<br />
ネッ ト<br />
X-Ref Target - Figure 1-4<br />
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図 1‐4:ネッ ト オブジェ ク ト<br />
説 明<br />
ネッ ト というのは、 インターコネク ト されたピン、 ポートおよびワイヤのセッ ト を 指 します。 どのワイヤにもネッ ト<br />
名 があ り 、その 名 前 でワ イヤを 区 別 し ます。2 本 以 上 のワイヤに 同 じネッ ト 名 が 付 いていることがあります。 同 じネッ<br />
ト 名 が 付 いているワイヤは、 1 つのネ ッ ト に 含 まれている こ と を 示 し、 こ う し た ワ イヤに 接 続 されている ピン または<br />
ポー ト はすべて 電 気 的 に 接 続 さ れています。<br />
RTL ソース ファイルを 1 つのネ ッ ト リ ス ト デザイ ンにエ ラ ボレーシ ョ ン またはコ ンパイルし ている と き、 ネ ッ ト リ<br />
スト デザイ ンにネ ッ ト オブジェ ク ト が 追 加 されるたびにデフ ォル ト ネッ ト 名 がそのオブジェ ク ト に 割 り 当 てられま<br />
す。 手 動 でネ ッ ト に 名 前 を 付 け る こ と も で き ます。<br />
ネッ トは 1 つの 信 号 から 成 る スカ ラー ネッ トであったり、 複 数 の 信 号 から 成 るスカラー ネッ トのグループであるバ<br />
ス ネ ッ ト であ る 場 合 があ り ます。バス を 使 用 する と 関 連 信 号 を 便 利 にま と め る こ と がで き、 回 路 図 を 簡 潔 で 理 解 しや<br />
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18<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ネッ ト<br />
すい も のにする こ と がで き ます。 ま た、 主 と な る 回 路 と ブ ロ ッ ク シンボル と の 接 続 も 明 確 にな り ます。 バスは 特 に 次<br />
の 場 合 において 便 利 です。<br />
• 回 路 図 のあ る サ イ ド か ら、 も う 一 方 へ と 多 数 の 信 号 を 配 線 する 場 合<br />
• 1 つのブロ ッ ク シンボルに 複 数 の 信 号 を 接 続 する 場 合<br />
• 1 つの I/O マーカーに 接 続 する こ と で、 階 層 レベルを ま た ぐ 複 数 の 信 号 を 接 続 する 場 合<br />
関 連 オブジ ェ ク ト<br />
デザイ ン ネッ ト リストで、ネッ トをセルのピンまたはポートに 接 続 できます。デザインがターゲッ トのザイ リンクス<br />
FPGA にマップされる と、 ネッ ト は、 デバイ スのワ イヤ、 ノード、 PIP などの 配 線 リ ソースにマップされ、 BEL ピン<br />
を 介 して BE:L へ、 サ イ ト ピンを 介 してサイ トへと 接 続 されます。<br />
また、ポー ト を 介 し てデザイ ンに 供 給 される ク ロ ッ ク にネ ッ ト は 関 連 付 け られ、デザイ ンのタ イ ミ ング パスへと 接 続<br />
されます。<br />
デザ イ ンに 関 する 問 題 をすばや く 見 つけ 出 し 解 決 で き る よ う に、 DRC 違 反 にネ ッ ト を 関 連 付 け る こ と も で き ます。<br />
プロパティ<br />
ネッ トに 割 り 当 てられているプロパティは 次 のとおりです。<br />
表 1‐5:ネッ ト プロパティ<br />
名 前 タ イ プ 読 み 出 し 専 用 可 視 値<br />
AREA_GROUP string TRUE TRUE<br />
BLKNM string TRUE TRUE<br />
BUFFER_TYPE enum FALSE TRUE<br />
BUFG enum TRUE TRUE<br />
BUS_NAME string TRUE TRUE<br />
BUS_START int TRUE TRUE<br />
BUS_STOP int TRUE TRUE<br />
BUS_WIDTH int TRUE TRUE<br />
CLASS string TRUE TRUE net<br />
CLOCK_BUFFER_TYPE enum FALSE TRUE<br />
CLOCK_DEDICATED_ROUTE enum FALSE TRUE<br />
CLOCK_REGION_ASSIGNMENT string FALSE TRUE<br />
COLLAPSE bool TRUE TRUE<br />
COOL_CLK bool TRUE TRUE<br />
DATA_GATE bool TRUE TRUE<br />
DCI_VALUE int FALSE TRUE<br />
DIFF_TERM bool FALSE TRUE<br />
DONT_TOUCH bool FALSE TRUE<br />
DRIVE int TRUE FALSE<br />
DRIVER_COUNT int TRUE TRUE 1<br />
ESSENTIAL_CLASSIFICATION_VALUE int FALSE TRUE<br />
FILE_NAME string TRUE TRUE<br />
FLAT_PIN_COUNT int TRUE TRUE 2<br />
FLOAT bool TRUE TRUE<br />
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19<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ネッ ト<br />
GATED_CLOCK bool FALSE TRUE<br />
HBLKNM string TRUE TRUE<br />
HIERARCHICALNAME string TRUE FALSE wave_gen.dac_spi_i0.<br />
active0_out<br />
HU_SET string TRUE FALSE<br />
IBUF_DELAY_VALUE double TRUE TRUE<br />
IBUF_LOW_PWR bool FALSE TRUE<br />
IFD_DELAY_VALUE double TRUE TRUE<br />
IN_TERM enum TRUE TRUE<br />
IOB enum FALSE TRUE<br />
IOBDELAY enum FALSE TRUE<br />
IOSTANDARD string TRUE FALSE<br />
IO_BUFFER_TYPE enum FALSE TRUE<br />
IS_CONTAIN_ROUTING bool TRUE TRUE 0<br />
IS_REUSED bool TRUE TRUE 0<br />
KEEP bool TRUE TRUE<br />
KEEPER bool TRUE TRUE<br />
LINE_NUMBER int TRUE TRUE<br />
LOC string TRUE TRUE<br />
MARK_DEBUG bool FALSE TRUE 0<br />
MAXDELAY double TRUE TRUE<br />
MAXSKEW double TRUE TRUE<br />
MAX_FANOUT string FALSE TRUE<br />
METHODOLOGY_DRC_VIOS string FALSE TRUE<br />
NAME string TRUE TRUE dac_spi_i0/active0_o<br />
ut<br />
NODELAY bool TRUE TRUE<br />
NOREDUCE bool TRUE TRUE<br />
OUT_TERM enum TRUE TRUE<br />
PARENT string TRUE TRUE dac_spi_i0/active0_o<br />
ut<br />
PARENT_CELL cell TRUE TRUE dac_spi_i0<br />
PIN_COUNT int TRUE TRUE 2<br />
PULLDOWN bool TRUE TRUE<br />
PULLUP bool TRUE TRUE<br />
PWR_MODE enum TRUE TRUE<br />
RAM_STYLE enum FALSE TRUE<br />
REUSE_STATUS enum TRUE TRUE<br />
RLOC string TRUE TRUE<br />
RLOC_ORIGIN string TRUE FALSE<br />
RLOC_RANGE string TRUE FALSE<br />
ROM_STYLE enum FALSE TRUE<br />
ROUTE_STATUS enum TRUE TRUE UNPLACED<br />
RPM_GRID enum TRUE TRUE<br />
RTL_KEEP string TRUE FALSE<br />
RTL_MAX_FANOUT string TRUE FALSE<br />
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20<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ネッ ト<br />
S bool TRUE TRUE<br />
SCHMITT_TRIGGER bool TRUE TRUE<br />
SLEW string TRUE TRUE<br />
SUSPEND string TRUE TRUE<br />
TYPE enum TRUE TRUE SIGNAL<br />
USELOWSKEWLINES bool TRUE TRUE<br />
USE_DSP48 enum FALSE TRUE<br />
U_SET string TRUE FALSE<br />
WEIGHT int FALSE TRUE<br />
WIREAND bool TRUE TRUE<br />
XBLKNM string TRUE TRUE<br />
XLNX_LINE_COL int FALSE FALSE<br />
次 のコマン ド を 使 用 し てネ ッ ト オブジェ ク ト のプロパテ ィは 確 認 でき ます。<br />
report_property -all [lindex [get_nets] 0]<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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21<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ピン<br />
ピン<br />
X-Ref Target - Figure 1-5<br />
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図 1‐5:ピン オブジェ ク ト<br />
説 明<br />
ピ ンはプ リ ミ テ ィ ブま たは 階 層 セルの 論 理 的 な 接 続 点 です。 セルの 内 容 はピ ン を 介 し て 抽 出 で き、 ロ ジ ッ ク は 簡 単 に<br />
使 用 で き る よ う に 簡 易 化 さ れます。 ま た、 ピ ンは 接 続 を 1 つ 含 むス カ ラー と し て、 ま たは 複 数 の 信 号 を ま と め るバス<br />
ピ ン と し て 定 義 する こ と がで き ます。<br />
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22<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ピン<br />
関 連 オブジ ェ ク ト<br />
ピンはセルに 接 続 されます。 またネ ッ ト によ り ほかのセルのピンに 接 続 する こ と ができ ます。 また、 セルのピンは<br />
BEL オブジェ ク ト の BEL ピンに 関 連 しており、 セルがマップされているサイ トのサイ ト ピンにも 関 連 しています。<br />
クロック ド メ イ ンの 一 部 と し てピ ンは ク ロ ッ ク に 関 連 付 け ら れてお り 、 パスの 起 点 、 終 点 、 中 間 点 と し て 定 義 さ れて<br />
いる 場 合 はタイ ミ ング パスの 一 部 にな り ます。<br />
ま た、デザ イ ンに 関 する 問 題 をすばや く 見 つけ 出 し 解 決 で き る よ う に、DRC 違 反 にピ ン を 関 連 付 け る こ と も で き ます。<br />
プロパティ<br />
ピンのプロパティには 次 のものがあります。<br />
表 1‐6:ピン プロパティ<br />
プ ロパテ ィ タ イ プ 読 み 出 し 専 用 可 視 値<br />
BEL string FALSE TRUE<br />
BUS_DIRECTION enum TRUE TRUE<br />
BUS_NAME string TRUE TRUE<br />
BUS_START int TRUE TRUE<br />
BUS_STOP int TRUE TRUE<br />
BUS_WIDTH int TRUE TRUE<br />
CLASS string TRUE TRUE pin<br />
CLOCK_DEDICATED_ROUTE enum FALSE TRUE<br />
DCI_VALUE int FALSE TRUE<br />
DIRECTION enum TRUE TRUE OUT<br />
ESSENTIAL_CLASSIFICATION_VALUE int FALSE TRUE<br />
FB_ACTIVE bool FALSE TRUE<br />
HD.ASSIGNED_PPLOCS string* TRUE TRUE<br />
HD.CLK_SRC string FALSE TRUE<br />
HD.LOC_FIXED bool FALSE FALSE 0<br />
HD.PARTPIN_LOCS string* FALSE TRUE<br />
HD.PARTPIN_RANGE string* FALSE TRUE<br />
HIERARCHICALNAME string TRUE FALSE IBUF_lb_sel_i0.O<br />
HOLD_DETOUR int FALSE TRUE<br />
HOLD_SLACK double TRUE TRUE 1E+39<br />
IS_CLEAR bool TRUE TRUE 0<br />
IS_CLOCK bool TRUE TRUE 0<br />
IS_CONNECTED bool TRUE TRUE 1<br />
IS_ENABLE bool TRUE TRUE 0<br />
IS_INVERTED bool FALSE TRUE 0<br />
IS_LEAF bool TRUE TRUE 1<br />
IS_PRESET bool TRUE TRUE 0<br />
IS_RESET bool TRUE TRUE 0<br />
IS_REUSED bool TRUE TRUE 0<br />
IS_SETRESET bool TRUE TRUE 0<br />
LOGIC_VALUE string TRUE TRUE unknown<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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23<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ピン<br />
NAME string TRUE TRUE IBUF_lb_sel_i0/O<br />
PARENT_CELL cell TRUE TRUE IBUF_lb_sel_i0<br />
REF_NAME string TRUE TRUE IBUF<br />
REF_PIN_NAME string TRUE TRUE O<br />
SETUP_SLACK double TRUE TRUE 1E+39<br />
TARGET_SITE_PINS string* FALSE TRUE<br />
XLNX_LINE_COL int FALSE FALSE<br />
XLNX_LINE_FILE long FALSE FALSE<br />
次 の コ マン ド を 使 用 し てピ ンのプ ロパテ ィ は 確 認 で き ます。<br />
report_property -all [lindex [get_pins] 0 ]<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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24<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ポー ト<br />
ポー ト<br />
X-Ref Target - Figure 1-6<br />
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図 1‐6:ポー ト オブジェ ク ト<br />
説 明<br />
ポー ト は 特 殊 タ イ プの 階 層 ピ ンで、 階 層 デザ イ ンの 最 上 位 で 外 部 と の 接 続 点 と な り 、 ま た 階 層 セルのピ ンに 内 部 ロ<br />
ジ ッ ク を 接 続 する ため、 階 層 セルやブ ロ ッ ク モジ ュールの 内 部 接 続 点 と な り ます。 ま た、 ポー ト は 接 続 を 1 つ 含 むス<br />
カラーとして、 または 複 数 の 信 号 をまとめるバス ポー ト と し て 定 義 する こ と がで き ます。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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25<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ポー ト<br />
関 連 オブジ ェ ク ト<br />
デザ イ ンの 最 上 位 にあ る ポー ト は、 IOSTANDARD が 指 定 された 状 態 で、デバイ ス パッケージのパッケージ ピンを 介<br />
して、 デバイスの IOBANK を 介 して FPGA 外 部 へ 接 続 し ます。<br />
また、 ポートはシステムまたはボードからデザインにクロッ ク 定 義 をマップするこ とができ、 set_input_delay または<br />
set_output_delay 制 約 を 使 用 し て タ イ ミ ング パスに 割 り 当 て る 必 要 があ り ます。 制 約 の 詳 細 は、 『Vivado Design Suite<br />
ユーザー ガイド : 制 約 の 使 用 』 (UG903) を 参 照 して く ださい。<br />
階 層 セル 内 部 では、 ポー ト はセルに 割 り 当 て ら れ、 セル 内 のネ ッ ト に 接 続 し ます。<br />
プロパティ<br />
ポー ト オブジェ ク ト のプロパテ ィは 次 のとおり です。<br />
表 1‐7: ポー ト プロパティ<br />
プ ロパテ ィ タ イ プ 読 み 出 し 専 用 可 視 値<br />
BOARD_PIN string FALSE TRUE<br />
BUFFER_TYPE enum FALSE TRUE<br />
BUS_DIRECTION enum TRUE TRUE<br />
BUS_NAME string TRUE TRUE<br />
BUS_START int TRUE TRUE<br />
BUS_STOP int TRUE TRUE<br />
BUS_WIDTH int TRUE TRUE<br />
CLASS string TRUE TRUE ポー ト<br />
CLOCK_BUFFER_TYPE enum FALSE TRUE<br />
DIFFTERMTYPE bool FALSE FALSE 0<br />
DIFF_PAIR_PORT port TRUE TRUE clk_pin_p<br />
DIFF_PAIR_TYPE enum TRUE TRUE N<br />
DIFF_TERM bool FALSE TRUE 0<br />
DIRECTION enum FALSE TRUE IN<br />
DQS_BIAS enum FALSE TRUE<br />
DRIVE enum FALSE TRUE 0<br />
DRIVE_STRENGTH enum FALSE FALSE 0<br />
ESSENTIAL_CLASSIFICATION_VALUE int FALSE TRUE<br />
HD.ASSIGNED_PPLOCS string* TRUE TRUE<br />
HD.CLK_SRC string FALSE TRUE<br />
HD.LOC_FIXED bool FALSE FALSE 0<br />
HD.PARTPIN_LOCS string* FALSE TRUE<br />
HD.PARTPIN_RANGE string* FALSE TRUE<br />
HOLD_SLACK double TRUE TRUE 1E+39<br />
IBUF_LOW_PWR bool FALSE TRUE 1<br />
INTERFACE string FALSE TRUE<br />
INTERMTYPE enum FALSE FALSE NONE<br />
IN_TERM enum FALSE TRUE NONE<br />
IOB enum FALSE TRUE<br />
IOBANK int TRUE TRUE 33<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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26<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ポー ト<br />
IOSTANDARD enum FALSE TRUE LVDS<br />
IOSTD enum FALSE FALSE LVDS<br />
IO_BUFFER_TYPE enum FALSE TRUE<br />
IS_BEL_FIXED bool FALSE FALSE 1<br />
IS_FIXED bool FALSE FALSE 1<br />
IS_GT_TERM bool TRUE TRUE 0<br />
IS_LOC_FIXED bool FALSE TRUE 1<br />
IS_REUSED bool TRUE TRUE<br />
KEEPER bool FALSE TRUE 0<br />
LOAD double FALSE TRUE<br />
LOC site FALSE TRUE IOB_X1Y75<br />
LOGIC_VALUE string TRUE TRUE unknown<br />
NAME string FALSE TRUE clk_pin_n<br />
OFFCHIP_TERM string FALSE TRUE NONE<br />
OUT_TERM enum FALSE TRUE<br />
PACKAGE_PIN package_pin FALSE TRUE AD11<br />
PIN_TYPE enum TRUE FALSE<br />
PIO_DIRECTION enum FALSE TRUE<br />
PULLDOWN bool FALSE TRUE 0<br />
PULLTYPE string FALSE FALSE<br />
PULLUP bool FALSE TRUE 0<br />
SETUP_SLACK double TRUE TRUE 1E+39<br />
SITE site FALSE FALSE IOB_X1Y75<br />
SLEW enum FALSE TRUE<br />
SLEWTYPE enum FALSE FALSE<br />
UNCONNECTED bool TRUE TRUE 0<br />
USE_INTERNAL_VREF enum FALSE TRUE<br />
VCCAUX_IO enum FALSE TRUE<br />
XLNX_LINE_COL int FALSE FALSE<br />
XLNX_LINE_FILE long FALSE FALSE 131072<br />
x_interface_info string FALSE TRUE<br />
次 のコマン ド を 使 用 し てポー ト のプロパテ ィ は 確 認 でき ます。<br />
report_property -all [lindex [get_ports] 0 ]<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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27<br />
UG912 (v2013.4) 2013 年 12 月 20 日
サイ ト<br />
サイ ト<br />
X-Ref Target - Figure 1-7<br />
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<br />
図 1‐7:サイ ト オブジェ ク ト<br />
説 明<br />
サイ トは、 ターゲッ トのザイ リ ンクス FPGA で 使 用 可 能 な さ ま ざ ま な タ イ プの ロ ジ ッ ク リソースの 1 つを 表 すデバ<br />
イス オブジェ ク ト です。<br />
ルッ クアップテーブル (LUT)、 フリップフロップ、マルチプレクサ、キャリー ロジック リソースなどの 基 本 エレメ<br />
ント (BEL) の 集 合 体 であ る ス ラ イ スがサ イ ト に 含 まれてお り 、 ス ラ イ スか ら ス ラ イ ス を 垂 直 方 向 に 結 ぶ 専 用 キ ャ リ ー<br />
チェーン を 使 用 し て、 高 速 な 加 算 、 減 算 、 比 較 演 算 を イ ンプ リ メ ン ト する ために 使 用 さ れます。 2 つのス ラ イ スが 1<br />
つのコ ンフ ィ ギャブル ロジック ブロック (CLB) にま とめられますが、 これはデバイスのタイル オブジェ ク ト の 1 タ<br />
イプです。<br />
SLICEM は 分 散 RAM としてコンフィギュレーション 可 能 です。 分 散 メモリは 一 部 の LUT のコンフィギュレーショ ン<br />
機 能 で、 小 型 の 64 ビッ ト メ モ リ と し て 動 作 し ます。 SLICEL LUT はロジックとしてのみ 機 能 し、 メモリ としては 機<br />
能 しません。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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28<br />
UG912 (v2013.4) 2013 年 12 月 20 日
サイ ト<br />
サイ トには、 ブロック RAM、 I/O ブロック、 クロック リソース、GT ブロッ クなどさまざまなオブジェク ト も 含 まれ<br />
ています。<br />
Vivado 合 成 を 使 用 し て HDL ソースから 推 論 したり、 FPGA ライブラリからプリ ミティブやマクロをインスタンシ<br />
エー ト し た り 、 Vivado IP カタログから IP コアを 使 用 して、 スライス リ ソ ース を 利 用 する こ と がで き ます。 『ラ イ ブ<br />
ラリ ガイ ド』 には、 インスタンシエー ト 可 能 なプ リ ミ テ ィブの リ ス ト があ り ます。<br />
サイ ト タイプには 次 のようなものがあります。<br />
表 1‐8:サイ ト タイプ<br />
サイ ト タイプ<br />
• BSCAN • GTXE2_CHANNEL • OLOGICE3<br />
• BSCAN_JTAG_MONE2 • GTXE2_COMMON • OPAD<br />
• BUFG • GTZE2_OCTAL • OSERDESE2<br />
• BUFGCTRL • IBUFDS_GTE2 • OUT_FIFO<br />
• BUFG_LB • ICAP • PCIE_2_1<br />
• BUFHCE • IDELAYCTRL • PCIE_3_0<br />
• BUFIO • IDELAYE2 • PHASER_IN<br />
• BUFMRCE • ILOGICE2 • PHASER_IN_ADV<br />
• BUFR • ILOGICE3 • PHASER_IN_PHY<br />
• CAPTURE • IN_FIFO • PHASER_OUT<br />
• CFG_IO_ACCESS • IOB18 • PHASER_OUT_ADV<br />
• DCI • IOB18M • PHASER_OUT_PHY<br />
• DCIRESET • IOB18S • PHASER_REF<br />
• DNA_PORT • IOB33 • PHY_CONTROL<br />
• DSP48E1 • IOB33M • PLLE2_ADV<br />
• EFUSE_USR • IOB33S • RAMB18E1<br />
• FIFO18E1 • IOBM • RAMB36E1<br />
• FIFO36E1 • IOBS • RAMBFIFO36E1<br />
• FRAME_ECC • IPAD • SLICEL<br />
• GLOBALSIG • ISERDESE2 • SLICEM<br />
• GTHE2_CHANNEL • KEY_CLEAR • STARTUP<br />
• GTHE2_COMMON • MMCME2_ADV • TIEOFF<br />
• GTPE2_CHANNEL • ODELAYE2 • USR_ACCESS<br />
• GTPE2_COMMON • OLOGICE2 • XADC<br />
関 連 オブジ ェ ク ト<br />
28 ページの 図 1-7にあ る よ う に、サ イ ト は さ ま ざ ま なネ ッ ト リ ス ト およびデバイ ス オブジ ェ ク ト に 関 連 付 け られてい<br />
ます。 リーフ セルのフ リ ップフ ロ ップおよびラ ッチは、 ス ラ イ スなどのサイ ト にマ ップされている BEL にマップさ<br />
れているか、 BRAM や DSP などのサイ トに 直 接 マップされています。 BEL およびサイ トはタイルにま とめられ、 デ<br />
バイ スの ク ロ ッ ク 領 域 に 割 り 当 て ら れます。<br />
ポー ト 、 ピン、 I/O バンク、 パッケージ ピンは I/O ブロック (IOB) に 関 連 し ていますが、 こ の IOB もサイ トです。 さ<br />
らに、サイトにはピンまたはサイト ピンがあり、 これらはノード、 ピン、 ネッ トにマップされます。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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29<br />
UG912 (v2013.4) 2013 年 12 月 20 日
サイ ト<br />
プロパティ<br />
ザイ リ ンクス FPGA には 80 種 類 を 越 え る サ イ ト があ り ますが、 すべて 次 のプ ロパテ ィ を 共 有 し ています。<br />
表 1‐9: サイ ト プロパティ<br />
プ ロパテ ィ タ イ プ 読 み 出 し 専 用 可 視 値<br />
ALTERNATE_SITE_TYPES string TRUE TRUE<br />
CLASS string TRUE TRUE site<br />
CLOCK_REGION string TRUE TRUE X0Y6<br />
IS_BONDED bool TRUE TRUE 0<br />
IS_CLOCK_BUFFER bool TRUE TRUE 0<br />
IS_CLOCK_PAD bool TRUE TRUE 0<br />
IS_GLOBAL_CLOCK_BUFFER bool TRUE TRUE 0<br />
IS_GLOBAL_CLOCK_PAD bool TRUE TRUE 0<br />
IS_PAD bool TRUE TRUE 0<br />
IS_REGIONAL_CLOCK_BUFFER bool TRUE TRUE 0<br />
IS_REGIONAL_CLOCK_PAD bool TRUE TRUE 0<br />
IS_RESERVED bool TRUE TRUE 0<br />
IS_TEST bool TRUE TRUE 0<br />
IS_USED bool TRUE TRUE 0<br />
MANUAL_ROUTING string FALSE TRUE<br />
NAME string TRUE TRUE SLICE_X2Y349<br />
NUM_ARCS int TRUE TRUE 153<br />
NUM_BELS int TRUE TRUE 32<br />
NUM_INPUTS int TRUE TRUE 37<br />
NUM_OUTPUTS int TRUE TRUE 13<br />
NUM_PINS int TRUE TRUE 50<br />
PRIMITIVE_COUNT int TRUE TRUE 0<br />
PROHIBIT bool FALSE TRUE 0<br />
PROHIBIT_FROM_PERSIST bool TRUE TRUE 0<br />
RPM_X int TRUE TRUE 21<br />
RPM_Y int TRUE TRUE 698<br />
SITE_PIPS string FALSE TRUE<br />
SITE_TYPE enum TRUE TRUE SLICEM<br />
サイ ト オブジェ ク ト に 割 り 当 てられているプロパテ ィはどのサイ ト タイプでも 同 じです。29 ページの 表 1-8にリス<br />
トされているサイト タ イ プのプ ロパテ ィ を 確 認 する には、 report_property コマンドを 使 用 します。<br />
report_property -all [lindex [get_sites -filter {SITE_TYPE == }] 0]<br />
には リ ス ト されているサイ ト タイプの 1 つが 入 り ます。 次 に 例 を 示 し ます。<br />
report_property -all [lindex [get_sites -filter {SITE_TYPE == DSP48E1}] 0]<br />
report_property -all [lindex [get_sites -filter {SITE_TYPE == RAMB36E1}] 0]<br />
report_property -all [lindex [get_sites -filter {SITE_TYPE == IBUFDS_GTE2}] 0]<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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30<br />
UG912 (v2013.4) 2013 年 12 月 20 日
第 2 章<br />
主 なプロパテ ィ の 説 明<br />
プロパティ 情 報<br />
本 章 では、 ザ イ リ ン ク ス Vivado ® Design Suite プロパティについて 説 明 します。 各 プロパティの 説 明 には、 該 当 する<br />
場 合 は 次 の 情 報 が 含 まれます。<br />
• 主 な 使 用 方 法 を 含 むプ ロパテ ィ の 説 明<br />
• プロパティをサポートするザイ リ ンクス FPGA デバイ ス アーキテクチャ (UltraScaleを 含 む)。 例 外 は 注 記 され<br />
ています。<br />
• プロパティをサポートするオブジェク ト またはデバイス リソース。<br />
• プロパティに 割 り 当 て 可 能 な 値<br />
• Verilog、 VHDL、 XDC の 構 文<br />
• プロパティの 影 響 を 受 けるデザイン フローのステップ<br />
• 関 連 プ ロパテ ィ への 相 互 参 照<br />
重 要 : HDL と XDC の 両 方 でプロパテ ィ が 定 義 されている 場 合 は、 XDC のほ う が 優 先 され、 HDL プロパティは 上 書<br />
きされます。<br />
Vivado Design Suite でのこれらのプロパテ ィ の 使 用 については、 『Vivado Design Suite ユーザー ガイド : 制 約 の 使 用 』<br />
(UG903) を[ 参 照 9] 参 照 し て く だ さ い。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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31<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ASYNC_REG<br />
ASYNC_REG<br />
ASYNC_REG によ り 次 の 点 が 指 定 されます。<br />
• ソース クロックに 相 対 して D 入 力 ピ ンで 非 同 期 データ を レ ジ ス タ が 受 信 で き る。<br />
または<br />
• レジス タが 同 期 チェーン 内 の 同 期 レジス タにな る。<br />
シ ミ ュ レーシ ョ ン 中 にタ イ ミ ング 違 反 が 発 生 する と、 デフ ォル ト ではレジス タ エレ メン トから X または 未 知 のス<br />
テー ト (1 でも 0 でもない 値 ) が 出 力 さ れます。 こ の 場 合 、 エレ メ ン ト の 駆 動 する も のすべての 入 力 が X と 表 示 され、<br />
未 知 のス テー ト にな り ます。 こ の コ ンデ ィ シ ョ ンはデザ イ ン 全 体 に 広 がる 可 能 性 があ り 、 デザ イ ンの 大 部 分 が 未 知 に<br />
なった り 、 シ ミ ュ レータ が こ のス テー ト か ら 回 復 で き な く な る こ と があ り ます。 ASYNC_REG では、 タ イ ミ ング 違 反<br />
が 発 生 し て も 最 後 の 既 知 の 値 を 出 力 する よ う にレ ジ ス タ を 変 更 し ます。<br />
ASYNC_REG を 指 定 する と 、 最 適 化 、 配 置 、 配 線 に も 影 響 し、 メ タ ス テーブルにな る 可 能 性 のあ る MTBF ( 平 均 故 障<br />
間 隔 ) が 改 善 されます。 ASYNC_REG が 指 定 さ れてい る と 、 配 置 ツールで 非 同 期 チェーンのフ リ ッ プフ ロ ッ プ 同 士 が<br />
近 くに 配 置 され、MTBF を 最 長 にできます。 ASYNC_REG が 設 定 さ れ 直 接 接 続 さ れてい る レ ジ ス タ に、 互 換 性 のあ る<br />
制 御 セ ッ ト があ り 、 ま た レ ジ ス タ 数 がス ラ イ スの 使 用 可 能 な リ ソ ース 数 を 超 えない 場 合 は、 グループにま と め られて<br />
1 つのス ラ イ スに 一 緒 に 配 置 されます。<br />
注 記 : また、 Vivado 合 成 は、 MTBF を 短 縮 で き る よ う な 方 法 でレ ジ ス タや 周 辺 ロ ジ ッ ク を 最 適 化 し ないため、 こ の<br />
ツールでの 自 動 推 論 に も ASYNC_REG は 影 響 し ます。<br />
X-Ref Target - Figure 2-1<br />
図 2‐1:クロック ド メ イ ンの 同 期<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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32<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ASYNC_REG<br />
次 は、 32 ページの 図 2-1 にあるフ リ ップフロ ップを 2 つ 使 用 し た、 ま たは 1 段 のシン ク ロナイザーの Verilog 例 です。<br />
レジスタは、 個 別 のクロッ ク ドメインからの 値 を 同 期 させます。ASYNC_REG プロパティの 値 が TRUE なのでシン<br />
ク ロナイザー 段 に 適 用 さ れます。<br />
(* ASYNC_REG = "TRUE" *) reg sync_0, sync_1;<br />
always @(posedge clk) begin<br />
sync_1
ASYNC_REG<br />
値<br />
• FALSE (デフォル ト)<br />
レジスタは 最 適 化 で 削 除 されるか、 SRL、 DSP、 または RAMB などのブロッ クに 吸 収 されます。 特 殊 なシミ ュ<br />
レーシ ョ ン、 配 置 、 配 線 規 則 は 適 用 さ れません。<br />
• TRUE<br />
構 文<br />
レジスタは 同 期 チェーンの 一 部 で、 インプリ メンテーショ ンまで 保 持 され、チェーンのその 他 のレジスタの 近 く<br />
に 配 置 されて、 MTBF レポートに 使 用 されます。<br />
Verilog 構 文<br />
Verilog 属 性 はレ ジ ス タ の イ ン ス タ ンシエーシ ョ ン ま たは reg 宣 言 の 直 前 に 配 置 し ます。<br />
(* ASYNC_REG = "{TRUE|FALSE}" *)<br />
Verilog の 構 文 例<br />
// Designates sync_regs as receiving asynchronous data<br />
(* ASYNC_REG = "TRUE" *) reg [2:0] sync_regs;<br />
VHDL 構 文<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute ASYNC_REG : string;<br />
VHDL 属 性 は 次 の よ う に 指 定 し ます。<br />
attribute ASYNC_REG of name: label is "{TRUE|FALSE}";<br />
• name は、 次 のどち ら かにな り ます。<br />
° インスタンシエート されたレジスタのインスタンス 名<br />
または<br />
° 宣 言 さ れてい る 信 号 でレ ジ ス タ に 推 論 さ れる も の<br />
VHDL の 構 文 例<br />
attribute ASYNC_REG : string;<br />
signal sync_regs : std_logic_vector(2 downto 1);<br />
-- Designates sync_regs as receiving asynchronous data<br />
attribute ASYNC_REG of sync_regs: label is "TRUE";<br />
XDC 構 文<br />
set_property ASYNC_REG value [get_cells instance_name]<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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34<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ASYNC_REG<br />
• instance_name はレジスタ セルです。<br />
XDC の 構 文 例<br />
# Designates sync_regs as receiving asynchronous data<br />
set_property ASYNC_REG TRUE [get_cells sync_regs*]<br />
影 響 を 受 けるステ ッ プ<br />
• launch_xsim<br />
• synth_design<br />
• place_design<br />
• route_design<br />
• phys_opt_design<br />
• power_opt_design<br />
• report_drc<br />
• write_verilog<br />
• write_vhdl<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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35<br />
UG912 (v2013.4) 2013 年 12 月 20 日
BEL<br />
BEL<br />
BEL はレジスタまたは LUT のス ラ イ ス 内 での 特 定 の 配 置 を 指 定 し ます。 通 常 LOC プ ロパテ ィ と 一 緒 に 使 用 し て、 レ<br />
ジスタまたは LUT の 正 確 な 配 置 を 指 定 し ます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• セル (get_cells)<br />
値<br />
° レジスタ (FD、 FDCE、 FDPE、 FDRE、 FDSE)<br />
° LUT (LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 LUT6、 LUT6_2)<br />
° SRL (SRL16E、 SRLC32E)<br />
° LUTRAM (RAM32X1S、 RAM64X1S)<br />
• BEL = <br />
構 文<br />
BEL のロジック コンテンツ 次 第 で、BEL の 名 前 は 変 わ り ます。 ま た、 BEL 名 には BEL のサイ ト 名 を 含 める こ と<br />
も で き ます。 た と えば、 BSCAN_X0Y0/BSCAN、 IPAD_X0Y54/IPAD、 BUFGCTRL_X0Y16/BUFG、<br />
SLICE_X1Y199/A5FF などが 有 効 な BEL 名 です。<br />
Verilog 構 文<br />
Verilog 属 性 は LUT または レジスタのインスタンシエーショ ン 直 前 に 配 置 します。 推 論 されたレジスタ、SRL または<br />
LUTRAM の reg 宣 言 の 前 に 配 置 する こ と も で き ます。<br />
(* BEL = "site_name" *)<br />
Verilog の 構 文 例<br />
// Designates placed_reg to be placed in FF site A5FF<br />
(* BEL = "A5FF" *) reg placed_reg;<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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36<br />
UG912 (v2013.4) 2013 年 12 月 20 日
BEL<br />
VHDL 構 文<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute BEL : string;<br />
インスタンシエート されたインスタンスの 場 合 は、 次 のように 指 定 します。<br />
attribute BEL of instance_name : label is "site_name";<br />
• instance_name には LUT、 SRL、 LUTRAM などのインスタンシエート されたレジスタのインスタンス 名 が 入<br />
ります。<br />
VHDL の 構 文 例<br />
-- Designates instantiated register instance placed_reg to be placed in FF site A5FF<br />
attribute BEL of placed_reg : label is "A5FF";<br />
推 論 さ れた イ ン ス タ ン スの 場 合 、 VHDL 属 性 は 次 の よ う に 指 定 し ます。<br />
attribute BEL of signal_name : signal is "site_name";<br />
• signal_name は LUT、 SRL、 LUTRAM などの 推 論 さ れた レ ジ ス タ の 信 号 名 にな り ます。<br />
VHDL の 構 文 例<br />
-- Designates instantiated register instance placed_reg to be placed in FF site A5FF<br />
attribute BEL of placed_reg : signal is "A5FF";<br />
XDC 構 文<br />
set_property BEL site_name [get_cells instance_name]<br />
• instance_name はレジスタ、 LUT、 SRL、 または LUTRAM インスタンスになります。<br />
XDC の 構 文 例<br />
# Designates placed_reg to be placed in FF site A5FF<br />
set_property BEL A5FF [get_cells placed_reg]<br />
影 響 を 受 けるステ ッ プ<br />
• デザイ ンのフ ロ アプ ラ ン<br />
• place_design<br />
関 連 項 目<br />
103 ページの 「LOC」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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37<br />
UG912 (v2013.4) 2013 年 12 月 20 日
BUFFER_TYPE<br />
BUFFER_TYPE<br />
デフォル ト では、 Vivado 合 成 は、 ク ロ ッ ク ポー ト に 対 し、 入 力 バッ フ ァーと グ ローバル クロック バッファー<br />
(IBUF/BUFG) の 組 み 合 わせを 推 論 し、 入 力 ポー ト に 対 し て 入 力 バ ッ フ ァーを 推 論 し ます。 し か し、 手 動 で<br />
BUFFER_TYPE プロパティを 指 定 し、 Vivado 合 成 のデフ ォル ト 動 作 を 上 書 きする こ と がで き ます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• BUFFER_TYPE 属 性 は 最 上 位 ポー ト (all_inputs、 all_outputs、 get_ports) に 設 定 でき ます。<br />
値<br />
• ibuf : デフォル ト の IBUF/BUFG ペアが 不 要 なク ロ ッ ク ポー ト に こ の 値 を 指 定 し ます。 こ の 場 合 は ク ロ ッ ク に 対<br />
して IBUF のみが 推 論 されます。<br />
• none : 入 力 ま たは 出 力 バ ッ フ ァーを 使 用 し ない よ う 指 定 し ます。 ク ロ ッ ク ポー ト に none を 指 定 する と 、 バ ッ<br />
ファーは 使 用 されません。<br />
構 文<br />
Verilog 構 文<br />
(* buffer_type = "none" *) input in1; //this will result in no buffers<br />
(* buffer_type = "ibuf" *) input clk1; //this will result in a clock with no bufg<br />
VHDL 構 文<br />
entity test is port(<br />
in1 : std_logic_vector (8 downto 0);<br />
clk : std_logic;<br />
out1 : std_logic_vector(8 downto 0));<br />
attribute buffer_type : string;<br />
attribute buffer_type of in1 : signal is "none";<br />
end test;<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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38<br />
UG912 (v2013.4) 2013 年 12 月 20 日
BUFFER_TYPE<br />
XDC 構 文<br />
BUFFER_TYPE プロパティは、 XDC 制 約 フ ァ イルのポー ト オブジ ェ ク ト に も 使 用 で き ます。<br />
set_property BUFFER_TYPE [get_ports ]<br />
• には、 BUFFER_TYPE の 有 効 な 値 を 指 定 し ます。<br />
• には、 プ ロパテ ィ を 設 定 する ポー ト 名 を 指 定 し ます。<br />
影 響 を 受 けるステ ッ プ<br />
• 合 成<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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39<br />
UG912 (v2013.4) 2013 年 12 月 20 日
CFGBVS<br />
CFGBVS<br />
ザイ リ ンクス デバイ スは 3.3V、 2.5V、 1.8V の I/O でコンフィギュレーショ ン インターフェイスをサポート します。<br />
コンフィギュレーション インターフェイスには、バンク 0 の JTAG ピン、バンク 0 の 専 用 コ ンフ ィ ギ ュ レーシ ョ ン ピ<br />
ン、 バン ク 14 と 15 の 特 定 コ ンフ ィ ギュ レーシ ョ ン モー ド に 関 連 し た ピ ンが 含 まれます。<br />
バンク 0 で 適 切 な コ ンフ ィ ギ ュ レーシ ョ ン インターフェイス 電 圧 をサポートするには、I/O バンクを 3.3V/2.5 または<br />
1.8V 操 作 用 に コ ン フ ィ ギ ュ レーシ ョ ンする ため、CFGBVS (Configuration Bank Voltage Select) ピンを VCC0 または GND<br />
にそれぞれ 設 定 する 必 要 があ り ます。 CFGBVS は、 VCCO_0 と GND を 参 照 する ロ ジ ッ ク 入 力 ピ ンです。 CFGBVS ピ<br />
ンが VCCO_0 電 源 に 接 続 さ れてい る 場 合 、 コ ン フ ィ ギ ュ レーシ ョ ン 中 、 バン ク 0 の I/O は 3.3V または 2.5 V での 操<br />
作 をサポー ト します。 CFGBVS ピンが GND に 接 続 さ れてい る 場 合 、 コ ン フ ィ ギ ュ レーシ ョ ン 中 、 バン ク 0 の I/O は<br />
1.8V での 操 作 をサポー ト し ます。<br />
CFGBVS ピンの 設 定 によ り 常 にバン ク 0 の I/O 電 圧 サポー ト が 決 ま り ます。 バン ク 14 および 15 のバン ク タイプが<br />
HR のデバイ スの 場 合 は、 「CONFIG_VOLTAGE」 プロパティによって I/O 電 圧 サポー ト が 決 ま り ます。<br />
重 要 : CFGBVS が 1.8V I/O 操 作 用 に GND に 設 定 さ れてい る 場 合 、 ザ イ リ ン ク ス FPGA への 損 傷 を 避 け る ため、 バン<br />
ク 0 への VCCO_0 電 源 および I/O 信 号 は 1.8V 以 下 であ る 必 要 があ り ます。<br />
CFGBVS の 詳 細 については、 『7 シ リーズ FPGA コンフィギュレーション ユーザー ガイド』 (UG470)[ 参 照 1]または<br />
『UltraScale アーキテクチャ コンフィギュレーション ユーザー ガイド』 (UG570)[ 参 照 4] を 参 照 して ください。<br />
デザイ ンの CONFIG_MODE 設 定 の 互 換 性 を 確 認 する ため、 Report DRC コマンドが CFGBVS および<br />
CONFIG_VOLTAGE をチェ ッ ク します。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• デザイ ン (current_design、 get_designs)<br />
値<br />
• VCCO : 3.3V/2.5V 操 作 用 に I/O バンク 0 をコンフィギュレーション<br />
• GND : 1.8V 操 作 用 に I/O バンク 0 をコンフィギュレーション<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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40<br />
UG912 (v2013.4) 2013 年 12 月 20 日
CFGBVS<br />
XDC 構 文<br />
set_property CFGBVS [VCCO | GND] [current_design]<br />
XDC の 構 文 例<br />
# Configure I/O Bank 0 for 3.3V/2.5V operation<br />
set_property CFGBVS VCCO [get_designs impl_1]<br />
影 響 を 受 けるステ ッ プ<br />
• I/O 配 置<br />
• DRC レポート<br />
• write_bitstream<br />
関 連 項 目<br />
46 ページの 「CONFIG_MODE」<br />
48 ページの 「CONFIG_VOLTAGE」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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41<br />
UG912 (v2013.4) 2013 年 12 月 20 日
CLOCK_DEDICATED_ROUTE<br />
CLOCK_DEDICATED_ROUTE<br />
CLOCK_DEDICATED_ROUTE プロパティは、 ターゲッ ト デバイ スに 対 する ク ロ ッ ク 配 置 ルールに 厳 密 に 従 う べき か<br />
ど う かを 設 定 し ます。<br />
外 部 ユーザー ク ロ ッ ク は、 ク ロ ッ ク 対 応 入 力 (CCIO) と 呼 ばれる 差 動 クロック ピンのペアから FPGA に 供 給 する 必 要<br />
があ り ます。 これらの CCIO は、 さ ま ざ ま な ク ロ ッ ク 供 給 機 能 の タ イ ミ ングを 確 約 する ため、 内 部 のグ ローバルおよ<br />
びリージョナル クロック リ ソースへの 専 用 、 高 速 配 線 を 提 供 し ます。 ク ロ ッ ク 配 置 ルールの 詳 細 については、 『7 シ<br />
リーズ FPGA クロッキング ユーザー ガイド』 (UG472)[ 参 照 3]または 『UltraScale アーキテ クチャ クロッキング ユー<br />
ザー ガイド』 (UG572)[ 参 照 6] を 参 照 して く ださい。<br />
通 常 、 ターゲ ッ ト の FPGA の 専 用 ク ロ ッ ク ツ リ ーか ら ク ロ ッ ク 配 線 を 外 し た り 、 標 準 配 線 チャ ネルを 使 用 する と いっ<br />
た 目 的 で、 ク ロ ッ ク コ ンポーネン ト を 配 置 する 必 要 が 出 て き た と き に、 CLOCK_DEDICATED_ROUTE プロパティは<br />
使 用 さ れます。 専 用 配 線 が 使 用 で き ない 場 合 は、 CLOCK_DEDICATED_ROUTE を FALSE に 設 定 する と、 ク ロ ッ ク<br />
ソースがロード クロック バ ッ フ ァーに 比 べて 最 適 ではない 位 置 に 配 置 さ れてい る と き、 ク ロ ッ ク 配 置 DRC がエラー<br />
か ら 警 告 にな り ます。<br />
注 意 : CLOCK_DEDICATED_ROUTE を False にする と 、 ク ロ ッ ク 遅 延 が 最 適 ではな く な る 可 能 性 があ り 、 タ イ ミ ン グ<br />
などの 問 題 が 発 生 する こ と があ り ます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• グローバル クロック バッファー (BUFG、 BUFGCE、 BUFGMUX、 BUGCTRL) の 入 力 に 接 続 されたネ ッ ト<br />
(get_nets)<br />
値<br />
• TRUE : クロック 配 置 DRC 違 反 がエ ラー と し て レ ポー ト さ れます (デフォル ト)。<br />
• FALSE : クロック 配 置 DRC 違 反 が 警 告 に 格 下 げ さ れます。 専 用 高 速 ク ロ ッ ク 配 線 が 使 用 さ れない よ う にする た<br />
め、 ク ロ ッ ク コンポーネント (BUFG、 MMCM、 PLL など) が 配 置 さ れる たびに こ れを 使 用 する 必 要 があ り ます。<br />
• BACKBONE : 基 本 的 な ク ロ ッ ク 配 置 ルールに 違 反 する ロ ケーシ ョ ン 制 約 を 割 り 当 て る 場 合 は こ の 値 を 使 用 する<br />
必 要 があ る こ と があ り ますが、 通 常 は 推 奨 さ れません。 MMCM または PLL がソースの CCIO ピンからかなり 離<br />
れた 位 置 に 配 置 される 場 合 はこの 値 を 使 用 し ます。 ワ イ ヤの 長 さが 長 く な る 分 、 CCIO から MMCM までのタイ<br />
ミング パスに 遅 延 が 追 加 されますが、 これは MMCM や PLL フ ィ ー ド バ ッ ク に よ っては 完 全 には 削 除 さ れませ<br />
ん。 遅 延 が 追 加 されて もデザイ ンのタ イ ミ ングが 満 た される 場 合 は BACKBONE を 使 用 します。<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
42<br />
UG912 (v2013.4) 2013 年 12 月 20 日
CLOCK_DEDICATED_ROUTE<br />
XDC 構 文<br />
set_property CLOCK_DEDICATED_ROUTE [TRUE | FALSE | BACKBONE] [get_nets net_name]<br />
• net_name は、 グ ローバル クロック バ ッ フ ァ ーの 入 力 に 接 続 さ れた 信 号 名 です。<br />
XDC の 構 文 例<br />
# Designates clk_net to have relaxed clock placement rules<br />
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk_net]<br />
影 響 を 受 けるステ ッ プ<br />
• place_design<br />
• report_drc<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
43<br />
UG912 (v2013.4) 2013 年 12 月 20 日
CLOCK_ROOT<br />
CLOCK_ROOT<br />
クロック ドライバー、 またはルートをターゲット デバイスの 特 定 クロック 領 域 に 割 り 当 てるために 使 用 します。<br />
CLOCK_ROOT プ ロパテ ィ はデバイ ス 全 体 で ク ロ ッ ク ス キ ューを 管 理 しやす く する こ と を 目 的 に 使 用 し ます。デフ ォ<br />
ルトでは、すべてのロードに 対 し、ベストな 状 態 でクロック 遅 延 のバランスを 取 ることができるよう、クロック ルー<br />
トがクロック ネ ッ ト ワー ク の 中 央 に 自 動 的 に 配 置 配 線 ツールに よ り 割 り 当 て ら れます。CLOCK_ROOT プロパティを<br />
使 用 する と 、 こ の ク ロ ッ ク ルー ト を 手 動 で 割 り 当 て る こ と がで き ます。<br />
CLOCK_ROOT プロパティは、 グローバル ネ ッ ト 、 ま たはそれを 駆 動 する セルに 設 定 する こ と がで き ます。 階 層 ネ ッ<br />
ト の 場 合 は、 ネ ッ ト の 任 意 箇 所 に こ のプ ロパテ ィ を 割 り 当 て る こ と がで き ますが、 プ ロパテ ィ は 最 上 位 ク ロ ッ ク ネッ<br />
ト に 設 定 さ れます。 こ の 割 り 当 てを 知 らせる メ ッ セージが 表 示 さ れます。<br />
CLOCK_ROOT プロパティはクロック リ ソ ースの 配 置 中 に 検 証 ・ 使 用 さ れる ため、 配 置 前 に 割 り 当 ててお く 必 要 があ<br />
り ます。 し か し、 配 置 後 に 割 り 当 て る 場 合 は、 配 置 を 実 行 し てそれをデザ イ ンに 反 映 させる 必 要 があ り ます。<br />
アーキテクチャ サポー ト<br />
UltraScale デバイ ス<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ネッ ト - グローバル クロック ネッ ト (get_nets)<br />
• セル - クロック ネ ッ ト を 駆 動 する グ ローバル クロック バッファー (get_cells)<br />
値<br />
° BUFGCE<br />
° BUFCTRL<br />
° BUFGCE_DIV<br />
° BUFG_GT<br />
• <br />
ターゲッ ト デバイ スの ク ロ ッ ク 領 域 の 名 前 を 指 定 し ます。 または get_clock_regions コマンドによ り 渡 されるク<br />
ロック 領 域 オブジェクトになります。<br />
• <br />
構 文<br />
クロック ネッ ト またはネッ ト セグ メ ン ト、 またはク ロ ッ ク ネ ッ ト を 駆 動 する セル ( 複 数 指 定 可 能 )<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
44<br />
UG912 (v2013.4) 2013 年 12 月 20 日
CLOCK_ROOT<br />
XDC 構 文<br />
または<br />
set_property CLOCK_ROOT <br />
set_property CLOCK_ROOT <br />
XDC の 構 文 例<br />
set_property CLOCK_ROOT X0Y0 [get_nets {clk1 clk2}]<br />
set_property CLOCK_ROOT [get_clock_regions X0Y0] [get_nets {clk1 clk2}]<br />
set_property CLOCK_ROOT X0Y0 [get_cells {clk1_BUFGCE}]<br />
影 響 を 受 けるステ ッ プ<br />
• 配 置<br />
• 配 線<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
45<br />
UG912 (v2013.4) 2013 年 12 月 20 日
CONFIG_MODE<br />
CONFIG_MODE<br />
CONFIG_MODE プロパティは、 ピン 割 り 当 て、 DRC レポート、ビットストリーム 生 成 に 対 し、どのデバイス コン<br />
フィギュレーション モー ド を 使 用 する かを 定 義 し ます。<br />
重 要 : COMPATIBLE_CONFIG_MODES プロパティは 2013. 3 リリースで 中 止 となり、この CONFIG_MODE プロパティ<br />
に 置 き 換 え られています。<br />
ザイ リ ンクス FPGA は、 特 別 な コ ン フ ィ ギ ュ レーシ ョ ン ピンを 使 用 して、 アプリケーショ ン 別 のコンフィギュレー<br />
ション データ ま たはビ ッ ト ス ト リ ーム を 内 部 メ モ リ に 読 み 込 むこ と に よ って、 コ ン フ ィ ギ ュ レーシ ョ ン さ れます。 コ<br />
ンフィギュレーショ ン データパスには 一 般 的 に 2 種 類 あ り ます。 必 要 なデバイ ス ピ ンの 数 を 最 小 限 に 抑 え る ために<br />
使 用 さ れる シ リ アル データパス、 よ り 高 速 な コ ン フ ィ ギ ュ レーシ ョ ン 用 のパ ラ レル データパスの 2 つです。<br />
CONFIG_MODE プ ロパテ ィ を 使 用 し て、 デザ イ ンに 対 し どのモー ド を 使 用 する かを 定 義 し ます。<br />
デバイ ス コンフィギュレーション モー ド の 詳 細 については、『7 シリーズ FPGA コンフィギュレーション ユーザー ガ<br />
イド』 (UG470)[ 参 照 1]または 『UltraScale アーキテクチャ コンフィギュレーション ユーザー ガイド』 (UG570)[ 参 照 4]<br />
を 参 照 して く ださい。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• デザイ ン (current_design)<br />
値<br />
• S_SERIAL<br />
• M_SERIAL<br />
• S_SELECTMAP<br />
• M_SELECTMAP<br />
• B_SCAN<br />
• S_SELECTMAP+READBACK<br />
• M_SELECTMAP+READBACK<br />
• B_SCAN+READBACK<br />
• S_SELECTMAP32<br />
• S_SELECTMAP32+READBACK<br />
• S_SELECTMAP16<br />
• S_SELECTMAP16+READBACK<br />
• SPIx1<br />
• SPIx2<br />
• SPIx4<br />
• BPI8<br />
• BPI16<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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46<br />
UG912 (v2013.4) 2013 年 12 月 20 日
CONFIG_MODE<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
set_property CONFIG_MODE [current_design]<br />
にはコ ンフ ィ ギュ レーシ ョ ン モー ド を 指 定 し ます。<br />
XDC の 構 文 例<br />
# Specify using Configuration Mode Serial Peripheral Interface, 4-bit width<br />
set_property COMPATIBLE_CONFIG_MODES {{Master SPI x4}} [current_design]<br />
影 響 を 受 けるステ ッ プ<br />
• I/O 配 置<br />
• place_design<br />
• report_drc<br />
• write_bitstream<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
47<br />
UG912 (v2013.4) 2013 年 12 月 20 日
CONFIG_VOLTAGE<br />
CONFIG_VOLTAGE<br />
ザイ リ ンクス デバイ スは 3.3V、 2.5V、 1.8V の I/O でコンフィギュレーショ ン インターフェイスをサポート します。<br />
コンフィギュレーション インターフェイスには、バンク 0 の JTAG ピン、バンク 0 の 専 用 コ ンフ ィ ギ ュ レーシ ョ ン ピ<br />
ン、バン ク 14 と 15 の 特 定 コ ン フ ィ ギ ュ レーシ ョ ン モー ド に 関 連 し たピ ンが 含 まれます。CONFIG_VOLTAGE プロパ<br />
ティや VCCO_0 電 圧 は 3.3、 2.5、 1.8、 または 1.5 に 設 定 でき ます。<br />
バンク 0 のピンの I/O 電 圧 サポー ト を 決 め る には、 CONFIG_VOLTAGE を 正 しいコンフ ィ ギュレーシ ョ ン 電 圧 に 設 定<br />
する 必 要 があ り ます。 コンフ ィギュレーシ ョ ン 電 圧 の 詳 細 については、 『7 シ リーズ FPGA コンフィギュレーション<br />
ユーザー ガイド』 (UG470)[ 参 照 1] または 『UltraScale アーキテクチャ コンフィギュレーション ユーザー ガイド』<br />
(UG570)[ 参 照 4] を 参 照 して く ださい。<br />
CFGBVS ピンの 設 定 によ り 常 にバン ク 0 の I/O 電 圧 サポー ト が 決 ま り ます。 バン ク 14 および 15 のバン ク タイプが<br />
HR のデバイ スの 場 合 は、 CONFIG_VOLTAGE プロパティによって I/O 電 圧 サポー ト が 決 ま り ます。<br />
デザイ ンで CONFIG_MODE 設 定 の 互 換 性 を 確 認 する ため、Report DRC チェッ クがバンク 0、14、15 で 実 行 されます。<br />
DRC は、そのバン ク に 対 する IOSTANDARD および CONFIG_VOLTAGE 設 定 に 基 づいて 出 力 さ れます。コ ン フ ィ ギ ュ<br />
レーシ ョ ン 電 圧 は、 IBIS モデルをエ ク スポー ト する 際 にも 使 用 されます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• デザイ ン (current_design、 get_designs)<br />
値<br />
• 1.5、 1.8、 2.5、 または 3.3<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
set_property CONFIG_VOLTAGE {1.5 | 1.8 | 2.5 | 3.3} [current_design]<br />
XDC の 構 文 例<br />
# Configure I/O Bank 0 for 3.3V/2.5V operation<br />
set_property CONFIG_VOLTAGE 1.8 [get_designs impl_1]<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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48<br />
UG912 (v2013.4) 2013 年 12 月 20 日
CONFIG_VOLTAGE<br />
影 響 を 受 けるステ ッ プ<br />
• place_design<br />
• report_drc<br />
• write_bitstream<br />
関 連 項 目<br />
40 ページの 「CFGBVS」<br />
46 ページの 「CONFIG_MODE」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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49<br />
UG912 (v2013.4) 2013 年 12 月 20 日
DCI_CASCADE<br />
DCI_CASCADE<br />
DCI_CASCADE は、 ハイ パフォーマンス (HP) I/O バン クのグループ 内 でのマス ター /スレーブ 関 係 を 定 義 します。デ<br />
ジタル 制 御 インピーダンス (DCI) の 基 準 電 圧 は、 マス ターの I/O バンクからスレーブの I/O バンク までチェーン 接 続<br />
されています。<br />
DCI_CASCADE は、 どの 隣 接 バン ク が DCI カ ス ケー ド 機 能 を 使 用 する かを 指 定 する ので、 基 準 抵 抗 器 をマス ター バ<br />
ン ク と 共 有 する こ と にな り ます。 同 じ I/O バンク 列 にある 複 数 の I/O バンクが DCI を 使 用 していて、 同 じ VRN/VRP<br />
抵 抗 値 を 使 用 する 場 合 、 1 ペアのピ ンだけを 高 精 度 抵 抗 器 に 接 続 すればよ い よ う にする ため、 内 部 VRN および VRP<br />
ノードがカスケードされます。 DCI_CASCADE はマス ター バン ク、 およびこの 機 能 に 関 連 付 けられているすべての<br />
スレーブ バン ク を 識 別 し ます。 詳 細 については、 『7 シ リーズ FPGA SelectIO リソース ユーザー ガイド』 (UG471)[ 参<br />
照 2]または 『UltraScale アーキテ クチャ SelectIO リソース ユーザー ガイド』 (UG571)[ 参 照 5] を 参 照 して ください。<br />
アーキテクチャ サポー ト<br />
• Kintex ® -7 デバイ ス<br />
• Kintex UltraScale デバイ ス<br />
• Virtex ® -7 デバイ ス<br />
• Virtex UltraScale デバイ ス<br />
• 大 型 の Zynq ® デバイ ス<br />
適 用 可 能 なオブジ ェ ク ト<br />
• I/O バンク (get_iobanks)<br />
値<br />
° ハイ パフォーマンス (HP) バンク タイプ<br />
有 効 なハイ パフォーマンス (HP) バンク 番 号<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
50<br />
UG912 (v2013.4) 2013 年 12 月 20 日
DCI_CASCADE<br />
XDC 構 文<br />
set_property DCI_CASCADE {slave_banks} [get_iobanks master_bank]<br />
• slave_banks はスレーブ バンクのバンク 番 号 の リ ス ト です。<br />
• master_bank は 指 定 されたマス ター バンクのバンク 番 号 です。<br />
XDC の 構 文 例<br />
# Designate Bank 14 as a master DCI Cascade bank and Banks 15 and 16 as its slaves<br />
set_property DCI_CASCADE {15 16} [get_iobanks 14]<br />
影 響 を 受 けるステ ッ プ<br />
• I/O 配 置<br />
• place_design<br />
• DRC<br />
• write_bitstream<br />
• report_power<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
51<br />
UG912 (v2013.4) 2013 年 12 月 20 日
DIFF_TERM<br />
DIFF_TERM<br />
差 動 終 端 (DIFF_TERM) プ ロパテ ィ は 入 力 および 双 方 向 ポー ト の 差 動 I/O 規 格 をサポー ト し ます。 ビル ト イ ン さ れた、<br />
100オームの 差 動 終 端 を イ ネーブル/ディスエーブルするのに 使 用 します。 詳 細 は、『7 Series FPGAs SelectIO リソース<br />
ユーザー ガイド』 (UG471) [ 参 照 2]を 参 照 して く ださい。<br />
DIFF_TERM は、 差 動 の 入 力 および 双 方 向 ポー ト バ ッ フ ァーに 差 動 終 端 を 使 用 する 必 要 があ り 、 ま た Vivado ツール<br />
がポー ト にオンチ ッ プ 終 端 を 追 加 する 必 要 のあ る こ と を 示 し ます。<br />
アーキテクチャ サポー ト<br />
7 シリーズ デバイ ス<br />
推 奨 : UltraScale アーキテクチャ デバイ スの 場 合 は、 差 動 終 端 を イ ネーブルにする ため、 「DIFF_TERM_ADV」 を 使 用<br />
する 必 要 があ り ます。<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ポー ト (get_ports)<br />
° 差 動 入 力 バ ッ フ ァーに 接 続 さ れた 入 力 ポー ト ま たは 双 方 向 ポー ト<br />
• セル (get_cells)<br />
° 差 動 入 力 ま たは 双 方 向 バ ッ フ ァー (すべての タ イ プの IBUFDS および IOBUFDS)<br />
• 次 の I/O 規 格 のいずれかを 使 用 し てい る エレ メ ン ト :<br />
値<br />
° LVDS<br />
° LVDS_25<br />
° MINI_LVDS_25<br />
° PPDS_25<br />
° RSDS_25<br />
• FALSE (デフォル ト)<br />
差 動 終 端 はデ ィ スエーブルにな り ます。<br />
• TRUE<br />
構 文<br />
差 動 終 端 はイ ネーブルにな り ます。<br />
推 奨 : 言 語 テンプレー ト ま たは 『Vivado Design Suite 7 シ リーズ ライブラリ ガイド 』 (UG953) [ 参 照 12]からのインス<br />
タンシエーション テンプレー ト を 使 用 し て、 適 切 な 構 文 を 指 定 し て く だ さ い。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
52<br />
UG912 (v2013.4) 2013 年 12 月 20 日
DIFF_TERM<br />
Verilog 構 文<br />
DIFF_TERM を 設 定 する には、 イ ン ス タ ンシエー ト さ れた 差 動 バ ッ フ ァ ーに DIFF_TERM パラ メーターを 割 り 当 てま<br />
す。<br />
Verilog の 構 文 例<br />
次 の 例 では、 clk_ibufds という IBUFDS イ ン ス タ ン スで 差 動 終 端 を イ ネーブルに し ています。<br />
// IBUFDS:Differential Input Buffer<br />
// Virtex-7<br />
// Xilinx HDL Language Template, version 2013.4<br />
IBUFDS #(<br />
.DIFF_TERM("TRUE"), // Differential Termination<br />
.IBUF_LOW_PWR("TRUE"), // Low power="TRUE", Highest performance="FALSE" for<br />
the specified IOSTANDARD<br />
.IOSTANDARD("DEFAULT") // Specify the input I/O standard<br />
) clk_ibufds (<br />
VHDL 構 文<br />
.O(clk), // Buffer output<br />
.I(CLK_p), // Diff_p buffer input (connect directly to top-level port)<br />
.IB(CLK_n) // Diff_n buffer input (connect directly to top-level port)<br />
);<br />
// End of clk_ibufds instantiation<br />
DIFF_TERM を 設 定 する には、 イ ン ス タ ンシエー ト さ れた 差 動 バ ッ フ ァ ーに DIFF_TERM ジェネリ ックを 割 り 当 てま<br />
す。<br />
VHDL の 構 文 例<br />
次 の 例 では、 clk_ibufds という IBUFDS イ ン ス タ ン スで 差 動 終 端 を イ ネーブルに し ています。<br />
-- IBUFDS:Differential Input Buffer<br />
-- Xilinx HDL Language Template, version 2013.4<br />
clk_ibufds :IBUFDS<br />
generic map (<br />
DIFF_TERM => TRUE, -- Differential Termination<br />
IBUF_LOW_PWR => TRUE, -- Low power (TRUE) vs. performance (FALSE) setting<br />
IOSTANDARD => "DEFAULT")<br />
port map (<br />
O => clk, -- Buffer output<br />
I => CLK_p, -- Diff_p buffer input (connect directly to top-level port)<br />
IB => CLK_n -- Diff_n buffer input (connect directly to top-level port)<br />
);<br />
-- End of clk_ibufds instantiation<br />
XDC 構 文<br />
set_property DIFF_TERM TRUE [get_ports port_name]<br />
• set_property DIFF_TERM はポー ト オブジェ ク ト に 割 り 当 てる こ とができ ます。<br />
• port_name は 差 動 バ ッ フ ァ ーに 接 続 さ れる 入 力 ポー ト ま たは 双 方 向 ポー ト です。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
53<br />
UG912 (v2013.4) 2013 年 12 月 20 日
DIFF_TERM<br />
XDC の 構 文 例<br />
# Enables differential termination on port named CLK_p<br />
set_property DIFF_TERM TRUE [get_ports CLK_p]<br />
その 他 の XDC の 構 文 例<br />
このプロパティは、 バッファー インスタンスに 適 用 できます。<br />
set_property DIFF_TERM TRUE [get_cells instance_name]<br />
• instance_name は 入 力 ま たは 双 方 向 差 動 バ ッ フ ァー インスタンスです。<br />
# Enables differential termination on buffer instance clk_ibufds<br />
set_property DIFF_TERM TRUE [get_ports clk_ibufds]<br />
影 響 を 受 けるステ ッ プ<br />
• I/O 配 置<br />
• report_ssn<br />
• report_power<br />
関 連 項 目<br />
• 55 ページの 「DIFF_TERM_ADV」<br />
• 82 ページの 「IBUF_LOW_PWR」<br />
• 96 ページの 「IOSTANDARD」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
54<br />
UG912 (v2013.4) 2013 年 12 月 20 日
DIFF_TERM_ADV<br />
DIFF_TERM_ADV<br />
ア ド バン ス 差 動 終 端 (DIFF_TERM_ADV) プロパティは UltraScale アーキテ ク チャ でのみ 使 用 する も ので、 入 力 ま たは<br />
双 方 向 ポー ト の、 ビル ト イ ン さ れた 100 オームの 差 動 終 端 を イ ネーブル/デ ィ スエーブルする ために 使 用 し ます。<br />
DIFF_TERM_ADV は 入 力 および 双 方 向 ポー ト にのみ 使 用 で き、 ま た 適 切 な V CCO 電 圧 でしか 使 用 でき ません。 100<br />
オームの 実 効 差 動 終 端 を 提 供 する には、 I/O バンクの V CCO は、 HP I/O バン ク の 場 合 は 1.8V に 接 続 し、 HR I/O バンク<br />
の 場 合 は 2.5V に 接 続 する 必 要 があります。 詳 細 は、『UltraScale Series FPGAs SelectIO リソース ユーザー ガイド』<br />
(UG571) [ 参 照 5]を 参 照 して く ださい。<br />
ヒント : 7 シリーズ デザイ ンを UltraScale アーキテ ク チャに 移 行 する には、「DIFF_TERM」 プ ロパテ ィ を 使 用 する と 適<br />
切 な DIFF_TERM_ADV 値 に 自 動 的 にア ッ プデー ト さ れます。<br />
DIFF_TERM_ADV および DIFF_TERM は、 差 動 の 入 力 および 双 方 向 ポー ト バ ッ フ ァーに 差 動 終 端 を 使 用 する 必 要 が<br />
あり、 また Vivado Design Suite がポー ト にオンチ ッ プ 終 端 を 追 加 する 必 要 のあ る こ と を 示 し ます。<br />
アーキテクチャ サポー ト<br />
UltraScale<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ポー ト (get_ports)<br />
° 差 動 入 力 バ ッ フ ァーに 接 続 さ れた 入 力 ポー ト ま たは 双 方 向 ポー ト<br />
• セル (get_cells)<br />
° 差 動 入 力 ま たは 双 方 向 バ ッ フ ァー (すべての タ イ プの IBUFDS および IOBUFDS)<br />
• 次 の I/O 規 格 のいずれかを 使 用 し てい る オブジ ェ ク ト :<br />
° LVDS、 LVDS_25 および MINI_LVDS_25<br />
° LVPECL<br />
° PPDS_25<br />
° RSDS_25<br />
° SLVS_400_25、 および SLVS_400_18<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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55<br />
UG912 (v2013.4) 2013 年 12 月 20 日
DIFF_TERM_ADV<br />
値<br />
• TERM_100 - オンチ ッ プ 差 動 終 端 で100 オーム を 使 用 する。<br />
• TERM_NONE (デフォル ト ) - オンチ ッ プ 差 動 終 端 を 使 用 し ない。<br />
注 記 : UltraScale デバイ スには DIFF_TERM プ ロパテ ィ も 使 用 で き ます。<br />
° DIFF_TERM = TRUE の 場 合 、 DIFF_TERM_ADV = TERM_100 にな り ます。<br />
° DIFF_TERM = FALSE の 場 合 、 DIFF_TERM_ADV = TERM_NONE にな り ます。<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
set_property DIFF_TERM_ADV TERM_100 [get_ports port_name]<br />
• set_property DIFF_TERM_ADV は 入 力 または 双 方 向 ポー ト 、 または 差 動 バ ッ フ ァーに 割 り 当 て る こ と ができ<br />
ます。<br />
• port_name は 差 動 バ ッ フ ァ ーに 接 続 さ れる 入 力 ポー ト ま たは 双 方 向 ポー ト です。<br />
XDC の 構 文 例<br />
# Enables differential termination on port named CLK_p<br />
set_property DIFF_TERM_ADV TERM_100 [get_ports CLK_p]<br />
影 響 を 受 けるステ ッ プ<br />
• I/O 配 置<br />
• report_ssn<br />
• report_power<br />
関 連 項 目<br />
• 52 ページの 「DIFF_TERM」<br />
• 96 ページの 「IOSTANDARD」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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56<br />
UG912 (v2013.4) 2013 年 12 月 20 日
DONT_TOUCH<br />
DONT_TOUCH<br />
DONT_TOUCH は、 最 適 化 がバウ ンダ リ を 越 えて 実 行 さ れない よ う にする ため、 ユーザー 階 層 ま たは イ ン ス タ ンシ<br />
エー ト さ れた コ ンポーネン ト を 最 適 化 し ない よ う に 指 定 し ます。 こ れでフ ロ アプ ラ ン、 解 析 、 デバ ッ グが しやす く な<br />
り ますが、 最 適 化 が 抑 止 さ れる ので、 デザ イ ンが 大 き く 、 遅 く なって し ま う こ と があ り ます。<br />
推 奨 : DONT_TOUCH が 適 用 されているモジ ュール イ ン ス タ ン スの 出 力 すべてにレ ジ ス タ を 付 け ます。 こ の 属 性 は、<br />
合 成 前 に 適 用 する と 最 も 効 果 的 です。<br />
ま た、 合 成 およびバ ッ ク エン ド の 最 適 化 までネ ッ ト を 保 持 で き る よ う にする ため、 デバ ッ グ 用 にネ ッ ト に<br />
DONT_TOUCH を 設 定 する こ と も で き ます。ネ ッ ト に 設 定 さ れた DONT_TOUCH はそのネ ッ ト が 保 持 される こ と のみ<br />
を 確 約 し、 ド ラ イバーや 駆 動 さ れてい る ロ ジ ッ ク は 変 更 する 可 能 性 があ り ます。 階 層 ネ ッ ト の 場 合 は、DONT_TOUCH<br />
が 設 定 されている 部 分 のみが 保 持 されるので、 保 持 する 必 要 のな るセグ メ ン ト にはすべて DONT_TOUCH を 設 定 する<br />
必 要 があ り ます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• セル (get_cells)<br />
• ネッ ト (get_nets)<br />
値<br />
• FALSE (デフォル ト)<br />
階 層 を 越 えて 最 適 化 さ れます。<br />
• TRUE<br />
最 適 化 が 階 層 バウ ンダ リ を 越 えて 行 われず、 階 層 が 保 持 さ れます。 イ ン ス タ ンシエー ト さ れた コ ンポーネン ト ま<br />
たはネ ッ ト が 最 適 化 に よ り 削 除 さ れて し まわない よ う 、 保 持 さ れます。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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57<br />
UG912 (v2013.4) 2013 年 12 月 20 日
DONT_TOUCH<br />
構 文<br />
Verilog 構 文<br />
Verilog 属 性 をユーザーの 階 層 イ ン ス タ ンシエーシ ョ ンの 直 前 に 配 置 し ます。<br />
(* DONT_TOUCH = "{TRUE|FALSE}" *)<br />
Verilog の 構 文 例<br />
// Preserve the hierarchy of instance CLK1_rst_sync<br />
(* DONT_TOUCH = "TRUE" *) reset_sync #(<br />
.STAGES(5)<br />
) CLK1_rst_sync (<br />
.RST_IN(RST | ~LOCKED),<br />
.CLK(clk1_100mhz),<br />
.RST_OUT(rst_clk1)<br />
);<br />
VHDL 構 文<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute DONT_TOUCH : string;<br />
VHDL 属 性 は 次 の よ う に 指 定 し ます。<br />
attribute DONT_TOUCH of name: label is "{TRUE|FALSE}";<br />
• name はユーザー 定 義 の イ ン ス タ ン スの 名 前 です。<br />
VHDL の 構 文 例<br />
attribute DONT_TOUCH : string;<br />
-- Preserve the hierarchy of instance CLK1_rst_sync<br />
attribute DONT_TOUCH of CLK1_rst_sync: label is "TRUE";<br />
…<br />
CLK1_rst_sync : reset_sync<br />
PORT MAP (<br />
RST_IN => RST_LOCKED,<br />
CLK => clk1_100mhz,<br />
RST_OUT => rst_clk1<br />
);<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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58<br />
UG912 (v2013.4) 2013 年 12 月 20 日
DONT_TOUCH<br />
XDC 構 文<br />
set_property DONT_TOUCH {TRUE|FALSE} [get_cells ]<br />
set_property DONT_TOUCH {TRUE|FALSE} [get_nets ]<br />
• instance_name はリーフ セルまたは 階 層 セルにな り ます。<br />
• net_name は 階 層 ネ ッ ト の 名 前 にな り ます。<br />
XDC の 構 文 例<br />
# Preserve the hierarchy of instance CLK1_rst_sync<br />
set_property DONT_TOUCH TRUE [get_cells CLK1_rst_sync]<br />
# Preserve all segments of the hierarchical net named by the Tcl variables<br />
set_property DONT_TOUCH [get_nets -segments $hier_net]<br />
影 響 を 受 けるステ ッ プ<br />
• synth_design<br />
• opt_design<br />
• phys_opt_design<br />
• floorplanning<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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59<br />
UG912 (v2013.4) 2013 年 12 月 20 日
DQS_BIAS<br />
DQS_BIAS<br />
DQS_BIAS は 差 動 入 力 バ ッ フ ァーま たは 双 方 向 バ ッ フ ァ ー プリ ミティブ (IBUFDS、 IOBUFDS) のプロパテ ィ です。<br />
こ れは 一 部 の 擬 似 差 動 I/O 規 格 (DIFF_SSTL) と 真 の 差 動 I/O 規 格 (LVDS) の 入 力 にオプシ ョ ンの DC バイアスを 加 え<br />
ます。 バ ッ フ ァ ーを 駆 動 し てい る も のが 何 も ない 場 合 、 擬 似 差 動 I/O 規 格 で ロ ジ ッ ク ステートが 未 知 にならないよ う<br />
に、 DQS_BIAS は 弱 いバイ ア ス を 加 え ます。<br />
DQS_BIAS は、 一 部 の DQS メモリ インターフェイス ピンに 必 要 なプルアップ/プルダ ウ ン を 提 供 し ます。<br />
推 奨 : DQS_BIAS はデザイ ンのロ ジ ッ ク ファンクションに 影 響 を 与 えるため、シミュレーションを 正 しくサポートす<br />
るには、 Verilog パ ラ メ ー タ ー 文 、 ま たは VHDL generic_map を 使 用 し て 定 義 する 必 要 があ り ます。 し か し、 こ れは<br />
XDC プロパティ と してもサポート されています。<br />
ハイ パフォーマンス (HP) I/O バンクでは、 DQS_BIAS は LVDE な どの 差 動 入 力 をサポー ト する ために 使 用 で き ます。<br />
DQS_BIAS を 使 用 する こ と に よ り 、 AC カップルされた LVDS アプ リ ケーシ ョ ンで DC バイアスを 加 えるこ とができ<br />
ます。 詳 細 は、『7 シリーズ FPGA SelectIO リソース ユーザー ガイド』 (UG471)[ 参 照 2]または 『UltraScale アーキテク<br />
チャ SelectIO リソース ユーザー ガイド』 (UG571)[ 参 照 5] を 参 照 して く ださい。<br />
注 記 : 真 の 差 動 I/O 規 格 のハイ レンジ (HR) I/O バンクでは DQS_BIAS は 使 用 でき ません。<br />
アーキテクチャ サポー ト<br />
UltraScale または 7 シリーズ アーキテクチャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ポー ト (get_ports)<br />
値<br />
° 差 動 入 力 バ ッ フ ァー : IBUFDS、 IBUFDS_IBUFDISABLE、 IBUFDS_INTERMDISABLE、 IBUFDSE3<br />
° 差 動 I/O バッファー : IOBUFDS、 IOBUFDS_DCIEN、 IOBUFDS_INTERMDISABLE、 IOBUFDSE3、 IBUFGDS<br />
• TRUE : 入 力 および 双 方 向 バ ッ フ ァーに DC バイアスを 加 えます。<br />
• FALSE : バッファーの DQS_BIAS をディ スエーブルにします。<br />
構 文<br />
注 記 : 「EQUALIZATION」 = EQ_NONE のとき、DQS_BIAS は FALSE に 設 定 する 必 要 があ り ます。 これ 以 外 の<br />
EQUALIZATION の 値 であれば (EQ_LEVEL1、 EQ_LEVEL2...)、 DQS_BIAS は TRUE または FALSE のどちらにで<br />
も 設 定 できます。<br />
Verilog 構 文<br />
インスタンシエート された 差 動 バッファーに DQS_BIAS パラ メーターを 割 り 当 てます。<br />
注 記 : I/O バ ッ フ ァーを 推 論 する 際 に こ の 属 性 を 設 定 する には、 適 切 な Verilog 属 性 構 文 を 最 上 位 出 力 ポー ト 宣 言 の 前<br />
に 配 置 し ます。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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60<br />
UG912 (v2013.4) 2013 年 12 月 20 日
DQS_BIAS<br />
Verilog の 構 文 例<br />
次 の 例 では、 clk_ibufds という IBUFDS イ ン ス タ ン スで 差 動 終 端 を イ ネーブルに し ています。<br />
// IBUFDS:Differential Input Buffer<br />
// Virtex UltraScale<br />
// Xilinx HDL Language Template, version 2013.4<br />
IBUFDS #(<br />
.DIFF_TERM_ADV("TERM_100"), // Differential Termination<br />
.DQS_BIAS("FALSE"), // (FALSE, TRUE)<br />
.IBUF_LOW_PWR("TRUE"), //<br />
.IOSTANDARD("LVDS_25") // Specify the input I/O standard<br />
) clk_ibufds (<br />
.O(clk), // Buffer output<br />
.I(CLK_p), // Diff_p buffer input (connect directly to top-level port)<br />
.IB(CLK_n) // Diff_n buffer input (connect directly to top-level port)<br />
);<br />
// End of clk_ibufds instantiation<br />
VHDL 構 文<br />
インスタンシエート された 差 動 バッファーにジェネリ ック DQS_BIAS を 割 り 当 てます。<br />
VHDL の 構 文 例<br />
次 の 例 では、 clk_ibufds という IBUFDS インスタンスで DQS_BIAS をイネーブルにしています。<br />
-- IBUFDS:Differential Input Buffer<br />
-- Virtex UltraScale<br />
-- Xilinx HDL Language Template, version 2013.4<br />
clk_ibufds :IBUFDS<br />
generic map (<br />
DIFF_TERM_ADV => TERM_100, -- Differential Termination<br />
DQS_BIAS => "TRUE" -- (FALSE, TRUE)<br />
IOSTANDARD => "LVDS_25")<br />
port map (<br />
O => clk, -- Buffer output<br />
I => CLK_p, -- Diff_p buffer input (connect directly to top-level port)<br />
IB => CLK_n -- Diff_n buffer input (connect directly to top-level port)<br />
);<br />
-- End of clk_ibufds instantiation<br />
XDC 構 文<br />
XDC ファイルでは DQS_BIAS 属 性 を 次 の よ う な 構 文 で 使 用 し ます。<br />
set_property DQS_BIAS [TRUE | FALSE] [get_cells instance_name]<br />
• set_property DQS_BIAS は 入 力 ま たは 双 方 向 ポー ト 、 ま たは 差 動 バ ッ フ ァーに 割 り 当 て る こ と がで き ます。<br />
• instance_name は 入 力 ま たは 双 方 向 差 動 バ ッ フ ァー インスタンスです。<br />
XDC の 構 文 例<br />
# Enable DQS_BIAS on the specified buffer<br />
set_property DQS_BIAS TRUE [get_cells clk_ibufds]<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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61<br />
UG912 (v2013.4) 2013 年 12 月 20 日
DQS_BIAS<br />
影 響 を 受 けるステ ッ プ<br />
• 合 成<br />
• シミュレーション<br />
関 連 項 目<br />
• 66 ページの 「EQUALIZATION」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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62<br />
UG912 (v2013.4) 2013 年 12 月 20 日
DRIVE<br />
DRIVE<br />
DRIVE は、プ ロ グ ラ ム 可 能 な 出 力 駆 動 電 流 をサポー ト する I/O 規 格 で コ ン フ ィ ギ ュ レーシ ョ ン さ れた 出 力 バ ッ フ ァー<br />
に 対 し、 出 力 バ ッ フ ァーの 駆 動 電 流 を mA で 指 定 し ます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ポー ト (get_ports)<br />
° 接 続 さ れた 出 力 ポー ト ま たは 双 方 向 ポー ト<br />
• セル (get_cells)<br />
値<br />
整 数 値 :<br />
• 2<br />
• 4<br />
• 6<br />
• 8<br />
° 出 力 バ ッ フ ァー (すべての タ イ プの OBUF)<br />
• 12 (デフォル ト)<br />
• 16<br />
• 24 (UltraScale アーキテクチャにはこの 値 は 使 用 でき ません)<br />
構 文<br />
Verilog 構 文<br />
I/O バ ッ フ ァーを 推 論 する 際 に こ の 属 性 を 設 定 する には、 適 切 な Verilog 属 性 構 文 を 最 上 位 出 力 ポー ト 宣 言 の 前 に 配 置<br />
します。<br />
(* DRIVE = "{2|4|6|8|12|16|24}" *)<br />
Verilog の 構 文 例<br />
// Sets the drive strength on the STATUS output port to 2 mA<br />
(* DRIVE = "2" *) output STATUS,<br />
その 他 の Verilog の 構 文 例<br />
出 力 ま たは 双 方 向 バ ッ フ ァーが イ ン ス タ ンシエー ト さ れる 場 合 、イ ン ス タ ンシエー ト さ れた 出 力 バ ッ フ ァ ーに DRIVE<br />
パラ メーターを 割 り 当 てると、 DRIVE を 設 定 できます。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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63<br />
UG912 (v2013.4) 2013 年 12 月 20 日
DRIVE<br />
推 奨 : 言 語 テンプレー ト ま たは 『Vivado Design Suite 7 シ リーズ ライブラリ ガイド 』 (UG953) [ 参 照 12]、 または<br />
『UltraScale アーキテクチャ ライブラリ ガイド』 (UG974) [ 参 照 13]からのインスタンシエーショ ン テンプレート を 使<br />
用 し て、 適 切 な 構 文 を 指 定 し て く だ さ い。<br />
次 の 例 では、 status_obuf という 名 前 の OBUF イ ン ス タ ン スに 駆 動 電 流 を 2mA に 設 定 し ています。<br />
// OBUF:Single-ended Output Buffer<br />
// Virtex-7<br />
// Xilinx HDL Language Template, version 2013.4<br />
OBUF #(<br />
.DRIVE(2), // Specify the output drive strength<br />
.IOSTANDARD("DEFAULT"), // Specify the output I/O standard<br />
.SLEW("SLOW") // Specify the output slew rate<br />
) status_obuf (<br />
.O(STATUS), // Buffer output (connect directly to top-level port)<br />
.I(status_int) // Buffer input<br />
);<br />
// End of status_obuf instantiation<br />
VHDL 構 文<br />
I/O バ ッ フ ァーを 推 論 する 際 に こ の 属 性 を 設 定 する には、 適 切 な VHDL 属 性 構 文 を 最 上 位 出 力 ポー ト 宣 言 の 前 に 配 置<br />
します。<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute DRIVE : integer;<br />
VHDL 属 性 は 次 の よ う に 指 定 し ます。<br />
attribute DRIVE of port_name : signal is value;<br />
• port_name は 最 上 位 出 力 ポー ト です。<br />
VHDL の 構 文 例<br />
STATUS : out std_logic;<br />
attribute DRIVE : integer;<br />
-- Sets the drive strength on the STATUS output port to 2 mA<br />
attribute DRIVE of STATUS : signal is 2;<br />
その 他 の VHDL の 構 文 例<br />
出 力 ま たは 双 方 向 バ ッ フ ァーが イ ン ス タ ンシエー ト さ れる 場 合 、イ ン ス タ ンシエー ト さ れた 出 力 バ ッ フ ァ ーに DRIVE<br />
ジェネリ ックを 割 り 当 てると、 DRIVE を 設 定 できます。<br />
The following example sets the drive strength on the OBUF instance named status_obuf<br />
to 2 mA.<br />
-- OBUF:Single-ended Output Buffer<br />
-- Virtex-7<br />
-- Xilinx HDL Language Template, version 2013.4<br />
status_obuf :OBUF<br />
generic map (<br />
DRIVE => 2,<br />
IOSTANDARD => "DEFAULT",<br />
SLEW => "SLOW")<br />
port map (<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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64<br />
UG912 (v2013.4) 2013 年 12 月 20 日
DRIVE<br />
O => STATUS, -- Buffer output (connect directly to top-level port)<br />
I => status_int -- Buffer input<br />
);<br />
-- End of status_obuf instantiation<br />
XDC 構 文<br />
set_property DRIVE value [get_ports port_name]<br />
• port_name は 出 力 ま たは 双 方 向 ポー ト です。<br />
XDC の 構 文 例<br />
# Sets the drive strength of the port STATUS to 2 mA<br />
set_property DRIVE 2 [get_ports STATUS]<br />
影 響 を 受 けるステ ッ プ<br />
• I/O 配 置<br />
• ノイズ レポート<br />
• 消 費 電 力 レポー ト<br />
関 連 項 目<br />
詳 細 は、 『Vivado Design Suite 7 シ リーズ FPGA ライブラリ ガイド』 (UG953) [ 参 照 12]または 『UltraScale アーキテク<br />
チャ ライブラリ ガイド』 (UG974) [ 参 照 13]を 参 照 して く ださい。<br />
• OBUF<br />
• OBUFT<br />
• IOBUF<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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65<br />
UG912 (v2013.4) 2013 年 12 月 20 日
EQUALIZATION<br />
EQUALIZATION<br />
EQUALIZATION は 伝 送 ラ イ ンでの 周 波 数 に 依 存 し た 減 衰 をな く すめ、 差 動 レ シーバーで 使 用 で き、 特 定 の I/O 規 格<br />
をインプリ メント します。<br />
リニア レシーバーの EQUALIZATION はレシーバーで AC ゲ イ ン を 提 供 し、 伝 送 ラ イ ンでの 高 周 波 ロ ス を 補 正 し ます。<br />
ヒント : 全 体 的 なシグナル インテグリティを 向 上 させるため、レシーバーでのイコライゼーションは、 ト ランスミ ッ<br />
ターでの 「PRE_EMPHASIS」 と 組 み 合 わせる こ と がで き ます。<br />
アーキテクチャ サポー ト<br />
UltraScale デバイ ス<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ポー ト (get_ports)<br />
値<br />
重 要 : EQUALIZATION の 値 は 特 にキ ャ リ ブレーシ ョ ン さ れていません。 デザ イ ンで 使 用 さ れている 周 波 数 と 伝 送 ラ<br />
イ ンに 合 わせたベス ト な 設 定 を 決 め る には、 シ ミ ュ レーシ ョ ン を 実 行 する こ と を 推 奨 し ます。 場 合 に よ っては、 イ コ<br />
ラ イゼーシ ョ ンのレベルが 低 いほ う が 高 い 場 合 よ り も よい 結 果 を 生 むこ と があ り ます。 イ コ ラ イゼーシ ョ ンのレベル<br />
を 上 げ 過 ぎ る と 、 信 号 の 質 を 改 善 する よ り も 悪 化 させる こ と があ り ます。<br />
EQUALIZATION 属 性 に 使 用 でき る 値 は 次 の とお り です。<br />
• HP I/O バンク<br />
° EQ_LEVEL0<br />
° EQ_LEVEL1<br />
° EQ_LEVEL2<br />
° EQ_LEVEL3<br />
° EQ_LEVEL4<br />
° EQ_NONE (デフォル ト)<br />
• HR I/O バンク<br />
° EQ_LEVEL0、 EQ_LEVEL0_DC_BIAS<br />
° EQ_LEVEL1、 EQ_LEVEL1_DC_BIAS<br />
° EQ_LEVEL2、 EQ_LEVEL2_DC_BIAS<br />
° EQ_LEVEL3、 EQ_LEVEL3_DC_BIAS<br />
° EQ_LEVEL4、 EQ_LEVEL4_DC_BIAS<br />
° EQ_NONE (デフォル ト)<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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66<br />
UG912 (v2013.4) 2013 年 12 月 20 日
EQUALIZATION<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
XDC ファイルでは EQUALIZATION 属 性 を 次 の よ う な 構 文 で 使 用 し ます。<br />
set_property EQUALIZATION value [get_ports port_name]<br />
• set_property EQUALIZATION は 入 力 バ ッ フ ァーでの リ ニア イコライゼーションをイネーブルにします。<br />
• には 指 定 のポー ト に 対 しサポー ト されている EQUALIZATION 値 の 1 つが 入 り ます。<br />
• port_name は 差 動 バ ッ フ ァ ーに 接 続 さ れる 入 力 ポー ト ま たは 双 方 向 ポー ト です。<br />
影 響 を 受 けるステ ッ プ<br />
関 連 項 目<br />
• 112 ページの 「LVDS_PRE_EMPHASIS」<br />
• 134 ページの 「PRE_EMPHASIS」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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67<br />
UG912 (v2013.4) 2013 年 12 月 20 日
FSM_ENCODING<br />
FSM_ENCODING<br />
FSM_ENCODING は、 合 成 中 のス テー ト マシンのエン コー ド 方 法 を 指 定 し ます。<br />
デフ ォル ト では、 デザイ ンに 対 しベス ト な ソ リ ューシ ョ ンを 決 める 内 部 アルゴ リ ズムに 基 づいて、 Vivado 合 成 ツール<br />
がステート マシンのエンコーディ ング プロ ト コルを 選 択 します。 しかし、 FSM_ENCODING プ ロパテ ィ を 使 用 する<br />
場 合 は、 ユーザーがス テー ト マシンのエン コーデ ィ ン グ を 指 定 する こ と がで き ます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ステート マシン レジスタ<br />
値<br />
• off - Vivado 合 成 のス テー ト マシン エン コーデ ィ ングをデ ィ スエーブルに し ます。 こ の 場 合 、 ス テー ト マシンは<br />
ロジックとして 合 成 されます。<br />
• one_hot<br />
• sequential<br />
• johnson<br />
• gray<br />
• auto - FSM_ENCODING が 指 定 されていない 場 合 のデフ ォル ト 値 です。Vivado 合 成 でベス ト な ス テー ト マシン エ<br />
ン コー ド 形 式 が 選 択 さ れます。 こ の 場 合 、 同 じデザ イ ンで も それぞれの FSM に 異 な るエン コード が 使 用 される<br />
ことがあります。<br />
Verilog 構 文<br />
(* fsm_encoding = "one_hot" *) reg [7:0] my_state;<br />
VHDL 構 文<br />
type count_state is (zero, one, two, three, four, five, six, seven);<br />
signal my_state : count_state;<br />
attribute fsm_encoding : string;<br />
attribute fsm_encoding of my_state : signal is "sequential";<br />
XDC 構 文<br />
該 当 な し<br />
影 響 を 受 けるステ ッ プ<br />
• 合 成<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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68<br />
UG912 (v2013.4) 2013 年 12 月 20 日
FSM_ENCODING<br />
関 連 項 目<br />
• 70 ページの 「FSM_SAFE_STATE」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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69<br />
UG912 (v2013.4) 2013 年 12 月 20 日
FSM_SAFE_STATE<br />
FSM_SAFE_STATE<br />
Vivado 合 成 は、 「FSM_ENCODING」 プロパティまたは Vivado 合 成 の -fsm_extraction コマンド ライン オプシ ョ ンで 指<br />
定 されるさまざまなコンフィギュレーショ ンで、 有 限 ステート マシンの 抽 出 をサポート しています。 詳 細 は、『Vivado<br />
Design Suite ユーザー ガイド : 合 成 』 (UG901)[ 参 照 8] を 参 照 して ください。<br />
しかし、 ステート マシンは、 デザ イ ンがエ ラーになって し ま う 無 効 ス テー ト 、 ま たは 到 達 不 可 能 な ス テー ト に 遷 移 す<br />
ることがあります。 有 限 ステート マシン (FSM) が 無 効 なステー ト に 遷 移 し た 場 合 、 FSM が Vivado 合 成 で 合 成 さ れる<br />
ときに、FSM_SAFE_STATE は 回 復 ス テー ト を 定 義 し ます。<br />
ヒント : 到 達 不 可 能 ス テー ト は、 デフ ォル ト ケースを 使 用 してステー ト マシンの HDL 定 義 で 管 理 する こ と も で き ま<br />
すが、 FSM_SAFE_STATE プ ロパテ ィ はデザ イ ンの 安 全 装 置 と し て 使 用 する こ と がで き ます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• デザイ ン (current_design)<br />
値<br />
• reset_state - Vivado 合 成 で 指 定 さ れてい る よ う に RESET ステート までステート マシン を 再 実 行 し ます。<br />
• power_on_state - Vivado 合 成 で 指 定 さ れてい る よ う に POWER_ON ステート までステート マシン を 再 実 行 し ま<br />
す。<br />
構 文<br />
Verilog 構 文<br />
(* fsm_safe_state = "reset_state" *) reg [2:0] state;<br />
VHDL 構 文<br />
attribute fsm_safe_state : string;<br />
attribute fsm_safe_state of state : signal is "power_on_state";<br />
XDC 構 文<br />
該 当 な し<br />
影 響 を 受 けるステ ッ プ<br />
• 合 成<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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70<br />
UG912 (v2013.4) 2013 年 12 月 20 日
FSM_SAFE_STATE<br />
関 連 項 目<br />
• 68 ページの 「FSM_ENCODING」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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71<br />
UG912 (v2013.4) 2013 年 12 月 20 日
H_SET および HU_SET<br />
H_SET および HU_SET<br />
HDL ソース フ ァ イルで 定 義 されている よ う に、 デザイ ンの 階 層 に 基 づいてま と められた ロ ジ ッ ク エレ メン トの 集 合<br />
体 が 階 層 セ ッ ト です。 H_SET、 HU_SET、 U_SET は HDL デザイ ン ソース フ ァ イル 内 の 属 性 で、 合 成 さ れたデザ イ ン<br />
やインプリ メン ト されたデザインには 現 われません。 これらは、 RPM (Relatively Placed Macro) を RTL デザイ ンで 定<br />
義 する と き に 使 用 さ れます。こ れ ら のプ ロパテ ィ の 使 用 および RPM の 定 義 については、『Vivado Design Suite ユーザー<br />
ガイド : 制 約 の 使 用 』 (UG903) を[ 参 照 9] 参 照 し て く だ さ い。<br />
デザイ ンの 階 層 にあ る ロ ジ ッ ク セルに RLOC プ ロパテ ィ が 設 定 さ れてい る と 、 H_SET は 暗 示 的 に 使 用 さ れます。 あ<br />
る 階 層 ブロ ッ ク 内 のロジッ ク エレ メン トで、RLOC プロパティが 設 定 されているものは、 同 じ 階 層 セッ ト (H_SET) に<br />
自 動 的 に 割 り 当 て ら れます。<br />
モジ ュールの イ ン ス タ ン ス 名 に 基 づいて、 各 階 層 モジ ュールに H_SET プロパティが 割 り 当 てられます。 各 階 層 モ<br />
ジュールに H_SET 名 は 1 つし かない 場 合 があ り 、 ま たその 階 層 内 のすべての ロ ジ ッ ク エレ メン トは、その H_SET の<br />
エレ メン トになり ます。<br />
注 記 : HU_SET または U_SET が 定 義 されていないが、 RLOC が 定 義 されている 場 合 は、 H_SET のみが 定 義 されます。<br />
また、 デザインの 階 層 に 依 存 しない ユーザー 定 義 階 層 セ ッ ト (HU_SET) またはユーザー 定 義 セッ ト (U_SET) を 手 動<br />
で 作 成 する こ と がで き ます。<br />
1 つの 階 層 モジ ュールに 対 し 複 数 の HU_SET 名 を 定 義 し、 特 定 階 層 の イ ン ス タ ン ス を 特 定 HU_SET に 割 り 当 て る こ と<br />
ができ ます。 これで、 1 つの 階 層 モジ ュールのロ ジ ッ ク エレ メ ン ト を 複 数 の HU_SET に 分 ける こ と ができ ます。<br />
重 要 : H_SET または HU_SET を 使 用 し てい る 場 合 、 合 成 さ れたデザ イ ンで RPM の 階 層 を 保 持 する には、 Vivado 合 成<br />
で KEEP_HIERARCHY プ ロパテ ィ も 必 要 にな り ます。<br />
RTL ソース ファイルに RLOC もある 場 合 は、 H_SET、 HU_SET、 U_SET プ ロパテ ィ は、 合 成 後 ネ ッ ト リ ス ト でセル<br />
に 対 する 読 み 出 し 専 用 の RPM プ ロパテ ィ に 変 換 さ れます。 Vivado Design Suite のテキス ト エデ ィ ターで RTL ソース<br />
ファイルを 開 く と、 HU_SET および U_SET が 表 示 されますが、 セル オブジェ ク ト の [Properties] ビューでは RPM プ<br />
ロパティが 表 示 されます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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72<br />
UG912 (v2013.4) 2013 年 12 月 20 日
H_SET および HU_SET<br />
適 用 可 能 なオブジ ェ ク ト<br />
次 のデザイ ン エレ メ ン ト、 またはそのカテゴ リーで HU_SET は 使 用 することができます。 詳 細 は、『Vivado Design<br />
Suite 7 シリーズ FPGA ライブラリ ガイド』 (UG953) [ 参 照 12]または 『UltraScale アーキテクチャ ライブラリ ガ<br />
イド』 (UG974) [ 参 照 13]を 参 照 して く ださい。<br />
• レジスタ<br />
• LUT<br />
• マクロ インスタンス<br />
• RAMS<br />
• RAMD<br />
• RAMB18/FIFO18<br />
• RAMB36/FIFO36<br />
• DSP48<br />
値<br />
• NAME : HU_SET の 名 前<br />
構 文<br />
Verilog 構 文<br />
これは、 合 成 後 ネッ ト リ ス トで RPM を 定 義 する 階 層 ブ ロ ッ ク のセ ッ ト の 内 容 を 定 義 する ため、 RLOC プロパティ と<br />
組 み 合 わせた Verilog 構 文 です。 Verilog 属 性 はロ ジ ッ ク エレ メ ン ト の イ ン ス タ ンシエーシ ョ ン 直 前 に 配 置 し ます。<br />
(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));<br />
Verilog 例<br />
これは、モジュールでのシフ ト レジスタ フリ ップフロップの RLOC および HU_SET プ ロパテ ィ を 定 義 する Verilog モ<br />
ジュールです。<br />
module ffs (<br />
input clk,<br />
input d,<br />
output q<br />
);<br />
wire<br />
wire<br />
wire<br />
wire<br />
wire<br />
wire<br />
wire<br />
wire<br />
wire<br />
sr_0, sr_0n;<br />
sr_1, sr_1n;<br />
sr_2, sr_2n;<br />
sr_3, sr_3n;<br />
sr_4, sr_4n;<br />
sr_5, sr_5n;<br />
sr_6, sr_6n;<br />
sr_7, sr_7n;<br />
inr, inrn, outr;<br />
inv i0 (sr_0, sr_0n);<br />
inv i1 (sr_1, sr_1n);<br />
inv i2 (sr_2, sr_2n);<br />
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73<br />
UG912 (v2013.4) 2013 年 12 月 20 日
H_SET および HU_SET<br />
inv i3 (sr_3, sr_3n);<br />
inv i4 (sr_4, sr_4n);<br />
inv i5 (sr_5, sr_5n);<br />
inv i6 (sr_6, sr_6n);<br />
inv i7 (sr_7, sr_7n);<br />
inv i8 (inr, inrn);<br />
(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));<br />
(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr1 (.C(clk), .D(sr_2n), .Q(sr_1));<br />
(* RLOC = "X0Y1", HU_SET = "h0" *) FD sr2 (.C(clk), .D(sr_3n), .Q(sr_2));<br />
(* RLOC = "X0Y1", HU_SET = "h0" *) FD sr3 (.C(clk), .D(sr_4n), .Q(sr_3));<br />
(* RLOC = "X0Y0", HU_SET = "h1" *) FD sr4 (.C(clk), .D(sr_5n), .Q(sr_4));<br />
(* RLOC = "X0Y0", HU_SET = "h1" *) FD sr5 (.C(clk), .D(sr_6n), .Q(sr_5));<br />
(* RLOC = "X0Y1", HU_SET = "h1" *) FD sr6 (.C(clk), .D(sr_7n), .Q(sr_6));<br />
(* RLOC = "X0Y1", HU_SET = "h1" *) FD sr7 (.C(clk), .D(inrn), .Q(sr_7));<br />
(* LOC = "SLICE_X0Y0" *) FD inq (.C(clk), .D(d), .Q(inr));<br />
FD outq (.C(clk), .D(sr_0n), .Q(outr));<br />
assign q = outr;<br />
endmodule // ffs<br />
先 ほどの 例 では、 ffs モジュールのインスタンスに KEEP_HIERARCHY プ ロパテ ィ を 指 定 し て、 階 層 を 保 持 し、 合 成<br />
されたデザインで RPM を 定 義 する 必 要 があ り ます。<br />
module top (<br />
input clk,<br />
input d,<br />
output q<br />
);<br />
wire c1, c2;<br />
(* KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1);<br />
(* KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2);<br />
(* KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);<br />
endmodule // top<br />
VHDL 構 文<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute HU_SET : string;<br />
VHDL 制 約 は 次 の よ う に 指 定 し ます。<br />
attribute HU_SET of {component_name | entity_name | label_name}<br />
:{component|entity|label} is "NAME";<br />
• {component_name | entity_name | label_name} にはデザイ ン エレ メ ン ト を 指 定 し ます。<br />
• {component|entity|label} は 指 定 し たデザイ ン エレ メン トのインスタンス ID です。<br />
• "NAME" には HU_SET の 名 前 を 指 定 し ます。<br />
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74<br />
UG912 (v2013.4) 2013 年 12 月 20 日
H_SET および HU_SET<br />
XDC 構 文<br />
HU_SET プロパティは XDC 制 約 を 使 用 し ては 定 義 で き ません。 RLOC とともにロジック エレ メン トに 設 定 されてい<br />
る HU_SET プロパティは、RPM を 定 義 し、 その 結 果 合 成 さ れたデザ イ ンのネ ッ ト リ ス ト に 読 み 出 し 専 用 の RPM プロ<br />
パテ ィ が 設 定 さ れます。<br />
ヒント : デザイ ン 内 で RPM の よ う に 機 能 する マ ク ロ オブジェ ク ト を Vivado Design Suite で 定 義 する には、<br />
create_macro または update_macro を 使 用 し ます。 こ れら のコ マン ド の 詳 細 は、 『Vivado Design Suite Tcl コマン<br />
ド リファレンス ガイド』 (UG835)[ 参 照 7] を 参 照 して く ださい。<br />
影 響 を 受 けるステ ッ プ<br />
• デザイ ンのフ ロ アプ ラ ン<br />
• place_design<br />
• synth_design<br />
関 連 項 目<br />
• 99 ページの 「KEEP_HIERARCHY」<br />
• 143 ページの 「RLOC」<br />
• 147 ページの 「RLOCS」<br />
• 149 ページの 「RLOC_ORIGIN」<br />
• 154 ページの 「RPM」<br />
• 155 ページの 「RPM_GRID」<br />
• 160 ページの 「U_SET」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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75<br />
UG912 (v2013.4) 2013 年 12 月 20 日
HIODELAY_GROUP<br />
HIODELAY_GROUP<br />
HIODELAY_GROUP は IDELAYCTRL コンポーネントを 関 連 する IDELAY または ODELAY インスタンスとともにグ<br />
ループにま と め、 配 置 および 複 製 が 正 し く 行 われる よ う にする プ ロパテ ィ です。<br />
HIODELAY_GROUP を 使 用 して IDELAYCTRL にグループ 名 を 割 り 当 てる 場 合 は、 同 じ HIODELAY_GROUP プロパ<br />
ティを 使 用 してそのグループに IDELAY または ODELAY セル も 関 連 付 け る 必 要 があ り ます。<br />
重 要 : HIODELAY_GROUP には 複 数 のセルを 含 める こ と ができ ますが、1 つのセルに 1 つの HIODELAY_GROUP しか<br />
割 り 当 てられません。<br />
次 の 例 は、 set_property を 使 用 して、 特 定 の IDELAYCTRL に 関 連 付 け られている IDELAY/ODELAY エレ メン ト<br />
をすべてグループにま とめています。<br />
set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_IDELAYCTRL_inst]<br />
set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_IDELAY_inst]<br />
set_property HIODELAY_GROUP IO_DLY1 [get_cells MY_ODELAY_inst]<br />
HIODELAY_GROUP と IODELAY_GROUP の 相 違 点<br />
HIODELAY_GROUP は 各 階 層 に 1つしか 使 用 でき ません。 HIODELAY_GROUP は、 次 の 場 合 に 使 用 し ます。<br />
• IDELAYCTRL を 含 む 1 モジュールのインスタンスが 複 数 ある 場 合<br />
および<br />
• ほかの 論 理 階 層 にあ る IDELAY または ODELAY と、 そのインスタンスをまとめるつも りがない 場 合<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• セル (get_cells)<br />
値<br />
° IDELAY、 ODELAY、 または IDELAYCTRL インスタンス<br />
任 意 の 指 定 グループ 名<br />
構 文<br />
Verilog 構 文<br />
Verilog 属 性 は IDELAY、 ODELAY、 または IDELAYCTRL の イ ン ス タ ンシエーシ ョ ン 直 前 に 配 置 し ます。<br />
(* HIODELAY_GROUP = "value" *)<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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76<br />
UG912 (v2013.4) 2013 年 12 月 20 日
HIODELAY_GROUP<br />
Verilog の 構 文 例<br />
// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL<br />
// IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control<br />
// Virtex-7<br />
// Xilinx HDL Language Template, version 2013.4<br />
// Specifies DDR_INTERFACE group name for IDELAYs/ODELAYs and IDELAYCTRL<br />
(* HIODELAY_GROUP = “DDR_INTERFACE” *)<br />
IDELAYCTRL DDR_IDELAYCTRL_inst (<br />
VHDL 構 文<br />
.RDY(), // 1-bit output:Ready output<br />
.REFCLK(REFCLK), // 1-bit input:Reference clock input<br />
.RST(1’b0) // 1-bit input:Active high reset input<br />
);<br />
// End of DDR_IDELAYCTRL_inst instantiation<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute HIODELAY_GROUP : string;<br />
インスタンシエート されたインスタンスの 場 合 は、 次 のように 指 定 します。<br />
attribute HIODELAY_GROUP of instance_name : label is "group_name";<br />
• instance_name はインスタンシエート された IDELAY、 ODELAY、 または IDELAYCTRL のインスタンス 名 で<br />
す。<br />
VHDL の 構 文 例<br />
// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL<br />
attribute HIODELAY_GROUP :STRING;<br />
attribute HIODELAY_GROUP of DDR_IDELAYCTRL_inst: label is "DDR_INTERFACE";<br />
begin<br />
-- IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control<br />
-- Virtex-7<br />
-- Xilinx HDL Language Template, version 2013.4<br />
DDR_IDELAYCTRL_inst :IDELAYCTRL<br />
port map (<br />
XDC 構 文<br />
RDY => open, -- 1-bit output:Ready output<br />
REFCLK => REFCLK, -- 1-bit input:Reference clock input<br />
RST => ‘0’ -- 1-bit input:Active high reset input<br />
);<br />
-- End of DDR_IDELAYCTRL_inst instantiation<br />
set_property HIODELAY_GROUP group_name [get_cells instance_name]<br />
• instance_name は IDELAY、 ODELAY、 または IDELAYCTRL のインスタンス 名 です。<br />
XDC の 構 文 例<br />
# Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL<br />
set_property HIODELAY_GROUP DDR_INTERFACE [get_cells DDR_IDELAYCTRL_inst]<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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77<br />
UG912 (v2013.4) 2013 年 12 月 20 日
HIODELAY_GROUP<br />
影 響 を 受 けるステ ッ プ<br />
place_design<br />
関 連 項 目<br />
93 ページの 「IODELAY_GROUP」<br />
詳 細 は、 『Vivado Design Suite 7 シ リーズ FPGA ライブラリ ガイド』 (UG953) [ 参 照 12]または 『UltraScale アーキテク<br />
チャ ライブラリ ガイド』 (UG974) [ 参 照 13]を 参 照 して く ださい。<br />
• IDELAYCTRL<br />
• IDELAYE2<br />
• ODELAYE2<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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78<br />
UG912 (v2013.4) 2013 年 12 月 20 日
HLUTNM<br />
HLUTNM<br />
HLUTNM を 使 用 する と 、 互 換 性 のあ る 入 力 を 持 つ 2 つの LUT5、SRL16 または LUTRAM コンポーネントが 同 じ LUT6<br />
サイ トに 配 置 されます。 階 層 ごとに HLUTNM を 使 用 して、 どちら も 同 じグループ 名 で 互 換 性 のあるインスタンス タ<br />
イプである 必 要 があり ます。<br />
HLUTNM と LUTNM の 相 違 点<br />
HLUTNM は 各 階 層 に 1 つしか 使 用 できません。<br />
• 複 数 の LUT コンポーネントを 含 む 1 モジュールの 複 数 のインスタンスをグループにま とめる 場 合 に HLUTNM<br />
を 使 用 します。<br />
• 別 の 階 層 にあ る 2 つの LUT コンポーネントを 同 じグループにまとめる 場 合 は LUTNM を 使 用 し ます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• セル (get_cells)<br />
値<br />
° LUT (LUT1、 LUT2、 LUT3、 LUT4、 LUT5)<br />
° SRL (SRL16E)<br />
° LUTRAM (RAM32X1S)<br />
グループ 名<br />
構 文<br />
Verilog 構 文<br />
Verilog 属 性 は LUT の イ ン ス タ ンシエーシ ョ ン 直 前 に 配 置 し ます。<br />
Verilog 属 性 は、 同 じ 論 理 階 層 でペアで 使 用 する 必 要 があ り ます。<br />
(* HLUTNM = "group_name" *)<br />
Verilog の 構 文 例<br />
// Designates state0_inst to be placed in same LUT6 as state1_inst<br />
// LUT5:5-input Look-Up Table with general output (Mapped to a LUT6)<br />
// Virtex-7<br />
// Xilinx HDL Language Template, version 2013.4<br />
(* HLUTNM = "LUT_group1" *) LUT5 #(<br />
.INIT(32'ha2a2aea2) // Specify LUT Contents<br />
) state0_inst (<br />
.O(state_out[0]), // LUT general output<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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79<br />
UG912 (v2013.4) 2013 年 12 月 20 日
HLUTNM<br />
VHDL 構 文<br />
.I0(state_in[0]), // LUT input<br />
.I1(state_in[1]), // LUT input<br />
.I2(state_in[2]), // LUT input<br />
.I3(state_in[3]), // LUT input<br />
.I4(state_in[4]) // LUT input<br />
);<br />
// End of state0_inst instantiation<br />
// LUT5:5-input Look-Up Table with general output (Mapped to a LUT6)<br />
// Virtex-7<br />
// Xilinx HDL Language Template, version 2013.4<br />
(* HLUTNM = "LUT_group1" *) LUT5 #(<br />
.INIT(32'h00330073) // Specify LUT Contents<br />
) state1_inst (<br />
.O(state_out[1]), // LUT general output<br />
.I0(state_in[0]), // LUT input<br />
.I1(state_in[1]), // LUT input<br />
.I2(state_in[2]), // LUT input<br />
.I3(state_in[3]), // LUT input<br />
.I4(state_in[4]) // LUT input<br />
);<br />
// End of state1_inst instantiation<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute HLUTNM : string;<br />
インスタンシエート されたインスタンスの 場 合 は、 次 のように 指 定 します。<br />
attribute HLUTNM of instance_name : label is "group_name";<br />
• instance_name は LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 SRL16、 または LUTRAM インスタンスです。<br />
VHDL 属 性 は、 同 じ 論 理 階 層 でペアで 使 用 する 必 要 があ り ます。<br />
VHDL の 構 文 例<br />
-- Designates state0_inst to be placed in same LUT6 as state1_inst<br />
attribute HLUTNM : string;<br />
attribute HLUTNM of state0_inst : label is "LUT_group1";<br />
attribute HLUTNM of state1_inst : label is "LUT_group1";<br />
begin<br />
-- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6)<br />
-- Virtex-7<br />
-- Xilinx HDL Language Template, version 2013.4<br />
state0_inst :LUT5<br />
generic map (<br />
INIT => X"a2a2aea2") -- Specify LUT Contents<br />
port map (<br />
O => state_out(0), -- LUT general output<br />
I0 => state_in(0), -- LUT input<br />
I1 => state_in(1), -- LUT input<br />
I2 => state_in(2), -- LUT input<br />
I3 => state_in(3), -- LUT input<br />
I4 => state_in(4) -- LUT input<br />
);<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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80<br />
UG912 (v2013.4) 2013 年 12 月 20 日
HLUTNM<br />
XDC 構 文<br />
-- End of state0_inst instantiation<br />
-- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6)<br />
-- Virtex-7<br />
-- Xilinx HDL Language Template, version 2013.4<br />
State1_inst :LUT5<br />
generic map (<br />
INIT => X"00330073") -- Specify LUT Contents<br />
port map (<br />
O => state_out(1), -- LUT general output<br />
I0 => state_in(0), -- LUT input<br />
I1 => state_in(1), -- LUT input<br />
I2 => state_in(2), -- LUT input<br />
I3 => state_in(3), -- LUT input<br />
I4 => state_in(4) -- LUT input<br />
);<br />
-- End of state1_inst instantiation<br />
set_property HLUTNM group_name [get_cells instance_name]<br />
• instance_name は LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 SRL16、 または LUTRAM インスタンスです。<br />
XDC の 構 文 例<br />
# Designates state0_inst LUT5 to be placed in same LUT6 as state1_inst<br />
set_property HLUTNM LUT_group1 [get_cells state0_inst]<br />
set_property HLUTNM LUT_group1 [get_cells state1_inst]<br />
影 響 を 受 けるステ ッ プ<br />
• place_design<br />
関 連 項 目<br />
• 109 ページの 「LUTNM」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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81<br />
UG912 (v2013.4) 2013 年 12 月 20 日
IBUF_LOW_PWR<br />
IBUF_LOW_PWR<br />
IBUF_LOW_PWR プ ロパテ ィ は、 パフ ォーマン ス と 消 費 電 力 の ト レー ド オフ をオプシ ョ ンで 提 供 し ます。<br />
このプロパティは I/O バッファー イ ン ス タ ン スに 適 用 さ れます。 デフ ォル ト では TRUE に 設 定 さ れ、 低 電 力 モー ド で<br />
入 力 バ ッ フ ァーが イ ンプ リ メ ン ト さ れます。 FALSE に 設 定 し た 場 合 は、 ハイ パフォーマンス モード にな り ます。<br />
消 費 電 力 の 変 更 は XPE (XPower Estimator) または Vivado Design Suite の report_power コマンドを 使 用 して 予 測 でき<br />
ます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• SSTL や HSTL などの VREF ベースの I/O 規 格 、ま たは LVDS や DIFF_HSTL な どの 差 動 規 格 が 指 定 さ れてい る 入<br />
力 ポー ト (get_ports) または 入 力 バッファー (get_cells)<br />
値<br />
• TRUE : 低 電 力 モー ド で 入 力 ま たは 双 方 向 バ ッ フ ァーを イ ンプ リ メ ン ト し ます。<br />
• FALSE : ハイ パフォーマンス モー ド で 入 力 ま たは 双 方 向 バ ッ フ ァ ーを イ ンプ リ メ ン ト し ます。<br />
構 文<br />
Verilog 構 文<br />
バッファー モジュール 定 義 またはインスタンシエー ト されたバッ ファーにパラ メーターを 割 り 当 てて、<br />
IBUF_LOW_PWR を 設 定 し ます。<br />
VHDL 構 文<br />
ジェネリ ックをエンティティ 定 義 またはインスタンスに 割 り 当 てて、 IBUF_LOW_PWR を 設 定 します。<br />
XDC 構 文<br />
DIRECTION が IN または INOUT のポー ト オブジェ ク ト に IBUF_LOW_PWR をプロパティ と して 割 り 当 てます。<br />
set_property IBUF_LOW_PWR TRUE [get_ports port_name]<br />
• set_property IBUF_LOW_PWR はポー ト オブジェク トに 割 り 当 てることができます。<br />
• port_name は 入 力 ま たは 双 方 向 ポー ト です。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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82<br />
UG912 (v2013.4) 2013 年 12 月 20 日
IBUF_LOW_PWR<br />
影 響 を 受 けるステ ッ プ<br />
• report_power<br />
• report_timing<br />
関 連 項 目<br />
• 96 ページの 「IOSTANDARD」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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83<br />
UG912 (v2013.4) 2013 年 12 月 20 日
IN_TERM<br />
IN_TERM<br />
IN_TERM は、 キ ャ リ ブレー ト さ れない 入 力 終 端 の イ ン ピーダン ス 値 を 指 定 し、 ハイ レンジ (HR) バンク 入 力 でのみ<br />
サポー ト されています。 ハイ パフォーマンス (HP) バンクの 入 力 には、 オンチップ 終 端 の DCI (Digital Controlled<br />
Impedance) の 「IOSTANDARD」 を 使 用 します。<br />
重 要 : UltraScale アーキテ ク チャの 場 合 、 キ ャ リ ブレー ト さ れない 終 端 を 指 定 する には、 IN_TERM ではな く 「ODT」<br />
を 使 用 して く ださい。<br />
終 端 は 常 に 入 力 にあ り 、 ま た 出 力 バ ッ フ ァーが ト ラ イ ス テー ト になってい る 場 合 は 双 方 向 ピ ンにあ り ます。 し か し、<br />
キ ャ リ ブレー ト さ れない 分 割 終 端 オプシ ョ ン と 、 ト ラ イ ス テー ト の 分 割 終 端 DCI と の 重 要 な 違 いは、 DCI の 場 合 は、<br />
VRN および VRP ピ ンでの 外 部 基 準 抵 抗 にキ ャ リ ブレー ト する のですが、 こ の 機 能 の 場 合 は、 温 度 、 プ ロ セス、 電 圧<br />
の 変 動 を 補 正 する ためのキ ャ リ ブレーシ ョ ン ルーチンのない 内 部 抵 抗 を 使 用 する 点 です。 こ のオプシ ョ ンには、 40、<br />
50、 60オームのテブナン 等 価 抵 抗 値 を 指 定 で き ます。 詳 細 は、 『7 シリーズ FPGA SelectIO リソース ユーザー ガイド』<br />
(UG471) [ 参 照 2] を 参 照 して く ださい。<br />
アーキテクチャ サポー ト<br />
ハイ レンジ (HR) バンク 入 力 でのみ 7 シリーズ デバイ スはサポー ト されています。<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ポー ト (get_ports)<br />
° 接 続 さ れた 入 力 ポー ト ま たは 双 方 向 ポー ト<br />
• セル (get_cells)<br />
値<br />
° 入 力 バ ッ フ ァー (すべての タ イ プの IBUF)<br />
• NONE (デフォル ト )<br />
• UNTUNED_SPLIT_40<br />
• UNTUNED_SPLIT_50<br />
• UNTUNED_SPLIT_60<br />
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84<br />
UG912 (v2013.4) 2013 年 12 月 20 日
IN_TERM<br />
構 文<br />
Verilog 構 文<br />
こ の 属 性 を 設 定 する には、 適 切 な Verilog 属 性 構 文 を 最 上 位 出 力 ポー ト 宣 言 の 前 に 配 置 し ます。<br />
(* IN_TERM = "{NONE|UNTUNED_SPLIT_40|UNTUNED_SPLIT_50|UNTUNED_SPLIT_60}" *)<br />
Verilog の 構 文 例<br />
// Sets an on-chip input impedance of 50 Ohms to input ACT5<br />
(* IN_TERM = "UNTUNED_SPLIT_50" *) input ACT5,<br />
VHDL 構 文<br />
こ の 属 性 を 設 定 する には、 適 切 な VHDL 属 性 構 文 を 最 上 位 出 力 ポー ト 宣 言 の 前 に 配 置 し ます。<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute IN_TERM : string;<br />
VHDL 属 性 は 次 の よ う に 指 定 し ます。<br />
attribute IN_TERM of port_name : signal is value;<br />
• port_name は 最 上 位 出 力 ポー ト です。<br />
VHDL の 構 文 例<br />
ACT5 : in std_logic;<br />
attribute IN_TERM : string;<br />
-- Sets an on-chip input impedance of 50 Ohms to input ACT5<br />
attribute IN_TERM of ACT5 : signal is “UNTUNED_SPLIT_50”;<br />
XDC 構 文<br />
set_property IN_TERM value [get_ports port_name]<br />
• IN_TERM はポー ト オブジェ ク ト 、およびポー ト オブジェ ク ト に 接 続 されているネッ ト に 割 り 当 てる こ とができ<br />
ます。<br />
• port_name は 出 力 ま たは 双 方 向 ポー ト です。<br />
XDC の 構 文 例<br />
# Sets an on-chip input impedance of 50 Ohms to input ACT5<br />
set_property IN_TERM UNTUNED_SPLIT_50 [get_ports ACT5]<br />
影 響 を 受 けるステ ッ プ<br />
• I/O 配 置<br />
• ノイズ レポート<br />
• 消 費 電 力 レポー ト<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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85<br />
UG912 (v2013.4) 2013 年 12 月 20 日
IN_TERM<br />
関 連 項 目<br />
• 50 ページの 「DCI_CASCADE」<br />
• 52 ページの 「DIFF_TERM」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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86<br />
UG912 (v2013.4) 2013 年 12 月 20 日
INTERNAL_VREF<br />
INTERNAL_VREF<br />
INTERNAL_VREF は、 バン ク の 内 部 レ ギ ュ レーターの 使 用 を 指 定 し て、 基 準 電 圧 を 必 要 と する 規 格 の 基 準 電 圧 を 供<br />
給 します。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• I/O バンク (get_iobanks)<br />
値<br />
• 0.60<br />
• 0.675<br />
• 0.75<br />
• 0.90<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
set_property INTERNAL_VREF {value} [get_iobanks bank]<br />
• value は 基 準 電 圧 値 です。<br />
XDC の 構 文 例<br />
# Designate Bank 14 to have a reference voltage of 0.75 Volts<br />
set_property INTERNAL_VREF 0.75 [get_iobanks 14]<br />
影 響 を 受 けるステ ッ プ<br />
• I/O 配 置<br />
• place_design<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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87<br />
UG912 (v2013.4) 2013 年 12 月 20 日
INTERNAL_VREF<br />
• DRC<br />
• report_power<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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88<br />
UG912 (v2013.4) 2013 年 12 月 20 日
IOB<br />
IOB<br />
IOB は、 I/O タ イ ミ ン グ を 改 善 する ため、 入 力 ま たは 出 力 ロ ジ ッ ク (I/O ブロック) にレジスタを 配 置 するよ うに 指 定<br />
します。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ポー ト (get_ports)<br />
° レジスタに 接 続 されるポートすべて<br />
• セル (get_cells)<br />
値<br />
° 最 上 位 ポー ト に 直 接 接 続 さ れる レ ジ ス タ<br />
• FALSE (デフォル ト)<br />
• TRUE<br />
構 文<br />
Verilog 構 文<br />
こ の 属 性 を 設 定 する には、 適 切 な Verilog 属 性 構 文 を 最 上 位 出 力 ポー ト 宣 言 の 前 に 配 置 し ます。<br />
(* IOB = "{TRUE|FALSE}" *)<br />
Verilog の 構 文 例<br />
// Place the register connected to ACK in the input logic site<br />
(* IOB = "TRUE" *) input ACK,<br />
その 他 の Verilog の 構 文 例<br />
IOB 属 性 は、 最 上 位 ポー ト に 接 続 さ れた イ ン ス タ ンシエー ト さ れた ま たは 推 論 さ れた レ ジ ス タ に 配 置 で き ます。<br />
Place the register connected to ACK in the input logic site.<br />
input ACK;<br />
(* IOB = “TRUE” *) reg ack_reg = 1’b0;<br />
always @(posedge CLK)<br />
ack_reg = 1’b0;<br />
VHDL 構 文<br />
こ の 属 性 を 設 定 する には、 適 切 な VHDL 属 性 構 文 を 最 上 位 出 力 ポー ト 宣 言 の 前 に 配 置 し ます。<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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89<br />
UG912 (v2013.4) 2013 年 12 月 20 日
IOB<br />
attribute IOB : string;<br />
VHDL 属 性 は 次 の よ う に 指 定 し ます。<br />
attribute IOB of : signal is "{TRUE|FALSE}";<br />
• port_name は 最 上 位 出 力 ポー ト です。<br />
VHDL の 構 文 例<br />
ACK : in std_logic;<br />
attribute IOB : string;<br />
-- Place the register connected to ACK in the input logic site<br />
attribute IOB of ACK: signal is "TRUE";<br />
その 他 の VHDL の 構 文 例<br />
IOB 属 性 は、 最 上 位 ポー ト に 接 続 さ れた イ ン ス タ ンシエー ト さ れた ま たは 推 論 さ れた レ ジ ス タ に 配 置 で き ます。 入 力<br />
ロジック サイ トに ACK に 接 続 されたレジス タ を 配 置 し ます。<br />
XDC 構 文<br />
set_property IOB value [get_ports port_name]<br />
• value は TRUE または FALSE です。<br />
XDC の 構 文 例<br />
# Place the register connected to ACK in the input logic site<br />
set_property IOB TRUE [get_ports ACK]<br />
影 響 を 受 けるステ ッ プ<br />
• place_design<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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90<br />
UG912 (v2013.4) 2013 年 12 月 20 日
IOBDELAY<br />
IOBDELAY<br />
IOBDELAY (Input Output Block Delay) プ ロパテ ィ は、 シ ス テム 同 期 データ 入 力 を 取 り 込 むための 入 力 ホール ド タイム<br />
を 緩 和 する ため、 ILOGIC ブ ロ ッ ク の 遅 延 の 追 加 ・ 削 除 を 指 定 し ます。<br />
ILOGIC ブロックは I/O ブロック (IOB) の 隣 にあ り 、 IOB を 介 して FPGA にデータが 入 る たびにそのデータ を 取 り 込<br />
む 同 期 エレ メ ン ト を 含 んでいます。7 シリーズ デバイ スの ILOGIC ブロックは、HP I/O バンクでは ILOGICE2 として、<br />
HR I/O バンクでは ILOGICE3 としてコンフィギュレーションすることができます。ILOGICE2 と ILOGICE3 は 機 能 的<br />
には 同 じですが、 ILOGICE3 には IOBDELAY とともにコンフィギュレーションできるゼロ ホールド 遅 延 エレ メ ン ト<br />
(ZHOLD) があるのが 違 いです。 IOBDELAY の 使 用 については、 『7 シ リーズ FPGA SelectIO リソース ユーザー ガイ<br />
ド』 (UG471)[ 参 照 2]または 『UltraScale アーキテクチャ SelectIO リソース ユーザー ガイド』 (UG571)[ 参 照 5] を 参 照 し<br />
てください。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• 入 力 バ ッ フ ァー (get_cells)<br />
• ネッ ト (get_nets)<br />
値<br />
• NONE : IBUF および 入 力 フリ ップフロップ (IFD) パスの 両 方 に 対 し、 遅 延 を OFF に 設 定 し ます。<br />
• IBUF<br />
° I/O コ ンポーネン ト 内 の 任 意 のレ ジ ス タ に 対 し、 遅 延 を OFF に 設 定 し ます。<br />
° ILOGIC ブロ ッ ク までのバッ フ ァーの 付 いたパスに 対 し、 遅 延 を ON に 設 定 し ます。<br />
• IFD<br />
° I/O コンポーネント 内 の IFF レ ジ ス タ に 対 し、 遅 延 を ON に 設 定 し ます。<br />
° ILOGIC ブロ ッ ク までのバッ フ ァーの 付 いたパスに 対 し、 遅 延 を OFF に 設 定 し ます。<br />
• BOTH : IBUF および IFD パスの 両 方 に 対 し、 遅 延 を ON に 設 定 し ます。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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91<br />
UG912 (v2013.4) 2013 年 12 月 20 日
IOBDELAY<br />
構 文<br />
Verilog 構 文<br />
Verilog 制 約 をモジ ュールま たはイ ン ス タ ンシエーシ ョ ンの 直 前 に 配 置 し ます。<br />
Verilog 制 約 は 次 の よ う に 指 定 し ます。<br />
(* IOBDELAY = {NONE|BOTH|IBUF|IFD} *)<br />
VHDL 構 文<br />
VHDL 制 約 は 次 の よ う に 宣 言 し ます。<br />
attribute iobdelay: string;<br />
VHDL 制 約 は 次 の よ う に 指 定 し ます。<br />
attribute iobdelay of {component_name |label_name }:{component|label} is<br />
“{NONE|BOTH|IBUF|IFD}”;<br />
XDC 構 文<br />
set_property IOBDELAY value [get_cells cell_name]<br />
• value には、 NONE、 IBUF、 IFD、 BOTH のいずれかが 入 り ます。<br />
XDC の 構 文 例<br />
set_property IOBDELAY "BOTH" [get_nets {data0_I}]<br />
影 響 を 受 けるステ ッ プ<br />
• タイミング<br />
• 配 置<br />
• 配 線<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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92<br />
UG912 (v2013.4) 2013 年 12 月 20 日
IODELAY_GROUP<br />
IODELAY_GROUP<br />
IODELAY_GROUP は IDELAYCTRL セルを 関 連 する IDELAY および ODELAY セルと と もにグループにま と め、 配 置<br />
および 複 製 が 正 し く 行 われる よ う に し ます。<br />
IODELAY_GROUP を 使 用 して IDELAYCTRL にグループ 名 を 割 り 当 てる 場 合 は、 同 じ IODELAY_GROUP プロパティ<br />
を 使 用 してそのグループに IDELAY または ODELAY セル も 関 連 付 け る 必 要 があ り ます。<br />
重 要 : IODELAY_GROUP には 複 数 のセルを 含 める こ と ができ ますが、 1 つのセルに 1 つの IODELAY_GROUP しか 割<br />
り 当 てられません。 .<br />
次 の 例 は、 set_property を 使 用 して、 特 定 の IDELAYCTRL に 関 連 付 け られている IDELAY/ODELAY エレ メン ト<br />
をすべてグループにま とめています。<br />
set_property IODELAY_GROUP IO_DLY1 [get_cells MY_IDELAYCTRL_inst]<br />
set_property IODELAY_GROUP IO_DLY1 [get_cells MY_IDELAY_inst]<br />
set_property IODELAY_GROUP IO_DLY1 [get_cells MY_ODELAY_inst]<br />
IODELAY_GROUP と HIODELAY_GROUP の 相 違 点<br />
IODELAY_GROUP では 階 層 を 越 えて 複 数 のエレ メ ン ト を グループにま と め る こ と がで き ます。 階 層 の 異 な る I/O 遅<br />
延 コンポーネン ト をグループにま とめるには IODELAY_GROUP を 使 用 します。<br />
HIODELAY_GROUP は、 同 じ 階 層 モジ ュールにあ る I/O 遅 延 コ ンポーネン ト を グループにま と めます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• セル (get_cells)<br />
値<br />
° IDELAY、 ODELAY、 または IDELAYCTRL インスタンス<br />
指 定 し たグループ 名<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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93<br />
UG912 (v2013.4) 2013 年 12 月 20 日
IODELAY_GROUP<br />
構 文<br />
Verilog 構 文<br />
Verilog 属 性 は IDELAY、 ODELAY、 または IDELAYCTRL の イ ン ス タ ンシエーシ ョ ン 直 前 に 配 置 し ます。<br />
(* IODELAY_GROUP = "value" *)<br />
Verilog の 構 文 例<br />
// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL<br />
// IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control<br />
// Virtex-7<br />
// Xilinx HDL Language Template, version 2013.4<br />
// Specifies DDR_INTERFACE group name for IDELAYs/ODELAYs and IDELAYCTRL<br />
(* IODELAY_GROUP = “DDR_INTERFACE” *)<br />
IDELAYCTRL DDR_IDELAYCTRL_inst (<br />
VHDL 構 文<br />
.RDY(), // 1-bit output:Ready output<br />
.REFCLK(REFCLK), // 1-bit input:Reference clock input<br />
.RST(1’b0) // 1-bit input:Active high reset input<br />
);<br />
// End of DDR_IDELAYCTRL_inst instantiation<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute IODELAY_GROUP : string;<br />
インスタンシエート されたインスタンスの 場 合 は、 次 のように 指 定 します。<br />
attribute IODELAY_GROUP of instance_name : label is "group_name";<br />
• instance_name はインスタンシエート された IDELAY、 ODELAY、 または IDELAYCTRL のインスタンス 名 で<br />
す。<br />
VHDL の 構 文 例<br />
// Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL<br />
attribute IODELAY_GROUP :STRING;<br />
attribute IODELAY_GROUP of DDR_IDELAYCTRL_inst: label is "DDR_INTERFACE";<br />
begin<br />
-- IDELAYCTRL:IDELAYE2/ODELAYE2 Tap Delay Value Control<br />
-- Virtex-7<br />
-- Xilinx HDL Language Template, version 2013.4<br />
DDR_IDELAYCTRL_inst :IDELAYCTRL<br />
port map (<br />
RDY => open, -- 1-bit output:Ready output<br />
REFCLK => REFCLK, -- 1-bit input:Reference clock input<br />
RST => ‘0’ -- 1-bit input:Active high reset input<br />
);<br />
-- End of DDR_IDELAYCTRL_inst instantiation<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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94<br />
UG912 (v2013.4) 2013 年 12 月 20 日
IODELAY_GROUP<br />
XDC 構 文<br />
set_property IODELAY_GROUP group_name [get_cells instance_name]<br />
• group_name はユーザー 指 定 の IODELAY_GROUP 名 です。<br />
• instance_name は IDELAY、 ODELAY、 または IDELAYCTRL のインスタンス 名 です。<br />
XDC の 構 文 例<br />
# Specifies a group name of DDR_INTERFACE to an instantiated IDELAYCTRL<br />
set_property IODELAY_GROUP DDR_INTERFACE [get_cells DDR_IDELAYCTRL_inst]<br />
影 響 を 受 けるステ ッ プ<br />
• 配 置<br />
関 連 項 目<br />
• 76 ページの 「HIODELAY_GROUP」<br />
• 詳 細 は、 『Vivado Design Suite 7 シリーズ FPGA ライブラリ ガイド』 (UG953) [ 参 照 12]または 『UltraScale アーキテ<br />
クチャ ライブラリ ガイド』 (UG974) [ 参 照 13]を 参 照 して く ださい。<br />
° IDELAYCTRL<br />
° IDELAYE2<br />
° ODELAYE2<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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95<br />
UG912 (v2013.4) 2013 年 12 月 20 日
IOSTANDARD<br />
IOSTANDARD<br />
IOSTANDARD は、 ターゲ ッ ト デバイ スで 入 力 、 出 力 、 ま たは 双 方 向 ポー ト を コ ン フ ィ ギ ュ レーシ ョ ンする のにどの<br />
プログラマブル I/O 規 格 を 使 用 する かを 指 定 し ます。<br />
重 要 : Vivado Design Suite がデザ イ ンか ら ビ ッ ト ス ト リ ーム を 生 成 する 前 に、 I/O バンクのすべてのポー ト で<br />
IOSTANDARD を 定 義 する 必 要 があ り ます。<br />
1 つの I/O バンクに 複 数 の 異 なる IOSTANDARD を 含 める こ とができますが、 これらの IOSTANDARD には 互 換 性 が<br />
なくてはなりません。1 つの I/O バン ク に 異 な る 入 力 、 出 力 、 双 方 向 I/O 規 格 を 組 み 合 わせる 場 合 は、 次 のルールに<br />
従 って く ださい。<br />
1. 同 じ 出 力 CCO 要 件 を 持 つ 出 力 規 格 は、 同 じバン ク にま と め る こ と がで き ます。<br />
2. 同 じ CCO および V REF 要 件 を 持 つ 入 力 規 格 は、 同 じバン ク にま と め る こ と がで き ます。<br />
3. 同 じ CCO 要 件 を 持 つ 入 力 規 格 および 出 力 規 格 は、 同 じバン ク にま と め る こ と がで き ます。<br />
4. ほかの 規 格 と 双 方 向 I/O 規 格 を 組 み 合 わせる 場 合 は、 双 方 向 規 格 が 最 初 の 3 つのルールに 沿 っている こ と を 確 認<br />
してください。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ポー ト (get_ports)<br />
° 任 意 のポー ト - I/O ポー ト の RTL ソースで IOSTANDARD を 定 義 する か、 ポー ト セルの XDC 制 約 と し て 定<br />
義 します。<br />
• セル (get_cells)<br />
値<br />
° I/O バッファー (すべての タ イ プの IBUF、OBUF、IOBUF) - イ ン ス タ ンシエー ト さ れたバ ッ フ ァーの 場 合 、セ<br />
ルの 属 性 と し て IOSTANDARD を RTL で 定 義 する 必 要 があ り ます。 XDC 構 文 はサポー ト さ れていません。<br />
ターゲッ トにするザイ リ ンクス FPGA に よ って 有 効 な I/O 規 格 は 異 な り ます。 デバイ ス 別 の IOSTANDARD 値 につい<br />
ては、 『7 シリーズ FPGA SelectIO リソース ユーザー ガイド』 (UG471)[ 参 照 2] または 『UltraScale アーキテクチャ<br />
SelectIO リソース ユーザー ガイド』 (UG571)[ 参 照 5] を 参 照 して く ださい。<br />
構 文<br />
Verilog 構 文<br />
I/O バ ッ フ ァーを 推 論 する 際 に こ の 属 性 を 設 定 する には、 適 切 な Verilog 属 性 構 文 を 最 上 位 出 力 ポー ト 宣 言 の 前 に 配 置<br />
します。<br />
(* IOSTANDARD = "value" *)<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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96<br />
UG912 (v2013.4) 2013 年 12 月 20 日
IOSTANDARD<br />
Verilog の 構 文 例<br />
// Sets the I/O Standard on the STATUS output to LVCMOS12<br />
(* IOSTANDARD = "LVCMOS12" *) output STATUS,<br />
その 他 の Verilog の 構 文 例<br />
I/O バッファーがインスタンシエート される 場 合 、 インスタンシエート される 出 力 バッファーに IOSTANDARD パラ<br />
メーターを 割 り 当 てると、 IOSTANDARD を 設 定 できます。<br />
推 奨 : 言 語 テンプレー ト ま たは 『Vivado Design Suite 7 シ リーズ ライブラリ ガイド 』 (UG953) [ 参 照 12]、 または<br />
『UltraScale アーキテクチャ ライブラリ ガイド』 (UG974) [ 参 照 13]からのインスタンシエーショ ン テンプレート を 使<br />
用 して、 正 しい 構 文 を 指 定 してください。<br />
次 の 例 では、 LVCMOS12 への STATUS 出 力 の I/O 規 格 を 設 定 し ています。<br />
// OBUF:Single-ended Output Buffer<br />
// Xilinx HDL Language Template, version 2013.4<br />
OBUF #(<br />
.DRIVE(12), // Specify the output drive strength<br />
.IOSTANDARD("LVCMOS12"), // Specify the output I/O standard<br />
.SLEW("SLOW") // Specify the output slew rate<br />
) status_obuf (<br />
.O(STATUS), // Buffer output (connect directly to top-level port)<br />
.I(status_int) // Buffer input<br />
);<br />
// End of status_obuf instantiation<br />
VHDL 構 文<br />
I/O バ ッ フ ァーを 推 論 する 際 に こ の 属 性 を 設 定 する には、 適 切 な VHDL 属 性 構 文 を 最 上 位 出 力 ポー ト 宣 言 の 前 に 配 置<br />
します。<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute IOSTANDARD : string;<br />
VHDL 属 性 は 次 の よ う に 指 定 し ます。<br />
attribute IOSTANDARD of : signal is "";<br />
• port_name は 最 上 位 出 力 ポー ト です。<br />
VHDL の 構 文 例<br />
STATUS : out std_logic;<br />
attribute IOSTANDARD : string;<br />
-- Sets the I/O Standard on the STATUS output to LVCMOS12<br />
attribute IOSTANDARD of STATUS: signal is "LVCMOS12";<br />
その 他 の VHDL の 構 文 例<br />
I/O バッファーがインスタンシエート されるときに IOSTANDARD を 設 定 するには、 インスタンシエー ト される I/O<br />
バッファーに IOSTANDARD ジェネ リ ッ ク を 割 り 当 てます。 次 の 例 では、 LVCMOS12 への STATUS 出 力 の I/O 規 格 を<br />
設 定 し ています。<br />
-- OBUF:Single-ended Output Buffer<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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97<br />
UG912 (v2013.4) 2013 年 12 月 20 日
IOSTANDARD<br />
-- Xilinx HDL Language Template, version 2013.4<br />
status_obuf :OBUF<br />
generic map (<br />
DRIVE => 12,<br />
IOSTANDARD => "LVCMOS12",<br />
SLEW => "SLOW")<br />
port map (<br />
O => STATUS, -- Buffer output (connect directly to top-level port)<br />
I => status_int -- Buffer input<br />
);<br />
-- End of status_obuf instantiation<br />
XDC 構 文<br />
set_property IOSTANDARD value [get_ports port_name]<br />
• port_name は 最 上 位 ポー ト です。<br />
XDC の 構 文 例<br />
# Sets the I/O Standard on the STATUS output to LVCMOS12<br />
set_property IOSTANDARD LVCMOS12 [get_ports STATUS]<br />
影 響 を 受 けるステ ッ プ<br />
• I/O 配 置<br />
• ノイズ レポート<br />
• 消 費 電 力 レポー ト<br />
• DRC レポート<br />
• place_design<br />
関 連 項 目<br />
詳 細 は、 『Vivado Design Suite 7 シ リーズ FPGA ライブラリ ガイド』 (UG953) [ 参 照 12]または 『UltraScale アーキテク<br />
チャ ライブラリ ガイド』 (UG974) [ 参 照 13]を 参 照 して く ださい。<br />
• OBUF<br />
• OBUFT<br />
• IOBUF<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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98<br />
UG912 (v2013.4) 2013 年 12 月 20 日
KEEP_HIERARCHY<br />
KEEP_HIERARCHY<br />
KEEP_HIERARCHY は、 最 適 化 がバウ ンダ リ を 越 えて 実 行 さ れない よ う にする ため、 ユーザー 階 層 の 保 持 を 指 示 し ま<br />
す。 こ れでフ ロ アプ ラ ン、 解 析 、 デバ ッ グが しやす く な り ますが、 最 適 化 が 抑 止 さ れるので、 デザ イ ンが 大 き く 、 遅<br />
くなってしまうことがあります。<br />
推 奨 : 悪 影 響 が 出 ないよ う にするには、KEEP_HIERARCHY が 適 用 されているモジュール イ ン ス タ ン スの 出 力 すべて<br />
にレ ジ ス タ を 付 け ます。 こ の 属 性 は、 合 成 前 に 適 用 する と 最 も 効 果 的 です。<br />
アーキテクチャ サポー ト<br />
すべて<br />
適 用 可 能 なオブジ ェ ク ト<br />
• セル (get_cells)<br />
値<br />
° ユーザー 定 義 の イ ン ス タ ン ス<br />
• FALSE (デフォル ト)<br />
階 層 を 越 えて 最 適 化 さ れます。<br />
• TRUE<br />
構 文<br />
最 適 化 が 階 層 バウ ンダ リ を 越 えて 行 われず、 階 層 が 保 持 さ れます。<br />
Verilog 構 文<br />
Verilog 属 性 をユーザーの 階 層 イ ン ス タ ンシエーシ ョ ンの 直 前 に 配 置 し ます。<br />
(* KEEP_HIERARCHY = "{TRUE|FALSE}" *)<br />
Verilog の 構 文 例<br />
// Preserve the hierarchy of instance CLK1_rst_sync<br />
(* KEEP_HIERARCHY = "TRUE" *) reset_sync #(<br />
.STAGES(5)<br />
) CLK1_rst_sync (<br />
.RST_IN(RST | ~LOCKED),<br />
.CLK(clk1_100mhz),<br />
.RST_OUT(rst_clk1)<br />
);<br />
VHDL 構 文<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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99<br />
UG912 (v2013.4) 2013 年 12 月 20 日
KEEP_HIERARCHY<br />
attribute KEEP_HIERARCHY : string;<br />
VHDL 属 性 は 次 の よ う に 指 定 し ます。<br />
attribute KEEP_HIERACHRY of name: label is "{TRUE|FALSE}";<br />
• name はユーザー 定 義 の イ ン ス タ ン スの 名 前 です。<br />
VHDL の 構 文 例<br />
attribute KEEP_HIERARCHY : string;<br />
-- Preserve the hierarchy of instance CLK1_rst_sync<br />
attribute KEEP_HIERARCHY of CLK1_rst_sync: label is "TRUE";<br />
…<br />
CLK1_rst_sync : reset_sync<br />
PORT MAP (<br />
RST_IN => RST_LOCKED,<br />
CLK => clk1_100mhz,<br />
RST_OUT => rst_clk1<br />
);<br />
XDC 構 文<br />
set_property KEEP_HIERARCHY {TRUE|FALSE} [get_cells instance_name]<br />
• instance_name はレジスタ インスタンスです。<br />
XDC の 構 文 例<br />
# Preserve the hierarchy of instance CLK1_rst_sync<br />
set_property KEEP_HIERARCHY TRUE [get_cells CLK1_rst_sync]<br />
影 響 を 受 けるステ ッ プ<br />
• デザイ ンのフ ロ アプ ラ ン<br />
• opt_design<br />
• phys_opt_design<br />
• synth_design<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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100<br />
UG912 (v2013.4) 2013 年 12 月 20 日
KEEPER<br />
KEEPER<br />
KEEPER は、 ト ラ イ ス テー ト 出 力 ま たは 双 方 向 ポー ト にウ ィ ー ク ド ラ イバーを 適 用 し、 駆 動 さ れていない と き に 値 を<br />
保 持 し ます。 KEEPER プ ロパテ ィ が 設 定 さ れてい る 出 力 ネ ッ ト の 値 を 保 持 し ます。<br />
たとえば、ロジック 1 がネ ッ ト に 駆 動 さ れてい る 場 合 、KEEPER はウ ィークまたは 抵 抗 1 をそのネッ トに 駆 動 します。<br />
その 後 ネッ ト ド ラ イバーが ト ラ イ ステー ト 状 態 にな る と、 KEEPER はウ ィークまたは 抵 抗 1 をネッ トに 駆 動 し 続 け、<br />
値 を 保 持 し ます。<br />
入 力 バ ッ フ ァー (IBUF など)、 ト ラ イ ス テー ト 出 力 バ ッ フ ァー (OBUFT など)、 および 双 方 向 バ ッ フ ァー (IOBUF など<br />
) には、 ウ ィーク プルア ッ プ 抵 抗 、 ウ ィ ーク プルダ ウ ン 抵 抗 、 ま たはウ ィ ー ク キーパー 回 路 を 含 め る こ と がで き ま<br />
す。バ ッ フ ァーに 接 続 さ れてい る ネ ッ ト オブジェ ク ト に 次 のプロパテ ィ の 1 つを 加 える こ とで、 この 機 能 を 使 用 でき<br />
ます。<br />
• PULLUP<br />
• PULLDOWN<br />
• KEEPER<br />
アーキテクチャ サポー ト<br />
すべて<br />
適 用 可 能 なオブジ ェ ク ト<br />
• I/O バッファーに 接 続 されているネッ ト(get_nets)<br />
値<br />
• TRUE | YES : ネ ッ ト の 値 を 保 持 する ためキーパー 回 路 を 使 用 し ます。<br />
• FALSE | NO : キーパー 回 路 を 使 用 し ません。 デフ ォル ト です。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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101<br />
UG912 (v2013.4) 2013 年 12 月 20 日
KEEPER<br />
構 文<br />
Verilog 構 文<br />
Verilog 制 約 をモジ ュールま たはイ ン ス タ ンシエーシ ョ ンの 直 前 に 配 置 し ます。<br />
Verilog 制 約 は 次 の よ う に 指 定 し ます。<br />
(* KEEPER = " {YES|NO|TRUE|FALSE}" *)<br />
VHDL 構 文<br />
VHDL 制 約 は 次 の よ う に 宣 言 し ます。<br />
attribute keeper: string;<br />
VHDL 制 約 は 次 の よ う に 指 定 し ます。<br />
attribute keeper of signal_name : signal is “{YES|NO|TRUE|FALSE}”;<br />
XDC 構 文<br />
set_property KEEPER {TRUE|FALSE} [get_nets net_name]<br />
• net_name には、 IBUF、 OBUFT、 または IOBUF セルに 接 続 されているネ ッ ト 名 が 入 り ます。<br />
XDC の 構 文 例<br />
# Use a keeper circuit to preserve the value on the specified net<br />
set_property KEEPER true [get_nets n1]<br />
影 響 を 受 けるステ ッ プ<br />
• 論 理 か ら 物 理 へのマ ッ ピ ング<br />
関 連 項 目<br />
136 ページの 「PULLDOWN」<br />
139 ページの 「PULLUP」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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102<br />
UG912 (v2013.4) 2013 年 12 月 20 日
LOC<br />
LOC<br />
LOC は、 ターゲ ッ ト のザイ リ ン ク ス FPGA のデバイ ス リソースにロジック セルを 配 置 し ます。<br />
推 奨 : デバイ ス パッケージの 物 理 的 ピンに I/O ポー ト を 割 り 当 てるには、 LOC ではな く PACKAGE_PIN プロパティ<br />
を 使 用 します。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• セル (get_cells)<br />
値<br />
° プリ ミティブ セルすべて<br />
サイ ト 名 (SLICE_X15Y14 または RAMB18_X6Y9 など)<br />
構 文<br />
Verilog 構 文<br />
Verilog 属 性 はコ ンポーネン ト の イ ン ス タ ンシエーシ ョ ンの 直 前 に 配 置 し ます。<br />
推 論 さ れた レ ジ ス タ の SRL または LUTRAM の reg を 1 つのデバイ ス サ イ ト に 配 置 で き る 場 合 は、 こ の Verilog 属 性<br />
はその reg 宣 言 前 に も 配 置 で き ます。<br />
(* LOC = "site_name" *)<br />
// Designates placed_reg to be placed in Slice site SLICE_X0Y0<br />
(* LOC = "SLICE_X0Y0" *) reg placed_reg;<br />
VHDL 構 文<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute LOC : string;<br />
インスタンシエート されるインスタンスの 場 合 は、 次 のように 指 定 します。<br />
attribute LOC of instance_name : label is "site_name";<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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103<br />
UG912 (v2013.4) 2013 年 12 月 20 日
LOC<br />
• instance_name はインスタンシエート されるプリ ミティブのインスタンス 名 です。<br />
VHDL の 構 文 例<br />
-- Designates instantiated register instance placed_reg to be placed<br />
-- in Slice site SLICE_X0Y0<br />
attribute LOC of placed_reg : label is "SLICE_X0Y0";<br />
推 論 さ れた イ ン ス タ ン スの 場 合 、 VHDL 属 性 は 次 の よ う に 指 定 し ます。<br />
attribute LOC of signal_name : signal is "site_name";<br />
• signal_name は 1 つのサ イ ト に 配 置 で き る、 推 論 さ れたプ リ ミ テ ィ ブの 信 号 名 です。<br />
VHDL の 構 文 例<br />
-- Designates inferred register placed_reg to be placed in Slice site SLICE_X0Y0<br />
attribute LOC of placed_reg : signal is "SLICE_X0Y0";<br />
XDC 構 文<br />
set_property LOC site_name [get_cells instance_name]<br />
• instance_name はプ リ ミ テ ィ ブ インスタンスです。<br />
XDC の 構 文 例<br />
# Designates placed_reg to be placed in Slice site SLICE_X0Y0<br />
set_property LOC SLICE_X0Y0 [get_cells placed_reg]<br />
影 響 を 受 けるステ ッ プ<br />
• デザイ ンのフ ロ アプ ラ ン<br />
• place_design<br />
関 連 項 目<br />
• 36 ページの 「BEL」<br />
• 120 ページの 「PACKAGE_PIN」<br />
• 122 ページの 「PBLOCK」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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104<br />
UG912 (v2013.4) 2013 年 12 月 20 日
LOCK_PINS<br />
LOCK_PINS<br />
LOCK_PINS はセル プロパティで、ザイ リ ンクス FPGA デバイ ス リソースの 物 理 LUT 入 力 (A6、 A5、 A4...) への 論 理<br />
LUT 入 力 (I0、 I1、 I2...) のマッピングを 指 定 します。 タイ ミ ング クリティカルな LUT 入 力 を、 最 高 速 の A6 および A5<br />
の 物 理 LUT 入 力 にマ ッ プする ために 使 用 する のが 一 般 的 です。<br />
デフォル ト では、LUT ピ ンは 番 号 の 大 き い も のか ら 小 さ い も のへ 順 番 にマ ッ プ さ れます。 最 大 番 号 の 論 理 ピ ンは 最 大<br />
番 号 の 物 理 ピ ンにマ ッ プ さ れます。<br />
• A6LUT に 配 置 された LUT6 のデフ ォル ト のピン マッピングは 次 のよ うになります。<br />
I5:A6 I4:A5 I3:A4 I2:A3 I1:A2 I0:A1<br />
• A5LUT に 配 置 された LUT5 のデフ ォル ト のピン マッピングは 次 のよ うになります。<br />
I5:A5 I4:A4 I3:A3 I2:A2 I1:A1<br />
• A6LUT に 配 置 された LUT2 のデフ ォル ト のピン マッピングは 次 のよ うになります。<br />
I1:A6 I0:A5<br />
LOCK_PINS プロパティは Vivado 配 線 で 使 用 されますが、 タ イ ミ ングを 改 善 でき る よ う な 場 合 で も、 ロ ッ ク されてい<br />
る LUT でのピン マッピングは 変 更 されません。 LOCK_PINS は 指 定 配 線 で も 重 要 です。 指 定 配 線 に よ り 接 続 さ れて<br />
い る ピ ンが 別 のピ ン と ス ワ ッ プ さ れる 場 合 、 指 定 配 線 はその LUT の 接 続 と 一 致 し な く な り 、 エラーにな り ます。 指<br />
定 配 線 ネ ッ ト に よ り 駆 動 さ れる LUT セルすべてのピンは、 LOCK_PINS を 使 用 してロ ッ ク しておく 必 要 があ り ます。<br />
指 定 配 線 の 詳 細 は、 『Vivado Design Suite ユーザー ガイド : インプリ メンテーション』 (UG904) [ 参 照 10]を 参 照 して く<br />
ださい。<br />
注 記 : DONT_TOUCH は LOCK_PINS を 暗 示 し ません。<br />
「phys_opt_design -critical_pin_opt」 と い う コ マン ド で 最 適 化 を 実 行 する 場 合 、 LOCK_PINS プロパティが<br />
設 定 さ れてい る セルは 最 適 化 さ れず、 LOCK_PINS で 指 定 されている ピン マッピングは 保 持 されます。<br />
phys_opt_design コマンドの 詳 細 は、『Vivado Design Suite Tcl コマンド リファレンス ガイド』 (UG835)[ 参 照 7] を 参<br />
照 してください。<br />
LOCK_PINS プ ロパテ ィ がセルか ら 削 除 さ れる と 、 ピ ン マ ッ ピ ン グは 消 去 さ れ、 ピ ン を 自 由 にス ワ ッ プで き る よ う に<br />
なります。 しかし、 現 行 のピン 割 り 当 てはすぐに 変 更 にはなりません。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• LUT セル (get_cells)<br />
値<br />
• LOCK_PINS {I0:A6 I1:A5} : 1 つま たは 複 数 のピ ン マッピング ペア。 論 理 ピ ン と 物 理 ピ ンのペア を 使 用 し て、<br />
LUT 論 理 ピ ンが LUT 物 理 ピ ンに 割 り 当 て られます。<br />
° LOCK_PINS の 値 にはピン マ ッ ピ ングを 順 不 同 に リ ス ト で き、 HDL の 場 合 はカンマで、 XDC の 場 合 はホ ワ<br />
イト スペースで 区 切 り ます。<br />
° インスタンス ピンの 範 囲 は LUT1 の 場 合 は I0、 LUT6 の 場 合 は I0 から I5 までにな り ます。 物 理 ピ ンの 範 囲<br />
は、 LUT6 の 場 合 は A6 ( 最 速 ) から A1 まで、 LUT5 の 場 合 は A5 ( 最 速 ) から A1 までになり ます。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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105<br />
UG912 (v2013.4) 2013 年 12 月 20 日
LOCK_PINS<br />
ヒント : ISE でサポー ト されている ALL の 値 、 または ALL を 暗 示 する 値 な し は、 Vivado Design Suite ではサポー ト さ<br />
れていません。 すべてのピ ン を ロ ッ ク する には、 各 ピ ン を 明 示 的 に 指 定 する 必 要 があ り ます。 リ ス ト さ れていない 論<br />
理 ピンは、 デフォル ト のマッ ピングで 物 理 ピンにマップされます。<br />
構 文<br />
Verilog 構 文<br />
LOCK_PINS の 値 は Verilog 属 性 と し て、 イ ン ス タ ンシエー ト さ れた LUT セル (LUT6、 LUT5 など) に 配 置 し て 割 り 当<br />
てることができます。<br />
次 の 例 は、 LOCK_PINS を 使 用 して、 I1 を A5 に、 I2 を A6 にピン マップし、LUT_inst_0 という LUT セルに 配 置 して<br />
います。<br />
(* LOCK_PINS = "I1:A5, I2:A6" *) LUT6 #(.INIT(64'h1) ) LUT_inst_0 (...<br />
Verilog 例<br />
module top (<br />
i0,<br />
i1,<br />
i2,<br />
i3,<br />
i4,<br />
i5,<br />
o0);<br />
input i0;<br />
input i1;<br />
input i2;<br />
input i3;<br />
input i4;<br />
input i5;<br />
output o0;<br />
(* LOCK_PINS = "I1:A5,I2:A6" *)<br />
LUT6 #(<br />
.INIT(64'h0000000000000001))<br />
LUT_inst_0<br />
(.I0(i0),<br />
.I1(i1),<br />
.I2(i2),<br />
.I3(i3),<br />
.I4(i4),<br />
.I5(i5),<br />
.O(o0));<br />
endmodule<br />
VHDL 構 文<br />
LOCK_PINS の 値 は VHDL 属 性 と し て、 イ ン ス タ ンシエー ト さ れた LUT セル (LUT6、 LUT5 など) に 配 置 し て 割 り 当<br />
てることができます。<br />
次 の 例 は、 LOCK_PINS を 使 用 して、 I1 を A5 に、 I2 を A6 にピン マップし、LUT_inst_0 という LUT セルに 配 置 して<br />
います。<br />
attribute LOCK_PINS : string;<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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106<br />
UG912 (v2013.4) 2013 年 12 月 20 日
LOCK_PINS<br />
attribute LOCK_PINS of LUT_inst_0 : label is "I1:A5, I2:A6";<br />
...<br />
VHDL の 例<br />
entity top is port (<br />
i0, i1, i2, i3, i4, i5 : in std_logic;<br />
o0 : out std_logic<br />
);<br />
end entity top;<br />
architecture struct of top is<br />
attribute lock_pins : string;<br />
attribute lock_pins of LUT_inst_0 : label is "I1:A5, I2:A6";<br />
begin<br />
LUT_inst_0 :LUT6 generic map (<br />
INIT => "1"<br />
) port map (<br />
I0 => i0,<br />
I1 => i1,<br />
I2 => i2,<br />
I3 => i3,<br />
I4 => i4,<br />
I5 => i5,<br />
O => o0<br />
);<br />
end architecture struct;<br />
XDC 構 文<br />
Vivado Design Suite で set_property という Tcl コマンドを 使 用 し、LUT セルに LOCK_PINS プ ロパテ ィ を 設 定 で き ます。<br />
set_property LOCK_PINS {pin pairs} [get_cells instance_name]<br />
• instance_name には LUT セルが 1 つま たは 複 数 入 り ます。<br />
重 要 : XDC の 場 合 は Tcl リ ス ト 構 文 に 合 わせるため、ピン ペアをホワ イ ト スペースで 区 切 る 必 要 があ り ますが、HDL<br />
構 文 の 場 合 はカ ンマで 値 を 区 切 る 必 要 があ り ます。<br />
XDC の 構 文 例<br />
% set myLUT2 [get_cells u0/u1/i_365]<br />
% set_property LOCK_PINS {I0:A5 I1:A6} $myLUT2<br />
% get_property LOCK_PINS $myLUT2<br />
I0:A5 I1:A6<br />
% reset_property LOCK_PINS $myLUT2<br />
% set myLUT6 [get_cells u0/u1/i_768]<br />
% set_property LOCK_PINS I0:A6 ; # mapping of I1 through I5 are dont-cares<br />
影 響 を 受 けるステ ッ プ<br />
• phys_opt_design<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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107<br />
UG912 (v2013.4) 2013 年 12 月 20 日
LOCK_PINS<br />
• route_design<br />
関 連 項 目<br />
• 36 ページの 「BEL」<br />
• 57 ページの 「DONT_TOUCH」<br />
• 103 ページの 「LOC」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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108<br />
UG912 (v2013.4) 2013 年 12 月 20 日
LUTNM<br />
LUTNM<br />
LUTNM を 使 用 する と 、 互 換 性 のあ る 入 力 を 持 つ 2 つの LUT5、 SRL16 または LUTRAM コンポーネントが 同 じ LUT6<br />
サ イ ト に 配 置 さ れます。 LUTNM はペアで 指 定 する 必 要 があ り 、 どち ら も 同 じ グループ 名 で 互 換 性 のあ る イ ン ス タ ン<br />
ス タ イ プであ る 必 要 があ り ます。<br />
LUTNM と HLUTNM の 相 違 点<br />
HLUTNM は、 別 のユーザー 階 層 にあ る 2 つの LUT コ ンポーネン ト を 統 合 する ために 使 用 で き ます。 同 じ ユーザー 階<br />
層 にあ る 2 つの LUT コ ンポーネン ト を 一 緒 のグループにする 場 合 は LUTNM を 使 用 し ます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• セル (get_cells)<br />
値<br />
° LUT (LUT1、 LUT2、 LUT3、 LUT4、 LUT5)<br />
° SRL (SRL16E)<br />
° LUTRAM (RAM32X1S)<br />
一 意 のグループ 名<br />
構 文<br />
Verilog 構 文<br />
Verilog 属 性 は LUT の イ ン ス タ ンシエーシ ョ ン 直 前 に 配 置 し ます。 Verilog 属 性 は、 同 じ 論 理 階 層 のペアで 使 用 する 必<br />
要 があ り ます。<br />
(* LUTNM = "group_name" *)<br />
Verilog の 構 文 例<br />
// Designates state0_inst to be placed in same LUT6 as state1_inst<br />
// LUT5:5-input Look-Up Table with general output (Mapped to a LUT6)<br />
(* LUTNM = "LUT_group1" *) LUT5 #(<br />
.INIT(32'ha2a2aea2) // Specify LUT Contents<br />
) state0_inst (<br />
.O(state_out[0]), // LUT general outpu<br />
.I0(state_in[0]), // LUT input<br />
.I1(state_in[1]), // LUT input<br />
.I2(state_in[2]), // LUT input<br />
.I3(state_in[3]), // LUT input<br />
.I4(state_in[4]) // LUT input<br />
);<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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109<br />
UG912 (v2013.4) 2013 年 12 月 20 日
LUTNM<br />
VHDL 構 文<br />
// End of state0_inst instantiation<br />
// LUT5:5-input Look-Up Table with general output (Mapped to a LUT6)<br />
// Virtex-7<br />
// Xilinx HDL Language Template, version 2013.4<br />
(* LUTNM = "LUT_group1" *) LUT5 #(<br />
.INIT(32'h00330073) // Specify LUT Contents<br />
) state1_inst (<br />
.O(state_out[1]), // LUT general output<br />
.I0(state_in[0]), // LUT input<br />
.I1(state_in[1]), // LUT input<br />
.I2(state_in[2]), // LUT input<br />
.I3(state_in[3]), // LUT input<br />
.I4(state_in[4]) // LUT input<br />
);<br />
// End of state1_inst instantiation<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute LUTNM : string;<br />
インスタンシエート されたインスタンスの 場 合 は、 次 のように 指 定 します。<br />
attribute LUTNM of instance_name : label is "group_name";<br />
• instance_name は LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 SRL16、 または LUTRAM インスタンスです。<br />
VHDL 属 性 は、 同 じ 論 理 階 層 のペアで 使 用 する 必 要 があ り ます。<br />
VHDL の 構 文 例<br />
-- Designates state0_inst to be placed in same LUT6 as state1_inst<br />
attribute LUTNM : string;<br />
attribute LUTNM of state0_inst : label is "LUT_group1";<br />
attribute LUTNM of state1_inst : label is "LUT_group1";<br />
begin<br />
-- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6)<br />
state0_inst :LUT5<br />
generic map (<br />
INIT => X"a2a2aea2") -- Specify LUT Contents<br />
port map (<br />
O => state_out(0), -- LUT general output<br />
I0 => state_in(0), -- LUT input<br />
I1 => state_in(1), -- LUT input<br />
I2 => state_in(2), -- LUT input<br />
I3 => state_in(3), -- LUT input<br />
I4 => state_in(4) -- LUT input<br />
);<br />
-- End of state0_inst instantiation<br />
-- LUT5:5-input Look-Up Table with general output (Mapped to SliceM LUT6)<br />
-- Virtex-7<br />
-- Xilinx HDL Language Template, version 2013.4<br />
State1_inst :LUT5<br />
generic map (<br />
INIT => X"00330073") -- Specify LUT Contents<br />
port map (<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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110<br />
UG912 (v2013.4) 2013 年 12 月 20 日
LUTNM<br />
XDC 構 文<br />
O => state_out(1), -- LUT general output<br />
I0 => state_in(0), -- LUT input<br />
I1 => state_in(1), -- LUT input<br />
I2 => state_in(2), -- LUT input<br />
I3 => state_in(3), -- LUT input<br />
I4 => state_in(4) -- LUT input<br />
);<br />
-- End of state1_inst instantiation<br />
set_property LUTNM group_name [get_cells instance_name]<br />
• instance_name は LUT1、 LUT2、 LUT3、 LUT4、 LUT5、 SRL16、 または LUTRAM インスタンスです。<br />
XDC の 構 文 例<br />
# Designates state0_inst LUT5 to be placed in same LUT6 as state1_inst<br />
set_property LUTNM LUT_group1 [get_cells U1/state0_inst]<br />
set_property LUTNM LUT_group1 [get_cells U2/state1_inst]<br />
影 響 を 受 けるステ ッ プ<br />
• place_design<br />
関 連 項 目<br />
• 「HLUTNM」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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111<br />
UG912 (v2013.4) 2013 年 12 月 20 日
LVDS_PRE_EMPHASIS<br />
LVDS_PRE_EMPHASIS<br />
UltraScale では、 伝 送 ラ イ ンで 高 周 波 ロ スが 発 生 する 高 周 波 信 号 のシグナル イ ンテグ リ テ ィ を 改 善 する ため、<br />
LVDS_PRE_EMPHASIS プ ロパテ ィ が 使 用 さ れます。<br />
ある I/O 規 格 を イ ンプ リ メ ン ト する ド ラ イバーでの 伝 送 ラ イ ン ロスを 補 うため、LVDS トランスミッターのプリエン<br />
フ ァ シ スは 信 号 遷 移 で 電 圧 をブース ト し ます。DDR4 HP I/O バンクおよび LVDS TX HP/HR I/O バンクのプ リ エンフ ァ<br />
シスは、 シンボル 間 の 干 渉 を 低 減 し、 伝 送 ライン ロ スの 影 響 を 最 低 限 に 抑 える ために 使 用 でき ます。<br />
ヒント : 全 体 的 なシグナル インテグリティを 向 上 させるため、 ト ランスミ ッターでのプリエンファシスは、 レシー<br />
バーでの 「EQUALIZATION」 と 組 み 合 わせる こ と がで き ます。<br />
トランスミッターのプリエンファシスは、レシーバー 側 でのシグナル インテグリティにも 重 要 です。プリエンファシ<br />
スは 信 号 エ ッ ジ レー ト を 高 め、 それは 周 辺 信 号 の ク ロ ス ト ー ク も 高 めます。<br />
プ リ エン フ ァ シ スの 影 響 は 伝 送 ラ イ ン 特 性 に 依 存 し てい る ため、 影 響 が 最 小 限 の も のであ る こ と を 確 認 する にはシ<br />
ミ ュ レーシ ョ ンが 必 要 です。 信 号 をオーバーエン フ ァ シ スする と 、 信 号 の 質 は 改 善 さ れる よ り むし ろ 悪 化 する 可 能 性<br />
があ り ます。<br />
アーキテクチャ サポー ト<br />
UltraScale デバイ ス<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ポー ト (get_ports)<br />
値<br />
• TRUE - 差 動 入 力 および 双 方 向 バ ッ フ ァーのプ リ エン フ ァ シ ス を イ ネーブルに し、 LVDS I/O をインプリ メント し<br />
ます。<br />
• FALSE (デフォル ト) - プリエンファシスをイネーブルにしません。<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
XDC ファイルでは LVDS_PRE_EMPHASIS 属 性 を 次 の よ う な 構 文 で 使 用 し ます。<br />
set_property LVDS_PRE_EMPHASIS [get_ports port_name]<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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112<br />
UG912 (v2013.4) 2013 年 12 月 20 日
LVDS_PRE_EMPHASIS<br />
• set_property LVDS_PRE_EMPHASIS は、 ト ラ ン ス ミ ッ ターでプ リ エン フ ァ シ ス を イ ネーブルにし ます。<br />
• port_name は 差 動 バ ッ フ ァ ーに 接 続 さ れる 出 力 ポー ト ま たは 双 方 向 ポー ト です。<br />
関 連 項 目<br />
• 66 ページの 「EQUALIZATION」<br />
• 134 ページの 「PRE_EMPHASIS」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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113<br />
UG912 (v2013.4) 2013 年 12 月 20 日
MARK_DEBUG<br />
MARK_DEBUG<br />
MARK_DEBUG は、ChipScope ツールを 使 用 し てネ ッ ト をデバ ッ グする 必 要 があ る こ と を 指 定 し ます。 こ れに よ り 、<br />
その 信 号 に 対 し て 最 適 化 が 実 行 さ れな く な る 可 能 性 があ り ますが、 後 で FPGA 操 作 中 に こ の 信 号 の 値 が 監 視 しやす く<br />
なります。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ネッ ト (get_nets)<br />
値<br />
° 内 部 ア レ イ にア ク セス 可 能 なネ ッ ト すべて<br />
注 記 : 一 部 のネ ッ ト には 専 用 コ ネ ク テ ィ ビテ ィ な どがあ り 、 デバ ッ グの と き に 表 示 さ れな く な る よ う な も の<br />
があ り ます。<br />
• TRUE<br />
• FALSE<br />
構 文<br />
Verilog 構 文<br />
こ の 属 性 を 設 定 する には、 適 切 な Verilog 属 性 構 文 を 最 上 位 出 力 ポー ト 宣 言 の 前 に 配 置 し ます。<br />
(* MARK_DEBUG = "{TRUE|FALSE}" *)<br />
Verilog の 構 文 例<br />
// Marks an internal wire for ChipScope debug<br />
(* MARK_DEBUG = "TRUE" *) wire debug_wire,<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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114<br />
UG912 (v2013.4) 2013 年 12 月 20 日
MARK_DEBUG<br />
VHDL 構 文<br />
こ の 属 性 を 設 定 する には、 適 切 な VHDL 属 性 構 文 を 最 上 位 出 力 ポー ト 宣 言 の 前 に 配 置 し ます。<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute MARK_DEBUG : string;<br />
VHDL 属 性 は 次 の よ う に 指 定 し ます。<br />
attribute MARK_DEBUG of signal_name : signal is “{TRUE|FALSE}”;<br />
• signal_name は 内 部 信 号 です。<br />
VHDL の 構 文 例<br />
signal debug_wire : std_logic;<br />
attribute MARK_DEBUG : string;<br />
-- Marks an internal wire for ChipScope debug<br />
attribute MARK_DEBUG of debug_wire : signal is “TRUE”;<br />
XDC 構 文<br />
set_property MARK_DEBUG value [get_nets net_name]<br />
• net_name は 信 号 名 です。<br />
XDC の 構 文 例<br />
# Marks an internal wire for ChipScope debug<br />
set_property MARK_DEBUG TRUE [get_nets debug_wire]<br />
影 響 を 受 けるステ ッ プ<br />
• place_design<br />
• ChipScope<br />
関 連 項 目<br />
• 「DONT_TOUCH」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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115<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ODT<br />
ODT<br />
ODT (On-Die Termination) プロパティは、 サポート されている I/O 規 格 の DCI (digitally controlled impedance) および 非<br />
DCI バージ ョ ンの 両 方 に 対 し、 ODT の 値 を 定 義 する のに 使 用 し ます。 外 部 抵 抗 ではな く ODT を 使 用 する 利 点 は、 レ<br />
シーバー 側 のス タ ブを 完 全 に 除 去 する こ と でシグナル イ ンテグ リ テ ィ が 改 善 さ れる 点 です。<br />
ODT は、 HSTL、 SSTL、 POD、 および HSUL 規 格 の 入 力 で 分 割 終 端 ま たはシングル 終 端 をサポー ト し ています。 I/O<br />
バンクの V CCO は、 予 期 どお り の 動 作 を 得 る ため、 ODT 属 性 に 合 わせた 電 圧 レベルに 接 続 し てお く 必 要 があ り ます。<br />
I/O 規 格 に 必 要 な V CCO レベルの 詳 細 については、 『UltraScale SelectIO ユーザー ガイド』 (UG571) [ 参 照 5]を 参 照 して<br />
ください。<br />
パ ラ レル 終 端 をサポー ト する I/O 規 格 の 場 合 は、 DCI は V CCO /2 の 電 圧 レベルのテブナン 等 価 抵 抗 ま たは 分 割 終 端 抵<br />
抗 を 作 成 し ます。 POD および HSUL 規 格 の 場 合 は、 DCI は V CCO 電 圧 レベルのシン グル 終 端 をサポー ト し ています。<br />
終 端 抵 抗 の 正 確 な 値 は ODT の 値 に よ って 決 ま り ます。 分 割 抵 抗 の DCI に 使 用 可 能 な ODT 値 は、 RTT_40、 RTT_48、<br />
RTT_60、 RTT_NONE です。<br />
注 記 : DCI はハイ パフォーマンス (HP) I/O バン ク でのみ 使 用 可 能 です。ハイ レンジ (HR) I/O バンクでは DCI はサポー<br />
トされていません。<br />
HR および HP の I/O バン ク の 両 方 に、 オプシ ョ ンのキ ャ リ ブレーシ ョ ンな し のオンチ ッ プ 分 割 終 端 機 能 があ り 、 こ れ<br />
は、 HSTL および SSTL 規 格 に 対 し、 ターゲ ッ ト 抵 抗 値 の 2 倍 の 抵 抗 を 付 加 する 2 つの 内 部 抵 抗 器 を 使 用 し てテブナ<br />
ン 等 価 回 路 を 作 成 し ます。 POD および HSUL の I/O 規 格 の 場 合 は、 キ ャ リ ブレーシ ョ ンな し のオンチ ッ プ シングル<br />
終 端 機 能 があ り ます。 終 端 は 常 に 入 力 にあ り 、 ま た 出 力 バ ッ フ ァーが ト ラ イ ス テー ト になってい る 場 合 は 双 方 向 ポー<br />
トにあります。<br />
DCI ベースの I/O 規 格 を 使 用 する こ と に よ り 、デザ イ ンで DCI またはキャ リブレートなしの 終 端 のどちらが 使 用 され<br />
るかが 決 ま り ます。DCI とキャリブレートなしの 両 方 の I/O 規 格 で、 終 端 抵 抗 の 値 は ODT 属 性 に よ って 決 ま り ます。<br />
しかし、 キャ リブレートなしのオプショ ンと DCI と の 重 要 な 違 いは、 DCI の 場 合 は、 VRN および VRP ピンでの 外 部<br />
基 準 抵 抗 にキ ャ リ ブレー ト する のですが、 キ ャ リ ブレー ト な し の 入 力 終 端 機 能 の 場 合 は、 温 度 、 プ ロ セス、 電 圧 の 変<br />
動 を 補 正 する ためのキ ャ リ ブレーシ ョ ン ルーチンのない、ODT 属 性 に よ って 決 定 さ れる 内 部 抵 抗 を 使 用 する 点 です。<br />
アーキテクチャ サポー ト<br />
UltraScale デバイ ス<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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116<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ODT<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ポー ト (get_ports)<br />
値<br />
° 入 力 および 双 方 向 バ ッ フ ァーに 接 続 さ れてい る も の<br />
• RTT_40<br />
• RTT_48<br />
• RTT_60<br />
• RTT_120<br />
• RTT_240<br />
• RTT_NONE<br />
構 文<br />
注 記 : 使 用 可 能 な I/O 規 格 およびコ ン フ ィ ギ ュ レーシ ョ ンすべてに 対 し、 すべての 値 が 使 用 で き る わけではあ り<br />
ません。<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
XDC ファイルでは ODT 属 性 を 次 の よ う な 構 文 で 使 用 し ます。<br />
set_property ODT [get_ports port_name]<br />
• set_property ODT は ODT をイネーブルにします。<br />
• には 指 定 の IOSTANDARD に 対 しサポー ト されている ODT 値 の 1 つが 入 り ます。<br />
• port_name は 差 動 バ ッ フ ァ ーに 接 続 さ れる 入 力 ポー ト ま たは 双 方 向 ポー ト です。<br />
関 連 項 目<br />
• 96 ページの 「IOSTANDARD」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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117<br />
UG912 (v2013.4) 2013 年 12 月 20 日
OFFSET_CNTRL<br />
OFFSET_CNTRL<br />
レシーバー オフセッ ト 制 御 である OFFSET_CNTRL は、 プ ロ セス 変 動 を 補 正 する ため、 UltraScale デバイ スで 一 部 の<br />
I/O 規 格 に 対 し 使 用 で き ます。 OFFSET_CNTRL はハイ パフォーマンス (HP) I/O にのみ 割 り 当 てる こ と ができ ます。<br />
I/O 規 格 のサブセ ッ ト の 場 合 、HP I/O バンクで、±35 mV までのプ ロ セ ス 変 動 が 原 因 で 発 生 する 入 力 バ ッ フ ァーのオフ<br />
セッ トをキャンセルするオプションが UltraScale アーキテクチャにはあ り ます。<br />
こ の 機 能 は 入 力 および 双 方 向 バ ッ フ ァー プリ ミティブに 対 し 使 用 できます。<br />
オフセッ ト キャ リブレーションでは、 ユーザーのインターコネク ト ロジック デザ イ ンに 制 御 ロ ジ ッ ク を 構 築 する こ<br />
とが 求 められます。 詳 細 は、『UltraScale Series FPGAs SelectIO リソース ユーザー ガイド』 (UG571) [ 参 照 5]を 参 照 し<br />
てください。<br />
アーキテクチャ サポー ト<br />
UltraScale デバイ ス<br />
適 用 可 能 なオブジ ェ ク ト<br />
• 入 力 ま たは 双 方 向 バ ッ フ ァー (get_cells) :<br />
値<br />
° IBUFE3<br />
° IBUFDSE3<br />
° IOBUFE3<br />
° IOBUFDSE3<br />
OFFSET_CNTRL 属 性 に 使 用 でき る 値 は 次 の とお り です。<br />
• CNTRL_NONE (デフォル ト ) - オフセッ ト キ ャ ンセルを イ ネーブルにし ません。<br />
• FABRIC - 任 意 の I/O バンクでオフセッ ト キ ャ ンセルを 実 行 し ます。<br />
重 要 : オフセッ ト キ ャ ンセルを 実 行 する には、 デバイ スにオフセ ッ ト 制 御 回 路 が 必 要 です。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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118<br />
UG912 (v2013.4) 2013 年 12 月 20 日
OFFSET_CNTRL<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
XDC ファイルでは OFFSET_CNTRL 属 性 を 次 の よ う な 構 文 で 使 用 し ます。<br />
set_property OFFSET_CNTRL value [get_ports port_name]<br />
• set_property OFFSET_CNTRL はオフセ ッ ト キャンセル 機 能 をイネーブルにします。<br />
• には 有 効 な OFFSET_CNTRL 値 のいずれかが 入 り ます。<br />
• port_name は 接 続 さ れてい る 入 力 ま たは 双 方 向 ポー ト です。<br />
影 響 を 受 けるステ ッ プ<br />
• 配 置<br />
• 配 線<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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119<br />
UG912 (v2013.4) 2013 年 12 月 20 日
PACKAGE_PIN<br />
PACKAGE_PIN<br />
PACKAGE_PIN は、 デバイ スの 物 理 的 なパ ッ ケージ ピ ンに 論 理 デザ イ ンの 最 上 位 ポー ト を 配 置 し ます。<br />
推 奨 : デバイ ス パッケージの 物 理 的 ピンに I/O ポー ト を 割 り 当 てるには、 LOC ではな く PACKAGE_PIN プロパティ<br />
を 使 用 します。 ターゲッ ト ザイ リ ンクス FPGA のデバイ ス リソースにロジック セルを 割 り 当 てるには、 LOC プロパ<br />
ティを 使 用 します。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ポー ト (get_ports)<br />
値<br />
° 最 上 位 ポー ト<br />
パッケージ ピン 名<br />
構 文<br />
Verilog 構 文<br />
Verilog 属 性 をポー ト 宣 言 の 直 前 に 配 置 し ます。<br />
(* PACKAGE_PIN = "pin_name" *)<br />
Verilog の 構 文 例<br />
// Designates port CLK to be placed on pin B26<br />
(* PACKAGE_PIN = "B26" *) input CLK;<br />
VHDL 構 文<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute PACKAGE_PIN : string;<br />
VHDL 属 性 は 次 の よ う に 指 定 し ます。<br />
attribute PACKAGE_PIN of port_name : signal is "pin_name";<br />
VHDL の 構 文 例<br />
-- Designates CLK to be placed on pin B26<br />
attribute PACKAGE_PIN of CLK : signal is "B26";<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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120<br />
UG912 (v2013.4) 2013 年 12 月 20 日
PACKAGE_PIN<br />
XDC 構 文<br />
set_property PACKAGE_PIN pin_name [get_ports port_name]<br />
XDC の 構 文 例<br />
# Designates CLK to be placed on pin B26<br />
set_property PACKAGE_PIN B26 [get_ports CLK]<br />
影 響 を 受 けるステ ッ プ<br />
• ピン 配 置<br />
• place_design<br />
関 連 項 目<br />
「LOC」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
121<br />
UG912 (v2013.4) 2013 年 12 月 20 日
PBLOCK<br />
PBLOCK<br />
PBLOCK は Vivado Design Suite で Pblock に 割 り 当 て ら れる セルに 設 定 する 読 み 出 し 専 用 のプ ロパテ ィ です。<br />
Pblock とはセルの 集 合 体 で、 1 つま たは 複 数 の 長 方 形 のエ リ ア/ 領 域 を 指 し、 こ のエ リ アで Pblock に 含 められるデバ<br />
イス リソースを 指 定 します。Pblock は、 関 連 ロ ジ ッ ク を グループにま と めて、 ターゲ ッ ト デバイ スのあ る 領 域 にそ<br />
れを 割 り 当 てるため、フロアプランニング 中 に 使 用 されます。デザインのフロアプランニングでの Pblock の 使 用 につ<br />
いては、 『Vivado Design Suite ユーザー ガイド : デザ イ ン 解 析 および ク ロージ ャ テクニック 』 (UG906) [ 参 照 11] を 参<br />
照 してください。<br />
Pblock は create_pblock Tcl コマンドを 使 用 して 作 成 し、 add_cells_to_pblock コマンドを 使 用 してセルに 追<br />
加 します。 次 のコードで Pblock を 定 義 し ます。<br />
create_pblock Pblock_usbEngine<br />
add_cells_to_pblock [get_pblocks Pblock_usbEngine] [get_cells -quiet [list<br />
usbEngine1]]<br />
resize_pblock [get_pblocks Pblock_usbEngine] -add {SLICE_X8Y105:SLICE_X23Y149}<br />
resize_pblock [get_pblocks Pblock_usbEngine] -add {DSP48_X0Y42:DSP48_X1Y59}<br />
resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB18_X0Y42:RAMB18_X1Y59}<br />
resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB36_X0Y21:RAMB36_X1Y29}<br />
1 行 目 は Pblock を 作 成 し、 それに 名 前 を 指 定 し ます。<br />
2 行 目 は Pblock にロジック セルを 割 り 当 て ます。 こ の 場 合 、 指 定 の 階 層 モジ ュールにあ る セルがすべて Pblock に 割<br />
り 当 て られます。 特 定 の Pblock に 割 り 当 て られたセルには PBLOCK プロパティが 割 り 当 てられます。<br />
後 続 のコ マン ド resize_pblock は、 Pblock 内 に 含 まれるデバイ ス リソースの 範 囲 を 指 定 して、Pblock のサイズを<br />
定 義 し ます。 Pblock には、 SLICE、 DSP48、 RAMB18、 RAMB36 という 4 つのデバイ ス リソース タイプのグリッドに<br />
分 かれています。 こ れ ら の タ イ プに 当 てはま ら ない ロ ジ ッ ク は、 デバイ スの 任 意 位 置 に 配 置 する こ と がで き ます。 特<br />
定 の 階 層 レベルにブロ ッ ク RAM のみを 制 約 する には、 それ 以 外 の Pblock グ リッドをディスエーブルにします (また<br />
は 単 に 定 義 し ない)。<br />
上 記 の Tcl コマンドの 詳 細 は、『Vivado Design Suite Tcl コマンド リファレンス ガイド』 (UG835)[ 参 照 7] を 参 照 して く<br />
ださい。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• セル (get_cells)<br />
値<br />
• NAME : セルが 割 り 当 てられる Pblock の 名 前 です。 この Pblock 名 は、 create_pblock コマンドで Pblock を 作<br />
成 する と き に 定 義 し ます。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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122<br />
UG912 (v2013.4) 2013 年 12 月 20 日
PBLOCK<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
Pblock は 次 の Tcl コマンドを 使 用 して、 XDC フ ァ イルあ る いは 直 接 デザ イ ンで 定 義 する こ と がで き ます。<br />
create_pblock <br />
XDC の 例<br />
次 のコード で Pblock を 定 義 し ます。<br />
create_pblock Pblock_usbEngine<br />
add_cells_to_pblock [get_pblocks Pblock_usbEngine] [get_cells -quiet [list<br />
usbEngine1]]<br />
resize_pblock [get_pblocks Pblock_usbEngine] -add {SLICE_X8Y105:SLICE_X23Y149}<br />
resize_pblock [get_pblocks Pblock_usbEngine] -add {DSP48_X0Y42:DSP48_X1Y59}<br />
resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB18_X0Y42:RAMB18_X1Y59}<br />
resize_pblock [get_pblocks Pblock_usbEngine] -add {RAMB36_X0Y21:RAMB36_X1Y29}<br />
影 響 を 受 けるステ ッ プ<br />
• デザイ ンのフ ロ アプ ラ ン<br />
• place_design<br />
関 連 項 目<br />
• 36 ページの 「BEL」<br />
• 103 ページの 「LOC」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
123<br />
UG912 (v2013.4) 2013 年 12 月 20 日
POST_CRC<br />
POST_CRC<br />
POST_CRC は、コ ン フ ィ ギ ュ レーシ ョ ン ロ ジ ッ ク の 巡 回 冗 長 検 査 (CRC) と い う エ ラー 検 出 機 能 のオン/オフを 設 定 し、<br />
コンフィギュレーション メ モ リ への 変 更 があれば 通 知 さ れる よ う に し ます。<br />
POST_CRC プロパティをイネーブルにすると、 ビッ ト ス ト リームにあらかじめ 計 算 された CRC 値 が 生 成 されます。<br />
コンフィギュレーション データ フ レームが 読 み 込 まれる と 、デバイ スはコ ン フ ィ ギ ュ レーシ ョ ン データ パケッ ト か<br />
ら CRC 値 を 計 算 し ます。 コ ン フ ィ ギ ュ レーシ ョ ン データ フ レームの 読 み 込 みが 終 了 する と 、 コ ン フ ィ ギ ュ レーシ ョ<br />
ン ビットスト リームはデバイスに 対 し Check CRC 命 令 を 出 力 し、それに 続 いてあ ら か じ め 計 算 さ れた CRC 値 が 出 力<br />
されます。デバイスによ り 計 算 された CRC 値 がビ ッ ト ス ト リ ームの 期 待 CRC 値 に 一 致 し ない と 、デバイ スは INIT_B<br />
を Low にし、コンフィギュレーションを 中 止 します。 詳 細 は、『7 シリーズ FPGA コンフィギュレーション ユーザー<br />
ガイド』 (UG470) [ 参 照 1] を 参 照 して く ださい。<br />
CRC がデ ィ スエーブルになってい る 場 合 、CRC 値 の 代 わ り に 定 数 値 がビ ッ ト ス ト リ ームに 挿 入 さ れ、デバイ スで CRC<br />
値 は 算 出 されません。<br />
アーキテクチャ サポー ト<br />
• Artix ® -7<br />
• Virtex-7<br />
• Kintex-7<br />
適 用 可 能 なオブジ ェ ク ト<br />
• デザイ ン (current_design)<br />
値<br />
° 現 在 の イ ンプ リ メ ン ト 済 みのデザ イ ン<br />
• DISABLE : Post CRC チェッ ク 機 能 をディ スエーブルにします (デフォル ト)。<br />
• ENABLE : Post CRC チェ ッ ク 機 能 を イ エーブルに し ます。<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
set_property POST_CRC ENABLE | DISABLE [current_design]<br />
XDC の 構 文 例<br />
set_property POST_CRC Enable [current_design]<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
124<br />
UG912 (v2013.4) 2013 年 12 月 20 日
POST_CRC<br />
影 響 を 受 けるステ ッ プ<br />
• write_bitstream<br />
• launch_runs<br />
関 連 項 目<br />
• 126 ページの 「POST_CRC_ACTION」<br />
• 128 ページの 「POST_CRC_FREQ」<br />
• 130 ページの 「POST_CRC_INIT_FLAG」<br />
• 132 ページの 「POST_CRC_SOURCE」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
125<br />
UG912 (v2013.4) 2013 年 12 月 20 日
POST_CRC_ACTION<br />
POST_CRC_ACTION<br />
POST_CRC_ACTION はコンフィギュレーシ ョ ン ロジック CRC エ ラー 検 出 モー ド に 使 用 さ れます。 こ のプ ロパテ ィ<br />
は、 CRC の 不 一 致 が 検 出 さ れた と き のデバイ スの 対 処 方 法 を 決 め る も ので、 その 対 処 方 法 には、 エ ラー 訂 正 、 操 作 実<br />
行 、 コ ン フ ィ ギ ュ レーシ ョ ン 停 止 があ り ます。<br />
リードバック 中 、 シンドローム ビッ トは 毎 フレーム 計 算 されます。 シングル ビッ ト エラーが 検 出 されると、 リード<br />
バックはすぐに 中 止 されます。 POST_CRC_ACTION プロパティによ り 訂 正 が 行 われる 場 合 、 リードバック CRC ロ<br />
ジックがシングル ビッ ト エ ラーの 訂 正 を 実 行 し ます。 エ ラーが 出 てい る フ レームは 再 度 リ ー ド バ ッ ク さ れ、 シン ド<br />
ロームの 情 報 を 使 用 し て、 エ ラーになってい る ビ ッ ト は 修 正 さ れて フ レームに 書 き 戻 さ れます。 POST_CRC_ACTION<br />
が Correct_And_Continue に 設 定 されている 場 合 は、 リ ード バッ ク ロジックが 最 初 のアドレスから 再 開 始 します。<br />
Correct_And_Halt に 設 定 されている 場 合 は、リ ード バッ ク ロ ジ ッ ク は 訂 正 後 に 停 止 し ます。 詳 細 は、『7 シリーズ FPGA<br />
コンフィギュレーション ユーザー ガイド』 (UG470) [ 参 照 1] を 参 照 して く ださい。<br />
「POST_CRC」 が ENABLE に 設 定 されている 場 合 にのみこのプロパティは 使 用 できます。<br />
アーキテクチャ サポー ト<br />
• Artix-7<br />
• Virtex-7<br />
• Kintex-7<br />
適 用 可 能 なオブジ ェ ク ト<br />
• デザイ ン (current_design)<br />
値<br />
° 現 在 の イ ンプ リ メ ン ト 済 みのデザ イ ン<br />
• HALT : CRC の 不 一 致 が 検 出 さ れる と 、 ビ ッ ト ス ト リ ームの リ ー ド バ ッ ク 、 比 較 CRC の 計 算 、 そ し てあ ら か じ め<br />
計 算 さ れた CRC と の 比 較 が 中 止 にな り ます。<br />
• CONTINUE : CRC の 比 較 によ り CRC の 不 一 致 が 検 出 さ れる と 、ビ ッ ト ス ト リ ームの リ ー ド バ ッ ク 、 比 較 CRC の<br />
計 算 、 あ ら か じ め 計 算 さ れた CRC と の 比 較 は 続 行 し ます。<br />
• CORRECT_AND_CONTINUE : CRC の 比 較 によ り CRC の 不 一 致 が 検 出 されると、それは 訂 正 され、 ビッ ト ス ト<br />
リームのリードバック、 比 較 CRC の 計 算 、 あ ら か じ め 計 算 さ れた CRC と の 比 較 は 続 行 し ます。<br />
• CORRECT_AND_HALT : CRC の 不 一 致 が 検 出 さ れる と 、 それは 訂 正 さ れ、 ビ ッ ト ス ト リ ームの リ ー ド バ ッ ク 、<br />
比 較 CRC の 計 算 、 あ ら か じ め 計 算 さ れた CRC と の 比 較 は 中 止 にな り ます。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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126<br />
UG912 (v2013.4) 2013 年 12 月 20 日
POST_CRC_ACTION<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
set_property POST_CRC_ACTION [get_ports port_name]<br />
• には POST_CRC_ACTION プ ロパテ ィ で 使 用 可 能 な 値 の 1 つが 入 り ます。<br />
XDC の 構 文 例<br />
set_property POST_CRC_ACTION correct_and_continue [current_design]<br />
影 響 を 受 けるステ ッ プ<br />
• write_bitstream<br />
• launch_runs<br />
関 連 項 目<br />
• 124 ページの 「POST_CRC」<br />
• 128 ページの 「POST_CRC_FREQ」<br />
• 130 ページの 「POST_CRC_INIT_FLAG」<br />
• 132 ページの 「POST_CRC_SOURCE」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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127<br />
UG912 (v2013.4) 2013 年 12 月 20 日
POST_CRC_FREQ<br />
POST_CRC_FREQ<br />
POST_CRC_FREQ は、 現 在 のデザイ ンに 対 し、 コ ン フ ィ ギ ュ レーシ ョ ン CRC チェ ッ ク が 実 行 さ れる 周 波 数 を 設 定 し<br />
ます。<br />
「POST_CRC」 が ENABLE に 設 定 されている 場 合 にのみこのプロパティは 使 用 できます。 POST_CRC プロパティをイ<br />
ネーブルにする と 、ビ ッ ト ス ト リ ームの 予 め 計 算 さ れてい る 値 と 、コ ン フ ィ ギ ュ レーシ ョ ン メモリ セルを リ ードバッ<br />
ク する こ と で 計 算 さ れる 内 部 CRC 値 を 周 期 的 に 比 較 で き る よ う にな り ます。<br />
POST_CRC_FREQ は、 リ ー ド バ ッ ク の 周 波 数 を MHz で 定 義 し、 デフ ォル ト 値 は 1MHz です。<br />
アーキテクチャ サポー ト<br />
• Artix-7<br />
• Virtex-7<br />
• Kintex-7<br />
適 用 可 能 なオブジ ェ ク ト<br />
• デザイ ン (current_design)<br />
値<br />
° 現 在 の イ ンプ リ メ ン ト 済 みのデザ イ ン<br />
• MHz で 周 波 数 を 定 数 で 指 定 し ます。 使 用 で き る 値 は 次 の と お り です。<br />
構 文<br />
° 1 2 3 4 6 7 8 10 12 13 16 17 22 25 26 27 33 40 44 50 66 100<br />
° デフォル ト = 1 MHz<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
set_property POST_CRC_FREQ [current_design]<br />
• には POST_CRC_FREQ プ ロパテ ィ で 使 用 可 能 な 値 の 1 つが 入 り ます。<br />
XDC の 構 文 例<br />
set_property POST_CRC_FREQ 50 [current_design]<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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128<br />
UG912 (v2013.4) 2013 年 12 月 20 日
POST_CRC_FREQ<br />
影 響 を 受 けるステ ッ プ<br />
• write_bitstream<br />
• launch_runs<br />
関 連 項 目<br />
• 124 ページの 「POST_CRC」<br />
• 126 ページの 「POST_CRC_ACTION」<br />
• 130 ページの 「POST_CRC_INIT_FLAG」<br />
• 132 ページの 「POST_CRC_SOURCE」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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129<br />
UG912 (v2013.4) 2013 年 12 月 20 日
POST_CRC_INIT_FLAG<br />
POST_CRC_INIT_FLAG<br />
POST_CRC_INIT_FLAG は、SEU (Single Event Upset) エ ラー 信 号 の 出 力 と し て INIT_B ピンをイネーブルにするかど う<br />
かを 決 定 し ます。<br />
エラー コンディションは 常 に FRAME_ECC サイ トから 出 力 されます。 しかし、 POST_CRC_INIT_FLAG がイネーブ<br />
ルになっている 場 合 (デフォル ト )、 CRC エ ラーが 発 生 する と INIT_B ピンもそれをフラグします。<br />
「POST_CRC」 が ENABLE に 設 定 されている 場 合 にのみこのプロパティは 使 用 できます。<br />
アーキテクチャ サポー ト<br />
• Artix-7<br />
• Virtex-7<br />
• Kintex-7<br />
適 用 可 能 なオブジ ェ ク ト<br />
• デザイ ン (current_design)<br />
値<br />
° 現 在 の イ ンプ リ メ ン ト 済 みのデザ イ ン<br />
• DISABLE : INIT_B ピ ン を 使 用 せず、 FRAME_ECC サイ トが CRC エ ラー 信 号 の ソースにな り ます。<br />
• ENABLE : INIT_B ピンはイネーブルになり、 これが CRC エ ラー 信 号 の ソースにな り ます。 こ れがデフ ォル ト 設<br />
定 です。<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
set_property POST_CRC_INIT_FLAG ENABLE | DISABLE [curent_design]<br />
XDC の 構 文 例<br />
set_property POST_CRC_INIT_FLAG Enable [current_design]<br />
影 響 を 受 けるステ ッ プ<br />
• write_bitstream<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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130<br />
UG912 (v2013.4) 2013 年 12 月 20 日
POST_CRC_INIT_FLAG<br />
• launch_runs<br />
関 連 項 目<br />
• 124 ページの 「POST_CRC」<br />
• 126 ページの 「POST_CRC_ACTION」<br />
• 128 ページの 「POST_CRC_FREQ」<br />
• 132 ページの 「POST_CRC_SOURCE」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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131<br />
UG912 (v2013.4) 2013 年 12 月 20 日
POST_CRC_SOURCE<br />
POST_CRC_SOURCE<br />
POST_CRC_SOURCE は、 コ ン フ ィ ギ ュ レーシ ョ ン メ モ リ への 変 更 通 知 用 に コ ン フ ィ ギ ュ レーシ ョ ン ロジック CRC<br />
のエ ラー 検 出 機 能 が 使 用 さ れる と き の、 CRC 値 の ソ ース を 指 定 し ます。<br />
「POST_CRC」 が ENABLE に 設 定 されている 場 合 にのみこのプロパティは 使 用 できます。<br />
POST_CRC プロパティをイネーブルにすると、 ビッ ト ス ト リームにあらかじめ 計 算 された CRC 値 が 生 成 されます。<br />
コンフィギュレーション データ フ レームが 読 み 込 まれる と 、デバイ スはコ ン フ ィ ギ ュ レーシ ョ ン データ パケッ ト か<br />
ら CRC 値 を 計 算 し ます。 POST_CRC_SOURCE プロパティは、 期 待 CRC 値 が 予 め 計 算 された 値 から く る ものなのか、<br />
または 最 初 のリードバッ クのコンフィギュレーショ ン データ か ら 得 ら れる も のなのかを 定 義 し ます。<br />
アーキテクチャ サポー ト<br />
• Artix-7<br />
• Virtex-7<br />
• Kintex-7<br />
適 用 可 能 なオブジ ェ ク ト<br />
• デザイ ン (current_design)<br />
値<br />
° 現 在 の イ ンプ リ メ ン ト 済 みのデザ イ ン<br />
• PRE_COMPUTED : ビッ トスト リームから 期 待 CRC 値 を 決 定 し ます。 こ れがデフ ォル ト 設 定 です。<br />
• FIRST_READBACK : こ の 後 繰 り 返 さ れる リ ー ド バ ッ ク での 比 較 用 に、 最 初 の リ ー ド バ ッ ク か ら 実 際 の CRC 値 を<br />
取 得 し ます。<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
set_property POST_CRC_SOURCE FIRST_READBACK | PRE_COMPUTED [current_design]<br />
XDC の 構 文 例<br />
set_property POST_CRC_SOURCE PRE_COMPUTED [current_design]<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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132<br />
UG912 (v2013.4) 2013 年 12 月 20 日
POST_CRC_SOURCE<br />
影 響 を 受 けるステ ッ プ<br />
• write_bitstream<br />
• launch_runs<br />
関 連 項 目<br />
• 124 ページの 「POST_CRC」<br />
• 126 ページの 「POST_CRC_ACTION」<br />
• 128 ページの 「POST_CRC_FREQ」<br />
• 130 ページの 「POST_CRC_INIT_FLAG」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
133<br />
UG912 (v2013.4) 2013 年 12 月 20 日
PRE_EMPHASIS<br />
PRE_EMPHASIS<br />
伝 送 ラ イ ンで 高 周 波 ロ スが 発 生 する 高 周 波 信 号 のシグナル イ ンテグ リ テ ィ を 改 善 する ため、 PRE_EMPHASIS プロパ<br />
ティが 使 用 されます。 トランスミッター プリエンファシス (PRE_EMPHASIS) 機 能 に よ り 、 あ る I/O 規 格 の 信 号 ド ラ<br />
イバーにプリエンファシスを 使 用 できるようになります。<br />
ヒント : 全 体 的 なシグナル インテグリティを 向 上 させるため、 ト ランスミ ッターでのプリエンファシスは、 レシー<br />
バーでの 「EQUALIZATION」 と 組 み 合 わせる こ と がで き ます。<br />
理 想 的 な 信 号 は、 周 波 数 のシンボル 間 隔 内 で ロ ジ ッ ク 遷 移 を 実 行 し ます。 し か し ロ スの 多 い 伝 送 ラ イ ンではシンボル<br />
間 隔 が 長 く な る 可 能 性 があ り ます。 伝 送 ラ イ ン ロスを 踏 まえ、 プ リ エンフ ァシスは 遷 移 で 電 圧 ゲインを 提 供 します。<br />
周 波 数 ド メ イ ンでは、 プ リ エン フ ァ シ スに よ り データ ス ト リ ームの 各 遷 移 で 高 周 波 が 引 き 上 げ ら れます。<br />
プリエンファシスの 選 択 は、レシーバー 側 でのシグナル インテグリティにも 重 要 です。プリエンファシスは 信 号 エッ<br />
ジ レー ト を 高 め、 それは 周 辺 信 号 の ク ロ ス ト ー ク も 高 めます。<br />
プ リ エン フ ァ シ スの ク ロ ス ト ー ク および 信 号 不 連 続 性 の 影 響 は 伝 送 ラ イ ン 特 性 に 依 存 し てい る ため、 影 響 が 最 小 限 の<br />
も のであ る こ と を 確 認 する にはシ ミ ュ レーシ ョ ンが 必 要 です。 信 号 をオーバーエン フ ァ シ スする と 、 信 号 の 質 は 改 善<br />
さ れる よ り むし ろ 悪 化 する 可 能 性 があ り ます。<br />
アーキテクチャ サポー ト<br />
UltraScale<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ポー ト (get_ports)<br />
値<br />
PRE_EMPHASIS 属 性 に 使 用 で き る 値 は 次 の と お り です。<br />
• RDRV_NONE (デフォル ト ) - ト ラ ンス ミ ッ ターのプ リ エンフ ァ シス を イネーブルにし ません。<br />
• RDRV_240 - プリエンファシスをイネーブルにします。<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
XDC ファイルでは PRE_EMPHASIS 属 性 を 次 の よ う な 構 文 で 使 用 し ます。<br />
set_property PRE_EMPHASIS value [get_ports port_name]<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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134<br />
UG912 (v2013.4) 2013 年 12 月 20 日
PRE_EMPHASIS<br />
• set_property PRE_EMPHASIS は、 ト ラ ン ス ミ ッ ターでプ リ エン フ ァ シス を イ ネーブルにし ます。<br />
• port_name は 差 動 バ ッ フ ァ ーに 接 続 さ れる 出 力 ポー ト ま たは 双 方 向 ポー ト です。<br />
影 響 を 受 けるステ ッ プ<br />
関 連 項 目<br />
• 66 ページの 「EQUALIZATION」<br />
• 112 ページの 「LVDS_PRE_EMPHASIS」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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135<br />
UG912 (v2013.4) 2013 年 12 月 20 日
PROHIBIT<br />
PROHIBIT<br />
PROHIBIT は 配 置 に 使 用 で き ないピ ン ま たはサ イ ト を 指 定 し ます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• サイ ト (get_sites)<br />
• BEL (get_bels)<br />
値<br />
1<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
set_property PROHIBIT 1 [get_sites site]<br />
XDC の 構 文 例<br />
# Prohibit the use of package pin Y32<br />
set_property prohibit 1 [get_sites Y32]<br />
影 響 を 受 けるステ ッ プ<br />
• I/O 配 置<br />
• place_design<br />
PULLDOWN<br />
PULLDOWN は ト ラ イ ス テー ト 出 力 ま たは 双 方 向 ポー ト にウ ィ ー ク Low を 適 用 し、 フローテ ィ ングしないよ う にし、<br />
トライステート ネッ ト が 駆 動 されていないと きにフローテ ィ ングしないよ う、 ロジッ ク Low に 確 約 し ます。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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136<br />
UG912 (v2013.4) 2013 年 12 月 20 日
PULLDOWN<br />
入 力 バ ッ フ ァー (IBUF など)、 ト ラ イ ス テー ト 出 力 バ ッ フ ァー (OBUFT など)、 および 双 方 向 バ ッ フ ァー (IOBUF など<br />
) には、 ウ ィーク プルア ッ プ 抵 抗 、 ウ ィ ーク プルダ ウ ン 抵 抗 、 ま たはウ ィ ー ク キーパー 回 路 を 含 め る こ と がで き ま<br />
す。バ ッ フ ァーに 接 続 さ れてい る ネ ッ ト オブジェ ク ト に 次 のプロパテ ィ の 1 つを 加 える こ とで、 この 機 能 を 使 用 でき<br />
ます。<br />
• PULLUP<br />
• PULLDOWN<br />
• KEEPER<br />
詳 細 は、 『Vivado Design Suite 7 シ リーズ FPGA ライブラリ ガイド』 (UG953) [ 参 照 12]または 『UltraScale アーキテク<br />
チャ ライブラリ ガイド』 (UG974) [ 参 照 13]を 参 照 して く ださい。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• I/O バッファーに 接 続 されているネッ ト(get_nets)<br />
値<br />
• TRUE | YES : 駆 動 されていないと きに 信 号 がフローテ ィ ングしないよ う プルダウン 回 路 を 使 用 します。<br />
• FALSE | NO : プルダ ウ ン 回 路 を 使 用 し ません。 デフ ォル ト です。<br />
構 文<br />
Verilog 構 文<br />
Verilog 属 性 をモジ ュールま たはイ ン ス タ ンシエーシ ョ ンの 直 前 に 配 置 し ます。 次 の よ う に 指 定 し ます。<br />
(* PULLDOWN = " {YES|NO|TRUE|FALSE}" *)<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
137<br />
UG912 (v2013.4) 2013 年 12 月 20 日
PULLDOWN<br />
VHDL 構 文<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute pulldown: string;<br />
VHDL 属 性 は 次 の よ う に 指 定 し ます。<br />
attribute pulldown of signal_name : signal is “{YES|NO|TRUE|FALSE}”;<br />
XDC 構 文<br />
set_property PULLDOWN {TRUE|FALSE} [get_nets net_name]<br />
• net_name には、 IBUF、 OBUFT、 または IOBUF セルに 接 続 されているネ ッ ト 名 が 入 り ます。<br />
XDC の 構 文 例<br />
# Use a pulldown circuit<br />
set_property PULLDOWN true [get_nets n1]<br />
影 響 を 受 けるステ ッ プ<br />
• 論 理 か ら 物 理 へのマ ッ ピ ング<br />
関 連 項 目<br />
• 101 ページの 「KEEPER」<br />
• 139 ページの 「PULLUP」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
138<br />
UG912 (v2013.4) 2013 年 12 月 20 日
PULLUP<br />
PULLUP<br />
PULLUP は ト ラ イ ス テー ト 出 力 ま たは 双 方 向 ポー ト にウ ィ ー ク High を 適 用 し、フローテ ィ ングしないよ う にします。<br />
トライステート ネッ ト が 駆 動 されていないと きにフローテ ィ ングしないよ う、 ロジッ ク High に 確 約 し ます。<br />
入 力 バ ッ フ ァー (IBUF など)、 ト ラ イ ス テー ト 出 力 バ ッ フ ァー (OBUFT など)、 および 双 方 向 バ ッ フ ァー (IOBUF など<br />
) には、 ウ ィーク プルア ッ プ 抵 抗 、 ウ ィ ーク プルダ ウ ン 抵 抗 、 ま たはウ ィ ー ク キーパー 回 路 を 含 め る こ と がで き ま<br />
す。バ ッ フ ァーに 接 続 さ れてい る ネ ッ ト オブジェ ク ト に 次 のプロパテ ィ の 1 つを 加 える こ とで、 この 機 能 を 使 用 でき<br />
ます。<br />
• PULLUP<br />
• PULLDOWN<br />
• KEEPER<br />
詳 細 は、 『Vivado Design Suite 7 シ リーズ FPGA ライブラリ ガイド』 (UG953) [ 参 照 12]または 『UltraScale アーキテク<br />
チャ ライブラリ ガイド』 (UG974) [ 参 照 13]を 参 照 して く ださい。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• I/O バッファーに 接 続 されているネッ ト(get_nets)<br />
値<br />
• TRUE | YES : 駆 動 されていないと きに 信 号 がフローテ ィ ングしないよ う プルアップ 回 路 を 使 用 します。<br />
• FALSE | NO : プルア ッ プ 回 路 を 使 用 し ません。 デフ ォル ト です。<br />
構 文<br />
Verilog 構 文<br />
Verilog 属 性 をモジ ュールま たはイ ン ス タ ンシエーシ ョ ンの 直 前 に 配 置 し ます。 次 の よ う に 指 定 し ます。<br />
(* PULLUP = " {YES|NO|TRUE|FALSE}" *)<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
139<br />
UG912 (v2013.4) 2013 年 12 月 20 日
PULLUP<br />
VHDL 構 文<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute pullup: string;<br />
VHDL 属 性 は 次 の よ う に 指 定 し ます。<br />
attribute pullup of signal_name : signal is “{YES|NO|TRUE|FALSE}”;<br />
XDC 構 文<br />
set_property PULLUP {TRUE|FALSE} [get_nets net_name]<br />
• net_name には、 IBUF、 OBUFT、 または IOBUF セルに 接 続 されているネ ッ ト 名 が 入 り ます。<br />
XDC の 構 文 例<br />
set_property PULLUP true [get_nets n1]<br />
影 響 を 受 けるステ ッ プ<br />
• 論 理 か ら 物 理 へのマ ッ ピ ング<br />
関 連 項 目<br />
• 101 ページの 「KEEPER」<br />
• 136 ページの 「PULLDOWN」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
140<br />
UG912 (v2013.4) 2013 年 12 月 20 日
REF_NAME<br />
REF_NAME<br />
こ れはデザ イ ンのセルに 設 定 する 読 み 出 し 専 用 のプ ロパテ ィ で、 セルを 識 別 する 論 理 セル 名 を 指 定 し ます。<br />
この REF_NAME プロパティは Vivado Design Suite によ り 自 動 的 に 定 義 され、 HDL や XDC でユーザーが 変 更 する こ<br />
と はで き ません。 参 照 用 に 使 用 し ます。<br />
このプロパティはデザイン フ ローには 影 響 し ませんが、 特 定 セルやほかのオブジェ ク ト を 識 別 するため、 フ ィルター<br />
および Vivado Tcl コマンド ク エ リ ーを 定 義 する のに 非 常 に 便 利 です。<br />
たとえば、 RAM セルのク ロ ッ ク ピ ン を 選 択 する には、 セルの REF_NAME プロパティに 基 づいてピン オブジェ ク ト<br />
をフィルターにかけます。<br />
get_pins -hier */*W*CLK -filter {REF_NAME =~ *RAM* && IS_PRIMITIVE}<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• セル (get_cells)<br />
値<br />
該 当 な し<br />
構 文<br />
該 当 な し<br />
影 響 を 受 けるステ ッ プ<br />
なし<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
141<br />
UG912 (v2013.4) 2013 年 12 月 20 日
REF_PIN_NAME<br />
REF_PIN_NAME<br />
こ れはデザ イ ンのピ ンに 設 定 する 読 み 出 し 専 用 のプ ロパテ ィ で、 ピ ン を 識 別 する 論 理 セル 名 を 指 定 し ます。<br />
REF_PIN_NAME は、 ピ ンの NAME または HIERARCHICAL NAME か ら 自 動 的 に 定 義 さ れ、 HDL や XDC でユーザー<br />
が 変 更 する こ と はで き ません。 参 照 用 に 使 用 し ます。<br />
このプロパティはデザイン フ ローには 影 響 し ませんが、 特 定 セルやほかのオブジェ ク ト を 識 別 するため、 フ ィルター<br />
および Vivado Tcl コマンド ク エ リ ーを 定 義 する のに 非 常 に 便 利 です。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ピン (get_pins)<br />
値<br />
該 当 な し<br />
構 文<br />
該 当 な し<br />
影 響 を 受 けるステ ッ プ<br />
なし<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
Send Feedback<br />
142<br />
UG912 (v2013.4) 2013 年 12 月 20 日
RLOC<br />
RLOC<br />
H_SET、 HU_SET、 U_SET などのセッ トに 割 り 当 てられているロジッ ク エレ メ ン ト の 相 対 的 な 配 置 を RLOC 制 約 は<br />
定 義 し ます。<br />
RLOC が RTL ソース ファイルにある 場 合 、 H_SET、 HU_SET、 U_SET プ ロパテ ィ は、 合 成 後 のネ ッ ト リ ス ト でセル<br />
の 読 み 出 し 専 用 に RPM プロパティに 変 換 されます。 RLOC プ ロパテ ィ は 保 持 さ れますが、 合 成 後 には 読 み 出 し 専 用<br />
プ ロパテ ィ にな り ます。 こ れら のプ ロパテ ィ の 使 用 および RPM の 定 義 については、 『Vivado Design Suite ユーザー ガ<br />
イド : 制 約 の 使 用 』 (UG903) [ 参 照 9]を 参 照 して く ださい。<br />
ターゲッ ト デバイ スへのセ ッ ト 全 体 の 実 際 の 配 置 には 関 係 な く 、セ ッ ト に 含 まれるほかのエレ メ ン ト に 相 対 し てセ ッ<br />
ト 内 のエレ メ ン ト の 配 置 を 定 義 で き ます。 た と えば、 RLOC 制 約 が 1 列 にま と められた 8 個 のフリ ップフロップから<br />
成 る グループに 適 用 さ れてい る 場 合 、 マ ッ プ プログラムはその 列 を 維 持 し、1 つのユニ ッ ト と し てフ リ ッ プフ ロ ッ プ<br />
のグループ 全 体 を 移 動 し ます。 それ と は 対 照 的 に、 LOC 制 約 は、 ほかのデザ イ ン エレ メン トへの 参 照 なしに、 ター<br />
ゲッ ト デバイ スにデザイ ン エレ メ ン ト の 絶 対 ロ ケーシ ョ ン を 定 義 し ます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• RTL ソース ファイルのインスタンスまたはモジュール<br />
値<br />
スライス ベースの XY 軸 を 使 用 して RLOC は 指 定 されます。<br />
RLOC=XmYn<br />
• m は X 軸 の 値 を 示 す 整 数 です。<br />
• n は Y 軸 の 値 を 示 す 整 数 です。<br />
ヒント : RLOC 制 約 の X および Y の 値 はデザイ ン エレ メ ン ト 間 の 順 序 および 関 連 性 を 定 義 し、 ターゲ ッ ト デバイ ス<br />
での 絶 対 ロ ケーシ ョ ン を 定 義 する も のではないため、 こ れら の 値 は 負 の 値 にな る 場 合 があ り ます。<br />
構 文<br />
Verilog 構 文<br />
RLOC プロパティは、 RTL ソース ファイル 内 で H_SET、 HU_SET、 または U_SET で 指 定 されるセ ッ ト 内 のデザイ ン<br />
エレ メ ン ト の 相 対 配 置 を 定 義 する Verilog 属 性 です。 Verilog 属 性 はロ ジ ッ ク エレ メン トのインスタンシエーシ ョ ン 直<br />
前 に 配 置 し ます。<br />
(* RLOC = "XmYn", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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143<br />
UG912 (v2013.4) 2013 年 12 月 20 日
RLOC<br />
Verilog 例<br />
これは、 ffs 階 層 モジ ュールでシフ ト レジスタ フリ ップフロップの RLOC プ ロパテ ィ を 定 義 する Verilog モジュール<br />
です。<br />
module inv (input a, output z);<br />
LUT1 #(.INIT(2'h1)) lut1 (.I0(a), .O(z));<br />
endmodule // inv<br />
module ffs<br />
(<br />
input clk,<br />
input d,<br />
output q<br />
);<br />
wire<br />
wire<br />
wire<br />
wire<br />
wire<br />
wire<br />
wire<br />
wire<br />
wire<br />
sr_0, sr_0n;<br />
sr_1, sr_1n;<br />
sr_2, sr_2n;<br />
sr_3, sr_3n;<br />
sr_4, sr_4n;<br />
sr_5, sr_5n;<br />
sr_6, sr_6n;<br />
sr_7, sr_7n;<br />
inr, inrn, outr;<br />
inv i0 (sr_0, sr_0n);<br />
inv i1 (sr_1, sr_1n);<br />
inv i2 (sr_2, sr_2n);<br />
inv i3 (sr_3, sr_3n);<br />
inv i4 (sr_4, sr_4n);<br />
inv i5 (sr_5, sr_5n);<br />
inv i6 (sr_6, sr_6n);<br />
inv i7 (sr_7, sr_7n);<br />
inv i8 (inr, inrn);<br />
(* RLOC = "X0Y0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));<br />
(* RLOC = "X0Y1" *) FD sr1 (.C(clk), .D(sr_2n), .Q(sr_1));<br />
(* RLOC = "X0Y2" *) FD sr2 (.C(clk), .D(sr_3n), .Q(sr_2));<br />
(* RLOC = "X0Y3" *) FD sr3 (.C(clk), .D(sr_4n), .Q(sr_3));<br />
(* RLOC = "X0Y4" *) FD sr4 (.C(clk), .D(sr_5n), .Q(sr_4));<br />
(* RLOC = "X0Y5" *) FD sr5 (.C(clk), .D(sr_6n), .Q(sr_5));<br />
(* RLOC = "X0Y6" *) FD sr6 (.C(clk), .D(sr_7n), .Q(sr_6));<br />
(* RLOC = "X0Y7" *) FD sr7 (.C(clk), .D(inrn), .Q(sr_7));<br />
(* LOC = "SLICE_X0Y0" *) FD inq (.C(clk), .D(d), .Q(inr));<br />
FD outq (.C(clk), .D(sr_0n), .Q(outr));<br />
assign q = outr;<br />
endmodule // ffs<br />
ヒント : 先 の 例 では、RLOC プロパティがあるので、ffs 階 層 モジ ュールの FD インスタンスに H_SET プロパティが 使<br />
用 されているこ とが 暗 示 されています。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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144<br />
UG912 (v2013.4) 2013 年 12 月 20 日
RLOC<br />
先 の 例 では、 ffs モジュールのインスタンスに KEEP_HIERARCHY プ ロパテ ィ を 指 定 し て、 合 成 さ れたデザ イ ンで 階<br />
層 を 保 持 し、 RPM を 定 義 する 必 要 があ り ます。<br />
module top<br />
(<br />
input clk,<br />
input d,<br />
output q<br />
);<br />
wire c1, c2;<br />
(* RLOC_ORIGIN = "X1Y1", KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1);<br />
(* RLOC_ORIGIN = "X3Y3", KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2);<br />
(* RLOC_ORIGIN = "X5Y5", KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);<br />
endmodule // top<br />
VHDL 構 文<br />
VHDL 制 約 は 次 の よ う に 宣 言 し ます。<br />
attribute RLOC: string;<br />
VHDL 制 約 は 次 の よ う に 指 定 し ます。<br />
attribute RLOC of {component_name | entity_name | label_name} :<br />
{component|entity|label} is “XmYn”;<br />
• {component_name | entity_name | label_name} にはデザイ ン エレ メ ン ト を 指 定 し ます。<br />
• {component|entity|label} は 指 定 し たデザイ ン エレ メン トのインスタンス ID です。<br />
• XmYn は 指 定 されたデザイ ン エレメン トの RLOC 値 を 定 義 し ます。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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145<br />
UG912 (v2013.4) 2013 年 12 月 20 日
RLOC<br />
XDC 構 文<br />
RLOC プロパティは XDC 制 約 を 使 用 し ては 定 義 で き ません。 RLOC プ ロパテ ィ は 相 対 的 に 配 置 さ れたマ ク ロ (RPM)<br />
のオブジェクトの 相 対 ロケーションを 定 義 し、 また 合 成 されたデザインのネット リストでは 読 み 出 し 専 用 の RPM お<br />
よび RLOC プロパティになり ます。<br />
ヒント : デザイ ン 内 で RPM の よ う に 機 能 する マ ク ロ オブジェ ク ト を Vivado Design Suite で 定 義 する には、<br />
create_macro または update_macro を 使 用 し ます。 こ れら のコ マン ド の 詳 細 は、 『Vivado Design Suite Tcl コマン<br />
ド リファレンス ガイド』 (UG835)[ 参 照 7] を 参 照 して く ださい。<br />
影 響 を 受 けるステ ッ プ<br />
• 論 理 か ら 物 理 へのマ ッ ピ ング<br />
• place_design<br />
• synth_design<br />
関 連 項 目<br />
• 72 ページの 「H_SET および HU_SET」<br />
• 143 ページの 「RLOC」<br />
• 147 ページの 「RLOCS」<br />
• 149 ページの 「RLOC_ORIGIN」<br />
• 154 ページの 「RPM」<br />
• 155 ページの 「RPM_GRID」<br />
• 160 ページの 「U_SET」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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146<br />
UG912 (v2013.4) 2013 年 12 月 20 日
RLOCS<br />
RLOCS<br />
RLOCS は、Vivado Design Suite の create_macro Tcl コマンドによ り 作 成 された XDC マクロ オブジェ ク ト に 割 り 当<br />
て られる 読 み 出 し 専 用 のプ ロパテ ィ です。RLOCS が update_macro コ マン ド でア ッ プデー ト さ れる と マ ク ロ に 割 り<br />
当 て られます。 こ れ ら の コ マン ド の 詳 細 は、 『Vivado Design Suite Tcl コマンド リファレンス ガイド』 (UG835)[ 参 照 7]<br />
を 参 照 して く ださい。<br />
RPM と 同 様 に、XDC マクロはセル グループを 相 対 的 に 配 置 し ます。 マ ク ロは 多 く の 点 で RPM の 類 似 し ていますが、<br />
大 きな 違 いもあ り ます。<br />
• RLOC プロパティ と、H_SET、 HU_SET、 または U_SET プ ロパテ ィ の 組 み 合 わせで RTL ソース ファイルで RPM<br />
は 定 義 されます。<br />
• RPM は 合 成 後 のデザ イ ンでは 変 更 で き ません。<br />
• マ ク ロ は、 相 対 配 置 制 約 に よ り グループ 化 さ れた リ ーフ セルか ら 作 成 さ れ、 合 成 後 に 変 更 で き ます。<br />
• RPM を 自 動 的 にマ ク ロ に 変 換 する こ と はで き ません。<br />
• RPM はデザイ ン オブジェ ク ト ではな く、 XDC マクロ コマンドを RPM に 使 用 する こ と はで き ません。<br />
rlocs 引 数 にあ る よ う に、 update_macro コマンドでRLOCS プ ロパテ ィ の 相 対 配 置 の 値 を 指 定 し ます。<br />
"cell0 rloc0 cell1 rloc1 … cellN rlocN"<br />
XDC マクロ オブジェ ク ト の 割 り 当 てられている RLOCS プ ロパテ ィ を 変 更 する には、 update_macro コマンドを 使<br />
用 します。<br />
RLOCS プロパティは XDC マクロの 一 部 である 個 々のセルそれぞれに 対 し RLOC プロパティに 変 換 されます。 この<br />
後 、RLOC プ ロパテ ィ は、マ ク ロ のセルの 相 対 配 置 を 定 義 する こ と に よ り 、RPM に 対 するの と 同 じ よ う に 機 能 し ます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• セル (get_cells)<br />
値<br />
• Cell1 RLOC1 Cell2 RLOC2 Cell3 RLOC3...:マ ク ロのセルの 名 前 と、 その 相 対 ロ ケーシ ョ ンがペアになっています。<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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147<br />
UG912 (v2013.4) 2013 年 12 月 20 日
RLOCS<br />
XDC 構 文<br />
XDC マ ク ロ が 作 成 さ れ、 セルおよび 相 対 ロ ケーシ ョ ンが 自 動 入 力 さ れる と き、 RLOCS プ ロパテ ィ が 間 接 的 に 定 義 さ<br />
れます。<br />
XDC の 例<br />
create_macro macro1<br />
update_macro macro1 {u1/sr3 X0Y0 u1/sr4 X1Y0 u1/sr5 X0Y1}<br />
report_property -all [get_macros macro1]<br />
Property Type Read-only Visible Value<br />
ABSOLUTE_GRID bool true true 0<br />
CLASS string true true macro<br />
NAME string true true macro1<br />
RLOCS string* true true u1/sr3 X0Y0 u1/sr4 X1Y0 u1/sr5<br />
影 響 を 受 けるステ ッ プ<br />
• 論 理 か ら 物 理 へのマ ッ ピ ング<br />
• place_design<br />
• synth_design<br />
関 連 項 目<br />
• 72 ページの 「H_SET および HU_SET」<br />
• 143 ページの 「RLOC」<br />
• 149 ページの 「RLOC_ORIGIN」<br />
• 154 ページの 「RPM」<br />
• 155 ページの 「RPM_GRID」<br />
• 160 ページの 「U_SET」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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148<br />
UG912 (v2013.4) 2013 年 12 月 20 日
RLOC_ORIGIN<br />
RLOC_ORIGIN<br />
RTL デザ イ ンで 相 対 配 置 マ ク ロ (RPM) の 絶 対 ロ ケーシ ョ ン、 または LOC を 決 めるのが RLOC_ORIGIN プロパティで<br />
す。 RPM の 定 義 および RLOC_ORIGIN プ ロパテ ィ の 使 用 については、 『Vivado Design Suite ユーザー ガイド : 制 約 の<br />
使 用 』 (UG903) [ 参 照 9]を 参 照 して く ださい。<br />
RPM は、 RTL デザイ ンで H_SET、 HU_SET、 または U_SET プ ロパテ ィ を 使 用 し て、 セ ッ ト にデザ イ ン エレ メン ト を<br />
割 り 当 て る こ と で 定 義 さ れます。 こ の 後 、 RLOC プ ロパテ ィ を 使 用 し て、 相 互 相 対 的 にデザ イ ン エレ メ ン ト の 配 置 が<br />
割 り 当 てられます。ターゲッ ト デバイ スへのセ ッ ト 全 体 の 実 際 の 配 置 には 関 係 な く 、セ ッ ト に 含 まれるほかのエレ メ<br />
ン ト に 相 対 し てセ ッ ト 内 のエレ メ ン ト の 配 置 を 定 義 で き ます。<br />
RPM のエレ メ ン ト 、その 相 対 的 配 置 を 定 義 し 終 え る と 、RLOC_ORIGIN プロパティで、ターゲッ ト デバイ スへの RPM<br />
の 絶 対 配 置 を 定 義 で き ます。 RLOC_ORIGIN プ ロパテ ィ は、 合 成 中 に LOC 制 約 に 変 換 さ れます。<br />
Vivado Design Suite では、 RLOC_ORIGIN プロパティは RPM の 左 下 を 定 義 し ます。 これは、 RLOC_ORIGIN プロパ<br />
ティが X0Y0 のデザイ ン エレ メン トであるこ とが 一 般 的 です。 RPM の 残 り のセルは、 グループの 原 点 を 基 準 と し た<br />
相 対 ロ ケーシ ョ ン (RLOC) を 使 用 して 配 置 されます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• RTL ソース ファイル 内 のインスタンス<br />
値<br />
スライス ベースの XY 軸 を 使 用 して RLOC は 指 定 されます。<br />
RLOC_ORIGIN=XmYn<br />
• m は 整 数 の 値 で、 RPM の 左 下 、 ターゲ ッ ト デバイ スの X 軸 の 絶 対 値 を 表 し ます。<br />
• n は 整 数 の 値 で、 RPM の 左 下 、 ターゲ ッ ト デバイ スの Y 軸 の 絶 対 値 を 表 し ます。<br />
構 文<br />
Verilog 構 文<br />
RLOC_ORIGIN プロパティは、 ターゲッ ト デバイ スでの RPM の 絶 対 配 置 を 定 義 する Verilog 属 性 です。 Verilog 属 性<br />
はロジッ ク エレ メ ン ト の イ ン ス タ ンシエーシ ョ ン 直 前 に 配 置 し ます。<br />
(* RLOC_ORIGIN = "XmYn", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));<br />
Verilog 例<br />
次 の 最 上 位 Verilog モジュールは、 デザインの ffs モジュールの RLOC_ORIGIN プ ロパテ ィ を 定 義 し ています。<br />
module top<br />
(<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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149<br />
UG912 (v2013.4) 2013 年 12 月 20 日
RLOC_ORIGIN<br />
input clk,<br />
input d,<br />
output q<br />
);<br />
wire c1, c2;<br />
(* RLOC_ORIGIN = "X1Y1", KEEP_HIERARCHY = "YES" *) ffs u0 (clk, d, c1);<br />
(* RLOC_ORIGIN = "X3Y3", KEEP_HIERARCHY = "YES" *) ffs u1 (clk, c1, c2);<br />
(* RLOC_ORIGIN = "X5Y5", KEEP_HIERARCHY = "YES" *) ffs u2 (clk, c2, q);<br />
endmodule // top<br />
次 の 例 は 最 初 の 例 と 非 常 に 類 似 し ていますが、RLOC_ORIGIN は 最 初 の ffs モジュール u0 だけに 割 り 当 てられていて、<br />
残 り は 相 対 配 置 用 に RLOC プ ロパテ ィ で 定 義 さ れてい る 点 が 異 な り ます。<br />
module top<br />
(<br />
input clk,<br />
input d,<br />
output q<br />
);<br />
wire c1, c2;<br />
// what would happen if the origin places the RPM outside<br />
// device?<br />
(* RLOC_ORIGIN = "X74Y15", RLOC = "X0Y0" *) ffs u0 (clk, d, c1);<br />
(* RLOC = "X1Y1" *) ffs u1 (clk, c1, c2);<br />
(* RLOC = "X2Y2" *) ffs u2 (clk, c2, q);<br />
endmodule // top<br />
VHDL 構 文<br />
VHDL 制 約 は 次 の よ う に 宣 言 し ます。<br />
attribute RLOC_ORIGIN: string;<br />
VHDL 制 約 は 次 の よ う に 指 定 し ます。<br />
attribute RLOC_ORIGIN of {component_name | entity_name | label_name} :<br />
{component|entity|label} is “XmYn”;<br />
• {component_name | entity_name | label_name} にはデザイ ン エレ メ ン ト を 指 定 し ます。<br />
• {component|entity|label} は 指 定 し たデザイ ン エレ メン トのインスタンス ID です。<br />
• XmYn は 指 定 されたデザイ ン エレメン トの RLOC_ORIGIN 値 を 定 義 し ます。<br />
XDC 構 文<br />
RLOC_ORIGIN プロパティは 合 成 されたデザインで LOC プロパティに 変 換 されます。ターゲッ ト デバイ スに RPM の<br />
エレ メン トの 1 つを 配 置 する こ と で、 RPM の LOC プ ロパテ ィ は 指 定 で き ます。 RPM のほかにエレ メ ン ト は、 このロ<br />
ケーシ ョ ンに 相 対 的 に 配 置 さ れ、 LOC プロパティに 割 り 当 てられます。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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150<br />
UG912 (v2013.4) 2013 年 12 月 20 日
RLOC_ORIGIN<br />
影 響 を 受 けるステ ッ プ<br />
• 論 理 か ら 物 理 へのマ ッ ピ ング<br />
• place_design<br />
• synth_design<br />
関 連 項 目<br />
• 72 ページの 「H_SET および HU_SET」<br />
• 143 ページの 「RLOC」<br />
• 147 ページの 「RLOCS」<br />
• 154 ページの 「RPM」<br />
• 155 ページの 「RPM_GRID」<br />
• 160 ページの 「U_SET」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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151<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ROUTE_STATUS<br />
ROUTE_STATUS<br />
ROUTE_STATUS は 読 み 出 し 専 用 のプ ロパテ ィ で、 ネ ッ ト 配 線 の 最 新 情 報 を 反 映 さ せる ため、 Vivado 配 線 プ ロ グ ラ ム<br />
でネッ ト に 割 り 当 てます。<br />
このプロパティは、get_property または report_property コ マン ド を 使 用 し て、 個 々のネ ッ ト 別 ま たはネ ッ ト<br />
のグループ 別 に 検 索 できます。<br />
デザ イ ン 全 体 の ROUTE_STATUS を 確 認 する には、 report_route_status コマンドを 使 用 します。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ネッ ト (get_nets)<br />
値<br />
• ROUTED : ネ ッ ト が 完 全 に 配 置 配 線 さ れています。<br />
• PARTIAL : ネ ッ ト のすべてのピ ンおよびポー ト が 配 置 さ れ、 ネ ッ ト の 一 部 は 配 線 さ れていますが、 配 線 さ れてい<br />
ない 部 分 があ る ので route_design を 実 行 する 必 要 があ り ます。<br />
• UNPLACED : 配 置 されていないピンやポー ト があ り、 配 置 を 完 了 させるため place_design を 実 行 する 必 要 が<br />
あります。<br />
• UNROUTED : ネ ッ ト のすべてのピ ンおよびポー ト が 配 置 さ れていますが、 ネ ッ ト に 配 線 データ がないため、 配 線<br />
を 完 了 させるのに route_design 実 行 する 必 要 があ り ます。<br />
• INTRASITE : ターゲッ ト デバイ スの 同 じ サ イ ト 内 で 配 線 全 体 が 完 了 し ていて、 接 続 を 完 了 させる のに 配 線 リ ソー<br />
スは 不 要 です。 こ れはエ ラーではあ り ません。<br />
• NOLOADS : 配 線 に 論 理 ロー ド がないか、 配 線 可 能 な ロー ド ピ ンがないので、 配 線 は 不 要 です。 こ れはエ ラーで<br />
はあ り ません。<br />
• NODRIVER : 配 線 に 論 理 ド ラ イバーがないか、 配 線 可 能 な ド ラ イバーがないので、 配 線 は 不 要 です。 こ れはデザ<br />
イン エラーです。<br />
• HIERPORT : 配 線 可 能 な ロー ド ま たは ド ラ イバーのない 最 上 位 階 層 ポー ト に 配 線 が 接 続 さ れています。 こ れはエ<br />
ラーではあり ません。<br />
• ANTENNAS : 配 線 に 最 低 1 つのアンテナがあ る (アンテナとはサイ ト ピ ンに 接 続 する 枝 葉 を 指 すが、 そのサ イ ト<br />
ピ ンが この 論 理 ネ ッ ト に 接 続 されている こ と を 表 し ていない)、 または 配 線 に 少 なくとも 1 つの 島 があ る ( 島 とは<br />
論 理 ネ ッ ト に 関 連 付 け ら れてい るサ イ ト ピ ンのいずれに も 接 続 さ れていない 配 線 の 一 部 を 指 す)。 これは 配 線 エ<br />
ラーです。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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152<br />
UG912 (v2013.4) 2013 年 12 月 20 日
ROUTE_STATUS<br />
• CONFLICTS : 配 線 プ ロ グ ラ ムに 次 の 配 線 エ ラーが 1 つ 以 上 見 ら れます。<br />
° 配 線 の 競 合 : こ の 配 線 の ノ ー ド が 1 つ 以 上 、ほかの 配 線 、 ま たは 同 じ 配 線 の 別 の 分 岐 で も 使 用 さ れています。<br />
° サイ ト ピンの 競 合 : サイ ト 内 のサイ ト ピ ンに 接 続 されている 論 理 ピン と 、サイ ト 外 に 配 線 を 介 し て 接 続 され<br />
ている 論 理 ネッ ト が 異 な り ます。<br />
° 無 効 サ イ ト の 競 合 : サイ トのプログラ ミ ングが 無 効 な 状 態 であるサイ トのサイ トのサイ ト ピンに 配 線 が 接<br />
続 さ れていて、 サ イ ト 内 の 配 線 が 正 し く 接 続 さ れてい る か 判 断 で き ない 状 態 です。<br />
• ERROR : 配 線 ス テータ ス を 判 断 する にあたって 内 部 エ ラーが 発 生 し た 状 態 です。<br />
• NONET : 配 線 ス テータ ス 用 に 指 定 さ れてい る ネ ッ ト オブジェク トが 存 在 しないか、 または 入 力 したよ うには 検<br />
出 されません。<br />
• NOROUTE : エラーのため、 指 定 のネ ッ ト に 対 し 配 線 オブジェ ク ト を 検 出 でき ません。<br />
• NOROUTESTORAGE : エ ラーのため、こ のデバイ スに 対 し ては 配 線 ス ト レージ オブジェ ク ト は 使 用 でき ません。<br />
• UNKNOWN : エラーのため、 配 線 ステートは 計 算 できません。<br />
構 文<br />
ROUTE_STATUS プロパティの 値 は、 先 に 説 明 した 値 の 1 つにな り ます。 また、 Vivado 配 線 により 割 り 当 てられる 読<br />
み 出 し 専 用 プ ロパテ ィ で、 直 接 変 更 はで き ません。<br />
影 響 を 受 けるステ ッ プ<br />
• デザイ ンの 配 線<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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153<br />
UG912 (v2013.4) 2013 年 12 月 20 日
RPM<br />
RPM<br />
RTL ソース ファイルで H_SET、 HU_SET、 または U_SET プ ロパテ ィ を 使 用 し て 定 義 さ れたセ ッ ト の ロ ジ ッ ク エレ メ<br />
ントに RPM は 割 り 当 て ら れ、 読 み 出 し 専 用 になっています。<br />
RTL ソース ファイルに RLOC もある 場 合 は、 H_SET、 HU_SET、 U_SET プ ロパテ ィ は、 合 成 後 ネ ッ ト リ ス ト でセル<br />
に 対 する 読 み 出 し 専 用 の RPM プ ロパテ ィ に 変 換 さ れます。 Vivado Design Suite のテキス ト エデ ィ ターで RTL ソース<br />
ファイルを 開 く と、 HU_SET および U_SET が 表 示 されますが、 セル オブジェ ク ト の [Properties] ビューでは RPM プ<br />
ロパテ ィ が 表 示 さ れます。 こ れ ら のプ ロパテ ィ の 使 用 および RPM の 定 義 については、 『Vivado Design Suite ユーザー<br />
ガイド : 制 約 の 使 用 』 (UG903) [ 参 照 9]を 参 照 して く ださい。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• 合 成 さ れたデザ イ ンのセル (get_cells)<br />
値<br />
• NAME : RTL ソース ファイルに H_SET、 HU_SET、 または U_SET プロパティ と と もに RLOC がある 場 合 のセッ<br />
ト 定 義 からくる RPM の 名 前 です。<br />
構 文<br />
RPM を 定 義 するための H_SET、 HU_SET、 または U_SET と RLOC がある RTL デザイ ンを 合 成 する と RPM プロパ<br />
テ ィ は 派 生 し、 読 み 出 し 専 用 です。 RPM プ ロパテ ィ を 直 接 定 義 し た り 変 更 する こ と はで き ません。<br />
関 連 項 目<br />
• 72 ページの 「H_SET および HU_SET」<br />
• 143 ページの 「RLOC」<br />
• 147 ページの 「RLOCS」<br />
• 149 ページの 「RLOC_ORIGIN」<br />
• 155 ページの 「RPM_GRID」<br />
• 160 ページの 「U_SET」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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154<br />
UG912 (v2013.4) 2013 年 12 月 20 日
RPM_GRID<br />
RPM_GRID<br />
RPM_GRID プロパティは RLOC グ リ ッ ド を 相 対 座 標 ではな く 絶 対 座 標 で 定 義 し ます。 RPM_GRID システムは、 セル<br />
が 異 な るサイ ト タイプ (スライス、 ブロック RAM、 DSP な どの 組 み 合 わせ) に 属 す RPM に 使 用 されます。 セルはさ<br />
ま ざ ま なサ イ ズのサ イ ト に 配 置 さ れる 可 能 性 があ る ので、 ターゲ ッ ト デバイ スに 直 接 配 置 で き る RPM_GRID システ<br />
ムでは 絶 対 座 標 の RPM_GRID を 使 用 します。<br />
RPM_GRID 値 は、 Vivado IDE でサ イ ト を 選 択 する と 、 [Site Properties] ビ ューに 表 示 さ れます。 座 標 は、 RPM_X およ<br />
び RPM_Y サイ ト プロパティを 使 用 して Tcl コ マン ド で 検 索 する こ と も で き ます。 RPM_GRID プ ロパテ ィ の 使 用 、 絶<br />
対 座 標 を 使 用 し た RPM の 定 義 については、 『Vivado Design Suite ユーザー ガイド : 制 約 の 使 用 』 (UG903) [ 参 照 9]を 参<br />
照 してください。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• セル (get_cells)<br />
値<br />
• ”GRID” : 指 定 のRLOC が、 通 常 RLOC で 指 定 さ れる 相 対 座 標 ではな く 、 ターゲ ッ ト デバイ スか ら の 絶 対 座 標 で<br />
あることを Vivado Design Suite に 知 らせる ため、 RPM_GRID プロパティ と GRID キーワー ド を 組 み 合 わせます。<br />
構 文<br />
Verilog 構 文<br />
Verilog 属 性 をモジ ュールま たはイ ン ス タ ンシエーシ ョ ンの 直 前 に 配 置 し ます。 次 の よ う に 指 定 し ます。<br />
(* RPM_GRID = "GRID" *)<br />
Verilog 例<br />
module iddr_regs<br />
(<br />
input clk, d,<br />
output y, z<br />
);<br />
(* RLOC = "X130Y195" *) IDDR ireg (.C(clk_i), .D(d), .Q1(q1), .Q2(q2));<br />
defparam ireg.DDR_CLK_EDGE = "SAME_EDGE";<br />
(* RLOC = "X147Y194" *) FD q1reg (.C(clk_i), .D(q1), .Q(y));<br />
(* RLOC = "X147Y194", RPM_GRID = "GRID" *) FD q2reg (.C(clk_i), .D(q2), .Q(z));<br />
endmodule // iddr_regs<br />
VHDL 構 文<br />
RPM_GRID シ ス テム を 使 用 する には、 まず 属 性 を 定 義 し、 それをデザ イ ン エレ メン トの 1 つに 追 加 し ます。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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155<br />
UG912 (v2013.4) 2013 年 12 月 20 日
RPM_GRID<br />
attribute RPM_GRID of ram0 : label is "GRID";<br />
VHDL 制 約 は 次 の よ う に 宣 言 し ます。<br />
attribute RPM_GRID : string;<br />
VHDL 制 約 は 次 の よ う に 指 定 し ます。<br />
attribute RPM_GRID of {component_name | entity_name} :<br />
{component|entity} is “GRID”;<br />
XDC 構 文<br />
RPM_GRID プロパティは RTL ソース ファイルで 割 り 当 てられ、XDC ファイルや Tcl コ マン ド では 定 義 する こ と はで<br />
きません。しかし、XDC マクロの 場 合 は、update_macros コマンドに -absolute_grid オプシ ョ ン を 使 用 し ます。<br />
影 響 を 受 けるステ ッ プ<br />
• 論 理 か ら 物 理 へのマ ッ ピ ング<br />
• place_design<br />
• synth_design<br />
関 連 項 目<br />
• 72 ページの 「H_SET および HU_SET」<br />
• 143 ページの 「RLOC」<br />
• 147 ページの 「RLOCS」<br />
• 149 ページの 「RLOC_ORIGIN」<br />
• 154 ページの 「RPM」<br />
• 160 ページの 「U_SET」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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156<br />
UG912 (v2013.4) 2013 年 12 月 20 日
SLEW<br />
SLEW<br />
SLEW は、 プ ロ グ ラ ム 可 能 な 出 力 スルー レート をサポートする I/O 規 格 で コ ン フ ィ ギ ュ レーシ ョ ン さ れた 出 力 バ ッ<br />
ファーに 対 し、 出 力 バッファーのスルー レー ト を 指 定 し ます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ポー ト (get_ports)<br />
° 接 続 さ れた 出 力 ポー ト ま たは 双 方 向 ポー ト<br />
• セル (get_cells)<br />
値<br />
° 出 力 バ ッ フ ァー (すべての タ イ プの OBUF)<br />
• SLOW (デフォル ト)<br />
• MEDIUM - UltraScale アーキテクチャの 場 合 は、 ハイ パフォーマンス (HP) I/O でのみ 使 用 で き ます。<br />
• FAST<br />
構 文<br />
Verilog 構 文<br />
I/O バ ッ フ ァーを 推 論 する 際 に こ の 属 性 を 設 定 する には、 適 切 な Verilog 属 性 構 文 を 最 上 位 出 力 ポー ト 宣 言 の 前 に 配 置<br />
します。<br />
(* DRIVE = "{SLOW|FAST}" *)<br />
Verilog の 構 文 例<br />
// Sets the Slew rate to be FAST<br />
(* SLEW = "FAST" *) output FAST_DATA,<br />
その 他 の Verilog の 構 文 例<br />
出 力 ま たは 双 方 向 バ ッ フ ァーが イ ン ス タ ンシエー ト さ れた と き に SLEW を 設 定 する には、イ ン ス タ ンシエー ト さ れた<br />
出 力 バ ッ フ ァーに SLEW パラ メーターを 割 り 当 てます。<br />
推 奨 : 言 語 テンプレー ト ま たは 『Vivado Design Suite 7 シ リーズ ライブラリ ガイド 』 (UG953) [ 参 照 12]、 または<br />
『UltraScale アーキテクチャ ライブラリ ガイド』 (UG974) [ 参 照 13]からのインスタンシエーショ ン テンプレート を 使<br />
用 して、 正 しい 構 文 を 指 定 してください。<br />
次 の 例 では、 fast_data_obuf という 名 前 の OBUF インスタンスのスルー レー ト を FAST に 設 定 し ています。<br />
// OBUF:Single-ended Output Buffer<br />
// Virtex-7<br />
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157<br />
UG912 (v2013.4) 2013 年 12 月 20 日
SLEW<br />
// Xilinx HDL Language Template, version 2013.4<br />
OBUF #(<br />
.DRIVE(12), // Specify the output drive strength<br />
.IOSTANDARD("DEFAULT"), // Specify the output I/O standard<br />
.SLEW("FAST") // Specify the output slew rate<br />
) fast_data_obuf (<br />
.O(FAST_DATA), // Buffer output (connect directly to top-level port)<br />
.I(fast_data_int) // Buffer input<br />
);<br />
// End of fast_data_obuf instantiation<br />
VHDL 構 文<br />
I/O バ ッ フ ァーを 推 論 する 際 に こ の 属 性 を 設 定 する には、 適 切 な VHDL 属 性 構 文 を 最 上 位 出 力 ポー ト 宣 言 の 前 に 配 置<br />
します。<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute SLEW : string;<br />
VHDL 属 性 は 次 の よ う に 指 定 し ます。<br />
attribute SLEW of port_name : signal is value;<br />
• port_name は 最 上 位 出 力 ポー ト です。<br />
VHDL の 構 文 例<br />
FAST_DATA : out std_logic;<br />
attribute SLEW : string;<br />
-- Sets the Slew rate to be FAST<br />
attribute SLEW of STATUS : signal is “FAST”;<br />
その 他 の VHDL の 構 文 例<br />
出 力 ま たは 双 方 向 バ ッ フ ァーが イ ン ス タ ンシエー ト さ れた と き に SLEW を 設 定 する には、イ ン ス タ ンシエー ト さ れた<br />
出 力 バ ッ フ ァーに SLEW ジェネリ ックを 割 り 当 てます。<br />
推 奨 : 言 語 テンプレー ト ま たは 『Vivado Design Suite 7 シ リーズ ライブラリ ガイド 』 (UG953) [ 参 照 12]、 または<br />
『UltraScale アーキテクチャ ライブラリ ガイド』 (UG974) [ 参 照 13]からのインスタンシエーショ ン テンプレート を 使<br />
用 して、 正 しい 構 文 を 指 定 してください。<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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158<br />
UG912 (v2013.4) 2013 年 12 月 20 日
SLEW<br />
次 の 例 では、 fast_data_obuf という 名 前 の OBUF インスタンスのスルー レー ト を FAST に 設 定 し ています。<br />
-- OBUF:Single-ended Output Buffer<br />
-- Virtex-7<br />
-- Xilinx HDL Language Template, version 2013.4<br />
Fast_data_obuf :OBUF<br />
generic map (<br />
DRIVE => 12,<br />
IOSTANDARD => "DEFAULT",<br />
SLEW => "FAST")<br />
port map (<br />
O => FAST_DATA, -- Buffer output (connect directly to top-level port)<br />
I => fast_data_int -- Buffer input<br />
);<br />
-- End of fast_data_obuf instantiation<br />
XDC 構 文<br />
set_property SLEW value [get_ports port_name]<br />
• port_name は 出 力 ま たは 双 方 向 ポー ト です。<br />
XDC の 構 文 例<br />
# Sets the Slew rate to be FAST<br />
set_property SLEW FAST [get_ports FAST_DATA]<br />
影 響 を 受 けるステ ッ プ<br />
• I/O 配 置<br />
• ノイズ レポート<br />
• 消 費 電 力 レポー ト<br />
関 連 項 目<br />
詳 細 は、 『Vivado Design Suite 7 シリーズ FPGA ライブラリ ガイド』 (UG953) [ 参 照 12]または 『UltraScale アーキテ<br />
クチャ ライブラリ ガイド』 (UG974) [ 参 照 13]を 参 照 して く ださい。<br />
• OBUF<br />
• OBUFT<br />
• IOBUF<br />
• IOBUF_DCIEN<br />
• IOBUF_INTERMDISABLE<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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159<br />
UG912 (v2013.4) 2013 年 12 月 20 日
U_SET<br />
U_SET<br />
RLOC 制 約 を 使 用 し て、 デザ イ ン 階 層 を ま たいで 分 散 し てい るデザ イ ン エレ メン ト を 1 つのセ ッ ト にま と めます。<br />
U_SET は HDL デザイ ン ソース フ ァ イル 内 の 属 性 で、 合 成 さ れたデザ イ ンやイ ンプ リ メ ン ト さ れたデザ イ ンには 現<br />
われません。 U_SET は、 RPM (Relatively Placed Macro) を RTL デザ イ ンで 定 義 する と き に 使 用 さ れます。 こ れ ら のプ<br />
ロパテ ィ の 使 用 および RPM の 定 義 については、 『Vivado Design Suite ユーザー ガイド : 制 約 の 使 用 』 (UG903) [ 参 照 9]<br />
参 照 し て く だ さ い。<br />
H_SET または HU_SET はデザイ ン 階 層 に 基 づいて ロ ジ ッ ク エレ メ ン ト のセ ッ ト を 定 義 する のに 使 用 さ れますが、<br />
U_SET を 使 用 する と 、 ユーザー 定 義 の ロ ジ ッ ク エレ メ ン ト を 手 動 で 作 成 でき、 このセ ッ ト はデザイ ンの 階 層 には 依<br />
存 しません。<br />
RTL ソース ファイルに RLOC もある 場 合 は、 H_SET、 HU_SET、 U_SET プ ロパテ ィ は、 合 成 後 ネ ッ ト リ ス ト でセル<br />
に 対 する 読 み 出 し 専 用 の RPM プ ロパテ ィ に 変 換 さ れます。 Vivado Design Suite のテキス ト エデ ィ ターで RTL ソース<br />
ファイルを 開 く と、 HU_SET および U_SET が 表 示 されますが、 セル オブジェ ク ト の [Properties] ビューでは RPM プ<br />
ロパティが 表 示 されます。<br />
重 要 : 階 層 モジ ュールに U_SET 制 約 を 設 定 する と 、 それ 以 下 の 階 層 にあ る RLOC 制 約 が 設 定 さ れたすべてのプ リ ミ<br />
ティブ シンボルに U_SET 制 約 が 適 用 さ れます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
次 のデザイ ン エレ メン ト、またはそのカテゴ リーで U_SET は 使 用 する こ と がで き ます。 詳 細 は、『Vivado Design Suite<br />
7 シリーズ FPGA ライブラリ ガイド』 (UG953) [ 参 照 12]を 参 照 して く ださい。<br />
• レジスタ<br />
• FMAP<br />
• マクロ インスタンス<br />
• ROM<br />
• RAMS<br />
• RAMD<br />
• MULT18X18S<br />
• RAMB4_Sm_Sn<br />
• RAMB4_Sn<br />
• RAMB16_Sm_Sn<br />
• RAMB16_Sn<br />
• RAMB16<br />
• DSP48<br />
値<br />
• NAME : U_SET の 名 前<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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160<br />
UG912 (v2013.4) 2013 年 12 月 20 日
U_SET<br />
構 文<br />
Verilog 構 文<br />
これは、 合 成 後 ネッ ト リ ス トで RPM を 定 義 する 階 層 ブ ロ ッ ク のセ ッ ト の 内 容 を 定 義 する ため、 RLOC プロパティ と<br />
組 み 合 わせた Verilog 構 文 です。 Verilog 属 性 はロ ジ ッ ク エレ メ ン ト の イ ン ス タ ンシエーシ ョ ン 直 前 に 配 置 し ます。<br />
(* RLOC = "X0Y0", HU_SET = "h0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));<br />
Verilog 例<br />
これは、 モジュールでのシフ ト レジスタ フリ ップフロップの RLOC および U_SET プロパティを 定 義 する Verilog モ<br />
ジュールです。<br />
module ffs (<br />
input clk,<br />
input d,<br />
output q<br />
);<br />
wire<br />
wire<br />
wire<br />
wire<br />
wire<br />
wire<br />
wire<br />
wire<br />
wire<br />
sr_0, sr_0n;<br />
sr_1, sr_1n;<br />
sr_2, sr_2n;<br />
sr_3, sr_3n;<br />
sr_4, sr_4n;<br />
sr_5, sr_5n;<br />
sr_6, sr_6n;<br />
sr_7, sr_7n;<br />
inr, inrn, outr;<br />
inv i0 (sr_0, sr_0n);<br />
inv i1 (sr_1, sr_1n);<br />
inv i2 (sr_2, sr_2n);<br />
inv i3 (sr_3, sr_3n);<br />
inv i4 (sr_4, sr_4n);<br />
inv i5 (sr_5, sr_5n);<br />
inv i6 (sr_6, sr_6n);<br />
inv i7 (sr_7, sr_7n);<br />
inv i8 (inr, inrn);<br />
(* RLOC = "X0Y0", U_SET = "Uset0" *) FD sr0 (.C(clk), .D(sr_1n), .Q(sr_0));<br />
(* RLOC = "X0Y0", U_SET = "Uset0" *) FD sr1 (.C(clk), .D(sr_2n), .Q(sr_1));<br />
(* RLOC = "X0Y1", U_SET = "Uset0" *) FD sr2 (.C(clk), .D(sr_3n), .Q(sr_2));<br />
(* RLOC = "X0Y1", U_SET = "Uset0" *) FD sr3 (.C(clk), .D(sr_4n), .Q(sr_3));<br />
(* RLOC = "X0Y0", U_SET = "Uset1" *) FD sr4 (.C(clk), .D(sr_5n), .Q(sr_4));<br />
(* RLOC = "X0Y0", U_SET = "Uset1" *) FD sr5 (.C(clk), .D(sr_6n), .Q(sr_5));<br />
(* RLOC = "X0Y1", U_SET = "Uset1" *) FD sr6 (.C(clk), .D(sr_7n), .Q(sr_6));<br />
(* RLOC = "X0Y1", U_SET = "Uset1" *) FD sr7 (.C(clk), .D(inrn), .Q(sr_7));<br />
(* LOC = "SLICE_X0Y0" *) FD inq (.C(clk), .D(d), .Q(inr));<br />
FD outq (.C(clk), .D(sr_0n), .Q(outr));<br />
assign q = outr;<br />
endmodule // ffs<br />
定 義 さ れてい る 特 定 の 階 層 に 設 定 する HU_SET プロパティ とは 異 なり、 U_SET プ ロパテ ィ は 階 層 全 体 に 設 定 で き ま<br />
す。こ の 例 では、 最 上 位 モジ ュールに よ り ffs モジュールのインスタンスが 3 つ 定 義 さ れていますが、U_SET は Uset_0<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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161<br />
UG912 (v2013.4) 2013 年 12 月 20 日
U_SET<br />
および Uset_1 の 2 つしか 作 成 されていません。この 2 つのセ ッ ト に 次 に 定 義 されている 3 つの ffs モジュール インス<br />
タンスからのフリ ップフロップが 含 まれています。<br />
module top (<br />
input clk,<br />
input d,<br />
output q<br />
);<br />
wire c1, c2;<br />
ffs u0 (clk, d, c1);<br />
ffs u1 (clk, c1, c2);<br />
ffs u2 (clk, c2, q);<br />
endmodule // top<br />
VHDL 構 文<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute U_SET : string;<br />
VHDL 制 約 は 次 の よ う に 指 定 し ます。<br />
attribute U_SET of {component_name | entity_name | label_name}<br />
:{component|entity|label} is "NAME";<br />
• {component_name | entity_name | label_name} にはデザイ ン エレ メ ン ト を 指 定 し ます。<br />
• {component|entity|label} は 指 定 し たデザイ ン エレ メン トのインスタンス ID です。<br />
• "NAME" には U_SET の 名 前 を 指 定 し ます。<br />
XDC 構 文<br />
U_SET プロパティは XDC 制 約 を 使 用 し ては 定 義 で き ません。RLOC とともにロジック エレ メ ン ト に 設 定 さ れてい る<br />
U_SET プロパティは、 RPM を 定 義 し、 その 結 果 合 成 さ れたデザ イ ンのネ ッ ト リ ス ト に 読 み 出 し 専 用 の RPM プロパ<br />
ティが 設 定 されます。<br />
ヒント : デザイ ン 内 で RPM の よ う に 機 能 する マ ク ロ オブジェ ク ト を Vivado Design Suite で 定 義 する には、<br />
create_macro または update_macro を 使 用 し ます。 こ れら のコ マン ド の 詳 細 は、 『Vivado Design Suite Tcl コマン<br />
ド リファレンス ガイド』 (UG835)[ 参 照 7] を 参 照 して く ださい。<br />
影 響 を 受 けるステ ッ プ<br />
• デザイ ンのフ ロ アプ ラ ン<br />
• place_design<br />
• synth_design<br />
関 連 項 目<br />
• 99 ページの 「KEEP_HIERARCHY」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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162<br />
UG912 (v2013.4) 2013 年 12 月 20 日
U_SET<br />
• 72 ページの 「H_SET および HU_SET」<br />
• 143 ページの 「RLOC」<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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163<br />
UG912 (v2013.4) 2013 年 12 月 20 日
USED_IN<br />
USED_IN<br />
USED_IN プロパティは Vivado Design Suite のデザイ ン ファイル (v、 vhd、 xdc、 tcl) に 設 定 し、 これらのフ ァ イルが<br />
FPGA デザ イ ンのどの 段 階 で 使 用 さ れる かを 指 定 し ます。<br />
たとえば、 インプリ メンテーションではなく、Vivado 合 成 で XDC フ ァ イルを 使 用 する よ う 、 USED_IN プロパティで<br />
指 定 で き ます。 ま た、 合 成 ではな く シ ミ ュ レーシ ョ ンで HDL ソース ファイル (v または vhd) を 使 用 する よ う 指 定 す<br />
ることもできます。<br />
ヒント : USED_IN_SYNTHESIS、 USED_IN_SIMULATION、 USED_IN_IMPLEMENTATION プロパティは USED_IN プ<br />
ロパテ ィ に 関 連 付 け られてお り 、 ツールに よ り 自 動 的 に USED_IN ({synthesis, simulation, implementation} に 変 換 され<br />
ます。<br />
また、 Tcl フ ァ イルを 単 に イ ンプ リ メ ンテーシ ョ ンで 使 用 する 設 定 する のではな く、 USED_IN opt_design または<br />
place_design で 使 用 する よ う に 細 か く 設 定 する こ と も で き ます。<br />
アーキテクチャ サポー ト<br />
すべてのアーキテ ク チャ<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ファイル<br />
値<br />
• synthesis<br />
• implementation<br />
• simulation<br />
• out_of_context<br />
• opt_design<br />
• power_opt_design<br />
• place_design<br />
• phys_opt_design<br />
• route_design<br />
• write_bitstream<br />
• post_write_bitstream<br />
• synth_blackbox_stub<br />
• testbench<br />
• board<br />
• single_language<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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164<br />
UG912 (v2013.4) 2013 年 12 月 20 日
USED_IN<br />
構 文<br />
Verilog 構 文<br />
該 当 な し<br />
VHDL 構 文<br />
該 当 な し<br />
XDC 構 文<br />
set_property USED_IN {} [get_files ]<br />
• には 有 効 な USED_IN 値 が 1 つま たは 複 数 入 り ます。<br />
• には USED_IN プ ロパテ ィ を 設 定 する フ ァ イル 名 が 入 り ます。<br />
XDC の 構 文 例<br />
# Designates the specified files as used in simulation<br />
set_property USED_IN {synthesis simulation} [get_files *.vhdl]<br />
影 響 を 受 けるステ ッ プ<br />
• 合 成<br />
• シミュレーション<br />
• インプリ メンテーション<br />
• ビッ トスト リーム 生 成<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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165<br />
UG912 (v2013.4) 2013 年 12 月 20 日
VCCAUX_IO<br />
VCCAUX_IO<br />
VCCAUX_IO は、 指 定 し た I/O の VCCAUX_IO レールの 動 作 電 圧 を 指 定 し ます。<br />
VCCAUX_IO プロパティの 割 り 当 てが 正 しいこ とをチェックする DRC があ り ます。<br />
• VCCAUXIOBT ( 警 告 ) : VCCAUX_IO の 値 が NORMAL または HIGH になっているポー ト が HP バンクのみに 配 置<br />
さ れてい る こ と を 確 認 し ます。<br />
• VCCAUXIOSTD ( 警 告 ) : VCCAUX_IO の 値 が NORMAL または HIGH になっているポー ト が HR バンクでのみサ<br />
ポー ト されている IOSTANDARD を 使 用 していないこ と を 確 認 します。<br />
• VCCAUXIO (エラー) : VCCAUX_IO の 値 が NORMAL になっているポー ト が、VCCAUX_IO の 値 が HIGH になっ<br />
ているポー ト と して 同 じバンクに 制 約 / 配 置 されていないこ と を 確 認 します。<br />
アーキテクチャ サポー ト<br />
7 シリーズ デバイ ス (High Performance (HP) バンクの I/O のみ)<br />
適 用 可 能 なオブジ ェ ク ト<br />
• ポー ト (get_ports)<br />
• セル (get_cells)<br />
値<br />
° I/O バッファー<br />
• DONTCARE (デフォル ト)<br />
• NORMAL<br />
• HIGH<br />
構 文<br />
Verilog 構 文<br />
こ の 属 性 を 設 定 する には、 適 切 な Verilog 属 性 構 文 を 最 上 位 出 力 ポー ト 宣 言 の 前 に 配 置 し ます。<br />
(* VCCAUXIO = "{DONTCARE|NORMAL|HIGH}" *)<br />
Verilog の 構 文 例<br />
// Specifies a “HIGH” voltage for the VCCAUX_IO rail connected to this I/O<br />
(* VCCAUX_IO = "HIGH" *) input ACT3,<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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166<br />
UG912 (v2013.4) 2013 年 12 月 20 日
VCCAUX_IO<br />
VHDL 構 文<br />
こ の 属 性 を 設 定 する には、 適 切 な VHDL 属 性 構 文 を 最 上 位 出 力 ポー ト 宣 言 の 前 に 配 置 し ます。<br />
VHDL 属 性 は 次 の よ う に 宣 言 し ます。<br />
attribute VCCAUX_IO : string;<br />
VHDL 属 性 は 次 の よ う に 指 定 し ます。<br />
attribute VCCAUX_IO of port_name : signal is value;<br />
• port_name は 最 上 位 ポー ト です。<br />
VHDL の 構 文 例<br />
ACT3 : in std_logic;<br />
attribute VCCAUX_IO : string;<br />
-- Specifies a “HIGH” voltage for the VCCAUX_IO rail connected to this I/O<br />
attribute VCCAUX_IO of ACT3 : signal is “HIGH”;<br />
XDC 構 文<br />
set_property VCCAUX_IO value [get_ports port_name]<br />
• port_name は 最 上 位 ポー ト です。<br />
XDC の 構 文 例<br />
# Specifies a “HIGH” voltage for the VCCAUX_IO rail connected to this I/O<br />
set_property VCCAUX_IO HIGH [get_ports ACT3]<br />
影 響 を 受 けるステ ッ プ<br />
• I/O 配 置<br />
• place_design<br />
• 消 費 電 力 レポー ト<br />
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付 録 A<br />
その 他 のリ ソース<br />
ザイリンクス リソース<br />
ア ンサー、 資 料 、 ダ ウ ン ロー ド 、 フ ォーラ ムなどのサポー ト リソースは、 次 のザイリンクス サポー ト サイ ト を 参 照<br />
してください。<br />
http://japan.xilinx.com/support<br />
ザ イ リ ン ク ス 資 料 で 使 用 さ れる 用 語 集 は、 次 を 参 照 し て く だ さ い。<br />
http://japan.xilinx.com/company/terms.htm<br />
ソリューション センター<br />
デバイ ス、 ツール、 IP のサポー ト については、 ザイ リ ンクス ソリューション センターを 参 照 して く ださい。 ト ピ ッ<br />
クには、 デザイン アシスタン ト、 アドバイザリ、 ト ラブルシュート ヒントなどが 含 まれます。<br />
参 考 資 料<br />
こ のガ イ ド の 補 足 情 報 は、 次 の 資 料 を 参 照 し て く だ さ い。<br />
1. 『7 シリーズ FPGA コンフィギュレーション ユーザー ガイド』 (UG470)<br />
2. 『7 シリーズ FPGA SelectIO リソース ユーザー ガイド』 (UG471)<br />
3. 『7 シリーズ FPGA クロック リソース ユーザー ガイド』 (UG472)<br />
4. 『UltraScale アーキテクチャ コンフィギュレーション ユーザー ガイド』 (UG570)<br />
5. 『UltraScale アークテクチャ SelectIO リソース ユーザー ガイド』 (UG571)<br />
6. 『UltraScale アーキテクチャ クロッキング リソース ユーザー ガイド』 (UG572)<br />
7. 『Vivado Design Suite Tcl コマンド リファレンス ガイド』 (UG835)<br />
8. 『Vivado Design Suite ユーザー ガイド : 合 成 』 (UG901)<br />
9. 『Vivado Design Suite ユーザー ガイド : 制 約 の 使 用 』 (UG903)<br />
10. 『Vivado Design Suite ユーザー ガイド : インプリ メンテーション』 (UG904)<br />
11. 『Vivado Design Suite ユーザー ガイド : デザ イ ン 解 析 および ク ロージ ャー テクニック』 (UG906)<br />
12. 『Vivado Design Suite 7 シリーズ FPGA ライブラリ ガイド』 (UG953)<br />
13. 『UltraScale アーキテクチャ ライブラリ ガイド』 (UG974)<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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14. 『Vivado Design Suite ユーザー ガイド : IP インテグレーターを 使 用 した IP サブシ ス テムの 設 計 』 (UG995)<br />
15. Vivado Design Suite ビデオ チュート リ アル<br />
http://japan.xilinx.com/training/vivado/index.htm<br />
16. Vivado Design Suite 資 料 ページ ( http://japan.xilinx.com/support/documentation/dt_vivado2013-4.htm)<br />
プロパティ リファレンス ガイド japan.xilinx.com<br />
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