ザイリンクス Virtex-II 製品の背景 - Xilinx

ザイリンクス ザイリンクス Virtex®-II
製品の背景
製品の背景
2001 年 1 月
Virtex-II プラットフォーム FPGA ソリューションは、複雑なシングルチップ設計に革命を起こそうという目
的をもって、シリコンとソフトウェアについてプログラマブル・ロジック史上最大の研究開発を行った成果
として誕生しました。設計生産性、シリコン有効性、システム柔軟性の改善は揃って、この新しいプラット
フォームの優れた特長となっています。複雑なシステムの市場における成功を約束するには、市場投入
までの期間を短縮しながら、最新のメモリとインターコネクト・ファブリック、汎用エンベデッド・ハードマク
ロ、特定用途向けソフト IP ライブラリ、さらにクロック、システム・ノイズ、設計保護用のグローバルな設計
管理機能を組み込まなければなりません。Virtex-II デバイスなら、以上の機能をすべて事前設計済み
式で用意してあるため、ユーザの設計サイクルを短期間に保つことができます。
Virtex-II ファミリでは、ザイリンクスの IP-Immersion技術が用意され、豊富なオンチップ・メモリ・オプシ
ョンと先進の配線リソースを組み込むことができるので、知的資産(IP)を利用する複雑な設計をサポート
することができます。Virtex-II プラットフォームの鍵を握るのは、ハードマクロ・ビルディング・ブロックと、
急速に成長中のソフト IP ブロックのライブラリです。Virtex-II は革新的な機能を備えており、設計者は、
プログラマブル・ロジック業界で初めて、今日の最先端用途で要求される処理速度、性能、先進機能を
すべて揃えている一本化されたプラットフォームで、必須機能を真に完備したシステムを開発することが
できます。
プラットフォーム FPGA の Virtex-II ファミリは、最大で 1,000 万のシステム・ゲート集積度を誇るプログラ
マブル・ソリューションです。ザイリンクスの FPGA デバイスは本来的に高い柔軟性を備え、システムの開
発フェーズと製造フェーズを通じて設計変更を無制限に行えるため、設計サイクルを年単位から月単位
に抑えることができます。今日の複雑な設計については、市場が急速に変化していることから、生産性
の改善、設計リスクの低減、システム柔軟性の向上が要求されます。Virtex-II プラットフォームは、光ネ
ットワーク・システム、ギガビット・ルータ、ワイヤレス携帯基地局、モデム・アレイ、プロフェッショナル・ビ
デオ・ブロードキャスト・システムといった用途について、柔軟性に乏しいカスタム ASIC から柔軟性に富
んだ FPGA へと業界を挙げた移行を促すでしょう。
Virtex-II アーキテクチャは、PowerPCプロセッサ、高速内部バス CoreConnect、チャネル接合 3.125
Gbps シリアル・インターフェイスなど、現在開発中の多岐にわたる新しいハードマクロ・ビルディング・ブ
ロックをシームレスに集積することを目的に開発されました。以上の新規ハードマクロは、シングルチッ
プ・ソリューションで利用可能な信号処理機能とデータ送信機能を大幅に強化するでしょう。
Virtex-II の主な特長 の主な特長 の主な特長 の主な特長
• プラットフォーム FPGA を可能にする IP-Immersionアーキテクチャ
• 最大でシステム・ゲート 1,000 万を誇る大容量ロジック
• 最大で 4.5 M ビットの大きなメモリ容量
• 高速ワイド・バス用に最適化された第 4 世代のセグメント型配線技術

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• 250MHz のエンベデッド・マルチプライヤ・ハードマクロ。シングル・デバイスで最大 192 個までのマ
ルチプライヤを搭載。
• 840 Mbps の I/O をサポートする柔軟性の高い SelectI/O-Ultra技術。1,108 本までのユーザ I/O ピ
ン(554 対の差動 I/O ペア)。
• 18-k ビットの True Dual-Portブロック RAM/ROM
• 18-ビット×18-ビットのマルチプライヤ
• 「グリッチなし」のクロック多重化ビットストリーム
• RapidI/O、PCI-X、LDT、POS PHY L3/L4、Flexbus 4、OIF SPI-4 インターフェイス用と、LDT
(Lightning Data Transport)用のハード/ソフト IP サポート
• XCITE (Xilinx Controlled Impedance Technology)技術。シグナル・インテグリティを確保するため
に、すべてのシングル・エンデッド I/O に組み込み型インピーダンス・マッチング機能を提供。
• デ-スキューと高精度の周波数/位相操作をサポートするデジタル・クロック管理ハードマクロ
• 設計の保護のためのビットストリーム暗号化
• エンベデッド・プロセッサと高速シリアル・インターフェイスの今後のサポート
Virtex-II の対象用途
の対象用途
• 光ネットワーキングとハイエンド DSP システム
• 複雑で高速なデータ送信と操作
• ハードマクロとソフト IP ブロックを使う IP-ベース・システム
Virtex-II ソリューションは、データ通信システムとデジタル信号処理システムという技術的にもっとも大き
な課題を抱えるシステム・アプリケーションの速やかな開発を推進することを目的として開発されました。
こうしたシステムの特長は、高集積のロジック、ワイド・バスと拡張パイプラインの高速で複雑な配線、
FIFO メモリを必要とします。Virtex-II ファミリは、最大で 1,000 万という業界一のシステム・ゲート容量を
提供します。新しい Active Interconnectアーキテクチャは配線遅延を予測できるように最適化されて
おり、各デバイスには最大 4.5 M ビットのオンチップ・メモリを搭載した先進のメモリ・アレイ・アーキテクチ
ャが組み込まれます。また、1,108 本までのユーザ I/O ピンによって、複数の高速 I/O 規格がオンチップ
でサポートされます。エコー・キャンセレーション、順方向エラー修正、イメージ圧縮/伸張といった DSP
機能を組み込んでいるアプリケーションはすべて、Virtex-II プラットフォーム FPGA 内に多量に埋め込
まれた 18 ビット×18 ビットの高速マルチプライヤ・ブロックから大きな恩恵を受けることができます。革新
的な Virtex-II アーキテクチャは、ユニークな機能を揃えているため、光ネットワーキング製品、SAN
(storage area network)、インターネット電話(VoIP)システム、ビデオ・ブロードキャスト・システム、医療イメ
ージング・システム、ワイヤレス基地局、インターネット・インフラストラクチャ製品にとって理想的なデバイ
スとなります。
IP-Immersion の機能
の機能
• 予測可能な配線性能を確保できるザイリンクスの Active Interconnect 技術
• ハードマクロ・ビルディング・ブロック
• ザイリンクスの Smart-IPソフトウェア技術
• 設計保護用のビットストリーム暗号化
Virtex-II ソリューションでは、高速信号線の配線を実装するために、革新的なメモリ・ベースのロジックと
インターコネクト・ファブリックを可能にしています。このインターコネクト・メソドロジは、Active
Interconnect 技術と呼ばれる第 4 世代セグメント型配線構造によって、設計の反復で予測性が高く、高

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速な配線性能を保証します。各配線スイッチ接続は出力でバッファ処理されるので、信号のファンアウト
に依存しない一定の配線遅延を確保できます。これで、設計の各反復時に必要となる配線遅延変更の
回数を最小限に抑えることにより、従来の FPGA アーキテクチャや ASIC と比較して開発期間が短縮さ
れます。
Virtex-II FPGA 内のハードマクロ・ビルディング・ブロックには、標準的な高性能サブ機能(メモリ、マル
チプライヤ・モジュール、I/O マクロなど)が揃えられています。こうしたハードマクロ実装では、ソフトマク
ロ実装に比較してチップ・サイズがごく小さいことが要求され、性能上とロジック有効性において大きなメ
リットを得ることができます。
ハードウェア・アーキテクチャでは、IP ブロック内のサブシステム IP ブロックが一定のタイミングを保持で
きるようにする Smart-IP 技術をサポートしています。この技術では、サブシステム IP ブロックは固定され
た物理配置や一定のターゲット・デバイスである必要がありません。Smart-IP 技術を使って実現されるサ
ブシステム IP ブロックは、ザイリンクスおよびサードパーティからも提供されているので、同じタイミング性
能を持つIPブロックを同等の他の Virtex-II デバイスにターゲットすることができます。これで、同一の設
計を Virtex-II ファミリ全体で再利用できることになります。
IP-Immersion アーキテクチャの重要な特長に、内部 IP の保護があります。ビットストリーム暗号化機能
では、ビットストリームを秘密鍵で符号化できるため、ビットストリームが傍受されることがあっても内部の
設計を盗まれないよう保護できます。この秘密鍵はデバイス内部に格納されるので、内部ユーザ・ロジッ
クの逆アセンブルを防ぐことができます。
ネットワーキング・アプリケーションにおける高速ワイド・バスのインターコネクト・エンジン
ネットワーキング・アプリケーションにおける高速ワイド・バスのインターコネクト・エンジン
• ワイド FIFO 用の大容量 RAM
• 時間一定の豊富な配線を確保する Active Interconnect 技術
• ワイド LVDS-/ULVDS-ベースの I/O インターフェイス用のソフト IP サポート
• 複数の高周波数クロック・ドメインをサポートする 16 本のグローバル・クロック・ネットワーク
Virtex-II アーキテクチャは、複雑なネットワーク接続/送信システムで特にワイドなデータ幅をサポートす
る需要の多い機能を数多く組み込んでいます。最新の複雑なシステムは複数のクロック・ドメインで動作
し、その内部の大きな IP-ベース・サブシステムは他に依存せずに独立的に動作します。サブシステム
間の高速でワイドなデータ転送を処理するには、大きなワイド FIFO とバッファ・メモリが必要となります。
これらのワイド・バスは、内部的にはチップ内通信に、外部的にはスイッチド・ファブリック通信にと、内部
的にも外部的にも必要です。たとえば、ワイドな 32 ビット超のデータ・バスは、バックプレーン全体のデ
ータ転送のため、ポイント・ツー・ポイント通信のため、あるいは高速マルチキャスト・バス規格を実装する
ために、複数の高速 ULVDS インターフェイス規格を制御できます。
以上の必要条件は、現行のプログラマブル・ロジック・デバイスにとっては克服すべき課題となっていま
す。現行のデバイスは、その設計を完全にサポートするには、ゲート容量、メモリと配線リソース、処理速
度、アーキテクチャ柔軟性の各要素で不足しているところがあります。Virtex-II ソリューションは、そうし
た複雑なシステムの開発と製造において、“開発期間短縮の重圧からの解放”を促すことに特化したプ
ラットフォーム FPGA を初めて適用しました。

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完全デジタルのクロック管理
完全デジタルのクロック管理
• 16 個の低スキューの事前設計済みクロック・ドメイン
• グリッチのないクロック多重化機能
• 位相同期、周波数合成、ダイナミック位相シフトをサポートする最大 12 個までのデジタル・クロック・
マネージャ
各 Virtex-II FPGA には 16 個のグローバル・クロック・バッファ-マルチプレクサが搭載されており、各デ
バイス内に 16 個までの低スキュー・クロック・ドメインを作ることができます。豊富な低遅延の配線リソース
を使って追加的なクロック信号線も配線できるため、設計上の高度な柔軟性が実現されています。各グ
ローバル・クロック・バッファ-マルチプレクサは、グリッチのない 2 入力/1 出力のクロック多重化機能を提
供し、共有リソース・システムで先進のスイッチ制御を可能にします。クロック回路は自動的に出力クロッ
ク時間より短いクロック・スパイクを排除するため、クロック信号のスワップで円滑な遷移が約束されます。
Virtex-II ファミリでは、シングル・デバイス内で 12 個までのデジタル・クロック・マネージャ(DCM)を搭載
します。各 DCM は、リファレンス・クロックに対する位相同期、ユーザ指定の乗数および除数による正確
な周波数合成、スタティックまたはダイナミックな位相シフト制御を行うことができます。ディープ・サブミク
ロン・プロセス技術なら、そうしたシステムのデジタル実装によって、アナログ実装と比較して高いレベル
の安定性を実現しながら、特殊なアナログ電源を必要としません。
DCM
12 個、8 個、または 4 個の DCM
M 遅延ゼロのクロック・バッファ
M 高精度のクロック・エッジ・プレースメント
M 正確な周波数生成
M EMIControl 技術
図 1: デジタル・クロック・マネージャ(
デジタル・クロック・マネージャ(DCM)の機能
デジタル・クロック・マネージャ( の機能

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DCM では、ゼロ遅延のクロック・バッファ処理、正確なクロック周波数生成、高精度のクロック・エッジ・プ
レースメントという 3 つの主要機能をサポートしています。DCM は、内部制御フィードバック機能を備え
たデジタル遅延線を使ってリファレンス・クロックの位相と期間をマッチングさせるため、効果の高いゼロ・
スキュー・バージョンのリファレンス・クロックが生成されます。これで、DCM はダブル・データ・レートのア
プリケーションにとって理想的な 50/50 のデューティ出力を生成できます。
DCM は、4,096 個までの乗数と除数に基づいて合成された周波数を生成します。これで、ユーザには、
その用途にカスタマイズされた正確な周波数を生成できる大きな柔軟性が与えられます。これは、E1/T1
変換、ビデオ・クロック生成、クロスバー式データ・スイッチといった用途向けに、簡素化されたシステム・
クロック生成を可能にします。
DCM では、出力クロック信号をリファレンス・クロックを基準にして指定量だけ位相シフトできます。入力
リファレンス・クロックの期間は内部的に 256 の時間単位に分割され、出力クロックはその時間単位のど
れに対しても同期することが可能です。ユーザはソフトウェア内で–255~+255 のスタティック値で位相シ
フトを制御でき、システム内で生成される同期増分/減分制御信号を使って位相シフトをダイナミックに制
御することもできます。このユニークな機能により、開発フェーズの最後に正確なクロック・エッジ調整を
行うことができます。つまり、高速データ転送を最適化するために、この機能を同期シーケンスに組み込
むことが可能です。
メモリベースのデータパス・ファブリック
メモリベースのデータパス・ファブリック
• 16-ビット分散型メモリをサポートする汎用ルックアップ・テーブル(LUT)
• 複数の FIFO をサポートするブロック RAM/ROM 機能
IP-Immersion アーキテクチャの核は、異なる IP-ベース・サブシステム間で同期/非同期のデータ転送を
サポートするメモリ・ベースのデータパス・ファブリックです。この独自のアーキテクチャには、分散型メモ
リエレメントと配線リソースの両方をカバーする一連の CLB (Configurable Logic Block)が用意されてい
ます。各 CLB は 8 個の 16-ビット単位のメモリから構成され、それぞれ 16-ビット RAM、16-ビット可変タ
ップ・シフトレジスタ、または 4-入力ルックアップ・テーブル(LUT)として設定可能です。なお、こうしたリソ
ースは、内部ハードウェア・ロジックを使って大きなメモリ・セクションやワイド・ロジック機能に接続できま
す。これで、配線リソースや特別な配線遅延を必要とせずに、128-ビット RAM、128-ビットシフトレジスタ、
および 32 入力/1 出力マルチプレクサを実現できます。
また、IP-Immersion アーキテクチャには、各 Virtex-II デバイス内に、それぞれに 18 K ビット(2 K バイト
以上)の容量の BRAM (ブロック RAM)モジュールが最大 192 個用意されています。各 BRAM は、高
速のデュアルポート同期リード/ライト処理をサポートし、非対称のポート幅、3 種類のライト・モード、電源
投入後のビットストリーム・プログラマブル・コンテンツを可能にします。BRAM ハードマクロ・モジュール
は、非対称ポート FIFO、ROM ベースのルックアップ・テーブル、有限状態機械、CAM を有効に実現す
ることができます。
大容量化や特殊メモリのために追加メモリが必要になった場合には、IP-Immersion のメモリ階層サポー
ト機能で外部メモリとインターフェイスできます。DDR SDRAM、QDR SRAM、特殊 CAM デバイスと
いった外付けメモリは、専用 DDR レジスタや、HSTL、SSTL、その他の高速 I/O 規格の組み込みサポ
ート機能など、SelectI/O 回路内部のハードマクロ・ブロックでサポートされます。

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IP-Immersion アーキテクチャのフル・メモリ階層は、分散型メモリ、ブロック・メモリ、高速メモリ・インター
フェイスから構成され、IP ベース・システムをサポートする強力なメモリ・ベースのデータパス・ファブリック
を提供します。
パワフルな パワフルな SystemIO機能 機能
• 新しい高速通信規格の物理インターフェイスをサポートする SelectIO-Ultra技術
• ザイリンクス XCITE(デジタル制御インピーダンス技術)
Virtex-II プラットフォーム FPGA では、業界最高の I/O インターフェイス技術である SystemIO 技術が導
入されており、高性能設計のシステム・コネクティビティについてあらゆる観点から十分に対応していま
す。システム・コネクティビティは、物理インターフェイスと、高帯域幅を提供するのに必要なプロトコルに
より構成されています。Virtex-II SystemIO 技術では、SelectI/O-Ultra ブロックを用いて最速かつ最も柔
軟な電気的インターフェイスをおこないます。すべての Virtex-II I/O ピンは SelectIO-Ultra のフル機能
をサポートし、設計の柔軟性を高めることに成功しています。各ユーザ I/O ピンは、20 以上のインターフ
ェイスの電気規格をサポートします。こうした標準規格である PCI-X 133 MHz、RapidI/O、POS PHY
Level 4 (転送速度 832 Mbps で 1 クロック当たり 16 データ)、Flexbus 4 (転送速度 832 Mbps で 1 クロッ
ク当たり 16 データ)、SPI-4 (転送速度 832 Mbps で 1 クロック当たり 16 データ)、LDT など、重要な新規
インターフェイス・プロトコル向けに、ソフト IP ビルディング・ブロックを使い、インターフェイスを実現しま
す。
システム同期
システム同期
システム同期
パラレル パラレル
パラレル
PCI-66
PCI-X133
ソース同期
ソース同期
パラレル
パラレル
RapidIO、LDT、SPI-4 、POS-PHY3 、
POS-PHY4 、 FlexBus3 、FlexBus4 、
XGMII
図 2: Virtex-II SystemIO 技術
技術
先進の
先進の
メモリ メモリ
メモリ
インターフェイス
インターフェイス
ZBT SSRAM
DDR SDRAM
QDR SSRAM
CAM

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また、Virtex-II プラットフォーム FPGA では、すべてのシングル・エンディド I/O でザイリンクスの XCITE
(半導体業界で最初の機能)もサポートしています。XCITE オプションは各ユーザ出力で利用可能で、
それによって出力インピーダンスは各デバイス内の 8 個の I/O バンクの 1 つに専用となっている外部リ
ファレンス・インピーダンスに一致させることができます。この機能は、もっとも外の終端レジスタを不要に
し、高速データ転送で要求される高精度のインピーダンス・マッチングを可能にします。
バンク7
バンク6
バンク 0 バンク1
バンク5 バンク4
このように、ASIC ではサポートされていないユニークな機能をプラットフォーム FPGA 内に提供いたしま
す。これにより、ローカルなインピーダンス条件を一致させることができるので、Virtex-II 設計をさまざま
な電気的環境で使うことができます。それとは対照的に、特定の基板インピーダンス仕様に合わせて設
計される ASIC では、異なる基板環境では動作できない場合があり、微調整も困難となります。
ビットストリーム暗号化による設計セキュリティの強化
ビットストリーム暗号化による設計セキュリティの強化
ビットストリーム暗号化による設計セキュリティの強化
• 三重の DES
• 複数の鍵のサポート
バンク2
バンク3
XCITE I/O バンク
バンク
LVCMOS
図 3:デジタル制御インピーダンス技術
デジタル制御インピーダンス技術 XCITE
ビットストリーム暗号化ハードマクロ機能により、保護された設計の不正コピーを防止する高度なセキュリ
ティを提供します。ビットストリーム暗号化機能は、FPGA としては初めて、プラットフォーム FPGA メソドロ
ジで実現しています。デザインのコンパイル処理では、暗号化されたビットストリームを生成することを目
的に、設計ソフトウェアでユーザが選択できる鍵が提供されています。製造プロセスでは、その鍵がシリ
アル JTAG ポートを経由して Virtex-II デバイスにロードされます。その鍵は一度ロードされると、バッテリ
やその他の電源を使って特殊な解読電源ピンに電流を供給することにより、Virtex-II デバイスの内部に
無限に留まります。
HSTL
HSTL
フィードバック
制御
出力パラレル
終端
入力パラレル
終端
出力パラレル
終端
立上り基準
GND
Vcco
立下り基準

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ビットストリーム
ビットストリーム
暗号化
暗号化
暗号化された
ビットストリーム
ザイリンクス Alliance/Foundation ソフトウェア
0110101...
図 4: 設計セキュリティのためのビットストリーム暗号化
設計セキュリティのためのビットストリーム暗号化
設計セキュリティのためのビットストリーム暗号化
鍵がロードされると、デザイン・ビットストリームがロードされる(システムの電源投入やリセットなどが行わ
れる)たびに、Virtex-II FPGA はデザイン・ビットストリームを内部的に解読でき、デバイスの初期化が可
能になります。競争相手がビットストリームを読み取っても、解読鍵がなくてはビットストリームの解読や逆
アセンブルを行うことはできません。
暗号化/解読スキームでは、周知の DES フォーマットを利用し、三重の DES によって 168 ビット長までの
鍵を可能にしています。このメソドロジは多様な攻撃に対して高度なセキュリティ保護を確保でき、設計
の不正コピーに対して優れた保護機能を提供します。
各 Virtex-II FPGA は、三重の DES 鍵を 2 組まで用意でき、デバイスで受容できるデザイン・ビットストリ
ームを暗号化する際にはどちらを使ってもかまいません。これで、同じ鍵を複数の企業に公開しなくて
済むため、保護された 1 つの FPGA の設計を異なる企業で開発する安全な方法が用意されます。
また、ビットストリーム暗号化機能なら、Virtex-II プラットフォーム FPGA はセミカスタム・チップセット開発
の「仮想ファウンドリ」になることができます。これで、IP および設計サービスのサードパーティ・プロバイ
ダは、特定顧客向けのセキュリティ保護されたチップセットを開発できるため、全般的な設計生産性と市
場投入までの期間短縮を実現できるうえに、ライセンス契約を簡素化できます。また、インターネット・リコ
ンフィギャラブル・ロジック (IRL TM )技術やその他の手段を使って、デバイスについて設計改良や機能強
化の再プログラミングを行うことで、時間が経過しても設計の修正や改良を加えることが可能です。
たとえば、サードパーティの IP 開発者は Virtex-II プラットフォーム FPGA を使って、VoIP アプリケーシ
ョン向けのエコー・キャンセレーション・チップセットを開発できます。その設計は、材料明細、符号化さ
れたビットストリーム・ファイル、デモ基板とともに提供することができます。エンドユーザとして採用を検
討している場合なら、コストを分析し、設計を評価できます。チップセットが完成したら、エンドユーザは、
追加のサービス、カスタマイズ要件、ライセンス条件について開発者と直接的に契約を結ぶことができま
す。
PROM
暗号化された
ビットストリーム
鍵を格納するための
バッテリ

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Virtex-II ソリューションのユニークなビットストリーム暗号化機能は、複雑な設計の完全なセキュリティ保
護を可能にします。これは、競争が激化する市場において不可欠です。
今日のシステム・レベルの設計ニーズを満たすソリューション、
今日のシステム・レベルの設計ニーズを満たすソリューション、プラットフォーム
今日のシステム・レベルの設計ニーズを満たすソリューション、 プラットフォーム FPGA
• システム・レベルの集積度と処理速度
• ダイナミックなインピーダンス・マッチング機能で、デザインの寿命を長期化
• チップ IP 全体を保護するビットストリーム暗号化
• フィールド・プログラマビリティによる最高の柔軟性
Virtex-II プラットフォーム FPGA ソリューションは、これまでカスタム ASIC が必要だった数多い複雑な
高性能機能を実現することをターゲットにしています。新しいプラットフォーム FPGA は、数百万ゲートと
420 MHz までのシステム周波数をを要求する ASIC 指向の設計を初めて内部に実現できるようになりま
した。これで、FPGA に特有のメリット(開発サイクルの短期化、エンジニアリング生産性の向上、低い開
発コスト、設計の速やかな再プログラマビリティなど)を ASIC 設計に取り入れることができます。
さらに、Virtex-II プラットフォーム FPGA ソリューションは、XCITE 技術や IRL 機能など、ASIC では不
可能なその他の機能を用意しています。XCITE 技術を使うと、Virtex-II デザインをカスタマイズしてイン
ピーダンスの異なるさまざまな基板を開発し、設計の製品ライフサイクルを延ばすことができます。ASIC
とは違って、Virtex-II デバイスの出力は、基板のインピーダンスに正確に一致するよう設計を仕上げて
からカスタマイズできます。Virtex-II デバイスのビットストリーム暗号化機能は、IRL 技術と連携すること
で、デザインの盗難を防ぎながら、単純かつ有効なフィールド更新を可能にします。
新しい Virtex-II プラットフォーム FPGA ソリューションなら、数多くの最先端システム企業はカスタム
ASIC の設計と保守においてこれまで以上の課題を抱え込まなくて済むことになるでしょう。そして、市場
投入までの期間を短縮して競争力を獲得し、エンジニアリング生産性を高め、よりパワフルで柔軟性の
あるデザイン・メソドロジを手に入れ、開発コストを低減することができるはずです。