técnicas para projeto de asics cmos de alta velocidade - LSI - USP

Navarro Soares Jr., JoãoTécnicas para Projeto de ASICs CMOS de AltaVelocidade. São Paulo, 1998.196p.Tese (Doutorado) - Escola Politécnica da Universidadede São Paulo. Departamento de Engenharia Elétrica.1. Microeletrônica 2. Circuitos Integrados 3. CMOS 4.Circuitos de alta velocidade - Projetos I. Universidade deSão Paulo. Escola Politécnica. Departamento deEngenharia Elétrica II. t

AgradecimentosA conclusão deste trabalho só foi possível devido a colaboração de diversas pessoas e instituições.Dessa forma, gostaria de tornar publico meus agradecimentosao Prof. Dr. Wilhelmus A.M. Van Noije pela orientação, pelo exemplo de trabalho que sempre deu,e sobretudo pelo incentivo e confiança;ao Laboratório de Sistemas Integráveis da USP (LSI), onde foi desenvolvida a quase totalidadedeste trabalho, ao CNPq/Protem e à Fundação Banco do Brasil, que apoiaram a aquisição dosequipamentos usados nos testes, à FAPESP, que possibilitou a fabricação dos protótipos via projetoPMU-FAPESP, e ao Laboratório de Microeletrônica da USP (LME), onde foram realizados alguns dostestes necessários;aos colegas do LSI, pela ajuda e paciência;aos amigos Pedro L.P. Sanchez e Sandra Abib pelo apoio que sempre deram;aos meus pais, a quem devo o que sou;e à Priscila, de cuja paciência e amor abusei, e a quem espero pagar com maior amor.Por fim, minha gratidão à Deus, origem e fim de tudo.

Sumário 1SumárioSumário ..........................................................................................................................................................................1Lista de Figuras .............................................................................................................................................................5Lista de Tabelas ...........................................................................................................................................................10Lista de Símbolos .........................................................................................................................................................11Resumo .........................................................................................................................................................................17Abstract ........................................................................................................................................................................191. Introdução ...................................................................................................................................................................211.1 História das tecnologias MOS ...............................................................................................................................211.2 Motivações e objetivos ...........................................................................................................................................221.3 Desenvolvimento da pesquisa ................................................................................................................................251.4 Capítulos: descrição ..............................................................................................................................................272. Implementação de Register Transfer Systems (RTS) de Alta Velocidade ...............................................................292.1 Introdução..............................................................................................................................................................292.2 Register Transfer Systems (RTS)............................................................................................................................292.2.1 Lógica Combinatorial.....................................................................................................................................302.2.1.1 Lógica Estática Complementar CMOS...................................................................................................302.2.1.2 Lógica Estática Pseudo NMOS...............................................................................................................322.2.1.3 Lógica Estática com Transistores de Passagem......................................................................................332.2.1.4 Lógica Dinâmica CMOS.........................................................................................................................342.2.1.5 Lógica Dinâmica Clocked CMOS (C 2 MOS) ..........................................................................................372.2.2 Registradores ..................................................................................................................................................372.2.2.1 Registradores Estáticos ...........................................................................................................................382.2.2.2 Registradores Dinâmicos ........................................................................................................................392.2.3 Políticas de clock ............................................................................................................................................402.2.3.1 Estratégia com duas fases de clock NORA.............................................................................................402.2.3.2 Estratégia com uma fase de clock TSPC.................................................................................................422.2.3.2.1 Portas Lógicas e Registradores .......................................................................................................422.2.3.2.2 Regras de Composição....................................................................................................................442.2.3.2.3 Conclusões sobre o TSPC ...............................................................................................................462.3 Estratégia E-TSPC .................................................................................................................................................472.3.1 Blocos da E-TSPC..........................................................................................................................................472.3.2 Regras de composição ....................................................................................................................................47

2Sumário2.3.2.1 Definições............................................................................................................................................... 472.3.2.2 Descrição das Regras.............................................................................................................................. 522.3.2.2.1 Regras r 1 a r 5 ................................................................................................................................... 532.3.2.2.2 Blocos Dps e data chains do circuito ............................................................................................. 552.3.3 Teorema fundamental da estratégia E-TSPC ................................................................................................. 602.3.3.1 Propriedades dos blocos do E-TSPC...................................................................................................... 612.3.3.2 Demonstração do Teorema fundamental................................................................................................ 632.3.4 Blocos N-MOS like......................................................................................................................................... 742.3.5 Regra de Exceção........................................................................................................................................... 772.3.6 Comparações e conclusões sobre o E-TSPC.................................................................................................. 813. Otimização de Tapered Buffers para altas taxas de operação................................................................................. 833.1 Introdução.............................................................................................................................................................. 833.2 Critérios clássicos para otimização de Tapered Buffers ....................................................................................... 843.3 Novo critério para otimização de Tapered Buffers para altas taxas ..................................................................... 883.3.1 Novo critério: sinal de teste e definição de passagem do sinal....................................................................... 893.3.2 Modelo teórico para o novo critério de otimização........................................................................................ 903.3.3 Simulação dos Tapered Buffers...................................................................................................................... 933.3.3.1 Condições para as simulações ................................................................................................................ 943.3.3.2 Resultados das Simulações..................................................................................................................... 973.3.3.2.1 Modelamento dos Tapered Buffers com as expressões analíticas (14)......................................... 1013.3.3.2.2 Modelamento dos Tapered Buffers com o uso de tabelas empíricas ............................................ 1033.3.4 Mismatch do Atraso ..................................................................................................................................... 1083.3.4.1 Atraso do Tapered Buffer ..................................................................................................................... 1093.3.4.2 Modelos estatísticos para os parâmetros variáveis ............................................................................... 1123.3.4.2.1 Parâmetro L i .................................................................................................................................. 1133.3.4.2.2 Parâmetro W i ................................................................................................................................. 1133.3.4.2.3 Parâmetros V Tni e V Tpi .................................................................................................................... 1143.3.4.2.4 Parâmetro C oxi ............................................................................................................................... 1153.3.4.2.5 Parâmetros µ ni e µ pi ....................................................................................................................... 1153.3.4.3 Expressões para as derivadas e sua avaliação nos valores médios ....................................................... 1163.3.4.4 Cálculo da variância do atraso de um Tapered Buffer.......................................................................... 1203.3.4.5 Análise da variância em função do fator de aumento........................................................................... 1213.3.4.5.1 Primeiro e segundo termo............................................................................................................. 1213.3.4.5.2 Terceiro termo .............................................................................................................................. 1223.3.4.5.3 Quarto termo................................................................................................................................. 1233.3.4.5.4 Quinto termo................................................................................................................................. 1233.3.4.5.5 Sexto a nono termos...................................................................................................................... 1243.3.4.5.6 Décimo termo ............................................................................................................................... 124

Sumário 33.3.4.5.7 Décimo primeiro a décimo quarto termos.....................................................................................1243.3.4.5.8 Resultados Numéricos...................................................................................................................1253.3.4.6 Considerações finais sobre o estudo do Mismatch do Atraso ...............................................................1303.4 Conclusões sobre a otimização de Tapered Buffers.............................................................................................1314. Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers .............................................................1334.1 Introdução............................................................................................................................................................1334.2 Circuitos Multiplexador e Demultiplexador.........................................................................................................1334.2.1 Projeto do Multiplexador e do Demultiplexador (primeira versão)..............................................................1344.2.1.1 Circuitos de entrada/saída conversores ECL-CMOS e CMOS-ECL ....................................................1344.2.1.2 Principais células TSPC........................................................................................................................1364.2.1.3 Multiplexador 8:1 .................................................................................................................................1374.2.1.4 Demultiplexador 1:8.............................................................................................................................1394.2.2 Projeto do Multiplexador e do Demultiplexador (nova versão)....................................................................1414.2.2.1 Novo circuito conversor ECL-CMOS [Na98b] ....................................................................................1424.2.2.2 Células com blocos N-MOS like ...........................................................................................................1424.2.2.3 Novo Multiplexador 8:1 .......................................................................................................................1444.2.2.4 Novo Demultiplexador 1:8 ...................................................................................................................1454.2.3 Resultados Experimentais do Multiplexador 8:1 e do Demultiplexador 1:8................................................1494.2.3.1 Testes dos conversores ECL-CMOS e CMOS-ECL.............................................................................1534.2.3.2 Testes do Circuito Multiplexador 8:1 ...................................................................................................1554.2.3.3 Testes do Circuito Demultiplexador 1:8...............................................................................................1574.2.4 Multiplexador e Demultiplexador: conclusões .............................................................................................1594.3 Circuito Dual-Modulus Prescaler........................................................................................................................1604.3.1 Circuito Dual-Modulus Prescaler (divide por 128/129)...............................................................................1614.3.2 Estudo preliminar dos contadores síncronos ................................................................................................1624.3.3 Resultados Experimentais do Dual-Modulus Prescaler ...............................................................................1654.3.4 Dual-Modulus Prescaler: conclusões...........................................................................................................1685. Conclusões e futuros trabalhos ................................................................................................................................1715.1 Futuros trabalhos sobre o E-TSPC ......................................................................................................................1725.2 Futuros trabalhos sobre otimização de tapered buffers.......................................................................................172APÊNDICE A.............................................................................................................................................................175APÊNDICE B.............................................................................................................................................................177APÊNDICE C.............................................................................................................................................................181APÊNDICE D.............................................................................................................................................................185Referências Bibliográficas .........................................................................................................................................189

4Sumário

6Lista de FigurasFigura 18. Circuito com possibilidade de violação de holding time usando blocos data precharged................................... 46Figura 19. Circuito E-TSPC com exemplos de data chains.................................................................................................. 52Figura 20. Conversão de blocos para blocos N-MOS like: (a), bloco n-dinâmico e (b), bloco n-dinâmico N-MOS like; (c),bloco p-dinâmico e (d), bloco p-dinâmico N-MOS like; (e), bloco n-latch e (f), bloco n-latch N-MOS like; (g), blocop-latch e (h), bloco p-latch N-MOS like........................................................................................................................ 76Figura 21. Ilustração de um tapered buffer com N inversores. O nó de saída tem uma capacitância de carga C L ................ 83Figura 22. Gráfico mostrando o fator de aumento que minimiza o atraso total de um tapered buffer como função da razãoKLCDSox........................................................................................................................................................................... 88Figura 23. Demultiplexador 1:8 com tapered buffers para o dado e para o clock [Ro95b]................................................... 89Figura 24. Sinais de entrada e saída de um tapered buffer com um número par de inversores............................................. 90⎛ TFigura 25. Gráfico de K α como função de ⎜⎝ t∆N0N⎞⎟ . ............................................................................................................. 93⎠Figura 26. Configuração em pente dos transistores N e P para simulações. ......................................................................... 95Figura 27. Diagrama de decisões para determinação da máxima taxa em que opera um tapered buffer qualquer (ε rf é o errorelativo da freqüência). ................................................................................................................................................. 96Figura 28. Gráfico da máxima taxa de operação, Gbit/s, em função do fator de aumento do tapered buffer. Sãosimulados buffers com 2, 3, 4, 5, 6 e 7 inversores. A carga final em todos eles é 0,2pF e a tecnologia é 0,8µm. ........ 98Figura 29. Gráfico da máxima taxa de operação, Gbit/s, em função do fator de aumento do tapered buffer. Sãosimulados buffers com 2, 3, 4, 5 e 6 inversores. A carga final em todos eles é 0,2pF e a tecnologia é 0,35µm. .......... 99Figura 30. Gráfico da largura mínima de um pulso que passa pelo tapered buffer em função da carga capacitiva C L dasaída. São simulados buffers com 2, 3, 4 e 5 inversores. O fator de aumento usado é χ=2 e a tecnologia é de 0,8µm.100Figura 31. Gráfico da largura mínima de um pulso que passa pelo tapered buffer em função da carga capacitiva C L dasaída. São simulados buffers com 2, 3, 4 e 5 inversores. O fator de aumento usado é χ=2 e a tecnologia é de 0,35µm.100Figura 32. Gráfico da largura mínima de um pulso que passa por um inversor em função da sua carga capacitiva. Aslarguras de canal dos trans.P/trans.N são: 8/5µm; 12/7,5µm; 16/10µm; 20/12,5µm; 24/15µm; 28/17,5µm; 32/20µm;36/22,5µm; 40/25µm. O comprimento do canal é L=0,8µm. A tecnologia é de 0,8µm............................................. 102Figura 33. Gráfico da largura mínima de um pulso que passa por um inversor em função da sua carga capacitiva. Aslarguras de canal dos trans.P/trans.N são: 8/5µm; 12/7,5µm; 16/10µm; 20/12,5µm; 24/15µm; 28/17,5µm; 32/20µm;36/22,5µm; 40/25µm. O comprimento do canal é L=0,35µm. A tecnologia é de 0,35µm. ........................................ 102Figura 34. Gráfico da largura mínima de um pulso que passa pelo tapered buffer em função do número de inversores.Curvas para diversos valores de fator de aumento são apresentadas (fator de aumento de 1, 2, 3, 4 e 5). O primeiroinversor, em todos os exemplos, tem 5µm para largura de canal do transistor N, e 8µm para o transistor P. Ocomprimento de canal para todos é de 0,8µm. A carga na saída é de 1fF e a tecnologia CMOS de 0,8µm. .............. 105Figura 35. Gráfico do largura mínimo de um pulso que passa pelo tapered buffer em função do número de inversores.Curvas para diversos valores de fator de aumento são apresentadas (fator de aumento de 1, 2, 3, 4 e 5). O primeiroinversor, em todos os exemplos, tem 5µm para largura de canal do transistor N, e 8µm para o transistor P. Ocomprimento de canal para todos é de 0,35µm. A carga na saída é de 1fF e a tecnologia CMOS de 0,35µm. .......... 106

8Lista de FigurasFigura 56. Diagrama esquemático do núcleo do novo circuito Demultiplexador 1:8. Os blocos hachurados são aqueles queforam alterados. .......................................................................................................................................................... 146Figura 57. Modificações no circuito para gerar sinais para alinhamento de byte. Os blocos hachurados são aqueles queforam alterados. .......................................................................................................................................................... 146Figura 58. Modificações no circuito gerador do clock CA. Os blocos hachurados são aqueles que foram alterados. ........ 147Figura 59. Configuração dos tapered buffers para a distribuição do sinal de clock no Demultiplexador 1:8..................... 147Figura 60. Sinal Dado M e clock, no primeiro Multiplexador fabricado, após passarem pelo circuito conversor ECL-CMOSda entrada e tapered buffers (ver Figura 49). Os sinais na entrada têm freqüência de 625MHz, tempo desubida/descida de 0,2ns e níveis de tensão de 4,0V/3,2V. Os resultados são obtidos a partir de simulação SPICE, level2 e parâmetros slow. ................................................................................................................................................... 148Figura 61. Sinal Dado M e clock, no novo Multiplexador, após passarem pelo circuito conversor ECL-CMOS da entrada etapered buffers (ver Figura 56). Os sinais na entrada têm freqüência de 625MHz, tempo de subida/descida de 0,2ns eníveis de tensão de 4,0V/3,2V. Os resultados são obtidos a partir de simulação SPICE, level 2 e parâmetros slow..149Figura 62. Layout do novo circuito Multiplexador 8:1. As dimensões deste circuito (incluindo os PADs) são 1,68mm por0,94 mm. ..................................................................................................................................................................... 150Figura 63. Layout do novo circuito Demultiplexador 1:8. As dimensões deste circuito (incluindo os PADs) são 1,90mmpor 1,08mm................................................................................................................................................................. 151Figura 64. Fotografias dos C.I.s fabricados (nova versão). Em (a) está o circuito Multiplexador 8:1 e em (b), o circuitoDemultiplexador 1:8................................................................................................................................................... 152Figura 65. Resultado do teste nos conversores ECL-CMOS e CMOS-ECL. É mostrado o sinal na entrada do PAD InTest,INPUT, que está a taxa de 2,4Gbit/s, e no PAD OuTest, OUTPUT. Os sinais INPUT e OUTPUT são invertidos. Aseqüência que aparece na figura, sinal de entrada, é "1111010000000100101010"................................................... 153Figura 66. Diagrama de olho para avaliação dos conversores ECL-CMOS e CMOS-ECL. O sinal de entrada é Pseudo-Randon-Bit-Sequence 2 23 -1 (HP Pulse Generator 8133A). Em (a) o sinal aplicado tem taxa de622,1Mbit/s(STS12/STM4 [St92]) em (b), taxa de 1244,12Mbit/s (STS24/STM8 [St92]) e em (c), taxa de 1,6Gbit/s.154Figura 67. Diagrama de olho do sinal na entrada do C.I.: (a) para o sinal com taxa de 1244,1Mbit/s e (b), para o sinal a1,6Gbit/s. O sinal é Pseudo-Randon-Bit-Sequence 2 23 -1............................................................................................ 155Figura 68. Sinal de clock e da saída do Multiplexador 8:1 funcionando a taxa de 1,7Gbit/s. O sinal de saída é "01100101".A posição relativa no tempo, entre o clock e o sinal de saída, foi ajustada para facilitar a visualização. ................... 156Figura 69. Sinal de dados, DADO, e sinal de clock nas entradas do circuito Demultiplexador 1:8 (versão nova). O sinal dedados tem valor "101011" e taxa de 1,38Gbit/s.......................................................................................................... 158Figura 70. Diagrama de blocos de sintetizador de freqüência RF empregando PLL e Prescaler. ...................................... 160Figura 71. Diagrama esquemático do Dual-Modulus Prescaler (divide por 128/129). ...................................................... 162Figura 72. Diagrama de transistores e layout dos quatro projetos do contador síncrono 4/5: em (a) está o projeto D G1 ; em(b), D G2 ; em (c), D G3 ; em (d), D G4 . Na representação de transistores também estão indicados a largura e, quandodiferente de 0,8µm, o comprimento do canal de cada transistor (largura/comprimento). No layout, a moldura emtorno do circuito tem dimensões de 100µm X 70µm (praticamente as dimensões de D G1 ), para os quatro casos. .... 163Figura 73. Fotografia do C.I. fabricado. Em (a) aparece o C.I. completo, com três diferentes Prescalers; também sãomostradas as conexões do C.I. com placa de teste. Em (b), estão detalhes do Prescaler que foi testado em altafreqüência (implementação 1)..................................................................................................................................... 166

10Lista de TabelasLista de TabelasTabela 1. Processadores produzidos pela Intel e suas características básicas [Bo98]. .......................................................... 22Tabela 2. Características das gerações tecnológicas apresentadas no NTRS/97 ([Se97], [Br98]). ....................................... 24Tabela 3. Condições que determinarão o dimensionamento dos transistores dos blocos N-MOS like. ................................. 76Tabela 4. Número de blocos estáticos e Dps (estes pertencendo a S E ) entre o bloco B F e o bloco B i para o data chain S E . 78Tabela 5. Relações para cálculo da área e do perímetro de dreno. W é a largura de canal do transistor considerado........... 94Tabela 6. Condições para obtenção dos resultados de simulação para as tecnologias 0,8µm e 0,35µm. .............................. 98Tabela 7. Valores de χ max para vários valores de N. .............................................................................................................. 99Tabela 8. Valores das constantes K 1 e K 2 das equações dadas por (14)............................................................................... 103Tabela 9. Condições para geração de curvas/tabelas T 0 x C L para modelamento dos tapered buffers................................ 105Tabela 10. Taxa máxima para o buffer com fator de aumento χ=3, taxa máxima possível (qualquer χ) e aumento relativoda taxa de operação (valor em χ=3 tomada como referência). É também indicado o valor do fator de aumento quemaximiza a taxa de operação do buffer (χ ot )............................................................................................................... 108Tabela 11. Descrição, expressão e fator para análise de cada termo da equação (28)......................................................... 125Tabela 12. Atraso de um inversor como função do fator de aumento do buffer, para as tecnologias 0,8µm e 0,35µm. ..... 127Tabela 13. Valores dos níveis lógicos ECL utilizados pelo Multiplexador e pelo Demultiplexador. ................................. 134Tabela 14. PADs de entrada/saída do novo circuito Multiplexador 8:1 e sua descrição. .................................................... 150Tabela 15. PADs de entrada/saída do novo circuito Demultiplexador 1:8 e sua descrição................................................. 151Tabela 16. Resultados experimentais da primeira versão do circuito Multiplexador 8:1 e de sua nova implementação.Também são apresentadas as diferenças entre eles..................................................................................................... 156Tabela 17. Tecnologia, potência consumida e máxima taxa de operação de diversas implementações de Multiplexadores.157Tabela 18. Resultados experimentais da primeira versão do circuito Demultiplexador 1:8 e de sua nova implementação.Também são apresentadas as diferenças entre eles..................................................................................................... 158Tabela 19. Tecnologia, potência consumida e máxima taxa de operação de diversas implementações de Demultiplexadores.159Tabela 20. Resultados de máxima velocidade e potência consumida para os quatro contadores síncronos 4/5 projetados(simulação SPICE com parâmetros slow)................................................................................................................... 164Tabela 21. PADs de entrada/saída do Prescaler testado e sua descrição (Figura 73(b))..................................................... 166Tabela 22. Resultados de área, velocidade e potência para cinco diferentes implementações do Prescaler....................... 168Tabela A1. Número de blocos que pode haver entre as entradas e saídas de blocos adjacentes dentro de um data chain..175Tabela D1. Condições para obtenção dos resultados de simulação para a tecnologia CMOS 0,8µm da AMS....................185

Lista de Símbolos 11Lista de SímbolosA Cox : parâmetro do processo que relaciona σ Coxi com variações de curta distância;A L : parâmetro do processo que relaciona σ Li com o edge roughness;As df : valor default para área de fonte;A VTn : parâmetro do processo que relaciona σ VTn com variações de curta distância;A VTp : parâmetro do processo que relaciona σ VTp com variações de curta distância;A W : parâmetro do processo que relaciona σ Wi com o edge roughness;A µn : parâmetro do processo que relaciona σ µni com variações de curta distância;A µp : parâmetro do processo que relaciona σ µpi com variações de curta distância;B(C E ): conjunto dos blocos que compõe o circuito C E ;C Coxi,Coxj : covariância entre C oxi e C oxj ;C dni e C dpi : capacitâncias de junção de dreno dos transistores N e P, respectivamente, do i-ésimoinversor do tapered buffer;C gpi e C gpi : capacitâncias de gate dos transistores N e P, respectivamente, do i-ésimo inversor dotapered buffer;C L : carga capacitiva na saída do tapered buffer;C Li : capacitância de carga do i-ésimo inversor do tapered buffer;C Lj,i : capacitância de carga do i-ésimo inversor do j-ésimo buffer;NC LV : capacitância cujo valor é dado pela expressão CLV = Cox ( Wn 1+ Wp1 ) χ L;C ox : capacitância, por unidade de área, no gate do transistor N ou P;C oxi : capacitância, por unidade de área, no gate dos transistores P e N do i-ésimo inversor do taperedbuffer;C oxi : valor médio da variável C oxi ;C oxj,i : capacitância, por unidade de área, no gate dos transistores P e N do i-ésimo inversor do j-ésimobuffer;C VTni,VTnj : covariância entre V Tni e V Tnj ;C VTpi,VTpj : covariância entre V Tpi e V Tpj ;C xi,xj : covariância entre x i e x j ;C µ ni,µ nj: covariância entre µ ni e µ nj ;C µ pi,µ pj: covariância entre µ pi e µ pj ;D: entrada digital com valor entre 0 e (2 m -1);D istance : distância do transistor a uma referência;Fac 3 : fator para análise da variância de t D devido à acurácia do pattern generation process em L i ;Fac 4 : fator para análise da variância de t D devido ao edge roughness em L i ;Fac 5 : fator para análise da variância de t D devido ao nonuniform arrangement of events em C oxi ;Fac 6 : fator para análise da variância de t D devido ao nonuniform arrangement of events em V Tni ;Fac 7 : fator para análise da variância de t D devido ao nonuniform arrangement of events em V Tpi ;Fac 8 : fator para análise da variância de t D devido ao nonuniform arrangement of events em µ ni ;Fac 9 : fator para análise da variância de t D devido ao nonuniform arrangement of events em µ pi ;Fac 10 : fator para análise da variância de t D devido às variações de longa distância em C oxi ;Fac 11 : fator para análise da variância de t D devido às variações de longa distância em V Tni ;Fac 12 : fator para análise da variância de t D devido às variações de longa distância em V Tpi ;Fac 13 : fator para análise da variância de t D devido às variações de longa distância em µ ni ;Fac 14 : fator para análise da variância de t D devido às variações de longa distância em µ pi ;f div: freqüência média do sinal f div ;

Lista de Símbolos 13N A : número de inversores de cada buffer da implementação A;N B : número de inversores de cada buffer da implementação B;N D : número inteiro que indica fator de divisão do Prescaler;O BQ : saída do bloco B Q ;O(C E ): conjunto das saídas externas do circuito C E ;P Ci : parâmetro do transistor P ou N ( PCi = KCiµ iCoxi) do i-ésimo inversorP Cnj,i e P Cpj,i : parâmetros P C para os transistores N e P, respectivamente, do i-ésimo inversor do j-ésimo buffer;Pot: potência consumida pelo circuito por MHz, em µW/MHz;pr i : i-ésima propriedade dos blocos usados no E-TSPC;Ps df : valor default para perímetro de fonte;RD: parâmetro do modelo do transistor (ver modelos HSPICE no APÊNDICE B);Rd df : valor default para resistência série de dreno;r E : regra de exceção;r i : regra de composição i;R inv : resistência equivalente ao transistor;r G : regra geral;RS: parâmetro do modelo do transistor (ver modelos HSPICE no APÊNDICE B);Rs df : valor default para resistência série de fonte;RSH: parâmetro do modelo do transistor (ver modelos HSPICE no APÊNDICE B);S Cox : parâmetro do processo que relaciona σ Coxi com variações de longa distância;S VTn : parâmetro do processo que relaciona σ VTn com variações de longa distância;S VTp : parâmetro do processo que relaciona σ VT com variações de longa distância;S µn : parâmetro do processo que relaciona σ µni com variações de longa distância;S µp : parâmetro do processo que relaciona σ µpi com variações de longa distância;t D : atraso do tapered buffer;t d: atraso do i-ésimo inversor quando não há mismatch;t da : atraso médio de um inversor da implementação A;t db : atraso médio de um inversor da implementação B;t di : atraso do i-ésimo inversor do tapered buffer;t Dj : atraso do tapered buffer j;t dj,i : atraso médio do i-ésimo inversor do j-ésimo tapered buffer;T E : teorema da estabilidade;Tec: comprimento mínimo de canal para a tecnologia, em µm;T i : largura do pulso na saída do i-ésimo inversor do tapered buffer;t pHLi : atraso da transição de alto-para-baixo (descarga) na saída do i-ésimo inversor do tapered buffer;t pLHi : atraso da transição de baixo-para-alto (carga) na saída do i-ésimo inversor do tapered buffer;t Ti : tempo de transição efetivo do sinal na saída do i-ésimo inversor;T ∆ : valor de T ∆i para os N-1 primeiros inversores do tapered buffer;T ∆i : constante do i-ésimo inversor do tapered buffer;t 0 : valor de t 0i para os N-1 primeiros inversores do tapered buffer;t0t 0: constante dada pela expressão t0= ;K3t 0i : constante de tempo do i-ésimo inversor do tapered buffer;V DD : tensão mais alta aplicada ao circuito (5V, por exemplo);V DS : tensão dreno-fonte;V D0i : tensão de dreno de saturação, quando |V GSi |=V DD , para o transistor (P ou N);V D0n : tensão de dreno de saturação, quando V GS =V DD , para o transistor N;

Lista de Símbolos 15µ ni e µ pi : mobilidade dos elétrons e das lacunas nos transistores N e P, respectivamente, do i-ésimoinversor do tapered buffer;µ ni: valor médio da variável µ ni ;µ nj,i e µ pj,i : mobilidades dos elétrons e das lacunas nos transistores N e P, respectivamente, do i-ésimoinversor do j-ésimo buffer;µ p : mobilidade das lacunas para o transistor P;µ pi: valor médio da variável µ pi ;σ Coxi : desvio padrão da variável C oxi ;σ Li : desvio padrão da variável L i ;σ L0 : parâmetro do processo que relaciona σ Li com a acurácia do pattern generation process;σ tD : desvio padrão de t D ;σ Wi : desvio padrão da variável W i ;σ W0 : parâmetro do processo que relaciona σ Wi com a acurácia do pattern generation process;σ VTni : desvio padrão da variável V Tni ;σ VTpi : desvio padrão da variável V Tpi ;σ µni : desvio padrão da variável µ ni ;σ µpi : desvio padrão da variável µ pi ;ν Ti =|V Ti /V DD |;χ: fator de aumento entre inversores do tapered buffer;χ A : fator de aumento de cada buffer da implementação A;χ B : fator de aumento de cada buffer da implementação B;χ max : fator de aumento que maximiza a taxa de operação para tapered buffers com N inversores.

Resumo 17ResumoA redução nas dimensões dos transistores CMOS e a demanda crescente por circuitos rápidosfizeram da velocidade um importante fator de desempenho dos circuitos integrados (C.I.) modernos. Oobjetivo deste trabalho é o estudo e desenvolvimento de técnicas para projeto de ASICs (Application-Specific Integrated Circuits) CMOS de alta velocidade.Uma estratégia para o projeto de Register Transfer Systems os quais usam um único clock nosincronismo é inicialmente proposta. Essa estratégia foi denominada Extended True Single PhaseClock (E-TSPC). Nela são utilizadas portas lógicas complementar CMOS, CMOS dinâmicas e dataprecharged (onde os dados de entrada fazem a pré-carga), blocos n-latches e blocos p-latches. Ainda,são permitidas modificações em algumas destas portas e blocos, formando novos blocos N-MOS likeque aumentam a velocidade dos circuitos. Um conjunto de regras de composição, que regulam asligações entre blocos e portas, é criado. Tais regras, quando obedecidas, garantem que problemasreferentes ao funcionamento das portas e dos blocos usados não ocorrerão. Isso é provado por meio devários teoremas.O estudo da otimização de tapered buffers, para obter máxima taxa de operação, é apresentado emseguida. A partir de simulações com diferentes tecnologias verificamos que a minimização do atrasode um buffer (desde sua entrada à saída) não proporciona a máxima taxa de operação necessariamente.Os resultados apontaram que valores de fator de aumento entre inversores inferiores a 2,0proporcionam maiores taxas. Tais fatores, por outro lado, levam a atrasos maiores que o mínimo quepode ser conseguido. Incrementos superiores a 20% na máxima taxa de operação foram alcançadoscom o uso de pequenos fatores de aumento.Para verificação das técnicas propostas, foram projetados e implementados os seguintes circuitos:uma versão de alta performance de um Multiplexador 8:1, uma versão de alta performance de umDemultiplexador 1:8 com byte alignment e um Dual Modulus Prescaler (contador 128/129). Atecnologia empregada foi CMOS 0,8µm (comprimento de canal efetivo de 0,7µm). Nos circuitosMultiplexador e Demultiplexador foram aplicados os resultados do estudo da otimização de taperedbuffers e os novos blocos N-MOS like introduzidos no E-TSPC. Resultados experimentais apontaramque o Multiplexador opera a taxas de 1,7Gbit/s e o Demultiplexador, a 1,38Gbit/s. O ganho develocidade conseguido em relação a primeira versão destes mesmos circuitos, efeito do emprego dastécnicas aqui propostas, foi de 62% para o Multiplexador e de 29% para o Demultiplexador.Adicionalmente, a comparação dos resultados com os de outros circuitos da literatura indica quevelocidade e o consumo de potência alcançados são excelentes.No Dual Modulus Prescaler a estratégia E-TSPC foi amplamente explorada, mostrando servantajosa para atingir tanto altas freqüências de operação como baixos consumos de potência. Oprotótipo caracterizado do Prescaler operou a 1,58GHz. O índice de mérito utilizado paracomparações entre diferentes implementações de Prescalers (Tec 3 .F max /Pot), índice que leva em contaa freqüência máxima de operação (F max ), o consumo de potência (Pot) e a tecnologia utilizada (Tec),foi, para nosso circuito, quase duas vezes superior ao melhor resultado encontrado nas implementaçõesdos outros trabalhos.

Abstract 19AbstractThe dimension reduction of the CMOS transistors and the increasing demand for fast circuits havemade the speed an important performance factor of the modern integrated circuits (I.C.). The maingoal of this work is the study and development of design techniques for high speed CMOS ASICs(Application-Specific Integrated Circuits).A design strategy for Register Transfer Systems which use a single clock for synchronization isinitially proposed. This strategy was called Extended True Single Phase Clock (E-TSPC).Complementary CMOS, dynamic CMOS, and Data Precharged (where the input data does theprecharge) logic gates, n-latch blocks, and p-latch blocks are accepted in the E-TSPC. In addition,modifications in some of these gates and blocks are allowed, building new N-MOS like blocks whichincrease the circuit speed. A set of composition rules, regulating the connections between gates andblocks, is also laid down. Such rules guarantee that problems concerning the operation of the usedgates and blocks will not occur, whenever the rules are followed. It is proved through some theorems.The study of the tapered buffer optimization, to reach maximum operation rates, is next presented.From simulations with different technologies, we verified that the delay minimization of a buffer (fromits input to the output) does not provide necessarily the maximum operation rate. The results havepointed out that tapering factors lower than 2.0 will lead to higher operation rates. Such factors, on theother hand, enlarge the buffer delay, which will be higher than the possible minimum. Employingsmall tapering factors, we have achieved increases larger than 20% in the maximum operation rate.To verify the proposed techniques, the following circuits were designed and implemented: a highperformance version of an 8:1 Multiplexer, a high performance version of an 1:8 Demultiplexer withbyte alignment, and a Dual Modulus Prescaler (128/129 counter). The employed technology was a0.8µm CMOS (0.7µm effective channel length). In the Multiplexador and Demultiplexer circuits, theresults of the tapered buffer optimization study and the new N-MOS like blocks were applied.Experimental measurements showed that the Multiplexer and the Demultiplexer operate at 1.7Gbit/sand at 1.38Gbit/s rates, respectively. The speed gain, in relation to the first version of these samecircuits, effect of our proposed techniques, was of 62% for the Multiplexer and 29% for theDemultiplexer. Additionally, the comparison of the results with the ones from the literature indicatesthat the achieved speed and power consumption are excellent.In the Dual Modulus Prescaler, the E-TSPC strategy was widely explored, showing to beadvantageous to reach both a high frequency and a low power consumption. The characterizedPrescaler prototype operated at 1.58GHz frequency. In addition, the index of merit used for comparingdifferent Prescaler implementations (Tec 3 .F max /Pot), which takes the clock frequency (F max ), the powerconsumption (Pot), and the technology (Tec) into account, has, for our circuit, a value which is almosttwice the best result found in the other work implementations.

Introdução 211. Introdução1.1 História das tecnologias MOSOs princípios por trás dos transistores de efeito-campo Metal Oxide Silicon (MOS) sãoprimeiramente propostos em 1925 por J. Lilienfeld, professor de física da Universidade de Leipzig[Sa88]. Lilienfeld usou apenas a eletrostáticos para prever a modulação da condutividade (a físicaquântica estava em sua infância) ([Sa88]). Em 1935 o alemão O. Heil faz, na Inglaterra, pedido depatente para uma estrutura similar aos transistores MOS modernos ([We93], [Ra96], [Sa88]); nele, adescrição da operação do transistor faz já uso de conceitos de elétrons e lacunas derivados da teoriados semicondutores ([Sa88]). Não obstante as previsões teóricas, os transistores construídos fracassamem apresentar amplificações de corrente. Para explicar isso, Bardeen propõe que estados de superfíciebloqueiam o campo elétrico e impedem a formação e modulação do canal no transistor. Ele, Brattain eSchockley, tentado contornar esta dificuldade nos transistores de efeito-campo, acabam por inventar otransistor bipolar no Bell Telephone Laboratories em 1948 ([Me98], [Rs98]). Com o estudo eexplicação dos fenômenos que ocorrem no transistor bipolar é que, por fim, a física básica por trás dotransistor é compreendida [Sa88].A invenção do transistor bipolar faz com que os transistores de efeito campo sejam quaseesquecidos. No fim da década de 50, surgem várias importantes contribuições tanto para odesenvolvimento da microeletrônica como para a volta dos transistores de efeito-campo:• em 1959 , J. Hoerni, Fairchild, inventa o processo planar para fabricação de transistores;• em 1959, Atalla e Kahng, Bell Labs., fabricam e conseguem a operação de um transistor MOS[Me98]. Ele é tido como uma curiosidade pois sua performance é bastante inferior aos bipolares;• em 1958, J. Kilby, Texas Instruments, desenvolve o primeiro circuito integrado (C.I.); este éaperfeiçoado com os trabalhos de Noyce, Farchaild, 1959, que usa o processo planar e alumínioevaporado para as interconexões [Me98].Observemos que a fabricação dos primeiros C.I.s marca uma importante transição na concepção daaplicação dos transistores; eles deixam de ser encarados como meros substitutos de válvulas paraserem vistos como dispositivos que possibilitam o desenvolvimento de circuitos muito mais complexosdo que até então eram possíveis.Estando resolvidos os principais problemas na compreensão e na fabricação dos transistores, aindústria da microeletrônica começa então a ser estabelecida.Devido à sua estrutura mais simples, adequada para os circuitos integrados complexos, o transistorMOS passa a ser encarado como um dispositivo viável na década de 60. Em 1964, Fairchild e RCAintroduzem no mercado os primeiros transistores MOS [Sa88]. Problemas com estados de interface e

22Introduçãoimpurezas mantém, no entanto, restrito o uso do MOS até o fim da década. Entre 1964 e 1969desenvolvem-se técnicas para redução dos estados de interface, identifica-se o sódio como principalimpureza no MOS e apresentam-se soluções para evitar problemas com esta impureza. Aconfiabilidade do transistor MOS, em vista disso, melhora e aumenta a gama de suas aplicaçõescomerciais.Nos primeiros anos a tecnologia MOS é dominada pelo PMOS (MOS onde só há transistores canalP), mais robusta aos problemas com impurezas, embora o conceito de Complementary Metal OxideSilicon (CMOS) já houvesse sido introduzido por Weimer, RCA, em 1962 e por Wanlass, Fairchild,em 1963. Em 1970 a primeira memória em semicondutor com produção em massa é anunciada pelaIntel: DRAM (Dynamic Random Access Memory) de 1-Kbit na tecnologia PMOS com três transistorespor bit. Por volta de 1971, superados os problemas com impurezas e estados de superfície, emergem asprimeiras tecnologias NMOS (MOS onde só há transistores canal N) que permitem maioresvelocidades e, ao mesmo tempo, maior nível de integração. Como conseqüência, surgem memóriasmaiores (DRAM de 4-Kbit começam a ser produzidos em 1972) e o primeiro microprocessador, o4004 da Intel (ver Tabela 1 [Bo98]).O domínio das tecnologias NMOS se estende até fim da década de 70. Com o aumento dasdensidades e velocidades começa a haver problemas com o consumo de potência, o que dáoportunidade as tecnologias CMOS. Esta tecnologia, não obstante apresentar mais etapas na fase defabricação, tem um desempenho, no que tange ao consumo de potência, bem superior as outrastecnologias. Tem início então o domínio do CMOS e que dura até hoje (Tabela 1).Nos últimos anos a base de cerca de 98% da produção de circuitos semicondutores (tanto pornúmero de componentes como por valor) é o silício, sendo que mais de 75% destes circuitos sãoproduzidos com tecnologias CMOS ([Br98], [Se97]). Isso não deve se alterar significativamente nospróximos anos. Dessa forma, o CMOS continuará a ser a tecnologia mais importante dentro daindústria de microeletrônica.1.2 Motivações e objetivosEncontramos na indústria de microeletrônica certas tendências históricas de avanços. Uma delas é aredução do preço por função entre 25% a 30% por ano [Se97]. Outra, conhecida como lei de Moore, éa duplicação da complexidade de integração a cada 18 meses ([Mo65], [Ra96], [Sh98]). A Figura 1,que apresenta o número de transistores dos microprocessadores da Intel em função do ano do seulançamento, confirma esta lei.Tabela 1. Processadores produzidos pela Intel e suas características básicas [Bo98].

Introdução 23início freqüência doclock (MHz)bus width número de transistores(tecnologia)4004 15/nov./71 0,108 4 2300(NMOS 10µm)8008 1/abr./72 0,108 8 3500(NMOS)8080 1/abr./74 2 8 6000(NMOS 6µm)8086 8/jun./78 5; 8; 10 16 29000(NMOS 3µm)8088 1/jun./79 5; 8 8 29000(NMOS 3µm)80286 1/jan./82 6; 8; 10; 12,5 16 134000(NMOS 1,5µm)386 DX 17/out./85 16; 20; 25; 33 32 275000(CMOS 1µm)386 SX 16/jun./88 16; 20; 25; 33 16 275000(CMOS 1µm)486 DX 10/abr./89 25; 33; 50 32 1,2 milhões(CMOS 1µm e 0,5µm)486 SX 22/abr./91 16; 20; 25; 33 32 1,185 milhões(CMOS 1µm)Pentium 22/mar./93 60; 66; 75; 90; 100; 32 3,1 milhões(BiCMOS 0.8µm)120; 133; 150; 166Pentium Pro 1/nov./95 150; 166; 180; 200 64 5,5 milhões(0,6µm)Pentium II 7/maio/97 200; 233; 266; 300333; 350; 40064 7,5 milhões(CMOS 0,35µm e 0,25µm)10 5 ano de lançam ento10 410 3núm ero detransistores (k)10 280286Pentium IIPentium ProPentiumIn te l 4 8 6In te l 3 8 6808610 180808008400410 01970 1975 1980 1985 1990 1995 2000Figura 1. Número de transistores em função do ano de lançamento para os principaismicroprocessadores da Intel (não estão no gráfico os processadores 8088, 386SX e 486SX pois elessão versões econômicas do 8086, do 386DX e do 486DX, respectivamente).A partir dessas tendências, as características das próximas gerações tecnológicas CMOS podem serextrapoladas, um trabalho que foi desenvolvido no National Technology Roadmap for Semiconductors(NTRS) produzido pelo Semiconductor Industry Association ([Se92], [Se94], [Se97]). A Tabela 2

24Introduçãoapresenta algumas das características das próximas gerações CMOS como apontado no NTRS de1997.Tabela 2. Características das gerações tecnológicas apresentadas no NTRS/97 ([Se97], [Br98]).Ano do início de produção 1997 1999 2001 2003 2006 2009 2012linhas densas (DRAM half 250 180 150 130 100 70 50pitch) (nm) *linhas isoladas (gates lenght de 200 140 120 100 70 50 35microprocessador) (nm) *Memória bits/cm 2 96M 270M 380M 770M 2,2G 6,1G 17GMicroprocessador 3,7M 6,2M 10M 18M 39M 64M 100Mtransistor/cm 2chip to packge Pads (alta 1450 2000 2400 3000 4000 5400 7300performance) #freqüência on-chip-local (alta 750 1250 1500 2100 3500 6000 10000performance) (MHz) ♣freqüência on-chip-across chip 750 1200 1400 1600 2000 2500 3000(alta performance) (MHz) ♣freqüência chip to board(alta performance) (MHz)750 1200 1400 1600 2000 2500 3000área do chip (mm 2 ) DRAM 280 400 445 560 790 1120 1580área do chip (mm 2 )microprocessador300 340 385 430 520 620 750número de níveis de metal 6 6-7 7 7 7-8 8-9 9número mínimo de máscaras 22 22-24 23 24 24-26 26-28 28V DD para lógica (V) 1,8-2,5 1,5-1,8 1,2-1,5 1,2-1,5 0,9-1,2 0,6-0,9 0,5-0,6dissipação de potência (altaperformance) (W)70 90 110 130 160 170 175dissipação de potência(equipamentos c/ bateria) (W)1,2 1,4 1,7 2,0 2,4 2,8 3,2* o NTRS/97 divide as tecnologias de fabricação em duas classes: aquelas usadas para implementação de DRAMs eaquelas usadas em circuitos lógicos. Para as primeiras, é usado o half pitch do primeiro nível de interconexão, linhasmais densas, como característica mais representativa da geração tecnológica. No caso das tecnologias usadas paralógica, é usado o comprimento do canal (L);# os circuitos projetados para alcançar a máxima velocidade são chamados de circuitos de alta performance;♣ duas classes de clocks são discriminadas no NTRS/97: o clock global, que deve ser distribuído por todo o C.I., e oclock local, gerado a partir do global e que será usado em porções menores do C.I., normalmente em C.I.s de altaperformance.É importante lembrar que os dois NTRS anteriores, de 1992 e de 1994 ([Se92], [Se94]), ficaramaquém do progresso real verificado na indústria ([Br98]).Também foram discutidas as dificuldades que devem ser superadas para tornar realidade asextrapolações feitas (não previsões [Br98]), e as implicações disso. As maiores dificuldades esperadaspara o futuro são [Se97] 1 :• habilidade em continuar a redução de custos;• habilidade em desenvolver litografia com custos razoáveis para tecnologias abaixo de 100nm;1 Cada um destes itens é explicado em detalhe na referência. Aqui, como estamos preocupados apenas com operaçõesem altas freqüências, não faremos isso.

Introdução 25• introdução de novos materiais e estruturas;• operação em GHz, tanto internamente como chip-to-board;• metrologia e testes;• desafios na pesquisa e desenvolvimento.Destes desafios, a operação em GHz é o que nos interessa. A Tabela 2 nos mostra que a barreira do1GHz já está sendo ultrapassada e que maiores velocidades são esperadas para o clock local, para oclock global e mesmo para a comunicação chip-to-board.O aumento na velocidade dos circuitos, conseqüência direta da redução nas dimensões mínimas dastecnologias, tem sido útil em duas grandes classes de aplicações. A primeira classe é composta peloscircuitos que eram apenas realizáveis com outras tecnologias mais velozes (Bipolar, GaAs); uma vezque as tecnologias CMOS oferecem grandes vantagens com relação a custos, níveis de integração econsumo de potência, sua utilização no lugar das tecnologia concorrentes, quando possível, é semprevantajosa. Exemplos destes são circuitos para comunicação em fibras ópticas ([Ku96], [Oh97]) etelefonia celular ([Ro98a], [Ro98b], [Le97]). Lembremos que freqüências muito elevadas são somentealcançadas com circuitos Bipolares ou, principalmente, GaAs ([Ot98]). Em particular, no caso defibras ópticas, com sua banda superior a 50000Gbit/s (50Tbit/s [Ta96]), os circuitos CMOS permitema utilização de uma pequena fração da capacidade.A segunda classe de circuitos, onde o aumento das velocidades é importante, é composta pormicroprocessadores e Digital Signal Processors (DSPs), que estão sob constante pressão paramelhoras no desempenho devido à demanda crescente por maiores capacidades de processamento([Gr98], [Gu96], [Ga96]).A implementação de circuitos CMOS trabalhando em GHz enfrenta um número enorme deproblemas. Entre eles podemos citar a escolha dos blocos que serão usados, portas lógicas e latches, adistribuição de sinais no C.I., por exemplo o clock, o aumento do consumo de potência, os sinais deentrada e saída, encapsulamento, linhas de interconexão, testabilidade entre outros.Neste trabalho propomos algumas novas técnicas que permitem a implementação de ASICs(Application-Specific Integrated Circuits) CMOS digitais de alta velocidade, aproveitando ao máximoa tecnologia usada. Um exemplo disso, apresentado nesse trabalho, é um circuito Prescaler, fabricadocom uma tecnologia CMOS 0,8µm, funcionando a 1,6GHz [Na99].1.3 Desenvolvimento da pesquisaEste trabalho foi iniciado durante o desenvolvimento de circuitos Multiplexadores 8:1 eDemultiplexadores 1:8 com byte alignment ([Ko91], [Vi89]), para serem utilizados na transmissão dedados por fibras ópticas ([Ro95a], [Ro95b], [Ro96], [No98])(Figura 2). Neste caso, tanto o

26IntroduçãoMultiplexador como o Demultiplexador devem trabalhar com freqüências tão altas quanto aquela que éutilizada na transmissão (na figura, 1,244Gbit/s). Os outros circuitos do sistema, como por exemplo osresponsáveis pela montagem de frames, funcionam com taxas bem menores (na figura, 155,5Mbit/s).Por esta razão estes dois circuitos são críticos no desempenho do sistema completo.O objetivo do projeto era atingir taxas de 622Mbit/s (STS12/STM4) e, se possível, de 1,244Gbit/s(STS12/STM8), utilizando uma tecnologia CMOS de 0,8µm e alimentação de 5V (CMOS daES2/ATMEL [Es94]). Foram empregados no projeto D-flip-flops do tipo True Single Phase Clock(TSPC)([Yu87], [Yu89], [Af90]).155,5Mbit/s155,5Mbit/sEntradade dadosE/OFibra ópticaO/ESaída dedadosMultiplexador8:11,244Gbit/sDemultiplexador1:8Figura 2. Esquemático de sistema para transmissão e recepção por meio de fibra óptica; E/O é umconversor elétrico/óptico (foto-emissor) e O/E, um conversor óptico/elétrico (foto-receptor). As taxasde operação indicadas são do padrão SONET STS24/CCITT STM8 [St92].Uma primeira dificuldade para a realização dos circuitos acima foram os sinais de alta freqüênciaque chegam ou saem do C.I. (no Multiplexador, o clock e a saída de dados; no Demultiplexador, oclock e a entrada de dados). Para permitir altas velocidades, menor ruído e menor consumo depotência, convém utilizar, para estes sinais, níveis lógicos com excursão de tensão pequena. Umpadrão adequado para isto é o ECL ([Ch88], [Sc90], [St91], [Is92], [Aa93]) no entanto, para seu uso,são necessários circuitos de entrada e saída que façam a conversão dos níveis ECL para os níveisusados internamente no C.I. e vice-versa (internamente no C.I. são usados níveis CMOS). Os circuitosde conversão projetados para essas tarefas são descritos em [Na95], [Na96] e [Na97a].Na primeira versão dos circuitos Multiplexador e Demultiplexador, os resultados experimentaisapontaram que podiam operar com taxas próximas de 1,1Gbit/s, na tecnologia CMOS 0,8µm.Estando as taxas alcançadas próximas ao padrão SONET STS24, novos estudos foram feitos paramelhorar o desempenho dos circuitos. Da análise dos blocos internos, portas lógicas e latches, e suasconexões resultaram as idéias que desenvolvidas e organizadas formaram o que chamamos deExtended True Single Phase Clock (E-TSPC) ([Na97b], [Na97c], [Na99]).Ainda foram feitos estudos sobre os tapered buffers, usados nos circuitos tanto para a distribuição

Introdução 27do sinal de clock como dos sinais de dados. Foi observado que o uso do atraso para otimização nãoresultava no melhor desempenho. A partir daí foram feitas análises para obter um critério maisapropriado para otimização de tapered buffers [Na98a].Os resultados dos estudos referidos acima foram empregados no projeto de novas versões doscircuitos Multiplexador e Demultiplexador com bons resultados [Na98b]. Ainda um circuito Dual-Modulus Prescaler (128/129) ([Ch96], [Cr96], [Le97]) foi fabricado e testado para avaliar melhor aestratégia E-TSPC, que havia sido parcialmente aplicada nos outros dois circuitos [Na99].Nestes três tópicos, a estratégia E-TSPC, a otimização de tapered buffers e os resultadosexperimentais obtidos com a aplicação destes, é que está constituída esta tese.1.4 Capítulos: descriçãoO trabalho é apresentado em cinco capítulos. No segundo capítulo são discutidas algumas formas deimplementação de Register Transfer Systems (RTL). Posteriormente é introduzida a estratégia E-TSPC, com seus blocos e regras de conexão. Finalmente, a função destas regras é explicada e sãodemonstrados teoremas que provam que elas são suficientes para evitar os problemas que asmotivaram.No capítulo três é apresentado e discutido um novo critério para otimização de tapered buffers.Através de simulações é mostrado que com a minimização do atraso total, critério mais usado paraotimização de buffers, não são alcançadas as maiores taxas de operação. Ganhos na velocidade entre20% e 30% são conseguidos com outra forma de otimização. Por fim é feita uma análise docomportamento do atraso, devido ao mismatch entre os inversores, em função do fator de aumentoentre inversores usado no buffer.Os circuitos projetados aplicando-se as técnicas estudadas, Multiplexador, Demultiplexador ePrescaler, são apresentados no capítulo quatro. Também são apresentados os testes experimentaisfeitos nos protótipos fabricados. O novo circuito Multiplexador foi quase 70% mais veloz que a versãoanterior; no circuito Demultiplexador, a melhora na velocidade foi de apenas 30%, quando comparadoa primeira versão (sempre utilizando a mesma tecnologia). O circuito Prescaler, por sua vez, apresentafreqüências de operação tão altas quanto outros já publicados e consumo de potência bem inferior.No capítulo cinco, de conclusão, são sumariados os principais aspectos do trabalho e futuras etapasda pesquisa.

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 292. Implementação de Register Transfer Systems (RTS) de Alta Velocidade2.1 IntroduçãoNeste capítulo apresentaremos a estratégia Extended True Single Phase Clock, E-TSPC, usada paraimplementação de circuitos RTS (Register Transfer Systems) digitais. Ela foi desenvolvida a partir datécnica True Single Phase Clock (TSPC)([Yu87], [Yu89], [Af90], [La95]); acrescentamos a esta novasregras, que permitem uma maior variedade de combinações das portas lógicas e registradores, além denovos blocos, tornando-a mais veloz. O E-TSPC visa especialmente à implementação de circuitosrápidos dentro da tecnologia CMOS.Antes de entrarmos no E-TSPC, falaremos dos Register Transfer Systems e apresentaremos várioscircuitos usados para implementação tanto das portas lógicas como dos registradores. Tambémfalaremos sobre algumas políticas de sincronização ou de clock para os RTS. Nos deteremos um poucona técnica TSPC e apontaremos alguns problemas dela. Por fim trataremos do E-TSPC: seus blocos,regras e os problemas, referentes ao funcionamento destes blocos, que as regras evitam. Provaremos,que, obedecidas a tais regras, os blocos operam corretamente.2.2 Register Transfer Systems (RTS)Como apontado em [Go84], o armazenamento de informações em registradores e a transferênciadestas de um registrador para outro, com a manipulação lógica das informações durante atransferência, são operações fundamentais em qualquer sistema digital complexo. Chamaremos aquigenericamente de Register Transfer Systems, ou simplificadamente de RTS, qualquer conjunto deregistradores e portas lógicas que executam estas funções. Na Figura 3 é apresentado um RTS comsuas partes principais. As máquinas de estados finitos e os pipelined systems são exemplos de RTS, oque mostra sua importância pois, em grande extensão, os sistemas VLSI (Very-Large-Scale ofIntegration) são combinações de máquinas de estados finitos e pipelined systems [We93].No RTS, os sinais de clock ou relógio servem para sincronizar transferências dos dados de umregistrador para outro e a unidade de controle, para permitir operações condicionais. A política declock empregada determina como serão implementados os circuitos, que tipos de registradores serãousados, latches, D-flip-flops, etc., e quantos diferentes sinais de relógio haverá. Os diferentes sinais derelógio também são chamados de fases de clock. Veremos mais adiante alguns exemplos de políticasde clock.Várias são as famílias de circuitos utilizadas para a construção da lógica combinatorial e dosregistradores. Nas próximas seções apresentaremos aquelas mais conhecidas nas tecnologias CMOS.Daqui por diante chamaremos de V DD a tensão mais alta aplicada ao circuito, por exemplo 5V, 3V, e

30Implementação de Register Transfer Systems (RTS) de Alta Velocidadede V SS a mais baixa, normalmente terra. O nível lógico baixo será indicado por “0” e o nível lógicoalto, por “1”; a transição de “0” para “1”, será indicada por “0”→”1”, e de “1” para “0”, por “1”→”0”.RegistradorLógicacombinatorialRegistradorLógicacombinatorialRegistradorLógicacombinatorialSinais decontroleclocks clocks clocksUnidade de ControleFigura 3. Representação genérica de um Register Transfer System (RTS).2.2.1 Lógica CombinatorialPodemos, como feito em [Ra96], separar as portas lógicas que implementam a lógica combinatorialem estáticas e dinâmicas. As portas estáticas têm como característica que a todo instante, exceto talvezdurante a transição, a saída está conectada a V DD , a V SS , ou a ambas via um caminho de baixaimpedância (transistores conduzindo). O valor na saída é uma função lógica das entradas da porta. Asportas lógicas dinâmicas, ao contrário, têm a saída desconectada tanto de V DD como de V SS durantefases de sua operação. O sinal da saída fica armazenado na capacitância do próprio nó de saída. Asportas dinâmicas apresentam a vantagem de serem mais simples e rápidas mas sofrem com ruído.As portas lógicas mostradas nas próximas seções são:estáticas: complementar CMOS dinâmicas: CMOS dinâmicospseudo NMOSC 2 MOScom transistores de passagem2.2.1.1 Lógica Estática Complementar CMOSUma porta lógica estática complementar CMOS, como apresentada na Figura 4 ([Go84], [We93],[Ra96]), é um combinação de duas estruturas, uma chamada pull-up network (PUN) e outra, pull-downnetwork (PDN). A estrutura PUN é uma conexão condicional da saída da porta para V DD ,implementada com transistores P; a estrutura PDN, uma conexão condicional da saída da porta paraV SS , implementada com transistores N. Estas duas estruturas devem ser projetadas para operar de formacomplementar, ou seja, quando uma delas conduz a outra está cortada e vice-versa. Desta forma,

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 31qualquer que seja o valor dos sinais de entrada, a saída estará ligada ou a V DD , tendo nível lógico alto,ou a V SS , tendo nível lógico baixo.Uma característica determinante das portas estáticas complementar CMOS é que o seu corretofuncionamento não depende da relação entre as dimensões dos transistores P e N (ratioless). Apenasvelocidade e margens de ruído dependem destas. Devido a isto, o projeto com portas complementarCMOS é bastante simplificado.As vantagens das portas lógicas complementar CMOS são:• altas margens de ruído;• baixa potência estática: neste tipo de porta, quando não há transições nos valores de entrada, apotência dissipada, potência estática, é devido a apenas correntes de fuga, sendo praticamentezero;• tempos de subida e descida comparáveis se a porta for bem projetada;• baixa sensibilidade a variações de processo e facilidade de projeto (ratioless).Por outro lado, como podemos observar na Figura 4, a função lógica do circuito é executada duasvezes, uma na estrutura PUN e outra na estrutura PDN. Esta redundância acarreta desvantagens paraesta família de circuitos:• há gasto maior com área;• funções lógicas complexas têm degradadas a velocidade do circuito.d=a(b+c)transistor PabcdV DDPUNd = a + ( b⋅c)entradaV DDPUNtrans. Psaídatransistor NbacPDNd = a( b+c)PDNtrans. NV SSV SSa)b)Figura 4. Porta lógica estática complementar CMOS para a função d = a( b+ c): (a), representaçãocom transistores e (b), sua representação simplificada.

32Implementação de Register Transfer Systems (RTS) de Alta Velocidade2.2.1.2 Lógica Estática Pseudo NMOSA porta lógica pseudo NMOS, Figura 5 ([We93], [Ra96], [Gu96]), é semelhante as portas lógicasutilizadas nas tecnologias NMOS, onde existem apenas transistores N, o de enriquecimento e o dedepleção [Me80]. Na lógica pseudo NMOS, o transistor P é usado como carga ao invés do dedepleção. O transistor P de carga tem seu gate 2 ligado a V SS ou a alguma outra tensão de polarização(como V L na Figura 5). Comparando a porta pseudo NMOS com a complementar CMOS vemos queapenas a estrutura PDN está presente. Quando esta conduz, a saída do circuito é levada para próximode V SS . Veja que isto deve ocorrer mesmo estando o transistor P conduzindo, o que exige um corretodimensionamento do circuito. Por outro lado, se a estrutura PDN não conduz, o transistor P de cargaleva a saída para V DD . Esta é uma lógica com relação, ratioed, onde a razão entre as dimensões dostransistores N e P é fundamental para o funcionamento do circuito (não apenas velocidade e margensde ruído).Duas características importantes estão presentes nesta configuração de portas: a carga capacitiva deentrada da porta é reduzida em relação a complementar CMOS; os transistores P, normalmente maislentos, não são usados para a função lógica. A conseqüência destas características é que a velocidadedo pseudo NMOS é maior, principalmente para portas lógicas mais complexas. A maior dificuldadenestes circuitos, como nas tecnologias NMOS em geral, é o consumo de potência estática que ocorrerásempre que a saída da porta tenha valor lógico baixo.Considerando os aspectos comentados acima, o uso de portas pseudo NMOS é aconselhado empequenos subcircuitos onde a velocidade é de grande importância ou, também, onde é sabido que assaídas das portas ficam na maior parte do tempo em nível alto.Sumariando as vantagens dos pseudo NMOS, temos:• maiores velocidades principalmente para funções lógicas complexas;• ocupação de menores áreas.Três problemas importantes com estas portas são:• o consumo de potência estática;• a maior dificuldade no projeto pois as dimensões do circuito são importantes para ofuncionamento (ratioed);• os tempos de subida e descida, em geral, diferentes.2 A palavra gate é mantida em inglês quando tratamos da porta do transistor; com isso procuramos evitar qualquerconfusão entre as expressões "porta lógica" e "porta do transistor".

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 33e=a+b+c+dV DDV DDV LabV LcedPDNe = a + b+ c+dentradaPDNtrans. NsaídaV SSV SSa)b)Figura 5. Porta lógica estática pseudo NMOS para a função e= a+ b+ c+ d : (a), representação comtransistores e (b), sua representação simplificada.2.2.1.3 Lógica Estática com Transistores de PassagemUma das formas de construir funções lógicas é através de chaves ou transistores de passagem. Nestecaso, um pequeno número de elementos é empregado, resultando um circuito simples e rápido.Diferentes famílias lógicas são construídas desta maneira ([We93], [Ra96], [Gu96]). Na Figura 6(a)está uma porta ou exclusivo feita com transistores de passagem. Neste caso apenas transistores Nforam usados na função de chave, o que causa a degradação do nível alto após o transistor depassagem; seu valor máximo será (V DD -V Tn ), onde V Tn é a tensão de limiar do transistor N. Paracontornar este problema é acrescido um transistor P de pull-up. As chaves podem ser tambémconstruídas com dois transistores, um P e outro N. Como conseqüência disso, haverá o aumento daárea, a redução da velocidade e a necessidade de se fornecer, para cada sinal, o seu negado.O circuito da Figura 6(b) apresenta uma outra alternativa no uso de transistores de passagem; é achamada Complementary Pass-Transistor Logic (CPL) [Ya90]. Aqui os circuitos são sempreduplicados para fornecer o sinal e seu negado.Portas lógicas com transistores de passagem são rápidas e simples para certas funções mas, quandosão necessários em série vários transistores de passagem, elas sofrem drástica redução na velocidade.Acrescenta-se a isto que a degradação do nível alto pode ser um sério problema para circuitos com V DDpequeno, acarretando a diminuição da velocidade.Quando ao consumo de potência estática, as duas configurações apresentadas na figura não sofremproblemas com isso.Com exceção do transistor P de pull-up, as dimensões dos transistores apenas afetam a velocidadedo circuito (ratioless).

34Implementação de Register Transfer Systems (RTS) de Alta VelocidadeV DDabbV SSV DDc=a⊕ baa⊕ bV DDabbV SSV DDcaV SSV DDV SSV DDaV SSaa⊕ ba) b)V SSFigura 6. Portas lógicas estáticas com transistores de passagem para a função c= a⊕ b: (a), portasimples com transistores N e (b), Complementary Pass-Transistor Logic (CPL).2.2.1.4 Lógica Dinâmica CMOSNa porta lógica dinâmica CMOS está presente apenas a estrutura PUN ou a PDN ([Go84], [We93],[Ra96]). A operação do circuito tem duas fases: uma fase onde é feita a pré-carga da saída e outra ondeé feita a avaliação. A Figura 7(a) mostra um circuito n-dinâmico, onde a estrutura PDN, construídacom transistores N, é que está presente. Durante a fase de pré-carga, quando o sinal de clock é baixo, asaída é levada para V DD . Durante a avaliação, quando o sinal de clock é alto, dependendo dos valoresdas entradas, a saída é ou não descarregada via transistores N. Observe que, uma vez descarregado onó de saída, não há mais a possibilidade de carregá-lo durante a mesma fase de avaliação. Assim,transições do tipo “1”→”0” na entrada desta porta podem ser causa de erros nos valores da saída. Porexemplo, considere a porta da Figura 7(a) em avaliação e com os seguintes valores nas entradas:a=”1”, b=”1” e c=”1”. Durante a avaliação a saída será descarregada. Pois bem, mesmo ocorrendo ema uma transição “1”→”0”, a saída permanecerá em “0”, que não é o valor esperado.A saída de uma porta n-dinâmica apresentará, na avaliação, apenas transições “1”→”0”. Vejatambém que ela poderá, ainda na avaliação, estar desconectada tanto de V SS como de V DD ,característica dos circuitos dinâmicos.A porta lógica p-dinâmica, Figura 7(c), tem sua pré-carga para "0" quando o sinal de clock é alto esua avaliação quando o sinal de clock é baixo. Nela, podem causar erros as transições do tipo “0”→”1”na entrada. A saída, por sua vez, apresentará apenas transições do tipo “0”→”1” na avaliação.As vantagens das portas dinâmicas são descritas abaixo:

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 35• a carga capacitiva de entrada da porta é pequena, aumentando a velocidade dos circuitos;• haverá consumo de potência na pré-carga, caso o valor pré-carregado anteriormente tenha sidomodificado, mas não haverá na avaliação;• nas portas n-dinâmicas a função lógica é executada por transistores N, tornando o circuito maisrápido.• o funcionamento correto não depende das dimensões dos transistores (ratioless);• o número de transistores é reduzido implicando em menores áreas.Durante a fase de avaliação, diferentes problemas podem surgir que acabam por reduzir as margensde ruído nas portas dinâmicas. Alguns deles são:• charge leakage: perda da carga armazenada na saída devido às correntes de fuga;• charge sharing: redistribuição da carga armazenada na saída pelos vários nós internos do PDN oudo PUN;• acoplamento capacitivo entre entradas e saída: quando uma das entrada tem seu valor alterado, asaída sofre variações. No caso do acoplamento entre o clock e a saída chamamos de clockfeedthrough.É importante dizer que todos estes problemas têm como causa o fato que a saída pode ficar, na fasede avaliação, em “alta impedância” ou seja, desconectada tanto do V DD como do V SS .d=a(b+c)V DDclockV DDclockV DDbaV DDdclockclocksaídaPDN a bentradaPUNd = a( b+ c)PDNentradac d = a+ ( b⋅c)PUNtrans. Nctrans. PclockclockclockdclocksaídaV SSV SSV SSV SSa)b)c)d)Figura 7. Portas lógicas dinâmicas para a função d = a( b+ c): (a), representação com transistores daporta n-dinâmica e (b), sua representação simplificada; (c), representação com transistores da portalógica p-dinâmica e (d), sua representação simplificada.O uso de portas dinâmicas requer alguns cuidados para evitar a destruição da carga pré-carregada.Por exemplo, duas portas n-dinâmicas não podem ser ligadas diretamente como feito na Figura 8(a),

36Implementação de Register Transfer Systems (RTS) de Alta Velocidadepois o nó S i , levado para V DD durante a pré-carga, poderá, na fase de avaliação, descarregarindevidamente a segunda porta dinâmica. O erro aparecerá quando a entrada a da primeira porta n-dinâmica tiver nível alto, causando uma transição “1”→”0” em S i .Apresentamos dois estilos de projeto para associações de portas dinâmicas em cascata e que evitamtais problemas. A primeira é a lógica dominó [Kr82]. Ela consiste na colocação de inversores entreduas portas dinâmicas (Figura 8(b)). Como “1”→”0” é a única transição possível na saída de um n-dinâmico, durante a avaliação, o inversor garante que o sinal na entrada da segunda porta dinâmicanunca tenha transições “1”→”0”, a que causa problemas. Outro estilo possível é o np-CMOS, que fazparte da técnica NORA ([Go83], [Go84]), e consiste no uso alternado de uma porta n-dinâmica e outrap-dinâmica (Figura 8(c)). Como a porta n-dinâmica não tem, na fase de avaliação, transições “0”→”1”na saída, não haverá a descarga errônea na porta p-dinâmica seguinte; analogamente, como a porta p-dinâmica não tem, na fase de avaliação, transições “1”→”0” na saída, não haverá a descarga errôneana porta n-dinâmica seguinte.Para que as duas portas lógicas, a p-dinâmica e a n-dinâmica, façam a avaliação ao mesmo tempo, énecessário o uso do sinal de clock e do seu inverso, ou seja, o uso de duas fases para o sinal de clock. ONORA, que veremos mais adiante, é uma técnica que emprega duas fases de clock.V DDV DDV DDV DDV DDV DDclockclockclockclockSiaclockV SSa)V SSsaídaentradaclockPDNtrans. NV SSb)PDNtrans. NV SSsaídaentradaclockPDNtrans. NV SSc)clockPUNtrans. PV SSsaídaFigura 8. Ligação de portas lógicas dinâmicas; (a), ligação sujeita a descarga indevida, (b), estilo deprojeto dominó e (c), estilo de projeto np-CMOS.Comparações entre a potência consumida pelas portas dinâmicas e a consumida pelas portasestáticas complementar CMOS, indicam vantagens para os circuitos dinâmicos [Ma96]. Uma análisemais detalhada deve levar em conta, no entanto, a atividade da porta e de como suas entradas estãosendo alteradas [Cha95].Os problema com margens de ruído são a maior desvantagem das portas dinâmicas e exigem ummaior esforço de projeto.

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 372.2.1.5 Lógica Dinâmica Clocked CMOS (C 2 MOS)As portas/registradores C 2 MOS ([Go84], [We93], [Ra96]) têm, como as portas complementarCMOS, tanto a estrutura PDN como a PUN (Figura 9). Além disso, o circuito apresenta um transistorP entre PUN e a saída, cujo gate está ligado ao clock invertido, e um transistor N entre PDN e a saída,cujo gate está ligado ao clock. Existem duas fases de operação no circuito: a fase de avaliação, clockno nível alto, onde ambos os transistores ligados ao clock conduzem e o circuito opera como uma portacomplementar CMOS; a fase de holding, clock no nível baixo, onde ambos os transistores ligados aoclock estão cortados e a saída retém a informação avaliada na fase anterior, funcionando como umregistrador. Assim o circuito C 2 MOS tem dupla função, uma como porta lógica e outra comoregistrador latch.Na fase de holding a saída do circuito fica em alta impedância e, por esta razão, o C 2 MOS temproblemas semelhantes aos que aparecem na porta dinâmica: problemas de charge leakage eacoplamento capacitivo entre entradas e saída. Caso os transistores ligados ao clock sejam deslocadospara junto do V DD , transistor P, e do V SS , transistor N, o circuito ficará mais veloz mas também passaráa sofrer de problemas de charge sharing.As vantagens da porta/registrador C 2 MOS são:• baixo consumo de potência;• tem dupla função, operando como porta lógica e como registrador;• o circuito é ratioless.As desvantagens, em contrapartida, são:• menor velocidade;• maior área;• problemas com margens de ruído.Dada a dupla função do circuito, comparações de área, velocidade e potência são de fato um poucoarbitrárias.2.2.2 RegistradoresTambém aqui acompanharemos [Ra96] e classificaremos os circuitos registradores em estáticos edinâmicos. Nos circuitos registradores estáticos o que garante o armazenamento da informação é arealimentação entre entrada e saída (feedback). Nos registradores dinâmicos, a informação ficaarmazenada como carga em capacitores, necessitando ser periodicamente reforçada devido às correntesparasitas. Este tipo de armazenamento é comum dentro das tecnologias MOS.

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 39quase indefinidamente, mesmo quando o clock não é aplicado. Isto possibilita a utilização de clockscondicionais para diferentes porções do circuito, sendo apenas ativados os sinais de clock das porçõesque devem operar. Este recurso pode ser aplicado para redução do consumo de potência, tendo, comocusto, o aumento adicional nas dimensões do circuito.entradaV DDentradaclockQQSQclockclockV SSRV DDflip-flopRSQa)b)Figura 10. Registradores estáticos: (a), latch pseudo-estático com transistores de passagem e (b), D-flip-flop com lógica diferencial.2.2.2.2 Registradores DinâmicosO principal atrativo na utilização de registradores dinâmicos, que exigem um número menor detransistores, é o aumento na densidade dos circuitos. Já apontamos que um circuito C 2 MOS, além defazer operação lógica, pode atuar como registrador latch. Este é um exemplo de registrador dinâmico enele são necessárias duas fases de clock para o funcionamento. Outros exemplos são os latches comtransistores de passagem da Figura 11. No latch da figura (a) é usado apenas um transistor N comochave, estando sujeito a degradação do nível lógico; para evitar este problema pode-se usar doistransistores em paralelo, um P e outro N, como na figura (b). Latches dinâmicos com dois transistoresde passagem foram empregados no microprocessador Alpha 21164 [Gr98]. Ambas as configuraçõesnecessitam de apenas uma fase de clock.Por fim, como último exemplo de registrador, mostraremos certos circuitos propostos por [Yu89]para a técnica TSPC. Mais tarde daremos mais exemplos de latches aplicados nesta técnica. O latch daFigura 12(a) é transparente para a entrada quando o clock é alto e armazena a saída quando ele é baixo.O outro latch, Figura 12(b), tem a operação inversa.

40Implementação de Register Transfer Systems (RTS) de Alta VelocidadeclockentradaQentradaQV SSclocka) b)Figura 11. Registrador latch dinâmico com transistor de passagem: (a), porta de passagem com umtransistor N e (b), com transistores N e P.V DDV DDclockQclockQentradaentradaV SSa)V SSb)Figura 12. Latches dinâmicos TSPC: (a), armazena o dado quando o clock é baixo e (b), armazena odado quando o clock é alto.2.2.3 Políticas de clockVárias políticas de clock foram propostas ao longo do tempo. Políticas com múltiplas fasespermitem uma utilização do tempo mais eficiente, resultando em desempenho melhor [Ra96]. Oproblema surge com a distribuição destas múltiplas fases, normalmente com restrições quanto asobreposição delas. A tendência em circuitos de alta velocidade CMOS VLSI é a utilização de umúnico clock ([We93], [Ra96]), simplificando a tarefa da distribuição deste.Mostraremos aqui duas estratégias de clock indicadas para circuitos de alto desempenho; o NORA eo TSPC.2.2.3.1 Estratégia com duas fases de clock NORAA técnica NORA, No-Race CMOS Technique ([Go83], [Go84]), permite a utilização de portaslógicas estáticas complementar CMOS, portas dinâmicas e portas C 2 MOS. Para registrador éempregado apenas o C 2 MOS. São usadas duas fases complementares de clock no NORA, φ 1 e φ 2 .Devido a isto são possíveis 4 diferentes configurações de portas lógicas dinâmicas: duas configuraçõesde portas n-dinâmicas, uma controlada pela fase φ 1 e outra pela φ 2 ; duas configurações de portas p-dinâmicas, analogamente. Também são disponíveis duas configurações diferentes para os latchesC 2 MOS. Regras de composição para as portas e registradores completam a estratégia. Elas foram

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 41criadas para evitar os problemas de race: os delay race errors e os clock skew race errors. O delay dossinais que chegam aos blocos dinâmicos pode causar a perda do valor pré-carregado na sua saída e, emconseqüência, a incorreta avaliação do bloco. Este é o chamado delay race error. O clock skew entre asduas fases do clock de um circuito NORA pode, por sua vez, causar avaliação incorreta tanto emcircuitos dinâmicos como em C 2 MOS latches, o chamado clock skew race error.O estilo np-CMOS é usado aqui. Uma vez obedecidas às regras de composição, o circuito projetadotolerará sobreposição das fases, podendo ser, dessa forma, empregadoφ 1= clock e φ 2= clock . Por estarazão, muitas vezes, o NORA é dito ser uma estratégia de uma única fase de clock [We93].As regras do NORA são aplicadas sobre os chamados data chains, φ 1 -data chains e φ 2 -data chains.Um φ 1 -data chain é um caminho de propagação de dados, signal propagation path, onde, durante afase φ 1=" 1", todas as portas e registradores estão em avaliação e, durante a fase φ 1=" 0", todas asportas e registradores estão em pré-carga ou em holding. Um φ 2 -data chain faz avaliação durante afase φ 2=" 1" e pré-carga/holding quando φ 2=" 0" . A Figura 13 apresenta um exemplo de circuitoNORA com data chains assinalados, um φ 1 -data chain e um φ 2 -data chain.φ 1 -data chainV DDV DDV DDV DDV DDentradaφ 1PDNtrans. NPUNtrans. Pφ 2φ 1φ 1 φ 2φ 2saídaφ 2φ 1PDNtrans. Nφ 2φ 2V SSV SSV SSV SSV SSφ 2 -data chainFigura 13. Exemplo de circuito NORA.A técnica NORA permite melhora na velocidade, menores áreas e consumo de potência além deevitar disputa de sinais. Em contrapartida, a utilização de elementos dinâmicos, portas lógicas eregistradores, traz problemas de charge sharing, charge leakage, acoplamento capacitivo esensibilidade ao ruído. Isto dificulta o projeto, devendo a técnica ser aplicada somente quando máximaperformance é procurada.

42Implementação de Register Transfer Systems (RTS) de Alta Velocidade2.2.3.2 Estratégia com uma fase de clock TSPCO True Single Phase Clock, TSPC, é uma estratégia que utiliza de fato um único clock. Um dosprimeiros trabalhos sobre o TSPC é [Yu87]. Mais tarde, novos aspectos foram abordados eaprofundados em [Yu89] e [Af90]. Em [La95], por fim, um enfoque mais geral foi desenvolvido.Apresentaremos aqui, com um pouco de detalhes, o TSPC como elaborado em [La95].2.2.3.2.1 Portas Lógicas e RegistradoresAs portas lógicas que podem ser usadas no TSPC são as portas estáticas complementar CMOS,dinâmicas e portas data precharged (Figura 15), que serão vistas mais adiante. São introduzidostambém novos tipos de circuitos que podem executar operações lógicas e ajudam como registrador;não são, no entanto, registradores completos. Chamaremos estes circuitos de n-latch e p-latch (Figura14). Ambos circuitos apresentam as estruturas PUN e PDN e são ratioless. A diferença entre eles estáno tipo de transistor cujo gate está ligado ao clock. Para o n-latch é um transistor N e durante a faseclock=”1” sua saída será função lógica dos sinais de entrada; diremos que está na avaliação. Quando oclock é baixo, por outro lado, apenas transições “1”→”0” na entrada poderão alterar a saída; diremosque o circuito está em holding. Observemos que o nome holding é aqui empregado apenas poranalogia pois a saída do n-latch não retém necessariamente seu valor durante esta fase.O p-latch tem a fase de avaliação quando clock=”0” e holding quando clock=”1”, ao contrário do n-latch. No holding destes circuitos, as transições “0”→”1” é que poderão afetar a saída.d= abd = abV DDV DDbaclockdentradaclockV DDPUNtrans. PPDNtrans. NsaídaclockbadentradaV DDclockPUNtrans. PsaídaPDNtrans. NV SSV SSV SSV SSa) b) c) d)Figura 14. Circuitos n-latch e p-latch: (a), representação com transistores e (b), representaçãosimplificada do n-latch; (c), representação com transistores e (d), representação simplificada do p-latch.

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 43A posição indicada na Figura 14 para os transistores ligados ao clock, próximo ao V SS no n-latch eao V DD no p-latch, segue a sugestão de [Hu93]. Esta configuração apresenta vantagens em termos develocidade do circuito mas sofre maiores problemas de charge sharing. A colocação destes transistoresmais próximo da saída do circuito é uma opção que reduz o charge sharing, não obstante afeta avelocidade.As portas data pre-charged, Dp, são pouco conhecidas e utilizadas. Daremos, em vista disso, algunsdetalhes sobre a sua construção. Tais portas são apresentadas em [Yu93] e elas dão maior flexibilidadeà técnica TSPC. A idéia aqui é obter uma porta que é um misto entre a estática complementar e adinâmica; neste caso a pré-carga não é executada pelo sinal de clock mas sim por alguns dos sinais deentrada da própria porta. Aqueles sinais de entrada responsáveis pela pré-carga serão por nóschamados de pc-entradas (pre-charging entradas). Podemos ainda dividir as portas Dps em duasclasses: uma formada pelas portas em que a pré-carga é feita quando as pc-entradas estão no nível alto,portas PH (pre-charged in high), e outra formada pelas portas em que a pré-carga é feita quando as pcentradasestão no nível baixo, portas PL (pre-charged in low).A Figura 15 exemplifica a formação de portas PH e PL para a função lógica d = a(b+ c) . Elas sãoformadas a partir de uma porta estática complementar (Figura 15(a)) que executa a mesma funçãológica. Tratemos com detalhes a porta PH. Nela a estrutura implementada pelos transistores P é igual aaquela da porta estática; apenas a estrutura com os transistores N é modificada. Na pré-carga da portaPH sua saída dever ir para o nível lógico baixo o que é conseguido forçando-se todas as entradasligadas aos transistores N para o nível alto. Durante a avaliação, tem-se que os transistores P, damesma forma que na porta estática, fazem a avaliação lógica das entradas, ligando ou não a saída docircuito a V DD . Pois bem, no caso da saída ter valor alto, não deverá surgir nenhuma ligação entre estae V SS . Assim, a função da estrutura implementada com transistores N é descarregar a saída na pré-cargae evitar o aparecimento de um curto entre V DD e V SS na avaliação. Essa estrutura N não executa,necessariamente, uma função lógica igual a da porta. Pare obter a nova configuração dos transistoresN, podemos partir daquela encontrada na porta estática e, para cada conjunto de k ramos em paralelo aíencontrados, cortarmos k-1 deles. O processo está exemplificado na Figura 15. É livre a escolha dequais ramos são cortados, possibilitando o surgimento de diferentes circuitos, como é visto na figura.Para as portas PL, será modificada, em contraposição, a estrutura formada pelos transistores P. Oraciocínio é, no entanto, análogo.Observemos que as pc-entradas de uma porta PH são todas aquelas ligadas a transistores N; as pcentradasde uma porta PL são todas aquelas ligadas a transistores P. A Figura 15 indica também as pcentradasem cada configuração.

44Implementação de Register Transfer Systems (RTS) de Alta VelocidadePara o funcionamento destas portas devemos garantir que as pc-entradas tenham valores corretosdurante a pré-carga. Isto é feito através do emprego de outros circuitos convenientemente associadosas portas Dps.Chamaremos de blocos n-Dps aos blocos PH ou PL que fazem a pré-carga quando clock=”0”, aomenos no fim dessa fase, e de blocos p-Dps aos blocos PH ou PL que fazem a pré-carga quandoclock=”1” (ao menos no fim dessa fase).abaV DDV DD bV DDabacdOUd=a(b+c)a)dcbcbaaaV SSV DDpc-entrada: a, bnão-pc-entrada: cdcb)OUpc-entrada: anão-pc-entrada: b, cc)V SSbaaV SSV DDV SSbcdbccpc-entrada: a, cnão-pc-entrada: bdcpc-entrada: b, cnão-pc-entrada: aFigura 15. Transformação de uma porta estática complementar CMOS (a) em portas data prechargedDp: (b), portas PH e (c), portas PL.Para simplificação, tanto aqui como quando estivermos falando do E-TSPC, chamaremosgenericamente de blocos tanto as portas lógicas usadas na técnica como os latches. No texto essesblocos serão designados pela letra B e, quando necessário, mais um índice será acrescido; os índicespoderão conter indicações do tipo de bloco (St para estático, Nd para n-dinâmico, Pd para p-dinâmico,Dp para data precharged, NL ou PL para os latches, etc.), números e letras. Exemplos de nomes deblocos são: B ST1 , B HDpA e B F .2.2.3.2.2 Regras de ComposiçãoAs ligações permitidas no TSPC, de acordo com [La95], estão sumariadas no diagrama da Figura16. Observemos que os latches apontados na Figura 12, apesar de não poderem ser construídos com osblocos considerados acima, também fazem parte da técnica TSPC. A introdução deles no circuito, umavez que são latches verdadeiros com uma fase de holding que retém a informação, é uma tarefasimples.

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 45O diagrama fornece adicionalmente informações sobre problemas que podem ocorrer devido aosatrasos diferenciados nos sinais de clock que chegam a blocos interligados, clock skew. Para entendereste ponto considere uma porta n-dinâmica com saída ligada a um n-latch. Se o sinal de clock chegarantes no bloco que no n-latch, devido aos atrasos diferenciados no circuito de distribuição de clock,teremos que o bloco dinâmico estará em pré-carga e o n-latch em avaliação. Isto poderá causar erros.Atrasos diferenciados no clock aparecem devido às dissimetrias no seu circuito de distribuição e sãoinevitáveis. O melhor que pode ser feito é o controle do valor dos atrasos por meio de um projetocuidadoso de buffers ([Do92], [Gr98]).PLN-latch *PH#◊#N-dinâm.N-latchP-latchP-dinâm.#◊#PLP-latch *PHFigura 16. Gráfico de conexões para o TSPC de acordo com [La95]. As portas e circuitos sãorepresentados pelos quadrados. O fluxo de dados permitido é indicado pelo sentido das setas. # indicaligações onde atrasos diferenciados do clock nos blocos não causam problemas (skew safecommunication); * indica pontos de latch depois dos quais portas estáticas complementar CMOSpodem ser inseridas; ◊ indica ligações onde há problemas potenciais de violação de holding time.Outra questão assinalada são as configurações onde há o perigo de violação de hold time. O casomais comum de possível violação surge no D-flip-flop clássico do TSPC, apresentado na Figura 17.Para examinar tal violação consideremos um estado inicial onde clock=entrada=saída_a=”0”. Nesteinstante os blocos B L1 e B L4 estão avaliando. No fim da fase de avaliação ambas as saídas, a 1 e b 1 ,estão no nível alto. Na seqüência, quando o clock muda para nível alto, os outros blocos irão para aavaliação. Suponha que a 1 funcione propriamente e retenha o valor alto. Neste caso, o nó a 2 vai parabaixo, a saída_a, para alto e b 1 vai para nível baixo. Em conseqüência o transistor N 1 é cortado e ovalor na saída do bloco B L5 , b 2 , dependerá do holding time deste bloco. Assim, caso a mudança em b 1

46Implementação de Register Transfer Systems (RTS) de Alta Velocidadeseja rápida demais, a saída de B L5 ficará com nível alto e teremos um erro na operação. No casocontrário, o que normalmente se dá, o bloco e o D-flip-flop funcionarão corretamente.Outra configuração permitida pelas regras acima mas também com possibilidades de violação deholding time está na Figura 18 [Yu93]. No exemplo a porta p-dinâmica B L2 poderá ter problemas coma entrada a 1 caso, após a mudança do clock do nível alto para o baixo, a 1 tenha seu valor alteradomuito rapidamente. Esta possibilidade de violação do holding time não foi apontada no diagrama deconexões de [La95] (Figura 16).D-flip-flopD-flip-flopclockclockclockclocksaída_ab 2saída_ba 1entradaB L1clocka 2b 1clockB L3N 1B L2clockB L4N 2B L5clockB L5Figura 17. Ligação de dois D-flip-flops TSPC.V DDV DDclockentradaclockPDNtrans. NBlocoPHBlocoPLclockPUNtrans. PBlocoPLV SSV SSB L1a 1B L2Figura 18. Circuito com possibilidade de violação de holding time usando blocos data precharged.2.2.3.2.3 Conclusões sobre o TSPCA técnica TSPC permite, como o NORA, melhora na velocidade, menores áreas e consumo depotência. Adicionalmente, por ter apenas um sinal de clock, torna a tarefa da distribuição do relógiomais simples. As desvantagens são semelhantes àquelas do NORA e pelos mesmos motivos: autilização de circuitos dinâmicos que traz consigo problemas de charge leakage, charge sharing,acoplamento capacitivo e sensibilidade ao ruído.

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 47Uma outra dificuldade é normalmente apontada em circuitos TSPC ([Do92], [Ra96]): caso ostempos de subida e descida do sinal de clock sejam grandes, poderá haver ocasiões quando todos ostransistores ligados ao clock, tanto os transistores P como os N, conduzirão; a conseqüência será o raceno circuito.O estudo deste problema feito por [La94] mostra que as condições para evitar este race são simplesde serem implementadas (o fan out do buffer de clock deve ser inferior a 10). Também em [Do92] taldificuldade é analisada e tida como facilmente superável.2.3 Estratégia E-TSPCEsta seção é dedicada a descrição da estratégia E-TSPC. Serão apresentados os blocos nelapermitidos, as regras de composição, a função destas e a prova do funcionamento correto dos circuitos.Uma apresentação simplificada do E-TSPC, principalmente no que diz respeito aos teoremas e suasdemonstrações, é apresentada em [Na97c]. O trabalho desenvolvido nesta seção é mais longo erigoroso. [Na97c] poderá servir, então, como uma introdução para o estudo desta seção.2.3.1 Blocos da E-TSPCOs blocos que são usados na técnica E-TSPC são:i. portas lógicas estáticas complementar CMOS (chamada de estática simplesmente) (Figura 4);ii. portas lógicas CMOS dinâmicas, tanto n-dinâmicas como p-dinâmicas (Figura 7);iii. blocos latches, tanto n-latches como p-latches (Figura 14);iv. portas data pre-charged CMOS n-Dp ou p-Dp, tanto PH como PL (Figura 15).Cada um dos blocos usados tem uma única saída e um número finito de entradas.O conjunto das entradas de um bloco B Q qualquer será denotado por I(B Q ), não sendo consideradoo clock como entrada. A saída deste bloco será denotada por O BQ . Serão usadas letras minúsculashandwriting, mais um índice quando necessário, para denotar uma entrada ou a saída de um bloco, porexemplo: a, k 0.2.3.2 Regras de composiçãoNesta seção serão apresentadas as regras de composição e sua finalidade.2.3.2.1 DefiniçõesEstabeleceremos preliminarmente algumas definições, tanto de nomenclatura como de simbologia.Apesar de monótona, tanto para quem escreve como para quem lê, a tarefa não pode deixar de ser feitasob o risco de causar dificuldades na compreensão do texto.

48Implementação de Register Transfer Systems (RTS) de Alta VelocidadeDefinição 1: Ligação elétrica é um meio físico qualquer que une eletricamente dois pontos quepodem ser: entradas de blocos, saídas de blocos.Uma ligação entre i 1e O BSt1 será denotada por (i 1, O BSt1 ).Para os blocos considerados aqui, a saber, portas estáticas complementar CMOS, dinâmicos, Dps elatches, certas ligações não devem ser permitidas. Por exemplo, dois blocos quaisquer não podem tersuas saídas ligadas uma a outra. Em vista disto vamos definir o que entendemos por circuito.Definição 2: Um circuito E-TSPC é um conjunto finito de blocos (complementar CMOS, n ou pdinâmicos, n ou p “latches”, ou CMOS Dps) e um conjunto ligações entre eles. Estas são sempreentre uma entrada e uma saída de bloco. As entradas de “clock” de todos os blocos são ligadasentre si e genericamente chamadas de “clock” do circuito. As entradas de blocos são chamadas deentradas do circuito quando não participam de nenhuma ligação; dentre estas algumas sãodefinidas como entradas externas do circuito. Algumas das saídas de blocos são definidas comosaídas externas do circuito.Usaremos a letra C e mais um índice, se necessário, para nomear os circuitos E-TSPC. Indicaremospor B(C E ) o conjunto dos blocos que compõem C E , por L(C E ) o conjunto das ligações do circuito, porI(C E ) o conjunto das entradas externas e por O(C E ) o conjunto das saídas externas. Um sinal aplicadoa uma entrada externa é chamado de sinal externo. Se a entrada ou saída i 1do bloco B Q faz parte dealguma ligação do circuito C E , ou do seu conjunto de entradas externas ou do seu conjunto de saídasexternas, então diremos que C E passa por i 1; também diremos, neste caso, que i 1é um ponto docircuito e que B Q pertence ao circuito. Por simplicidade vamos admitir que os pontos do circuitopodem estar apenas ou no nível lógico baixo ou no nível lógico alto. Notemos que quando (a, b) ∈L(C E ), os pontos a e b têm o mesmo comportamento. Quando o clock do circuito está com nívellógico zero, diremos que o circuito está na fase φ=”0”; quando o clock está com nível lógico um,diremos que está na fase φ=”1”.Para representar as ligações de um circuito podemos usar alternativamente o conjunto de paresordenados L O(C E ) definido abaixo.Definição 3: Seja o circuito E-TSPC C E . O conjunto de pares ordenados L O(C E ) é definido como:(a, b) ∈ L O(C E ) ⇔ ((a, b) ou (b, a) é uma ligação de C E e a é entrada de bloco).Por sua vez b é a saída de algum bloco de C E .

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 49Se C E é um circuito, poderemos escrever as três propriedades abaixo:• B A ∈ B(C E ) ⇒ B A é (bloco estático, ou bloco dinâmico, ou bloco Dp ou latch);• (a, b) ∈ L(C E ) ⇒ (∃B A e B C ∈ B(C E )) t.q. (((a ∈ I(B A )) ∧ (b = O BC )) ∨ ((b ∈ I(B A )) ∧ (a =O BC ))).• i ∈ I(C E ) ⇒ (∃B A ∈ B(C E ) t.q. (i∈I(B A ))) ∧ (∀(a, b) ∈ L O(C E ), (a≠i)).Vamos precisar usar o conceito de subcircuito mais adiante. Damos a definição abaixo.Definição 4: O circuito E-TSPC C S é um subcircuito de C E se:i. B(C S ) ⊆ B(C E );ii. L(C S ) ⊆ L(C E );iii. para todo i ∈ I(C S ) ⇒ ((i ∈ I(C E )) ∨ (∃(a, b ) ∈ L O(C E ) t.q. (a =i )));iv. para todo o ∈ O(C S ) ⇒ ((i ∈ O(C E )) ∨ (∃(a , b ) ∈ L O(C E ) t.q. (b =o ))).Sendo C S um subcircuito de C E , indicaremos por C S ⊆C E . A definição abaixo trata da acessibilidadede um bloco a outro.Definição 5: Sejam B i e B j dois blocos de um circuito C E . Diremos que B j é acessível a partir de B ise existe uma seqüência de blocos B 1 , B 2 , ...,B s , tal queB 1 =B i , B S =B je existe (O Bi, t ) ∈ L O(C E ) t.q. t ∈ I(B i+1 ) para todo i=1, 2,, ..., s-1.Vamos definir agora o que é um caminho de propagação de dados. Procuramos colocar nessadefinição exatamente aquilo que temos na intuição sobre tal conceito.Definição 6: Um “signal propagation path”, spp, de C E é um subcircuito C spp , com uma únicaentrada e uma única saída, o qual obedece às condições:i. contém ao menos um bloco B E a partir do qual todos os blocos do circuito C spp são acessíveis;ii. contém um bloco B O que é acessível a partir de qualquer bloco do circuito C spp ;iii. a saída de todo bloco de B(C spp ), exceção do bloco B 0 , está ligada a apenas um bloco de C spp ; asaída de B O pode estar ligada ou não a um bloco;iv. uma das entradas de B E é a única entrada de C spp ;v. a saída do bloco B O é a única saída do C spp .

50Implementação de Register Transfer Systems (RTS) de Alta VelocidadeOs spps serão nomeados com a letra S mais um índice, quando necessário.Seja o spp S i . Este é também um circuito, logo podemos falar dos conjuntos B(S i ), L(S i ), L O(S i ),I(S i ), ou simplesmente I Si , e O(S i ) ou O Si . Ainda são aplicáveis aqui os conceitos de S i passando por ie de ponto de S i . Se um bloco pertence ao spp diremos que este passa por aquele. As definições desubcircuitos e de acessibilidade de blocos podem ser estendidos aos spps (definições 4 e 5).Definição 7: Diremos que um bloco B A antecede um bloco B B no spp se:i. ambos os blocos pertencem ao mesmo spp;ii. o bloco B B é acessível a partir do bloco B A .Diremos também que um bloco é o último de um spp se todos os outros antecedem a ele; será oprimeiro caso anteceda todos os outros.Definição 8: Diremos que o spp é não cíclico quando nenhum bloco do spp é atingível a partir de simesmo.Apresentaremos a definição de data chain que é fundamental para a compreensão das regras decomposição. Um n-data chain é um spp onde, durante a fase φ=”1”, todos os blocos estão emavaliação e, durante a fase φ=”0”, parte do seus blocos está em holding (os latches) e parte em précarga(os blocos dinâmicos e Dps). O p-data chain tem os blocos em avaliação na fase contrária ao n-data chain.Definição 9: Um n-data chain do circuito C E é um spp não cíclico S NC que obedece às seguintescondições:i. contém ao menos um n-latch, um n-dinâmico ou um bloco n-Dp;ii. a entrada do S NC deve estar ligada a uma entrada externa de C E ou a saída de algum bloco p-latch, p-dinâmico ou p-Dp;iii. contém apenas blocos estáticos, n-dinâmicos, n-Dps e n-latches;iv. a saída do S NC deverá estar ligada a entrada de algum bloco p-latch, p-dinâmico ou p-Dp ou anenhum outro bloco de C E .Notemos que os blocos estáticos no início de um data chain podem pertencer também ao data chainanterior, sendo este e aquele de tipos diferentes. A definição desta forma não causa maiores problemase simplifica a apresentação de algum teoremas.

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 51Definição 10: Um p-data chain do circuito C E é um spp S PC que obedece à condições equivalentes à(i), (ii), (iii) e (iv) da Definição 9. Neste caso substituem-se "n" por "p" e "p" por "n" em todas asdenominações de blocos que aparecem.Usaremos a letra D e mais um índice, quando necessário, para nomear os data chains. Normalmentese o índice inicia com N, teremos um n-data chain, por exemplo D N1 ; quando inicia com P, teremosentão um p-data chain.Tudo quanto foi dito para os spps, sobre conjunto de blocos, conjunto de pares ordenados, etc.,também vale para data chains, visto que data chains são um tipo especial de spp.Definição 11: Diremos que um n-data chain está na fase de “holding” quando o “clock” tem valor“0” (φ=”0”). Quando o “clock” tem valor “1” (φ=”1”), é dito que o n-data chain está naavaliação. Para o p-data chain, o “holding” acontece quando φ=”1” e a avaliação, quando φ=”0”.Veja que o estado de operação de um bloco Dp não depende diretamente do clock e, a princípio,nada garante que estes blocos façam a pré-carga no momento certo. Isto dependerá sim dos blocos queestão ligados a ele.A Figura 19 fornece alguns exemplos de data chains. Com entrada no nó i aexistem dois n-datachains: um passando pelos blocos B A , B C , B E , B G , B J e B M , sendo a saída deste último a saída do datachain; outro passando pelos blocos B A , B C , B E , B K , e B H , sendo a saída deste último a saída do datachain. Com entrada no nó i haparece um p-data chain passando pelos blocos B H , B F e B D , sendo asaída deste último bloco a saída do data chain.

52Implementação de Register Transfer Systems (RTS) de Alta VelocidadeclockB D B KclockB Bi ii c2 PDNtrans. NclockB E B I clockB A PUNB LPUNtrans. Pclocktrans. N B G BPDNB JCi trans. NPDNaclocktrans. NPDNtrans. PclockPUNtrans. Pclock B Mi c1clockB FPDNtrans. NB Hi hclockFigura 19. Circuito E-TSPC com exemplos de data chains.2.3.2.2 Descrição das RegrasOs blocos utilizados no E-TSPC exigem uma série de cuidados para o correto funcionamento.Abaixo descreveremos tais cuidados:• as entradas dos blocos n-dinâmicos e dos blocos PL não devem nunca sofrer transições “1”→”0”durante sua avaliação. Observe que, se uma das entradas de um destes blocos tiver valor “1”durante a avaliação, poderá haver a descarga da saída. Neste caso, se esta entrada muda para “0”,ainda na mesma avaliação, não poderemos garantir que a saída volte para “1”, se for necessário.Para exemplificar um funcionamento faltoso considere na Figura 15(c) o circuito PL mais aesquerda. Inicialmente sejam os seguintes valores para as entradas: a=”1”, b=”0” e c=”1” (a portaem avaliação); então a saída terá valor d=”0”. Havendo uma transição “1”→”0” em c, a saídapermanecerá em “0”, que não é o valor desejado. Na seção 2.2.1.4 foi discutido o mesmoproblema para as portas dinâmicas;• as entradas dos blocos p-dinâmicos e dos blocos PH não devem nunca sofrer transições “0”→”1”durante sua avaliação. As razões são similares as apresentadas acima;• as pc-entradas dos blocos PH devem ir para “1” durante a fase de pré-carga; as pc-entradas dosblocos PL devem ir para “0” durante a fase de pré-carga. Como vimos na descrição dofuncionamento dos blocos Dps, isto é necessário para a pré-carga;

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 53• se desejamos que certo n-latch mantenha o seu valor de saída durante a sua fase de holding, entãonenhuma de suas entradas poderá sofrer uma transição “1”→”0” durante o holding (ver seção2.2.3.2.1);• se desejamos que certo p-latch mantenha o seu valor de saída durante a sua fase de holding, entãonenhuma de suas entradas poderá sofrer uma transição “0”→”1” durante o holding (ver seção2.2.3.2.1).As regras de composição que serão apresentadas servirão para garantir quedurante a fase de avaliação do data chain:e 1 . todas as entradas dos blocos n-dinâmicos e PL tenham apenas transições “0”→”1”;e 2 . todas as entradas dos blocos p-dinâmicos e PH tenham apenas transições “1”→”0”.e durante a fase de holding do data chain:h 1 . todas as pc-entradas dos blocos PL estejam em “0”;h 2 . todas as pc-entradas dos blocos PH estejam em “1”;h 3 . todo n-data chain tenha ao menos um n-latch em cujas entradas, durante todo o holding, nãoocorrerem transições do tipo “1”→”0”;h 3 . todo p-data chain tenha ao menos um p-latch em cujas entradas, durante todo holding, nãoocorrerem transições do tipo “0”→”1”.2.3.2.2.1 Regras r 1 a r 5Cinco regras de composição, r 1 a r 5 , são descritas abaixo.Regra de Composição 1 (r 1 ): Se um bloco Dp for o primeiro bloco não estático do data chain, entãoeste data chain não pode passar por nenhuma de suas pc-entradas.Os outros blocos e as entradas que não são as pc-entradas do bloco Dp estão livres de quaisquerrestrições. A regra é necessária para que h 1 e h 2 possam ser garantidos na fase de holding.Regra de Composição 2 (r 2 ): Um latch não deve anteceder a um bloco dinâmico ou a um bloco Dpdentro do mesmo data chain.Em outras palavras, a saída de um latch não pode ser ligada a um bloco dinâmico ou bloco Dp,direta ou indiretamente, no data chain. Está regra é necessária para que e 1 e e 2 possam ser garantidosna fase de avaliação.Regra de Composição 3 (r 3 ’): Dentro de um data chain o número de inversões lógicas entre:

54Implementação de Register Transfer Systems (RTS) de Alta Velocidader 3a . dois blocos dinâmicos adjacentes deve ser ímpar;r 3b . dois blocos Dps adjacentes do mesmo tipo, sejam dois blocos PH ou PL, deve ser ímpar;r 3c . dois blocos Dps adjacentes de tipos diferentes, um PH outro PL, deve ser par;r 3d . um bloco PH (PL) adjacente a um bloco n (p) dinâmico, ou vice-versa, deve ser par;r 3e . um bloco PL (PH) adjacente a um bloco n (p) dinâmico, ou vice-versa, deve ser ímpar.(os blocos serão chamados adjacentes se entre eles existirem apenas blocos estáticos).Esta regra restringe quais blocos podem ser ligados a quais blocos dentro de um data chain. Eladeve ser observada devido ao e 1 , e 2 , h 1 e h 2 .Podemos enunciar a regra r 3 ’ de uma forma mais simples mas equivalente. Abaixo é dado estaforma alternativa.Regra de Composição 3 (r 3 ): Dentro de um data chain o número de blocos entre:r 3a . dois blocos dinâmicos quaisquer deve ser ímpar;r 3b . dois blocos Dps do mesmo tipo, sejam dois blocos PH ou PL, deve ser ímpar;r 3c . dois blocos Dps de tipos diferentes, um PH outro PL, deve ser par;r 3d . um bloco PH (PL) e um bloco n (p) dinâmico, ou vice-versa, deve ser par;r 3e . um bloco PL (PH) e um bloco n (p) dinâmico, ou vice-versa, deve ser ímpar.Desde que todos os blocos usados no E-TSPC são inversores, é fácil ver que se um data chainobedecer à regra simplificada, r 3 , então também obedecerá ao que foi determinado na versão maiscompleta. Também é fácil observar que o contrário é verdade: uma vez que o data chain obedece à r 3 ’,então r 3 será satisfeita. Não obstante a forma r 3 ser mais compacta e elegante, r 3 ’ é mais simples de seraplicada.Regra de Composição 4 (r 4 ): Considere o último bloco dinâmico B Dy de um data chain (se existiralgum). Deverá existir ao menos um latch B L neste data chain com um número par de blocos(número par de inversões) entre B Dy e B L .Nesta regra obviamente B Dy deve anteceder B L .Está regra visa ao h 3 e h 4 .Regra de Composição 5 (r 5 ): Em um data chain qualquer deve haver uma das duas configurações:r 5a . ao menos um bloco dinâmico e um latch;r 5b . ao menos dois latches e um número par de blocos (número par de inversões) entre eles.

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 55A regra r 4 quando associada à r 5a obriga que o data chain possua ao menos um bloco dinâmico eum latch, com um número par de inversões entre eles. Novamente estas regras visam ao h 3 e h 4 .No APÊNDICE A, estas cinco regras são associadas em uma única regra geral.Na Figura 19 aparecem sete n-data chains completos: dois deles com entrada em i a, dois comentrada em i c1, dois com entrada em i c2e um n-data chain com entrada em i i. Todos eles obedecem àscinco regras de composição.As regras aqui colocadas são análogas àquelas apresentadas na técnica NORA ([Go83], [Go84]).NORA, como vimos, utiliza duas fase de clock. Dois tipos de problemas enfrentados aí são os delayrace errors e os clock skew race errors. Regras muito semelhantes as regras r 1 , r 2 e r 3 aqui fornecidasforam criadas no NORA para evitar os delay race errors. A motivação, portanto, para as três primeirasregras da estratégia NORA e para r 1 , r 2 e r 3 é semelhante. Regras semelhantes a r 4 e r 5 são usadas paraevitar os clock skew race errors. Na E-TSPC, onde não há clock skew errors (ao menos com blocoslocais ([Af90], [La95]), estas duas regras servem para garantir que, durante o holding, haja em cadadata chain ao menos um latch que mantenha sua saída constante.Vamos apresentar, por fim, o que chamamos de circuito RTS E-TSPC. Este é um circuito compostode data chains, n ou p, e todos esses observam as regras de composição; também impomos que todasas entradas de blocos que não estão ligadas a nenhuma saída de bloco sejam entradas externas docircuito.Definição 12: Um circuito C E será chamado de circuito RTS E-TSPC se para qualquer spp S q de C Eocorre que:i. existirá um n-data chain D Ni de C E tal que S q ⊆ D Ni , se o spp for formado por apenas blocos n-dinâmicos, n-Dps e n-latches, ao menos um desses, e mais blocos estáticos;ii. existirá um p-data chain D Pi de C E tal que S q ⊆ D pi , se o spp for formado por apenas blocos p-dinâmicos, p-Dps e p-latches, ao menos um desses, e mais blocos estáticos;iii. existirá um p-data ou um n-data chain D i de C E tal que S q ⊆ D i , se o spp for formado por apenasblocos estáticos;iv. as regras r 1 -r 5 são observadas para todos os data chains;v. todas as entradas do circuito são entradas externas.2.3.2.2.2 Blocos Dps e data chains do circuito

56Implementação de Register Transfer Systems (RTS) de Alta VelocidadeAs definições de data chains e, portanto, de circuitos RTS E-TSPC apresentam uma importantedificuldade. Diz respeito ao uso dos blocos Dps e à distinção entre os n-Dps e os p-Dps, supostapossível. Todos os blocos usados no E-TSPC podem ser classificados, quanto ao seu tipo, por meio deinspeção direta, exceção aos blocos Dp. Neles a semelhança estrutural entre os n-Dps e os p-Dpsimpede tal classificação.Em vista disto, surgem duas dúvidas de caráter prático:i. afinal como poderemos saber se o bloco que colocamos é um n-Dp ou um p-Dp? Comopoderemos saber se o data chain é n ou p? Será possível, em resumo, desenhar um circuito RTSE-TSPC, obedecendo às regras de composição e utilizando blocos Dps?ii. poderemos saber quem são os blocos p-Dps e os n-Dps de um circuito? Poderemos separar os n ep data chains dele? Dado um circuito qualquer, será possível verificar se é ou não um circuitoRTS E-TSPC?A primeira questão é de fácil resposta. Sim, é possível desenhar um circuito RTS E-TSPC comblocos Dps. Para tal, durante a fase de projeto, cada bloco Dp manipulado deve ser marcadoantecipadamente como sendo n-Dp ou p-Dp; da mesma forma os data chain. Sendo obedecidas todasas regras (em particular r 1 , r 2 e r 3 ), garantimos que os blocos são pré-carregados na fase correta(conforme teoremas 2 N e 2 P abaixo), e que os data chains serão do tipo desejado.Para verificar a aplicação das regras de composição em um circuito qualquer, a segunda questãocolocada, deveremos ser capazes de identificar todos os n e p data chains, pois as regras são aplicadassobre estes. Para esta identificação, a partir das definições de data chains, necessitamos saber quemsão os blocos n-Dps e p-Dps. Portanto necessitamos de um procedimento que permita tal identificação.Abaixo descrevemos isso. Neste procedimento se usa o fato de ser possível identificar quais são osblocos n e p dinâmicos, estáticos e Dps (sem distinguir entre n-Dp e p-Dp), quais são as entradas esaídas desses blocos e quais são as pc-entradas dos blocos Dps 3 .Procedimento 1- para classificação dos blocos Dps em RTS E-TSPC:Seja o circuito C E e seu bloco Dp B DP (pode ser PH ou PL). O que será feito é recuar através dasligações de C E , a partir de B DP , até encontrar um bloco dinâmico. Esse bloco dinâmico nos dirá quetipo de bloco Dp temos. Iniciamos o processo com a escolha de uma das pc-entradas de B DP ,chamando-a de e 0. Em e 0estarão ligados vários blocos; tomemos um deles. Caso as regras r 1 , r 2 e r 33 As pc-entradas podem ser imediatamente separadas das outras entradas do bloco Dp: numa das porções do bloco,aquela composta por transistores N ou aquela por P, o número de transistores será menor. As entradas que chegam a estaporção são então as pc-entradas.

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 57sejam verificadas então o bloco poderá ser apenas um destes (caso apareça uma opção diferente entãosaberemos que as regras não foram obedecidas):i. um n-dinâmico;ii. um p-dinâmico;iii. um bloco estático complementar CMOS;iv. um outro bloco Dp.Para os casos (i) e (ii) a classificação de B DP estará terminada: n-Dp para (i), e p-Dp para (ii). Para(iii) e (iv), não poderemos ainda decidir e deveremos recuar mais um bloco. Escolhemos para isto umadas entradas do bloco estático (iii) ou uma das pc-entradas do bloco Dp (iv). Chamemos de e 1essaentrada. Repetimos com e 1a análise feita com e 0e, se não houver a possibilidade de decisão, faremosmais um recuo determinando e 2. Assim seguimos até cairmos em (i) ou (ii).O teorema abaixo garante que, se estamos com um circuito RTS E-TSPC, o procedimento descritoacima é efetivo, no sentido de fornecer sempre uma resposta, e correto, ou seja a resposta encontrada éverdadeira.Teorema da classificação dos blocos Dps. Considere um circuito RTS E-TSPC C E . Todos os seusblocos Dps podem ser corretamente classificados como n-Dp ou p-Dp através do procedimentodescrito acima.Dem.: Seja o bloco Dp B Dp que desejamos classificar. O processo de ir recuando é finito desde quetodos os blocos aí encontrados pertencem ao mesmo data chain (pois um data chain nunca podeiniciar por uma pc-entrada (r 1 )) e, dentro de um data chain, nenhum bloco é acessível a ele mesmo.Assim, mais cedo ou mais tarde, devemos encontrar um bloco dinâmico. Desta forma chegaremos auma classificação de B Dp , desde que as regras sejam obedecidas (caso contrário, ou encontraremos umbloco não esperado ou ficaremos em um ciclo infinito). Assim o procedimento é efetivo.Observe que o bloco B DP , não podendo ser n-Dp e p-Dp ao mesmo tempo, pertence a apenas umdos tipos de data chain. Assim, qualquer caminho que seguirmos durante o recuo resultará na mesmaclassificação. Também haverá apenas blocos estáticos e Dps entre B Dp e o bloco dinâmico encontrado.Desta forma, este e aquele devem pertencer ao mesmo data chain e a classificação feita é correta.•Uma vez separados os blocos n-Dps e p-Dps, poderemos encontrar os data chains do circuito. Isto éfeito com base nas definições de data chains, não importando se o circuito obedece ou não às regras decomposição.

58Implementação de Register Transfer Systems (RTS) de Alta VelocidadeProcedimento 2- para determinação dos “data chains”:Considere o circuito C E . Supomos que os blocos n e p dinâmicos, n e p latches, estáticos, n-Dp e p-Dp já estejam identificados. Inicialmente vamos determinar os n-data chains. Tomemos todos osblocos n-latches. Consideremos esses blocos numerados (desde que são finitos não há dificuldade paraenumerá-los). Sejam eles B nL1 , B nL2 , .....Para cada bloco B nLi achemos o conjunto dos n-data chains a que o bloco pertence. Para issodeterminemos dois conjuntos de spps:F I que possui os “pedaços iniciais” dos n-data chains que passam por B nLi ;F F que possui os “pedaços finais” dos n-data chains que passam por B nLi .(como são esses dois conjuntos ficará mais claro a seguir)Para construir F I começamos por formar o conjunto de sppsF I0 = {spp S i =(B(S i )={B nLi }, L(S i )=∅, I Si =a, O Si = O BnLi ) para todo a∈I(B nLi )}.Para cada um dos elementos S i de F I0 são repetidos os passos abaixo até que F I0 acabe ficandovazio:i. retira-se S i de F I0 ;ii. selecionam-se todos os blocos ligados a entrada de S i e, para cada um dos blocos selecionados,acrescentam-se novos elementos a F I0 ou a F I de acordo com as regras:a. se o bloco B S selecionado for estático, n-dinâmico, n-Dp ou n-latch então acrescentam-se a F I0os novos spps:{spp S j ={B(S j )=B(S i )∪B S , L O(S j )=L O(S i )∪(I Si , O Bs ), I Sj =a, O Sj =O Si } para todo a∈I(B S )};b. se o bloco selecionado for p-dinâmico, p-Dp ou p-latch, então acrescenta-se S i a F I (caso eleainda não esteja lá).A etapa acima é finita quando estivermos com um circuito RTS E-TSPC pois os blocos nos datachains não são acessíveis a eles mesmos e o número de elementos de um circuito é finito.O próximo passo será construir F F a partir do conjunto de spps F F0 ={spp S i ={B(S i )={B P },L(S i )=∅, I(S i )=a, O Si = O BP } para todo a∈I(B P ) tal que B P seja um bloco estático, n dinâmico, n-Dpou n-latch e (a , O BnLi ) ∈ L O(C E )}.Para cada um dos elementos S i de F F0 são repetidos os passos abaixo até que F F0 acabe ficandovazio:i. retire-se S i de F F0 ;ii. selecionam-se todos os blocos ligados a saída de S i e, para cada um dos blocos selecionados,acrescentam-se novos elementos a F F0 ou a F F de acordo com as regras:

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 59a. se o bloco B S selecionado for estático, n-dinâmico, n-Dp ou n-latch então acrescenta-se à F F0 osnovos spps:{spp S j ={B(S j )=B(S i )∪B S , L O(S j )=L O(S i )∪(a, O Si ), I(S j )=I(S i ), O Sj =O BS } para todoa∈I(B S ) tal que a esteja ligado a O Si };b. se o bloco selecionado for p-dinâmico, p-Dp ou p-latch então acrescenta-se S i a F F (caso eleainda não esteja lá).A combinação de um elemento S a de F I com outro elemento S b de F F formará um n-data chain S cque possui B nLi : S c ={B(S c )=B(S a )∪B(S b ), L O(S c )=L O(S a )∪L O(S b )∪(I(S b ), O Sa ), I(S c )=I(S a ), O Sc =O Sb }. O conjunto de todos os data chain que passam por B nLi é formado tomando-se todas ascombinações de um elemento de F I e um de F F .O que foi feito com os n-latches é repetido para os blocos n-dinâmicos e n-Dp. Todos os n-datachains do circuito serão identificados dessa maneira.Passos similares são aplicados para identificar todos os p-data chains.Teorema dos data chains: Considere um circuito RTS E-TSPC C E . O procedimento acima descrito éefetivo e correto na determinação de todos os “data chains” de C E desde que a classificação dosblocos Dps esteja correta.Dem.: Primeiro observemos que os passos para geração dos conjuntos F I e F F são finitos pois:a. nos spps formados por blocos estáticos, n-dinâmicos, n-Dps e n-latches, nenhum bloco é acessível asi próprio;b. nos spps formados por blocos estáticos, p-dinâmicos, p-Dps ou p-latches, nenhum bloco é acessívela si próprio;c. todos os blocos usados têm, por definição, um número finito de entradas;d. um circuito é por definição um conjunto finito de blocos.Como este procedimento está baseado na definição de data chain, sempre resultará na separaçãocorreta dos data chains. Ainda, como todo n-data chain deve conter ao menos um n-latch, um bloco n-dinâmico ou um bloco n-Dp, Definição 9, a conseqüência é que, uma vez analisados todos estesblocos, teremos identificados todos os n-data chains de C E (idem para os p-data chains).•Voltemos agora a questão que pretendemos responder: dado um circuito C E qualquer, será possívelverificar se é ou não um circuito RTS E-TSPC? Um sim a esta questão representa a existência de umprocedimento aplicável sobre qualquer circuito C E , chamemo-lo de procedimento 3, tal queprocedimento 3 aponta C E como RTS E-TSPC ⇔ o circuito C E é RTS E-TSPC.

60Implementação de Register Transfer Systems (RTS) de Alta VelocidadeTal procedimento é descrito abaixo.Procedimento 3- para verificar se um circuito é RTS E-TSPCConsidere o circuito C E . Devemos aplicar a C E o procedimento 1, para identificar os blocos n-Dps ep-Dps, e, posteriormente, o procedimento 2 para obter todos os data chains. Uma vez que nenhumproblema seja encontrado durante a execução destes, a Definição 12 é usada para verificar se C E é ounão um RTS E-TSPC. Particularmente, devemos investigar os itens iii, iv e v desde que os doisprimeiros foram aplicados no procedimento 2 e, portanto, são obedecidos necessariamente nos datachains determinados.Teorema da verificação: Seja C E um circuito qualquer. O procedimento 3 aponta C E como RTS E-TSPC se e somente se o circuito C E é RTS E-TSPC.Dem.: Primeiro mostraremos que (procedimento 3 aponta C E como RTS E-TSPC ⇐ C E é RTS E-TSPC). Caso C E seja um circuito RTS E-TSPC, então, conforme os dois teoremas acima, teremosclassificados corretamente os blocos Dps e separados todos os data chain. Na aplicação da Definição13 chegaremos a conclusão que o circuito é RTS E-TSPC. Portanto o procedimento 3 apontará C Ecomo RTS E-TSPC.Mostraremos agora a segunda parte do teorema, que (procedimento 3 aponta C E como RTS E-TSPC ⇒ C E é RTS E-TSPC).Caso a identificação dos blocos n e p-Dps seja correta, então a separação dos n e p data chains peloprocedimento 2, uma vez executada, será correta pois usa a própria definição de data chain. Também averificação do circuito, para determinar se é RTS E-TSPC, será correta pois novamente usa adefinição. Portanto qualquer erro na identificação de um circuito C E como RTS E-TSPC só pode serdevido a algum erro na identificação dos blocos Dps. Por outro lado, se um bloco é dito ser n-Dp e osdata chains identificados pelo procedimento 2 obedecem às regras de composição r 1 -r 3 , então pode-semostrar que o bloco é realmente um n-Dp (a demonstração é igual a aquela do lema 3 N , mostrada maispara frente). O mesmo pode ser dito em relação a um p-Dp. Assim, se procedimento 3 aponta C E comoRTS E-TSPC ele será de fato um circuito RTS E-TSPC.•Observemos que toda esta seção tratou apenas do problema introduzido pelos blocos Dps. Aconclusão final é que é possível tanto o projeto como a identificação de um circuito RTS E-TSPC.2.3.3 Teorema fundamental da estratégia E-TSPCPara mostrar que, uma vez obedecidas às regras de composição, o circuito funciona corretamente,enunciamos o seguinte teorema:

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 61Teorema fundamental: Considere um circuito RTS E-TSPC C E . Se as entradas externas foremconvenientes, o “clock” tiver o período longo suficiente e se todo circuito estiver estável uma vez noinício de seu funcionamento, então:i. a saída do último “latch” de um “data chain” ficará inalterada durante a fase de “holding”deste;ii. os blocos Dps farão a correta pré-carga durante a fase de “holding” do “data chain” a quepertencem;iii. os blocos dinâmicos e os blocos Dps não serão descarregados indevidamente durante a fase deavaliação do “data chain” a que pertencem.O teorema acima será provado separadamente por meio de 6 outros teoremas. Assim o item (i) étratado nos teoremas 1 N e 1 p , o item (ii), nos teorema 2 N e 2 P e o item (iii), nos teoremas 3 N e 3 P . Parademonstração destes teoremas, todavia, serão necessários outros teoremas e lemas. Também seráexplicado o que significa “entrada externa conveniente”, hipótese h EE vista adiante, e o que significa“período longo suficiente”, hipótese h TC .2.3.3.1 Propriedades dos blocos do E-TSPCAntes de fazermos as demonstrações a que nos propomos, daremos uma lista das propriedades, dosblocos usados, que aparecem implícita ou explicitamente nas demonstrações. Com isso desejamosdeixar claro o que depende das regras e o que depende dos próprios blocos.Propriedade 1 (pr 1 ): Transições na saída de um bloco qualquer somente poderão ocorrer quandohouver transições em alguma de suas entradas ou, para blocos dinâmicos e “latches”, no “clock”.Para "latches", alterações na sua saída, devido ao "clock", podem apenas surgir quando o blocopassa do "holding" para avaliação.Essa propriedade diz que os blocos são causais, apresentando variações apenas quanto as entradas(entrada aqui no sentido mais geral) são modificadas.propriedade 2 (pr 2 ): Para qualquer bloco, uma transição “1”→“0” na entrada somente poderácausar uma transição “0”→“1” na saída. Analogamente, uma transição “0”→“1” somente poderácausar uma transições “1”→“0”.Em outras palavras, todos os blocos com que trabalhamos são blocos que causam inversão.

62Implementação de Register Transfer Systems (RTS) de Alta Velocidadepropriedade 3 (pr 3 ): A saída de um bloco n-dinâmico vai imediatamente para “1” logo que ocorre atransição de “1”→“0” no "clock" (fase de “holding”). Permanece em “1” durante todo o intervaloem que o "clock" é mantido em “0”.Esta é a pré-carga do bloco e constitui uma etapa fundamental no funcionamento dele. O fato damudança de estado ser “imediata” é bastante importante, como veremos.propriedade 4 (pr 4 ): A saída de um bloco p-dinâmico vai imediatamente para “0” logo que ocorre atransição de “0”→“1” no "clock" (fase de “holding”). Permanece em “0” durante todo o intervaloem que o "clock" é mantido em “1”.Como acima, esta característica é fundamental nos blocos p-dinâmicos.propriedade 5 (pr 5 ): A saída de um bloco n-dinâmico, na sua fase de avaliação ("clock" em “1”),pode somente sofrer transições “1”→“0”.Desde que os transistores p estão cortados na avaliação, não é possível que haja transições de“0”→“1”.propriedade 6 (pr 6 ): A saída de um bloco p-dinâmico, na sua fase de avaliação ("clock" em “0”),pode somente sofrer transições “0”→“1”.Desde que os transistores n estão cortados na avaliação, não é possível que haja transições de“1”→“0”.propriedade 7 (pr 7 ): Quando todas as pc-entradas de um bloco PH ("precharged in high") estão em“1”, a saída do bloco vai para “0”. A mudança de estado na saída ocorre após as mudanças nas pcentradasque, por sua vez, podem vir imediatamente ou atrasadas com relação à transição no"clock".Nos blocos PH, a pré-carga é feita quando as pc-entradas estão em “1”. Por construção, a saídadeles deverá ir para “0”.propriedade 8 (pr 8 ): Quando todas as pc-entradas de um bloco PL ("precharged in low") estão em“0”, a saída do bloco vai para “1”. A mudança de estado na saída ocorre após as mudanças nas pcentradasque, por sua vez, podem vir imediatamente ou atrasadas com relação à transição do"clock".Nos blocos PL, a pré-carga é feita quando as pc-entradas estão em “0”.

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 63propriedade 9 (pr 9 ): Nos blocos n-latches, transições de “0”→“1” na entrada não afetam a saídaquando o "clock" está em “0” (fase de “holding”). Como conseqüência, nesta fase, a únicatransição possível na saída será “0”→“1”.Num bloco n-latch todos os transistores n, que formam a lógica n, estão em série com um transistorn ligado ao clock. Estando este cortado, φ=“0”, não pode haver descarga na saída do latch. Emconseqüência, transições de “0”→“1” não provocarão mudanças na saída.propriedade 10 (pr 10 ): Nos blocos p-latches, transições de “1”→“0” na entrada não afetam a saídaquando o "clock" está em “1” (fase de “holding”). Como conseqüência, nesta fase, a únicatransição possível na saída será “1”→“0”.Num bloco p-latch todos os transistores p, que formam a lógica p, estão em série com um transistorp ligado ao clock. Estando este cortado, φ=“1”, não pode haver carga na saída do latch. Emconseqüência, transições de “1”→“0” na entrada não provocarão mudanças na saída.2.3.3.2 Demonstração do Teorema fundamentalPara garantir o funcionamento de um circuito RTS E-TSPC, são necessárias duas hipóteses: umadelas trata de como devem ser as entradas externas do circuito, a outra, da duração das fases do clock.Hipótese das entradas externas estáveis (h EE ):Apenas as entradas dos blocos dinâmicos, “latches” ou blocos Dps podem ser entradas externas docircuito; adicionalmente, o sinal externo deve ser estável durante a fase de avaliação dos blocos aele ligados.Assim, um sinal externo aplicado a um n-data chain deve ser estável quando φ=”1”; um sinalexterno aplicado a um p-data chain deve ser estável quando φ=”0”. Em vista de h EE não é possívelum sinal externo qualquer ser, ao mesmo tempo, aplicado as entradas de um n-data chain e de um p-data chain.A segunda hipótese só será apresentada após serem desenvolvidos alguns teoremas que servirãopara melhor esclarecê-la. O primeiro destes teoremas trata da estabilidade de um circuito.Teorema da estabilidade (T E ): Considere um circuito RTS E-TSPC C E onde o clock está fixo. Se asentradas externas de C E forem fixas, então, após certo intervalo, todos os pontos do circuito C Etambém ficarão fixos (ou estáveis).Dem.: Vamos supor que o teorema não é correto e mostrar que isto nos levará a contradições. Nãoestando todos os pontos do circuito C E estáveis, deverá haver então ao menos um bloco B A1 no circuitocuja saída esteja sempre se modificando. Pois bem, para tal ocorrer deveremos ter que ao menos uma

64Implementação de Register Transfer Systems (RTS) de Alta Velocidadedas entradas de B A1 também esteja sempre se modificando (propriedade pr 1 ). Tomemos uma destasentradas; ela não poderá ser uma das entradas externas que são fixas e, portanto, deverá estar ligada asaída de outro bloco. Chamaremo-lo de B A2 . Aplicando o mesmo raciocínio encontraremos a seqüênciade blocos B A3 , B A4 , ..., que deve ser infinita. Como o número de blocos e de entradas em cada bloco éfinito, então dentro da seqüência anterior deveremos ter uma seqüência inicial B C1 , B C2 , ..., B CN com asseguintes características:a. a saída de cada um destes blocos está sempre sendo modificada;b. a saída de B Ci+1 está ligada a uma entrada de B Ci ;c. B C1 é o próprio bloco B CN .Uma vez que os blocos B Ci podem formar um spp cíclico, não será permitido que eles pertençam aapenas um dos seguintes conjuntos de blocos (Definição 12):i. blocos estáticos;ii. blocos n-dinâmicos, n-Dps, n-latches e estáticos;iii. blocos p-dinâmicos, p-Dps, p-latches e estáticos.Caso isto ocorresse, pela definição de circuito RTS E-TSPC, haveria um data chain, n ou p deacordo com as circunstâncias, contendo tal spp cíclico. No entanto, os data chain são não cíclicos peladefinição.Conseqüentemente, haverá ao menos um bloco B CH dinâmico ou um latch em holding (r 5 ) 4 . Nestecaso, a saída do bloco poderá no máximo sofrer uma transição (se for um latch, pr 3,4,9,10 ). Oras, isto éuma contradição pois a saída de todos os blocos B Ci estão sempre sendo modificadas. Portanto ocircuito C E deverá ficar todo estável após certo intervalo.•Uma importante aplicação do último resultado pode ser feita nos circuitos RTS E-TSPC ondealgumas das entradas não são estáveis. Consideremos um ponto n qualquer de um circuito RTS E-TSPC com a seguinte propriedade: se i for uma das entradas não estáveis do circuito, nenhumaalteração em i causa efeito em n. Sendo assim, o estado de n não depende destas entradas nãoestáveis e, caso as fixemos, o ponto n terá o mesmo comportamento. A partir do teorema acimaconclui-se que, caso o clock esteja fixo, n atingirá ainda um valor estável após certo intervalo. Deforma mais geral, qualquer ponto do circuito que não depende das entradas externas que estão variandodeverá atingir a estabilidade após certo intervalo de tempo.4 Na verdade, por r 5 podemos garantir que há sempre um latch em holding. Com a aplicação de r E , visto mais a frente, éque deverá haver ou um dinâmico ou um latch em holding. Assim este teorema continua a valer mesmo com r E .

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 65O que procuramos encontrar agora é quais blocos podem chegar a estabilidade em um circuito RTSE-TSPC. Os dois lemas abaixo servem para responder a esta questão.Lema 1 N . Considere um circuito RTS E-TSPC onde h EE é válida. Se a saída do último “latch” dequalquer p-data chain permanecer inalterada durante a fase φ=”1”, então, após certo intervalonesta fase φ=”1” (desde que ela seja longa suficiente), todos os blocosi. n-Dps, n-dinâmicos, n-latches eii. estáticos que pertencem somente a n-data chainsterão sua saída fixa (estável).Dem.: Considere o bloco B N como em (i) ou (ii). Para provar o lema basta mostrar que transições dasentradas externas não estáveis durante a fase φ=”1” não podem causar efeito algum na saída de B N .Neste caso, para a saída de B N , é como se o circuito tivesse todas suas entradas fixas. Pelo teorema T E ,portanto, poderemos afirmar que a saída do bloco atingirá a estabilidade como afirma o lema.Para provar que as transições nas entradas externas não causam efeitos na saída de B N , mostraremosque tal hipótese nos levará a contradições. Suponha, então, que uma certa entrada i, não estáveldurante a fase φ=”1”, tenha algum efeito sobre a saída de B N . Para que isto ocorra, deve existir aomenos um spp S x formado pelos blocos B P1 , ..., B PT onde:i. a saída de B Pi está ligada a uma entrada de B Pi+1 ;ii. i está ligada a uma das entradas de B P1 e B PT é o próprio bloco B N ;iii. a saída de todos os blocos B Pi , de B P1 até B N , dependem de alguma forma do sinal aplicado em i.Caso não houvesse tal spp, modificações em i não causariam efeito na saída do bloco B N .Considere o maior k tal que para todo bloco B Pj , j≤k, B Pj é estático, p-latch, p-dinâmico ou p-Dp.Observe que k>0 por h EE . Pois bem, existirá um p-data chain S P contido em S x e que passa pelosblocos B P1 , ..., B Pk . Como o bloco B N não pode pertencer a nenhum p-data chain, teremos k

66Implementação de Register Transfer Systems (RTS) de Alta Velocidadei. p-Dps, p-dinâmicos, p-latches eii. estáticos que pertencem somente a p-data chainsterão sua saída fixa (estável).Dem.: Similar ao lema 1 N .•Desde que a saída de um bloco esteja fixa (estável), qualquer mudança nela somente poderá ocorrerquando uma das entradas do bloco ou o clock, no caso dos blocos dinâmicos e latches, for alterada(pr 1 ). Isto será usado mais tarde em algumas demonstrações.Uma importante observação em relação a estes lemas é que o tempo que os blocos levam paraatingir a estabilidade depende apenas do estado inicial do circuito e do valor das entradas estáveis.Chamemos de ∆ 1 ao período mínimo do clock para que os blocos definidos nos lemas acima, dentrodas hipóteses dadas, atinjam a estabilidade, para qualquer combinação de entradas e estados iniciais(como estamos trabalhando com um caso simplificado, onde admitimos apenas valores “0” e “1” paraos pontos do circuito, existe um número finito de combinações de entradas e estados iniciais docircuito. Desta forma também haverá um valor mínimo para o período do clock).A estabilidade na saída do último latch dos data chains é uma das hipóteses usadas nestes lemas.Os próximos dois lemas dão as condições para chegar a esta estabilidade.Lema 2 N . Considere um circuito RTS E-TSPC. A saída do último “latch” de qualquer n-data chainpermanecerá inalterada na passagem para, e durante toda a fase de “holding”, φ=”0”, se no fim dafase φ=”1”, todos os blocosi. n-Dps, n-dinâmicos, n-latches eii. estáticos que pertencem somente a n-data chainstiverem sua saída fixa (estável).Dem.: Primeiro lembremos que por r 5 existe em cada data chain ao menos um latch. Seja B F o últimolatch de um n-data chain qualquer. Pela hipótese do teorema a saída do bloco B F deve ser estável aofim da sua fase de avaliação. A transição do clock para "0" não causa, por sua vez, alteração no latch(pr 1 ). Para mostrar que o bloco B F permanecerá estável durante o holding, vamos supor que isto nãoaconteça e chegar a um absurdo. Considere que a saída de B F sofreu uma transição após a mudança doclock para “0”. Isto somente será possível se uma das entradas de B F sofrer uma transição de “1”→”0”(pr 1,9 ). Por r 5 , esta entrada deve estar ligada a um bloco B A1 do data chain, sendo este um blocoestático, ou um n-Dp, ou um n-dinâmico ou um n-latch. Ainda, qualquer que seja o bloco ele é estávelno fim de φ=”1” (observe que se o bloco for estático, então ele não pode pertencer a nenhum p-datachain). Sendo n-dinâmico ou n-latch, a única transição que ocorre no “holding” é “0”→“1” (pr 3,9 ), que

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 67não causa efeito algum em B F . Portanto, B A1 será estático ou n-Dp. Novamente alguma de suasentradas deve sofrer uma transição de “0”→“1” (pr 1,2 ). Seja B A2 o bloco ligado a esta entrada. Agoraeste bloco somente pode ser estático, n-Dp ou n-latch. Estes chegaram a estabilidade durante aavaliação e, portanto, somente uma transição “1”→”0” numa de suas entradas pode causar o resultadodesejado. Seja B A3 o bloco ligado a esta entrada. Da mesma forma que B A1 , B A3 somente pode serestático ou n-Dp. Se continuarmos este processo, encontraremos blocos B A4 , B A6 , ..., estáticos, n-Dp oun-latches, e blocos B A5 , B A7 , ..., estáticos ou n-Dp, de forma que r 5 nunca será satisfeito, o que éabsurdo. Assim, B F não poderá sofrer transições.•Lema 2 P . Considere um circuito RTS E-TSPC. A saída do último latch de qualquer p-data chainpermanecerá inalterada na passagem para, e durante toda a fase de “holding”, φ=”1”, se no fim dafase φ=”0”, todos os blocosi. p-Dps, p-dinâmicos, p-latches eii. estáticos que pertencem somente a p-data chainstiverem sua saída fixa (estável).Dem.: Similar ao lema 2 N .•Veja que os lemas 1 N , 1 P , 2 N e 2 P estão intimamente relacionados. Assim, num circuito RTS E-TSPC onde h EE é válida, se no fim da fase φ=”1” todos os blocos(a) n-Dps, n-dinâmicos, n-latches e(b) estáticos que pertence somente a n-data chainstiverem saída estável, então, por 2 N , a saída do último latch de qualquer n-data chain permaneceráinalterada na passagem e durante a fase φ=”0”. Neste caso, por 1 P , após certo intervalo na faseφ=”0”, todos os blocos(c) p-Dps, p-dinâmicos, p-latches e(d) estáticos que pertencem somente a p-data chainsficarão com a saída estável. A estabilidade destes blocos garante que, lema 2 P , a saída do último latchde qualquer p-data chain permanecerá inalterada na passagem para, e durante a fase φ=”1”. Por fim, olema 1 N assinala que, após certo intervalo na fase φ=”1”, os blocos em (a) e (b) têm a saída estável.Voltamos ao início. Como conclusão, se o clock tiver período maior que ∆ 1 e em algum momento ocircuito todo estiver estável, então, pelos lemas 1 N e 1 P , teremos que, no fim de qualquer fase, serãoestáveis todos os blocos(a) Dps, dinâmicos e latches em avaliação, e

68Implementação de Register Transfer Systems (RTS) de Alta Velocidade(b) estáticos que pertencem somente ao data chain em avaliação.Pelos lemas 2 N e 2 P , a saída do último latch de qualquer data chain permanecerá inalterada napassagem para e durante toda a fase de holding deste mesmo data chain.Os lemas 3 N e 3 P nos mostrarão que também os blocos Dps têm a saída estável após um intervalofinito de tempo no holding.Para a aplicação de indução nas próximas demonstrações, há a necessidade de que seja estabelecidauma ordem para os blocos Dps. Vamos definir essa ordem abaixo.Definição 13: Considere um bloco B 0 e o conjunto F = {(conjunto dos Γ-data chains D X tal que obloco B 0 pertence a D X )}(onde Γ é n ou p). O valor Θ(B 0 ) = max {(número de blocos Dps queantecedem B 0 no Γ-data chain D i ) ∀D i ∈F}, será denominado ordem de B 0 .A ordem de um bloco somente está bem definido para os blocos dinâmicos, Dps e latches, quepertencem a apenas um tipo de data chain, n ou p-data chain. A ordem de um bloco será maior ouigual a zero; seu valor máximo será inferior ao número total de blocos Dps do circuito. Veja que se B Aanteceder a B C , então Θ(B C )≥Θ(B A ), desde que definida a ordem para eles. Desta forma, se houver umbloco com ordem 5, haverá ao menos um bloco com ordem 4, outro com 3, ... e outro com zero, todoseles no mesmo data chain.Lema 3 N . Considere um circuito RTS E-TSPC. Um bloco n-Dp deste circuito terá sua saída mudadapara“1” nos blocos PL ou“0” nos blocos PH,aí permanecendo, após certo intervalo de tempo na fase de “holding”, φ=”0” (a fase de "holding"deve ser longa suficiente).Dem.: Vamos trabalhar com indução em relação à ordem dos blocos.Primeiro mostraremos que o lema é válido para qualquer bloco n-Dp B 0 com ordem zero (se existiralgum bloco n-Dp, então existirá um bloco com ordem zero). Suponha que B 0 seja um bloco PL e quesua saída esteja em “0” após longo tempo em holding. Mostremos que tal suposição nos levará a umacontradição. Ao menos uma das pc-entradas do bloco B 0 deverá ter valor “1” também após longotempo em holding (pr 8 ). Por r 1 e r 2 esta entrada deverá estar ligada a saída de um bloco B A1 que éestático ou n-dinâmico (como o bloco é de ordem zero não pode haver blocos n-Dps na sua entrada). Aregra r 3e impede, por sua vez, que B A1 seja dinâmico. B A1 será, portanto, um bloco estático, com saída

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 69em “1”. Ainda, uma das entradas deste bloco deverá estar em “0”. Esta entrada deverá ser ligada, porsua vez, a um bloco B A2 , sendo este estático ou n-dinâmico. Se B A2 fosse dinâmico sua saída estariaem “1” após longo tempo em holding (pr 3 ), o que é contrário ao que desejamos para a entrada de B A1 .Portanto, B A2 também é estático. Continuando a análise, encontraremos uma seqüência infinita deblocos B A3 , B A4 , ... todos estáticos. Como não pode haver um spp cíclico com apenas blocos estáticos,Definição 12, deveremos ter um número infinito de blocos, o que é uma contradição pois estamosconsiderando circuitos finitos. Logo B 0 deverá estar com sua saída em “1”. Para um bloco PH oraciocínio é análogo. O teorema é assim válido para blocos de ordem zero.O próximo passo para a prova por indução será mostrar que se o teorema for válido para todo blocon-Dp de ordem N ou menor, então será também válido para todo bloco n-Dp B N+1 de ordem N+1.Suponha que o bloco B N+1 seja um bloco PL e que sua saída esteja em “0” após longo tempo emholding. Mostraremos que tal suposição nos levará a uma contradição. Estando a saída do bloco em“0”, ao menos uma das pc-entradas deverá ter valor “1” também após longo tempo em holding. Por r 1e r 2 esta entrada deverá estar ligada a saída de um bloco B A1 que é estático, n-dinâmico, PL ou PH (nocaso dos blocos Dps, eles serão de ordem N ou menor). A regra r 3e proíbe que B A1 seja dinâmico er 3b , que seja PL. Caso B A1 seja um bloco PH, por hipótese de indução, sua saída ficará em “0” apóslongo tempo em holding, não satisfazendo o que é desejado. B A1 será, portanto, um bloco estático comuma de suas entradas em “0”, a fim de que sua saída esteja em “1”. Esta entrada deve ser ligada, porsua vez, a um bloco B A2 , sendo este estático, n-dinâmico, PL ou PH (estes com ordem N ou menor).A regra r 3c proíbe que B A2 seja PH. Por outro lado, se B A1 for dinâmico ou PL, sua saída ficará em “1”após certo intervalo na fase de holding (pr 3 e hipótese de indução), o que não é a situação desejadapara a entrada de B A1 . Portanto, B A2 também é estático. Novamente a análise nos leva a uma seqüênciainfinita de blocos B A3 , B A4 , ... todos estáticos o que é uma contradição, como acima. Logo B N+1 deveráestar com sua saída em “1”. Para o caso do bloco B N+1 ser do tipo PH, o raciocínio é análogo e,portanto, o lema vale para qualquer bloco de ordem (N+1). Por indução concluímos que o lema valepara blocos de qualquer ordem.•Lema 3 P . Considere um circuito RTS E-TSPC. Um bloco p-Dp deste circuito terá sua saída mudadapara“1” nos blocos PL ou“0” nos blocos PH ,aí permanecendo, após certo intervalo de tempo na fase de “holding”, φ=”1” (a fase de "holding"deve ser longa suficiente).Dem.: Similar ao lema 3 N .

70Implementação de Register Transfer Systems (RTS) de Alta Velocidade•O tempo para que haja a pré-carga dos blocos Dps depende dos atrasos dos blocos, e seu pior casonão depende dos sinais de entrada (este pior caso pode ser calculado/medido considerando os pioresatrasos dos blocos que estão entre os blocos dinâmicos e os blocos Dps). Chamaremos de ∆ 2 aoperíodo mínimo do clock que garante a pré-carga de todos os blocos dinâmicos e Dps durante a fase deholding.Os dois últimos lemas apontam mais alguns blocos que devem ficar fixos (estáveis) no fim de cadafase.Lema 4 N . Considere um circuito RTS E-TSPC onde h EE é válida. Se a saída do último “latch” dequalquer n-data chain permanecer inalterada na passagem para, e durante a fase φ=”0”, então,após um intervalo finito nesta (desde que esta seja longa suficiente), os blocos estáticos quepertencem a algum n-data chain e antecedem algum bloco n-dinâmico ou n-Dp deste “data chain”terão sua saída fixa (estável).Dem.: Considere o bloco B N que se enquadra na hipótese do lema. Após o tempo ∆ 2 os blocos n-dinâmicos e n-Dps estão em pré-carga. Mostraremos que, após esta pré-carga, transições das entradasexternas não estáveis durante a fase φ=”0” não podem causar efeito algum na saída de B N . Neste caso,para a saída de B N é como se o circuito tivesse todas suas entradas estáveis. Portanto, por T E , podemosafirmar que a saída do bloco atingirá a estabilidade.Para provar que as transições nas entradas não causam efeitos na saída de B N , mostraremos que talhipótese nos leva a contradições. Suponha então que uma certa entrada externa i do circuito, nãoestável durante a fase φ=”0”, tenha algum efeito sobre a saída de B N . Para que isto ocorra, deveexistir ao menos um spp S x formado pelos blocos B P1 , ..., B PT onde:i. a saída de B Pi está ligada a uma entrada de B Pi+1 ;ii. i está ligada a uma das entradas de B P1 e B PT é o próprio bloco B N ;iii. a saída de todos os blocos B Pi , de B P1 até B N , dependem de alguma forma do sinal aplicado em i.Caso não houvesse tal spp, modificações em i não causariam efeito na saída do bloco B N .Uma das duas situações abaixo descritas deve-se verificar:i. algum bloco B Pi é do tipo p-dinâmico, p-latch ou p-Dp: como i deve ser uma entrada de um n-data chain (h EE ) então haverá um n-data chain S N com início em i e fim na entrada do primeirobloco B Pi p-dinâmico, p-latch ou p-Dp. O último n-latch de S N será naturalmente um dos blocosB Pi ;

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 71ii. nenhum dos blocos B Pi s é do tipo p-dinâmico, p-latch ou p-Dp: por h EE e r 2 algum dos blocos B Pique antecedem a B N deve ser n-dinâmico ou n-Dp.Teremos portanto que um dos blocos B Pi é ou o último latch de um n-data chain ou um n-dinâmico/n-Dp; em ambos os casos, este bloco terá sua saída fixa após o tempo ∆ 2 . Isto contradiz ofato que as saídas dos blocos B Pi s devem ser de alguma forma dependentes de i. Assim, ficademonstrado que a saída do bloco B N não pode ser modificada por nenhuma das entradas não estáveise, em conseqüência, ela atinge a estabilidade.•Lema 4 P . Considere um circuito RTS E-TSPC onde h EE é válida. Se a saída do último “latch” dequalquer p-data chain permanecer inalterada na passagem para, e durante a fase φ=”1”, então,após um intervalo finito nesta (desde que esta seja longa suficiente), os blocos estáticos quepertencem a algum p-data chain e antecedem algum bloco p-dinâmico ou p-Dp deste “data chain”terão sua saída fixa (estável).Dem.: Similar ao lema 4 N .•O tempo necessário para que os blocos estáticos referidos acima fiquem estáveis depende,naturalmente, de ∆ 2 , do valor das entradas estáveis e das condições iniciais do circuito. Novamente nãodependem das entradas que estão em transição. Chamaremos de ∆ 3 ao período mínimo do clock paraque os blocos definidos nos lemas 4 N e 4 P , dentro das condições dadas, atinjam a estabilidade, paraqualquer combinação de entradas e estados iniciais.Agora se pudermos garantir que o período do clock seja maior que o máximo de ∆ 1 , ∆ 2 e ∆ 3 e, alémdisso, que em algum momento o circuito fique todo estável, então poderemos afirmar a estabilidade devários blocos ao fim de cada fase do clock. Esta será a nossa segunda hipótese. Ela trata da máximavelocidade permitida ao circuito. Nossa intenção não é determinar esta máxima velocidade mas apenasmostrar que existe um período de clock para o qual o circuito funciona.Hipótese do “timming” correto (h TC )No início do funcionamento, o circuito deve estar todo estável e o período do “clock” deve sersuperior ao máximo entre ∆ 1 , ∆ 2 e ∆ 3 .Podemos então, a partir dos lemas acima, gerar os seguintes corolários e teoremas (serão chamadosde teoremas apenas os resultados mais importantes os quais queremos destacar).Corolário 1 N : Considere um circuito RTS E-TSPC onde h EE e h TC são válidas. No fim da fase φ=”1”,todos os blocos

72Implementação de Register Transfer Systems (RTS) de Alta Velocidadei. n-Dps, n-dinâmicos, n-latches eii. estáticos que pertences somente a n-data chainsterão sua saída fixa (estável).Dem.: Aplicação dos lemas 1 N , 1 P , 2 N e 2 P .•Corolário 1 P . Considere um circuito RTS E-TSPC onde h EE e h TC são válidas. No fim da fase φ=”0”,todos os blocosi. p-Dps, p-dinâmicos, p-latches eii. estáticos que pertencem somente a p-data chainsterão sua saída fixa (estável).Dem.: Aplicação dos lemas 1 N , 1 P , 2 N e 2 P .•Teorema 1 N . Considere um circuito RTS E-TSPC onde h EE e h TC são válidas. A saída do último“latch” de qualquer n-data chain permanecerá inalterada na passagem para, e durante toda a fasede “holding”, φ=”0”.Dem.: Aplicação do corolário 1 N e do lema 2 N .•Teorema 1 P . Considere um circuito RTS E-TSPC onde h EE e h TC são válidas. A saída do último“latch” de qualquer p-data chain permanecerá inalterada na passagem para, e durante toda a fasede “holding”, φ=”1”.Dem.: Aplicação do corolário 1 P e do lema 2 P .•Teorema 2 N . Considere um circuito RTS E-TSPC onde h TC é válida. Um bloco n-Dp deste circuitoterá sua saída mudada para“1” nos blocos PL ou“0” nos blocos PH,aí permanecendo, antes do fim da fase de “holding”, φ=”0”.Dem.: Aplicação do lema 3 N e da h TC .•Teorema 2 P . Considere um circuito RTS E-TSPC onde h TC é válida. Um bloco p-Dp deste circuitoterá sua saída mudada para“1” nos blocos PL ou“0” nos blocos PH,

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 73aí permanecendo, antes do fim da fase de “holding”, φ=”1”.Dem.: Aplicação do lema 3 P e da h TC .•Corolário 2 N . Considere um circuito RTS E-TSPC onde h EE e h TC são válidas. No fim da fase φ=”0”,os blocos estáticos que pertencem a algum n-data chain e antecedem algum bloco n-dinâmico ou n-Dp deste “data chain” terão sua saída fixa (estável).Dem.: Aplicação do teorema 1 N e lema 4 N junto com h TC .•Corolário 2 P . Considere um circuito RTS E-TSPC onde h EE e h TC são válidas. No fim da fase φ=”1”,os blocos estáticos que pertencem a algum p-data chain e antecedem algum bloco p-dinâmico ou p-Dp deste “data chain” terão sua saída fixa (estável)Dem.: Aplicação do teorema 1 P e lema 4 P junto com h TC .•Os dois últimos teoremas tratam de garantir que não haja transições que incorretamentedescarreguem os blocos dinâmicos e Dps.Teorema 3 N . Considere um circuito RTS E-TSPC onde h EE e h TC são válidas. Em um n-data chainqualquer na fase de avaliação, φ=”1”, serão possíveis apenas transições:“0”→ “1” nas entradas dos blocos n-dinâmicos ou dos blocos PL;“1”→ “0” nas entradas dos blocos PH.Dem.: Seja o bloco B 0 n-dinâmico ou PL. Vamos supor que haja na sua entrada uma transição do tipo“1”→“0” na fase φ=”1”. Mostraremos que tal suposição nos levará a um absurdo. Esta entrada nãopoderá ser uma entrada externa do circuito pois estas, por h EE , devem ser estáveis durante a faseφ=”1”. Ela estará então ligada a saída de um bloco B A1 . Este não poderá ser um bloco:i. p-latch pois neste caso ele será o último bloco p-latch de um p-data chain e sua saída é fixa(teorema 1 P );ii. p-dinâmico ou p-Dp, pois os p-data chain que passariam por B A1 , terminando neste próprio bloco,não podem possuir nenhum p-latch; r 5 não será obedecida.iii. bloco n-latch (r 2 );iv. n-dinâmico ou PL (r 3a e r 3e ).As possibilidades são de um bloco estático ou PH (n-Dp). Estes dois blocos ficam estáveis no fimda fase φ=”0”, corolário 2 N e teorema 2 N , e assim permanecerão na fase φ=”1”, a menos que hajauma transição em uma de suas entradas (pr 1 ). Assim para causar a transição “1”→“0” na saída de B A1

74Implementação de Register Transfer Systems (RTS) de Alta Velocidadedeveremos ter uma transição “0”→“1” em alguma de suas entradas. Novamente temos que esta entradadeve estar ligada a um novo bloco B A2 . Com análise similar à apresentada antes, chegamos que o novobloco poderá ser n-dinâmico, PL (n-Dp) ou estático. Um bloco n-dinâmico na avaliação, todavia,somente apresentará transição “1”→“0”, (pr 5 ), que não interessa aqui. Assim, restará para B A2 duaspossibilidades, o bloco estáticos ou o PL. Estes blocos estavam estáveis no fim da fase φ=”0”, e assimpermanecerão durante a fase φ=”1” se não houver uma transição em uma de suas entradas. Para oresultado desejado devemos ter a transição “1”→“0”. Prosseguindo, será necessário um bloco B A3 ,estático ou PH (n-Dp), ligado a uma entrada de B A2 , um outro bloco B A4 , estático ou PL (n-Dp), ligadoa uma entrada de B A3 , etc. Este processo nunca chega a um fim o que é absurdo. Desta forma, éimpossível haver uma transição “1”→“0” na entrada de qualquer n-dinâmico ou PL (n-Dp), durante afase φ=”1”. Para os blocos PH (n-Dp), raciocínio similar nos leva a tese do teorema.•Teorema 3 P . Considere um circuito RTS E-TSPC onde h EE e h TC são válidas. Em um p-data chainqualquer na fase de avaliação, φ=”0”, serão possíveis apenas transições:“1”→ “0” nas entradas dos blocos p-dinâmicos ou dos blocos PH;“0”→ “1” nas entradas dos blocos PL.Dem.: Similar ao teorema 3 N .•O Teorema fundamental fica provado com os seis teoremas acima, teoremas 1 N , 1 P , 2 N , 2 P , 3 N e 3 P .As hipóteses do Teorema fundamental são, na verdade, as hipóteses h EE e h TC .2.3.4 Blocos N-MOS likeAs regras apresentadas permitem uma grande flexibilidade na associação dos blocos, o que leva acircuitos mais compactos e rápidos. Uma dificuldade pode ser apontada, no entanto, quando lidamoscom altas velocidades. Os blocos p-dinâmicos têm a função lógica executada pela estrutura PUN,implementada com transistores P; os blocos p-latches, por sua vez, têm adicionado um transistor P,com o gate ligado ao clock, em série com a estrutura PUN. Como os transistores P são tipicamentemais lentos que os N, duas ou mais vezes, os p-data chains, onde encontramos os blocos p-dinâmicos ep-latches, serão, em conseqüência, mais lentos que os n-data chains. Isto acaba por restringir avelocidade máxima alcançada pelo circuito [Gu96]. Para contornar esta dificuldade, uma solução éreduzir ao mínimo os p-data chains, deixando para os n-data chains toda a função de manipulaçãológica. Com isto ou se aumenta a profundidade lógica dos n-data chains, com a redução na velocidade,

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 75ou se aumenta o número de data chains em série, a profundidade de “pipeline”, aumentando a área e oconsumo de potência do circuito.Aqui propomos uma solução diferente que possibilita a melhor utilização dos p-data chains. Comojá observamos, nos blocos utilizados a porção implementada com transistores P e a porçãoimplementada com transistores N trabalham de forma complementar (quando uma conduz a outra estácortada e vice-versa). Nos blocos p-dinâmicos isto é garantido através dos transistores com gatesconectados ao clock, Figura 7, e nos p-latches, através das estruturas PUN e PDN, Figura 14. Podemosmodificar estes blocos suprimindo o transistor P ligado ao clock, no p-dinâmico, e a estrutura PUN, nop-latch. Os novos blocos resultantes terão o funcionamento correto garantido por meio dodimensionamento dos transistores restantes (ratioed). No caso dos blocos p-dinâmicos basta aumentara largura de canal do transistor N de forma que, toda vez que o sinal de clock esteja em nível alto, asaída será descarregada, independentemente dos valores aplicados às entradas do bloco. No caso dos p-latches, o transistor P deve ser tal que sempre que a estrutura PDN conduza a saída será levada a V SS .Uma técnica semelhante, mas limitada, foi utilizada em [Ch96].As modificações sugeridas, com a retirada de transistores P, aumentam a velocidade dos blocosobtidos pois diminui o número de transistores em série. Em particular no novo bloco p-latch restaráapenas um transistor P e a função lógica será executada por transistores N, redundando num aumentoconsiderável da velocidade. Um procedimento análogo pode ser aplicado também aos blocos n-dinâmicos e n-latches, mas as vantagens aí não são sempre expressivas. Chamaremos estes novosblocos de N-MOS like.A Figura 20 mostra os blocos originais e os blocos N-MOS like que podem ser construídos. Comodissemos, o correto funcionamento destes blocos N-MOS like depende essencialmente das dimensõesdos transistores. Na Figura 20 também é apontada qual porção do bloco deve predominar (elementoem negrito nos blocos N-MOS like) quando existem caminhos ligando a saída tanto a V DD como a V SS .A Tabela 3 resume as condições que devem ser obedecidas por estes blocos para que a sua operaçãoseja igual a dos blocos CMOS originais.

76Implementação de Register Transfer Systems (RTS) de Alta VelocidadeV DD V DD V DDentradaclocksaídaPDNtrans. NentradaclocksaídaPDNtrans. NclockentradaPUNtrans. PsaídaV DDV SS V SSentradaPUNtrans. PsaídaclockclockclockV SSV SSa) b)c)d)V DD V DD V DD V DDentradaclockPUNtrans. PPDNtrans. NsaídaentradaclockPUNtrans. PsaídaentradaclockPUNtrans. PsaídaentradaPDNtrans. NclockPDNtrans. NsaídaV SS V SS V SS V SSe) f)g)h)Figura 20. Conversão de blocos para blocos N-MOS like: (a), bloco n-dinâmico e (b), bloco n-dinâmico N-MOS like; (c), bloco p-dinâmico e (d), bloco p-dinâmico N-MOS like; (e), bloco n-latch e(f), bloco n-latch N-MOS like; (g), bloco p-latch e (h), bloco p-latch N-MOS like.O ganho de velocidade que os novos blocos proporcionam é acompanhado de um aumento napotência consumida. Este aumento ocorre devido à condução, ao mesmo tempo, das duas porções dobloco. O quanto aumenta a potência depende da freqüência do clock e da atividade do bloco.Agora consideremos as 10 propriedades listadas anteriormente e que são usadas nas demonstraçõesdos teoremas. Os blocos N-MOS like, uma vez projetados conforme as condições da Tabela 3, têm asmesmas propriedades dos blocos originais e, desta forma, nas regras dadas, podem substituir emqualquer posição os blocos originais. Com isso ganhamos maior flexibilidade de projeto e ficamoslivres para usar os blocos N-MOS like apenas nos data chains onde há problemas com a velocidade.Resultam então, a partir do uso conscencioso dos novos blocos, circuitos onde a velocidade é alta emesmo o consumo de potência é reduzido. Veremos isto nos circuitos de testes implementados eexpostos no capítulo quatro.Tabela 3. Condições que determinarão o dimensionamento dos transistores dos blocos N-MOS like.bloco clock= nível alto clock= nível baixoN-MOS liken-dinâmicoN-MOS likep-dinâmiconenhumasaída deve ser baixa, independente dasentradassaída deve ser alta, independente dasentradasnenhuma

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 77N-MOS liken-latchN-MOS likep-latchsaída deve ser alta se a estruturaPUN está conduzindo; casocontrário, baixanenhumanenhumasaída deve ser baixa se a estruturaPDN está conduzindo; caso contrário,alta2.3.5 Regra de ExceçãoAs regras dadas acima impedem que haja certos erros no circuito que lhes obedece; elas sãosuficientes. Por outro lado, pode haver circuitos, e há, que mesmo não obedecendo a algumas delas,executam a função que deles é esperada. As regras dadas não são, portanto, necessárias. Asconfigurações apresentadas nas Figuras 17 e 18, quanto funcionam, são exemplos destes circuitos.Consideremos a configuração da Figura 17. Aqui os p-data chain, um formado por B L1 e o outropor B L4 , têm apenas um bloco, uma violação de r 5 . Conseqüentemente não podemos assegurar h 4 , e assaídas dos p-latches não são mantidas durante a fase de holding. Apesar disso, os n-data chainsfuncionam perfeitamente.Podemos introduzir uma regra de exceção que permita configurações semelhantes àquelas dasFiguras 17 e 18. Antes disso observemos mais atentamente o que ocorre nos dois exemplos. Trêscaracterísticas são essenciais para o funcionamento deles:i. a saída do data chain que não segue as regras r 1 -r 5 (chamaremos este data chain de S E ) somentepode ter um tipo de transição na fase de holding, seja a transição “0”→”1”, seja a transição“1”→”0”;ii. os blocos ligados à saída deste data chain devem ser insensíveis, durante a sua avaliação, a estatransição;iii. a saída do data chain S E deve permanecer fixa durante o início da sua fase de holding, ao menostempo suficiente para que os blocos ligados a esta saída possam ser corretamente avaliados.Na Figura 17, por exemplo, a saída do bloco B L4 , um p-latch, durante o holding só pode ter atransição “1”→”0”; o bloco B L5 , um bloco n-dinâmico, não tem, por sua vez, sua saída modificadapela transição “1”→”0”. Ainda, o valor lógico do nó b 1 deve ser mantido durante o início da fase deholding, ao menos por tempo suficiente para que o bloco B L5 avalie corretamente. Na Figura 18, em a 1somente pode haver, na fase de holding dos n-data chains, transições “0”→”1” e esta transição nãoafeta o bloco p-dinâmico B L2 . Deve também ser mantido o valor lógico de a 1 , durante o holding, portempo suficiente para que B L2 avalie corretamente.

78Implementação de Register Transfer Systems (RTS) de Alta VelocidadeAs duas primeiras destas características podem ser facilmente garantidas pois dependem apenas decomo são associados os blocos. Para este fim devemos ter as seguintes características:a. S E possuir ao menos um bloco dinâmico ou um latch (o último bloco dinâmico ou latch de S E seráchamado de B F );b. serem os blocos ligados a saída de S E , e pertencentes a um data chain de tipo diferente de S E , ouDp ou dinâmico (estes blocos serão chamados de blocos B i s);c. haver entre B F e cada bloco B i um número de inversões regido pela Tabela 4.Veja que (a) garante que a saída do data chain S E tenha apenas um tipo de transição no holding(pr 3,4,9,10 ); (b), por sua vez, garante que o bloco ligado a saída do data chain não seja afetado por certotipo de transição; (c), finalmente, garante que a transição possível na saída do data chain S E e atransição que não afeta os blocos aí ligados, (b), são as mesmas.A terceira característica necessária para o data chain S E depende não só da associação dos blocosmas também dos atrasos destes.Tabela 4. Número de blocos estáticos e Dps (estes pertencendo a S E ) entre o bloco B F e o bloco B ipara o data chain S E .B F n-dinâmico n-latch p-dinâmico p-latchB iPH par par ímpar ímparPL ímpar ímpar par parn-dinâmico n.p. n.p. par parp-dinâmico par par n.p. n.p.n.p.: ligações que não são permitidas;par: deve haver um número par de blocos;ímpar: deve haver um número ímpar de blocos.Consideremos agora a regra chamada de regra de exceção.Regra de Exceção (r E ): Seja o data chain S E com as seguintes características:i. S E possuir ao menos um bloco dinâmico ou um latch (o último bloco dinâmico ou latch de S E seráchamado de B F );

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 79ii. serem os blocos ligados a saída de S E , e pertencentes a um data chain de tipo diferente de S E , ouDp ou dinâmico (estes blocos serão chamados de blocos B i s);iii. haver entre B F e cada bloco B i um número de inversões regido pela Tabela 4.Neste caso, se a saída de S E permanecer fixa durante o início da sua fase de holding, ao menos temposuficiente para que todos os blocos B i s possam avaliar corretamente, então o data chain S E nãoprecisará obedecer à r 4 e à r 5 .Esta nova regra exige, antes de mais nada, que façamos uma nova definição para o circuito RTS queanalisamos. Para diferenciar da definição anterior falaremos agora de circuito RTS E-TSPC’.Definição 14: Um circuito C E será chamado de circuito RTS E-TSPC’ se para qualquer spp S q de C Eocorre que:i. existe um n-data chain D Ni de C E tal que S q ⊆ D Ni , se o spp for formado por apenas blocos n-dinâmicos, n-Dps e n-latches, ao menos um desses, e mais blocos estáticos;ii. existe um p-data chain D Pi de C E tal que S q ⊆ D pi , se o spp for formado por apenas blocos p-dinâmicos, p-Dps e p-latches, ao menos um desses, e mais blocos estáticos;iii. existe um p-data ou um n-data chain D i de C E tal que S q ⊆ D i , se o spp for formado por apenasblocos estáticos;iv. as regras r 1 -r 5 ou as regras r 1 -r 3 e r E são observadas para todos os data chains;v. todas as entradas do circuito são entradas externas.Podemos provar para o circuito RTS E-TSPC’ um teorema similar ao teorema fundamentalmostrado anteriormente. Ele é enunciado abaixo.Teorema fundamental para os circuitos RTS E-TSPC’: Considere um circuito RTS E-TSPC’ C E . Seas entradas externas forem convenientes, o “clock” tiver o período longo suficiente e se todo circuitoestiver estável uma vez no início de seu funcionamento, então:i. a saída do último “latch” de um “data chain” que obedece às regras r 1 -r 5 fica inalterada durantea fase de “holding” deste;ii. os blocos Dps fazem a correta pré-carga durante a fase de “holding” do “data chain” a quepertencem;iii. os blocos dinâmicos e os blocos Dps não são descarregados indevidamente durante a fase deavaliação do “data chain” a que pertencem.Para a prova deste teorema são usados os mesmos passos que os dados acima. As diferenças queaparecem são:

80Implementação de Register Transfer Systems (RTS) de Alta Velocidadea. nos teoremas, lemas e corolários devemos dizer que a saída do último latch é estável no holdingapenas nos data chains que obedecem à r 1 -r 5 , seja isto usado na hipótese ou na tese destes;b. as demonstrações dos lemas 1 N e 1 P devem levar em consideração os data chains que nãoobedecem à r 4 e r 5 . O mesmo para os teoremas 3 N e 3 P .Procuremos agora determinar quais condições são necessárias para que os blocos B i s da regra deexceção r E tenham tempo para avaliar corretamente. Consideremos inicialmente as definições abaixo.Definição 15: Considere um bloco B Γ não estático complementar que pertence a um Γ-“data chain”(deverá ser um bloco Dp, Γ-dinâmico ou Γ-"latch"). Sejam D Γ1 , D Γ2 , ..., D Γn todos os Γ-"datachains" que passam por B Γ . Chamaremos de atraso de avaliação de B Γ , ∆ EBΓ , ao máximo dos ∆ i s,para i=1, ...n, onde∆ i =(máximo atraso entre a aplicação de um sinal na entrada do primeiro bloco não estático do“data chain” D Γi e a mudança causada na saída de B Γ , estando o Γ-“data chain” em avaliação).Definição 16: Considere um Γ-"data chain" qualquer que obedece às regras de composição (r 1 -r 5 ).Existirá ao menos um Γ-"latch" que é precedido por ou outro Γ-"latch" ou um Γ-dinâmico, havendoentre este e aquele um número ímpar de inversões (r 4 ou r 5 ). O primeiro “latch”, considerado daentrada para a saída do "data chain", que observa esta condição será chamado de "true-latch" do"data chain".Definição 17: Considere um Γ-"data chain" D Γ qualquer e o bloco B Γ , o primeiro bloco não estáticocomplementar que pertence ao “data chain” (deverá ser um bloco Dp, Γ-dinâmico ou Γ-"latch").Considere todos os “data chains” que terminam na entrada de B Γ por onde passa D Γ (todos de tipodiferente de Γ), D Γ1, D Γ2, ..., D Γ n. Suponha que todos esses obedeçam as regras de composição (r 1 -r 5 ). Chamaremos de atraso de avaliação no data chain precedente a D Γ , ∆ PDΓ , ao mínimo dos ∆ i s,para i=0, ...n, onde∆ i =(mínimo atraso entre a aplicação de um sinal na entrada do "true-latch", se D Γiobedece à r 1 -r 5 ,ou na entrada do último latch/porta dinâmica, se D Γiobedece à r E , e a mudança causada na saída do"data chain" D Γ i, estando o Γ -"data chain" em avaliação).Pois bem, seja S E um data chain que não obedeça a r 4 e r 5 mas sim as condições (i), (ii) e (iii) de r E .Sejam B i s os blocos ligados a saída de S E e que pertençam a um data chain de tipo diferente de S E .Podemos garantir que os blocos B i s avaliam corretamente se para todo B i

Implementação de Register Transfer Systems (RTS) de Alta Velocidade 81i. (atraso entre a saída do bloco B D até a saída de S E ) >> (atraso de avaliação de B i ), onde B D éo último bloco dinâmico de S E , mais próximo a saída, para o caso de S E possuir um blocodinâmico;ii. (atraso de avaliação no data chain precedente a S E ) + (atraso entre a entrada do primeirobloco não estático complementar e a saída de S E ) >> (atraso de avaliação de B i ), para o casocontrário.O uso da regra de exceção é delicada e só aconselhada para o caso do D-flip-flop da Figura 17. Foiem razão deste circuito que procuramos introduzi-la.2.3.6 Comparações e conclusões sobre o E-TSPCComparando as regras de composição aqui apresentadas com as de [La95], Figura 16, encontramosas seguintes diferenças:• em nosso trabalho fizemos a distinção entre dois tipos de entradas nos blocos Dps: as entradas queajudam na pré-carga da porta, chamadas de pc-entradas, e aquelas que não ajudam. As não pcentradastêm condições de conexão mais simples que as outras. A conexão entre os blocos B B e B Dna Figura 19 é um exemplo de ligação permitida por nós e proibida por [La95]. Esta diferença édas menos importantes pois os blocos Dps são, no geral, de difícil aplicação;• em nossas regras a colocação dos blocos estáticos é mais liberal: em [La95] estes blocos podemestar apenas após certos latches (Figura 16). No exemplo da Figura 19, as ligações entre os blocosB I e B G , entre B E e B G e entre os blocos B J e B M são conexões aceitas em nosso trabalho e queestão excluídos de [La95].Por outro lado, todas as ligações permitidas em [La95] são também aceitas em nosso trabalho. Emalguns casos a regra de exceção deve ser aplicada. Adicionalmente, propomos blocos modificados, asversões N-MOS like dos blocos dinâmicos e latches, que não foram considerados anteriormente.Quanto aos latches apontados na Figura 11, que fazem parte da técnica TSPC, podemos fazer osmesmos comentários já apresentados: apesar de não poderem ser construídos com os blocos do E-TSPC, sua introdução em um circuito é tarefa simples uma vez que são latches verdadeiros.Concluindo, apresentamos aqui blocos e regras de composição para projeto de circuitos RTS deuma única fase. Os blocos e as regras permitem configurações mais gerais do que aquelas jáapresentadas na literatura. Por esta razão chamamos a técnica de Extended-TSPC.Um comentário final a respeito dos teoremas e demonstrações deste capítulo. Procuramos aquidesenvolvê-los da forma mais rigorosa possível e a conseqüência disso foi a necessidade de umnúmero grande de teoremas, lemas e corolários.

Otimização de Tapered Buffers para altas taxas de operação 833. Otimização de Tapered Buffers para altas taxas de operação3.1 IntroduçãoTapered buffers, como apresentado na Figura 21, consistem de uma cadeia de inversores com umfator de aumento, normalmente constante, entre um inversor e outro. Estas estruturas são empregadaspara diversas funções dentro dos circuitos integrados, servindo, sobretudo, para amplificar sinaispequenos e drenar cargas capacitivas elevadas. Exemplos do primeiro tipo de aplicação sãoapresentados no conversor A/D de [Ku86] e no circuito de entrada de [St91]; exemplos do segundotipo são os buffers para distribuição de sinais ([Fr95]), onde a carga capacitiva é interno ao C.I., e osbuffers de saída para sinais digitais, onde a carga capacitiva é externa ao C.I..Os primeiros estudos sobre tapered buffers apareceram há mais de 20 anos [Li75]. Nos dias de hoje,sua principal aplicação é, sem dúvida, a distribuição do sinal de clock dentro de circuitos integrados[Fr95]. Em microprocessadores de alto desempenho, por exemplo, uma porção considerável da área eda potência são consumidas nesta tarefa ([Gr98] e [Do92]). Seja qual for o emprego do tapered buffer,um dos objetivos principais é, no geral, o aumento da velocidade dos sinais no C.I..V 0 V 1V 2 V N-1 V Nsaídaentrada1 2 N-1 NC LFigura 21. Ilustração de um tapered buffer com N inversores. O nó de saída tem uma capacitância decarga C L .Neste capítulo discutiremos a otimização de tapered buffers com o objetivo de atingir maioresvelocidades. Veremos que a minimização do atraso total do buffer, em certas aplicações, pode serdeixada para segundo plano. Iremos então propor um novo critério para projeto de buffers, passagemde pulsos o mais estreitos possível, e mostrar, por meio de simulações, que ele permite aumentosconsideráveis na velocidade, desde que seja possível aplicá-lo. Por fim discutiremos o problema docasamento dos inversores e como variam, em conseqüência deste, os atrasos causados pelos taperedbuffers. Como veremos, o controle destes atrasos é importante para a utilização do critério aquiproposto.

84Otimização de Tapered Buffers para altas taxas de operação3.2 Critérios clássicos para otimização de Tapered BuffersO projeto de um tapered buffer envolve a determinação do fator de aumento entre os inversores(tapering factor), que chamaremos de χ, e do número de inversores a ser empregado, dadas asdimensões do primeiro inversor e a carga capacitiva da saída do buffer, C L .Quando são examinados circuitos de alta velocidade, o principal critério para determinação do fatorde aumento é a minimização do atraso entre a entrada e a saída do buffer, ou simplesmente o atraso dobuffer. Este mesmo critério já era empregado em [Li75].Podemos calcular o fator de aumento ótimo que minimiza este atraso. Antes de prosseguirmos,porém, daremos o significado de alguns símbolos que serão usados neste capítulo. Chamaremos de:N o número de inversores do tapered buffer (ver Figura 21);C oxi a capacitância, por unidade de área, no gate dos transistores P e N do i-ésimo inversor;L ni e L pi o comprimento de canal dos transistores N e P, respectivamente, do i-ésimo inversor;W ni e W pi a largura de canal dos transistores N e P, respectivamente, do i-ésimo inversor;C Li a capacitância de carga do i-ésimo inversor;µ ni e µ pi a mobilidade dos elétrons e das lacunas nos transistores N e P, respectivamente, do i-ésimoinversor;V Tni e V Tpi a tensão de limiar dos transistores N e P, respectivamente, do i-ésimo inversor.Consideramos ainda válidas as seguintes relações:Lni = Lpi = Li; W = W ; W = θ W(1)niipiiPara o cálculo do fator ótimo, o que minimiza o atraso do buffer, é necessário conhecer o atrasocausado por cada um de seus inversores. Usaremos, para este fim, as relações propostas por [Sa90],que levam em consideração efeitos de canal curto, importantes para as tecnologias modernas. Assimpor [Sa90] temos que:⎛ 1 1TiCLiVtpHLi, tpLHi= − − ν ⎞⎜ ⎟ tTi−1+⎝ 2 1+α ⎠ 2IDDD0i(2)tTiCV ⎛ VLi DD09 .= +I ⎜D0i⎝ 08 . 08 . V10V⎞D iln eV ⎟(3)DD ⎠D0i0DDI( )WiL P V V0= −D iiCi DD Tiα(4)

Otimização de Tapered Buffers para altas taxas de operação 85onde: t pHLi é o atraso na transição de alto-para-baixo (descarga) da saída do i-ésimo inversor; para ocálculo de t pHLi os parâmetros do transistor N são aplicados na fórmula (2), e os parâmetros do P, nafórmula (3);t pLHi é o atraso na transição de baixo-para-alto (carga) da saída do i-ésimo inversor; para o cálculo det pLHi os parâmetros do transistor P são aplicados na fórmula (2), e os parâmetros do N, na fórmula(3);t Ti é o tempo de transição efetivo do sinal na saída do i-ésimo inversor;P Ci é um parâmetro do transistor P ou N; usaremos aqui que PCi = KCiµ iCoxionde K Ci é outroparâmetro e µ i , a mobilidade dos portadores do transistor;V D0i é a tensão de dreno de saturação quando V GSi =V DD para o transistor utilizado na equação (P ouN). V GSi é a tensão entre gate e fonte;ν Ti =|V Ti /V DD |. V Ti é a tensão de limiar do transistor utilizado na equação (P ou N);α é uma constante que está entre 1 e 2.Para o caso ideal de tapered buffer, onde não há mismatch dos parâmetros e eles têm exatamente ovalor com que foram projetados, são válidas as seguintes relações:C oxi =C ox L i =L V Tni =V Tn V Tpi =V Tp V D0ni =V D0n V D0pi =V D0pWii−= χ 1 W K = K K = K µ = µ µ = µ(5)CniCnCpiCpninpipPara a aplicação das relações do atraso, devemos determinar o valor da capacitância de carga decada inversor, C Li . Para este fim faremos três hipótese:i. as capacitâncias das conexões que ligam dois inversores são muito reduzidas (desprezíveis) emcomparação com as capacitâncias de gate e com as capacitâncias de junção de dreno dostransistores;ii. as capacitâncias de gate são constantes, não dependendo do estado do transistor;iii. as capacitâncias de junção de dreno são constantes e diretamente proporcionais à largura de canaldo transistor.Estas hipóteses servem para simplificar os resultados e são normalmente adotadas [He87]. Pelahipótese i acima poderemos então escrever que( + ) ( + )CLi = Cgni 1+ Cdni + Cgpi 1+ Cdpipara 1 ≤ i < N e C = C + C + CLN dnN dpN Londe: C gni e C gpi são as capacitâncias de gate dos transistores N e P, respectivamente, do i-ésimoinversor;C dni e C dpi são as capacitâncias de junção de dreno dos transistores N e P, respectivamente, do i-ésimo inversor.

86Otimização de Tapered Buffers para altas taxas de operaçãoCCAs capacitâncias de gate e dreno são (hipótese iii):= C W LC = C W L = θ C W Lgni oxi ni igpi oxi pi i oxi ni i= W KC = W K = θ W Kdni ni DSndpi pi DSp ni DSponde K DSn e K DSp são parâmetros que dependem do processo e do layout.Por simplicidade vamos usar que K DSn =K DSp =K DS . Por fim, a partir das relações acima, teremos que( )( )CLi = 1+ θ KDSWi + Wi + 1Li + 1Coxi+ 1para 1≤i

Otimização de Tapered Buffers para altas taxas de operação 87tdi2V L ⎛ K ⎞DD DS( 1 θ) ⎜ χ⎟ ( FD VTn VTp VD0n KCn + FD VTp VTnVD 0p θKCp)= td= + +2 ⎝ LCox⎠( , , , ) ( , , ) (11)onde t dé o atraso do i-ésimo inversor, 1

88Otimização de Tapered Buffers para altas taxas de operaçãoNa Figura 22 é mostrado χ ot em função da razão K DS. O fator de aumento ótimo para K DS =0,LCoxsituação em que as capacitâncias de dreno são desprezíveis, é χ ot =e=2,714, o mínimo valor para χ ot eque coincide com o resultado clássico.fator de aumento ótimo5432100 2,7180,2 2,910,4 3,090,6 3,2660,8 3,431 3,591,2 3,751,4 3,891,6 4,041,8 4,182 4,320 0,5 1 1,5razão entre capacitância de dreno e capacitância de2gateFigura 22. Gráfico mostrando o fator de aumento que minimiza o atraso total de um tapered buffercomo função da razão K DS.LCoxEm trabalhos mais recentes, não só o atraso mas também outros fatores, tais como potênciaconsumida, área do buffer e confiabilidade, são considerados para a otimização. Neste caso, pesosdiferentes são associados a cada um destes fatores. O valor ótimo do fator de aumento, então, varia deacordo com os pesos e com a tecnologia analisada ([He87], [La88], [Ch95]).3.3 Novo critério para otimização de Tapered Buffers para altas taxasVamos nos concentrar, daqui para frente, em circuitos onde a máxima taxa de operação é o aspectoprioritário. Observemos que a minimização do atraso do buffer, para várias aplicações, não é de fatoimportante para alcançar a máxima velocidade. Um exemplo destes é o demultiplexador de altavelocidade indicado na Figura 23 [Ro95b]. Neste circuito, tapered buffers são usados na distribuiçãodo clock e também para o sinal de dado de entrada (o sinal a ser demultiplexado). Desde que os atrasosdestes buffers, o do dado e os do clock, sejam iguais, não importa o seu valor. O que se deseja é que osbuffers permitam a passagem de pulsos rápidos ou estreitos, que é a mesma coisa. Veja, portanto, quenão há verdadeiramente imposição alguma para a minimização do atraso e, além disso, o buffer commínimo atraso não é, necessariamente, o melhor para o circuito.

Otimização de Tapered Buffers para altas taxas de operação 89dadotapered bufferclocktapered bufferC.I.dem ultiplexadorFigura 23. Demultiplexador 1:8 com tapered buffers para o dado e para o clock [Ro95b].O que foi dito acima nos traz imediatamente duas questões: qual deve ser o critério para otimizaçãode tapered buffers para circuitos de alta velocidade onde o atraso total não é importante? Qual é o fatorde aumento ótimo resultante do uso deste novo critério?Procuramos responder essas questões nesta seção.3.3.1 Novo critério: sinal de teste e definição de passagem do sinalEm aplicações onde o atraso não é importante, devemos usar um novo critério para alcançar amáxima taxa de operação, como visto. O critério imediato é que o buffer permita a passagem de sinaisdigitais de maior freqüência ou, que é o mesmo, que o buffer permita a propagação dos pulsos o maisestreitos possível. Detalharemos melhor este novo critério de otimização.Primeiro devemos definir qual o sinal de entrada a ser aplicado no buffer para avaliá-lo. A opçãomais simples é uma onda quadrada. Outra possibilidade é o uso de uma seqüência de pulsos “0s” e“1s” previamente escolhida. Neste caso é recomendável que a seqüência tenha ao menos um pulsoisolado no nível alto, como em “000100”, e outro no nível baixo, como em “111011”. Estes pulsosisolados são os que têm maior dificuldade de passagem e, portanto, servem melhor para avaliar obuffer. Destas duas alternativas, a melhor escolha dependerá da aplicação destinada ao tapered buffer.No caso dele ser usado apenas para a distribuição do clock, não temos razões para aplicar outro sinalque não uma onda quadrada. No exemplo apresentado na Figura 23, onde por buffers iguais passamtanto o sinal de clock como o de dados, uma seqüência de “1s” e “0s” na entrada será a melhor opçãode teste.Devemos ainda esclarecer o que significa um sinal passar pelo buffer. Aqui também aparecemdiferentes possibilidades. Duas definições aplicáveis são:i. diremos que o sinal de entrada passa pelo buffer se todos os pulsos que forem aplicados na entradachegam à saída e, ainda, atingem níveis mínimos tolerados de tensão. A Figura 24 ilustra estacondição. O sinal aplicado à entrada do buffer, a seqüência “01001011”, é apresentado na partesuperior da figura e o sinal de saída, na parte inferior. Neste exemplo o tapered buffer é formado

90Otimização de Tapered Buffers para altas taxas de operaçãopor um número par de inversores. Um pulso “1” é considerado ter passado com sucesso se eleatinge na saída tensão V HM ou superior; um pulso “0”, por sua vez, se ele atinge na saída tensãoV LM ou inferior (para buffers com um número ímpar de inversores será o oposto). Por exemplo, osegundo pulso “1” da entrada não passou para a saída segundo este critério;ii. diremos que o sinal de entrada passa pelo buffer se todos os pulsos que forem aplicados na entradachegam a saída, atingem níveis mínimos de tensão e, ainda, a diferença entre as larguras do pulsona entrada e do pulso na saída é menor que uma certa porcentagem da largura do pulso da entrada.Na Figura 24 estão dadas as larguras dos pulsos. As relações abaixo fornecem as condições quedevem ser observadas pelos pulsos na saída, no que diz respeito a largura:( 1−ε) ≤ , , , ≤ ( 1+ε)P P P P PW W1 W3 W4W⎛ ε⎞⎜1−2 1 222 5⎝ ⎠⎟ ≤ ≤ ⎛⎜⎝+ ε⎞P P , P ⎟ P 2 ⎠W W W Wonde: ε é a constante de erro relativa (por exemplo ε=0,1);P wi é a largura do i-ésimo pulso da saída (Figura 24).Uma vez mais a aplicação do buffer determinará qual definição é a mais adequada. Para buffersonde passam apenas sinais de clock, por exemplo, é recomendável o uso da definição (ii) para que hajamaior simetria no sinal na saída.Sinal de entradaP WV HMSinal de saídaP W1P W2 P W3 P W4 P W5V LMfalhaFigura 24. Sinais de entrada e saída de um tapered buffer com um número par de inversores.3.3.2 Modelo teórico para o novo critério de otimizaçãoNosso objetivo agora é encontrar expressões teóricas que auxiliem na determinação do fator deaumento ótimo, permitindo a passagem dos pulsos o mais estreitos pelo tapered buffer, dadas asdimensões do primeiro inversor e a carga capacitiva na saída do buffer. Para tal fim é necessário sabercalcular, dado um tapered buffer, qual a maior taxa que pode ter o sinal de entrada de forma que eleainda propague pelo buffer.

92Otimização de Tapered Buffers para altas taxas de operaçãoPelo exposto acima e pela relação (6) podemos escrever quet0i2C( )LiCLi1+θ L===β ( V − V ) βni ( VDD −VTni ) µnpi DD Tpi⎡ K⎢⎣ LCDSox⎤+ χ⎥⎦= constante para 1≤ i

Otimização de Tapered Buffers para altas taxas de operação 93Valoresde K α65432100 1 2 3 4 5 6valores de (T ∆ N /t 0N )Figura 25. Gráfico de K α como função de⎛ T⎜⎝ t∆N0N⎞⎟ .⎠Resumindo os resultados obtidos, escrevemos as três expressões abaixo que fornecem a larguramínima de um pulso que propaga pelo tapered buffer:TK1=− C + Kχ⎛⎛ T ⎞⎞N −1T = t ⎜ K ( N − ) + ⎜ ⎟⎟0 0ln2∆1 exp(14)⎝⎝ t ⎠⎠tN −1N 1 L 20=( 1+θ)µnL2⎛ K⎜⎝ LCDSox⎞+ χ⎟ = K3 4+⎠0( K χ)onde K 3 e K 4 são constantes que dependem dos parâmetros da tecnologia e do layout.Façamos, por fim, uma análise qualitativa do comportamento de T 0 em função de C L , a usando asexpressões de (14). Quando a capacitância de carga C L é pequena teremos que T N-1 =t 0N K α t 0 , e T 0 será praticamenteigual a T N-1 , sendo, portanto, função linear de C L . Um gráfico de T 0 x C L terá, de acordo com asequações em (14), o seguinte comportamento: para valores pequenos de C L a curva será horizontal epara valores grandes, tenderá a uma reta. A inclinação desta reta dependerá diretamente da largura decanal dos transistores do último inversor do tapered buffer. Veremos, mais adiante, que estecomportamento está perfeitamente em acordo com os resultados de simulações.3.3.3 Simulação dos Tapered BuffersPara avaliar o comportamento dos tapered buffers e as relações acima, várias simulações foramfeitas. As condições das simulações são apresentadas na próxima seção.

94Otimização de Tapered Buffers para altas taxas de operação3.3.3.1 Condições para as simulaçõesOs resultados apresentados neste capítulo são gerados a partir de duas tecnologias diferentes (noAPÊNDICE D, resultados de uma terceira tecnologia são dados):• tecnologia CMOS 0,8µm da ES2/ATMEL [Es94];• tecnologia CMOS 0,35µm do IMEC/Bélgica [Hu97].obs.: neste trabalho chamamos a tecnologia da ES2 de tecnologia de 0,8µm pois esta é a dimensãomínima de máscara para o comprimento de canal. O comprimento efetivo do canal é 0,7µm. A ES2,por sua vez, chama a mesma de tecnologia 0,7µm CMOS.Para a tecnologia da ES2 as simulações foram feitas com SPICE3d2, level 2 e parâmetros slow([Vl80], [An88]). Para a tecnologia 0,35µm, foi utilizado o HSPICE, level 3 e também parâmetrosslow ([Me95a], [Me95b]). Os modelos dos transistores estão no APÊNDICE B. O layout de cadatransistor é imaginado como tendo a forma de um pente com dois ramos (Figura 26). Essaconfiguração é a que dá os menores valores de perímetro e área de dreno. Considerando talconfiguração é possível o cálculo de perímetros e áreas de drenos e a sua inclusão nas simulações. ATabela 5 nos fornece as equações usadas para determinação da área e do perímetro de dreno. Paraáreas e perímetros de fonte e também para as resistências de dreno/fonte não foram fornecido osvalores, ficando assim o valor default do simulador. Notemos que no HSPICE estes valores default sãoconsideráveis e calculados pelas relações abaixo [Me95b]:AsRddfdf= 2 Hdif . W Ps = 4Hdif + 2 Wefdf( )Hdif . RSH + Ld + Ldif RD=WefefRsdf( )Hdif . RSH + Ld + Ldif RS=Wonde: W ef é a largura efetiva de canal do transistor;Hdif, Ld, Ldif, RD, RS, e RSH são parâmetros do modelo do transistor (ver APÊNDICE B);As df valor default para área de fonte;Ps df valor default para perímetro de fonte;Rd df valor default para resistência série de dreno;Rs df valor default para resistência série de fonte.Tabela 5. Relações para cálculo da área e do perímetro de dreno. W é a largura de canal do transistorconsiderado.eftecnologia área de dreno (µm 2 ) perímetro de dreno (µm)

Otimização de Tapered Buffers para altas taxas de operação 950,8µm 1,2W W+4,80,35µm 0,5W W+2,2Escolhidos o sinal de entrada para o teste e o critério para verificação da propagação do sinal, podesedeterminar a máxima taxa de operação de qualquer tapered buffer. A Figura 27 apresenta oprocedimento usado para este fim. Ele é executado automaticamente por um programa em C queprepara os arquivos para o simulador, inicia as simulações (SPICE ou HSPICE), analisa os resultadosdesta e, com base na análise, decide se deve continuar ou não as simulações.g ateV DD ouV SSV DD ouV SSdrenoFigura 26. Configuração em pente dos transistores N e P para simulações.Façamos algumas observações a respeito do diagrama da Figura 27:• a taxa máxima, f max , usada no início do procedimento é escolhida entre 5Gbit/s e 10Gbit/s,dependendo da tecnologia;• a taxa mínima, f min , é determinada, por sua vez, através de simulações sucessivas. Começamoscom 1Gbit/s; caso não funcione é tentado 0,8Gbit/s, e assim por diante;• as simulações são feitas com a seqüência escolhida e com a sua complementar. Foi observado,durante as simulações, que o fato de haver um número par ou ímpar de inversores afeta osresultados, introduzindo descontinuidades nos dados obtidos. O uso da seqüência e da suacomplementar reduz esta influência. O problema, no entanto, não é totalmente eliminado;• as simulações são terminadas quando a diferença entre f max e f min for pequena. Tomamos, então,como taxa máxima de operação o valor médio destas.

96Otimização de Tapered Buffers para altas taxas de operaçãoDetermina uma taxa máxima f max , na qual o buffer não mais opera, euma taxa mínima f min , na qual ele com certeza opera, para a seqüênciade entrada.Calcula a taxa média, entre f max e f min (f med )Simula (SPICE ou HSPICE) o buffer na taxaf med ; exemplo de entrada de teste,“0001011101”A seqüência de entradapassou pelo buffer (segundo ocritério usado)?SIMSimula (SPICE ou HSPICE) o buffer com aentrada invertida: “1110100010”A seqüência de entradapassou pelo bufferNÃOf max =f medSIMf min =f medSIMNÃOA taxa encontrada tem precisãosuficiente?|f max -f min |/f min

Otimização de Tapered Buffers para altas taxas de operação 97Algumas vezes os problemas de convergência tornam difícil a obtenção de resultados significativos.Nestes casos o programa implementado tem que abandonar o procedimento sem conseguir reduzir ointervalo entre f max e f min ao nível desejado.Os resultados que serão apresentados foram obtidos com:• a seqüência de entrada “010001111011100101101”;• tempos de subida e de descida iguais a 20% da largura de um pulso mínimo;• verificação simples dos níveis dos pulsos na saída para garantir valores mínimos. Para a tecnologiade 0,8µm, que tem V DD =5V, os níveis mínimos tolerados usados são V HM =4,0V e V LM =1,0V(Figura 24). Para a tecnologia de 0,35µm, V DD =3V, os níveis usados são V HM =2,5V e V LM =0,5V.Adotamos as seguintes dimensões para o primeiro inversor em todos os tapered buffersexaminados, tanto na tecnologias CMOS 0,8µm como na 0,35µm:• Transistor N com largura de canal W n1 =5µm;• Transistor P com largura de canal W p1 =8µm;• L (comprimento de canal) com valor mínimo permitido para a tecnologia.A Tabela 6 resume as condições em que foram obtidos os resultados para os tapered buffers.3.3.3.2 Resultados das SimulaçõesAs Figuras 28 e 29 mostram a máxima taxa de operação, em Gbit/s, de tapered buffers com 2, 3,4, 5 e 6 (7 para Figura 28) inversores em função do fator de aumento χ. A carga capacitiva C L nasaída é 0,2pF. Note que a máxima taxa de operação não é obtida para χ=2,7 ou para valores maiores,como apontam as análises baseadas no atraso, mas sim para o fator de aumento com valores pequenos.Para um buffer com N inversores, podemos estimar o fator de aumento que fornece a máxima taxa deoperação com a seguinte relação:Nχ max( 1 1)C W + W L ≅ Cox n p Londe χ max é o fator de aumento que maximiza a taxa de operação para tapered buffers com Ninversores.A Tabela 7 apresenta valores de χ max , calculados usando a expressão acima, como função de N parauma carga C L =0,2pF. Compare estes valores com os resultados das Figuras 28 e 29.

Otimização de Tapered Buffers para altas taxas de operação 992 inv7,004,88E-10 4,12E-10 3,61E-10 3,25E-10 2,97E-10 2,73E-10 2,52E-10 2,36E-10 2,25E-10 2,13E-10 2,05E-103 inv 5,15E-10 3,79E-10 3,03E-10 2,53E-10 2,21E-10 2,04E-10 1,90E-10 1,84E-10 1,85E-10 1,86E-10 1,91E-10 2 inv4 inv6,004,88E-10 3,02E-10 2,10E-10 1,62E-10 1,60E-10 1,64E-10 1,69E-10 1,79E-10 1,88E-10 1,96E-10 2,09E-10 3 inv5 inv 5,21E-10 2,87E-10 1,96E-10 1,66E-10 1,63E-10 1,71E-10 1,80E-10 1,93E-10 2,04E-10 2,17E-10 2,28E-104 inv6 inv5,004,88E-10 2,25E-10 1,55E-10 1,58E-10 1,68E-10 1,79E-10 1,91E-10 2,04E-10 2,15E-10 2,28E-10 2,42E-105 inv4,00 1,0 1,2 1,4 1,6 1,8 2,0 2,2 2,4 2,6 2,8 3,06 inv2 inv 2,05 2,42 2,77 3,07 3,37 3,66 3,96 4,24 4,44 4,70 4,883 inv3,001,94 2,64 3,30 3,95 4,53 4,91 5,28 5,45 5,40 5,37 5,244 inv 2,05 3,31 4,77 6,18 6,25 6,08 5,92 5,59 5,33 5,10 4,795 inv2,001,92 3,48 5,09 6,01 6,13 5,84 5,54 5,18 4,90 4,61 4,406 inv 2,05 4,44 6,46 6,32 5,95 5,58 5,24 4,91 4,65 4,40 4,131,00max. taxa (Gbit/s)-- 0,5 1,0 1,5 2,0 2,5 3,0 3,5 4,0 4,5 5,0fator de aumento do tapered bufferFigura 29. Gráfico da máxima taxa de operação, Gbit/s, em função do fator de aumento dotapered buffer. São simulados buffers com 2, 3, 4, 5 e 6 inversores. A carga final em todos eles é0,2pF e a tecnologia é 0,35µm.Tabela 7. Valores de χ max para vários valores de N.Número deinversores (N)χ maxχ maxpara a tecnologia 0,35µmpara a tecnologia 0,8µm2 3,22 3,163 2,18 2,154 1,79 1,785 1,59 1,586 1,48 1,477 1,4 -As Figuras 30 e 31 mostram, por sua vez, a largura mínima de um pulso que passa pelo buffer emfunção da capacitância de carga C L . O fator de aumento usado nessas figuras é χ=2.Para cada uma das curvas pode-se distinguir duas regiões, com comportamento semelhante àqueleencontrado na análise do modelo teórico:• uma região onde as capacitâncias de carga são relativamente pequenas quando comparadas com acapacitância de entrada do último inversor; as curvas aí são quase horizontais;• outra onde a capacitância de carga é bastante grande, e as curvas se aproximam de retas.De forma intuitiva, sem a utilização de fórmulas, podemos facilmente entender estecomportamento: na primeira região, onde a capacitância de carga é pequena, o aumento da carga influipouco no desempenho do buffer, pois o último inversor consegue facilmente alimentar a carga de suasaída. Neste caso são os (N-1) primeiros inversores que limitam a taxa máxima de operação.Naturalmente, a medida que a capacitância de carga aumenta, a operação do último inversor vai setornando difícil e influência todo o buffer. Considere o valor

100Otimização de Tapered Buffers para altas taxas de operação( )NC = C W1+ W1χ L(15)LV ox n pQuando a carga do buffer está próxima deste valor, pode-se dizer que o último inversor tem tantaimportância no desempenho do buffer quanto os outros inversores. Se a carga estiver acima disso,então seu funcionamento será o mais crítico entre todos os inversores. Para capacitâncias muitomaiores que C LV , somente este inversor contará e o desempenho de todo tapered buffer estará próximoao de um único inversor com mesma carga C L na saída.2,000 0,1 0,2 0,3 0,4 0,5 0,6 0,72 inv2 inv 0,19 0,29 0,45 0,62 0,80 0,96 1,14 1,311,803 inv3 inv 0,27 0,31 0,37 0,44 0,52 0,60 0,69 4 inv 0,784 inv1,600,31 0,33 0,34 0,35 0,37 0,38 0,41 5 inv 0,435 inv 0,35 0,36 0,36 0,37 0,37 0,38 0,39 0,401,400,05 0,23 0,41 0,60 0,78 0,96 1,14 1,331,20 0,05 0,14 0,23 0,32 0,41 0,50 0,60 0,691,00 0,05 0,09 0,14 0,18 0,23 0,28 0,32 0,370,800,05 0,07 0,10 0,12 0,14 0,17 0,19 0,21min. pulso (ns)0,600,400,20-0 0,5 1 1,5 2 2,5 3capacitância de carga (pF)Figura 30. Gráfico da largura mínima de um pulso que passa pelo tapered buffer em função dacarga capacitiva C L da saída. São simulados buffers com 2, 3, 4 e 5 inversores. O fator de aumentousado é χ=2 e a tecnologia é de 0,8µm.2,000 0,1 0,2 0,3 0,4 0,5 0,6 0,72 inv2 inv 0,09 0,16 0,27 0,38 0,50 0,61 0,72 0,841,803 inv3 inv 0,13 0,16 0,20 0,26 0,31 0,37 0,42 4 inv 0,484 inv1,600,15 0,16 0,16 0,17 0,18 0,19 0,22 5 inv 0,255 inv 0,16 0,17 0,17 0,17 0,18 0,19 0,20 0,201,400,03 0,14 0,26 0,37 0,49 0,60 0,72 0,831,20 0,03 0,09 0,15 0,21 0,27 0,33 0,39 0,451,00 0,03 0,06 0,09 0,12 0,15 0,18 0,21 0,240,800,03 0,04 0,06 0,07 0,09 0,10 0,12 0,13min. pulso (ns)0,600,400,20-0 0,5 1 1,5 2 2,5 3capacitância de carga (pF)Figura 31. Gráfico da largura mínima de um pulso que passa pelo tapered buffer em função dacarga capacitiva C L da saída. São simulados buffers com 2, 3, 4 e 5 inversores. O fator de aumentousado é χ=2 e a tecnologia é de 0,35µm.Nas Figuras 30 e 31 também foram desenhadas as assíntotas das curvas para a capacitância de cargatendendo a infinito (ou simplesmente maior do que três C LV ). A inclinação destas é inversamente

Otimização de Tapered Buffers para altas taxas de operação 101proporcional as dimensões do último inversor do buffer. Em conseqüência, a inclinação da assíntota dobuffer com 2 inversores é o dobro daquela do buffer com 3 inversores; esta, por sua vez, é o dobrodaquela do buffer com 4 e assim por diante (lembremos que o fator de aumento é de 2 nestesexemplos).As duas figuras anteriores apontam que o comportamento qualitativo dos tapered buffers seaproxima bastante daquilo que foi previsto pelo modelo teórico. As assíntotas das curvas T 0 x C L sãoda forma expressa pela primeira equação de (14)(como já discutido, para C L grande, T 0 =T N-1 ). Taisresultados mostram que as relações deduzidas a partir de [Sh92], se não são corretas estão próximasdisso.3.3.3.2.1 Modelamento dos Tapered Buffers com as expressões analíticas (14)As equações dadas em (14), como vimos, foram obtidas a partir de expressões bastantesimplificadas do comportamento dos transistores. Mesmo assim, elas se mostraram boas na descriçãoqualitativa dos tapered buffers. Em vista disso podemos tentar aplicá-las no modelamento numérico.Para este fim precisamos determinar o valor das cincos constantes que aí aparecem: K 1 , K 2 , K 3 , K 4 eK ∆ . Uma vez que as expressões foram construídas por meio de aproximações, o mais apropriado serádeterminar o valor das constantes por meio de resultados obtidos por simulações.As duas primeiras constantes estão relacionadas com as assíntotas das curvas T 0 x C L quando C L émuito grande. Assim elas podem ser obtidas por estas mesmas curvas (Figuras 30 e 31). Outra forma,mais direta e precisa, é através das curvas largura mínima de um pulso que passa pelo buffer emfunção da capacitância de carga, sendo o buffer formado por apenas um inversor. As Figuras 32 e 33apresentam estas curvas, respectivamente para as tecnologias 0,8µm e 0,35µm. Para cada tecnologia,vários inversores são simulados. Observe que: o sinal de entrada e o critério de propagação do sinalsão sempre os mesmos; a relação entre as larguras de canal do transistor N e do transistor P é sempreigual.A partir dos resultados das Figuras 32 e 33 são obtidas as equações abaixo para largura mínima dopulso que passa pelo buffer com um inversor:389 ,T = C ns / pF + 47, 6pspara tecnologia de 0,8µm;GL246 ,T = C ns / pF + 29, 7 pspara tecnologia de 0,35µm.GLonde: T é a largura mínima de um pulso que passa pelo inversor;G indica quantas vezes o inversor é maior que 8,0/5,0µm (largura de canal do trans. P/trans. N);C L é a capacitância de carga em pF.

102Otimização de Tapered Buffers para altas taxas de operação0,2 0,4 0,6 0,8 1 1,2 1,4 1,612,00Wn=5,0umWn=5,0um 0,82 1,59 2,34 3,11 3,88 4,64 5,41 Wn=7,5um 6,15Wn=7,5um 0,56 1,06 1,57 2,08 2,58 3,09 3,60 4,12Wn=10,0umWn=10,0um 10,00 0,43 0,81 1,19 1,56 1,95 2,32 2,70 3,08Wn=12,5umWn=12,5um 0,35 0,66 0,95 1,26 1,57 1,86 2,16 2,46Wn=15,0umWn=15,0um 8,00 0,30 0,55 0,80 1,06 1,31 1,56 1,82 2,06Wn=17,5umWn=17,5um 0,27 0,48 0,69 0,91 1,13 1,34 1,55 1,77Wn=20,0umWn=20,0um 6,00 0,24 0,42 0,61 0,79 0,99 1,18 1,37 1,55Wn=22,5umWn=22,5um 0,21 0,38 0,55 0,72 0,88 1,06 1,22 1,38Wn=25,0umWn=25,0um 4,00 0,20 0,35 0,50 0,65 0,80 0,95 1,10 1,25min. pulso (ns)2,00-0 0,5 1 1,5 2 2,5 3capacitância de carga (pF)Figura 32. Gráfico da largura mínima de um pulso que passa por um inversor em função da suacarga capacitiva. As larguras de canal dos trans.P/trans.N são: 8/5µm; 12/7,5µm; 16/10µm;20/12,5µm; 24/15µm; 28/17,5µm; 32/20µm; 36/22,5µm; 40/25µm. O comprimento do canal éL=0,8µm. A tecnologia é de 0,8µm.4,500,2 0,4 0,6 0,8 1 1,2 1,4 Wn=5,0um1,6W n=5,0um 0,52 1,00 1,49 1,98 2,48 2,98 3,45 Wn=7,5um 3,93W n=7,5um 4,00 0,36 0,69 1,01 1,34 1,67 2,00 2,33 2,66Wn=10,0umWn=10,0um 0,28 0,53 0,76 1,01 1,26 1,50 1,76 2,003,50Wn=12,5umWn=12,5um 0,23 0,42 0,62 0,81 1,02 1,21 1,40 1,61Wn=15,0umWn=15,0um 3,00 0,20 0,36 0,53 0,69 0,86 1,02 1,18 1,34Wn=17,5umWn=17,5um 0,17 0,31 0,45 0,59 0,73 0,88 1,02 1,162,50Wn=20,0umWn=20,0um 0,16 0,28 0,40 0,53 0,65 0,77 0,90 1,02Wn=22,5umWn=22,5um 2,00 0,14 0,25 0,36 0,47 0,58 0,69 0,80 0,90Wn=25,0umWn=25,0um 0,13 0,23 0,33 0,43 0,53 0,62 0,72 0,821,50min. pulso (ns)1,000,50-0 0,5 1 1,5 2 2,5 3capacitância de carga (pF)Figura 33. Gráfico da largura mínima de um pulso que passa por um inversor em função da suacarga capacitiva. As larguras de canal dos trans.P/trans.N são: 8/5µm; 12/7,5µm; 16/10µm;20/12,5µm; 24/15µm; 28/17,5µm; 32/20µm; 36/22,5µm; 40/25µm. O comprimento do canal éL=0,35µm. A tecnologia é de 0,35µm.Lembrando que também o primeiro inversor dos buffers simulados tem as dimensões 8µm/5µm(largura do canal), então chegamos aos valores da Tabela 8.Para as outras constantes, K 3 , K 4 e K ∆ , foram tentados vários caminhos para sua determinação,todavia para nenhum dos valores encontrados foi possível um ajuste satisfatório entre as expressões de(14) e os dados. O que se observou neste processo foi que o termo 2K( N 1)∆− , na equação de T 0 , (14),causa a maior parte das dificuldades. Como conclusão temos que as expressões usadas, apesar de seaproximarem do desejado, não são suficientemente exatas para o modelamento (no APÊNDICE C é

Otimização de Tapered Buffers para altas taxas de operação 103tentado um modelamento alternativo baseado em funções de transferência, considerando o inversor umcircuito linear invariante com um pólo).Tabela 8. Valores das constantes K 1 e K 2 das equações dadas por (14).tecnologia K 1 (ns/pF) K 2 (ps)0,8µm 3,89 47,60,35µm 2,46 29,73.3.3.2.2 Modelamento dos Tapered Buffers com o uso de tabelas empíricasNa impossibilidade de encontrar equações que descrevam os buffers, procuramos outra forma demodelamento. O uso de tabelas foi o que melhor resultado apresentou. Nesta forma de modelamento,através de uma ou mais tabelas, conseguimos determinar a máxima taxa de operação do tapered buffer.Para entender esta solução, voltemos as equações dadas por (14). Como já dito, elas pecam devido aotermo dependente de N. Sendo assim, supomos que as seguintes relações descrevam corretamente obuffer:TK1=− C + Kχ⎛T t f N T ⎞N −10=0⎜ , ⎟ onde f( ) é uma função não conhecida. (16)⎝ t ⎠tN −1N 1 L 2( χ K )= +0 4que t0Comparando as relações de (16) com aquelas de (14), vemos que a primeira equação é a mesma e0t0= . Em (16), se conhecermos a função f( ) poderemos então determinar T 0 (é necessárioK3ainda o parâmetro K 4 ). Não a conhecendo, podemos tabelá-la para diversos valores de N (2, 3, 4, 5, ...).Isto pode ser feito a partir de curvas semelhantes às apresentadas nas Figuras 30 e 31. O exemploseguinte mostra como as Figuras(/Tabelas) 30 e 31 poderão ser usadas para encontrar os valoresmínimos da largura de pulso. Seja o seguinte problema:Qual a largura mínima do pulso que passa por um tapered buffer com ganho χ y , N inversores ecarga C ly (será chamado de buffer problema)? Como nos exemplos das Figuras 30 e 31, o primeiroinversor tem transistores com larguras de canal de 8µm e 5µm. São conhecidos os valores de K 1 , K 2 eK 4 .Solução:

104Otimização de Tapered Buffers para altas taxas de operaçãoPelas equações dadas em (16), podemos escrever que ( ) =t0y ( χy+ K4)TN−1yK1N − CLy+ Kχy1 2, onde os termoscom índice y são relativos ao buffer problema.TChamemos de C L2 a capacitância que faz valer a igualdadet( N −12)02K1N −1 CL2 + K2=2( 2 + K )4T=t( N−1)y0 y, ondeos termos com índice 2 são relativos ao buffer cujos resultados estão na Figura 30 ou na Figura 31(χ 2 =2).TComo= T0y02T ( N −12) ( N−1) yt02( χy+ K4)( 2 + K )4T=t0 yentãoTt0202( ) ( )f N T f N T TN 12N 1 y 0 y= ⎛ ⎝ ⎜ ⎞⎟ =⎛ ⎞−−, t02⎠⎜ , ⎝ t ⎟0 y ⎠= e, conseqüentemente,t0y. Pois bem, o valor de T 02 pode ser encontrado facilmente a partir do valor de C L2 ,diretamente ou por interpolação, e das curvas apresentadas nas Figuras 30 e 31. Logo o valor de T 0ypode ser determinado.Resumindo o procedimento, devemos primeiro determinar o valor de C L2 tal queT ( N −12) ( N−1) yt02T=t0 y;posteriormente, consultando na Figura 30 ou na Figura 31 (dependendo da tecnologia utilizada) acurva associada ao buffer com N inversores, determinar o valor de T 02 e, por fim, calcular o valor deT 0y . Em vez do gráfico podemos ter tabelas de T 0 em função de C L , para vários valores de N, e paraum fator de aumento pré-estabelecido qualquer. Estas tabelas, junto com as constantes K 1 , K 2 e K 4 ,serão suficientes para fornecer o valor de T 0 para um tapered buffer qualquer desde que:• o sinal de teste aplicado na entrada e o critério de propagação do sinal sejam os mesmosdaqueles usados na determinação das tabelas e das constantes;• a relação entre a largura de canal do transistor P e a do transistor N é igual àquela usada nadeterminação destas tabelas e constantes.Para um melhor aproveitamento dos dados das tabelas, dois cuidados devem ser tomados na suageração:• utilizar um fator de aumento grande para evitar que, durante o cálculo de C L2 , apareçam valoresnegativos;• tabelar T 0 apenas para valores baixos de C L . As curvas T 0 x C L , para valores grandes de C L ,aproximam-se bastante das assíntotas, sendo possível determiná-las a partir das constantes K 1 e K 2 .

Otimização de Tapered Buffers para altas taxas de operação 105A Tabela 9 apresenta as condições usadas para geração das curvas/tabelas T 0 x C L para as duastecnologias aqui analisadas.Tabela 9. Condições para geração de curvas/tabelas T 0 x C L para modelamento dos tapered buffers.tecnologia máximo valor usado para número de pontos em cadacapacitância de cargacurva/tabela0,8µm 2,5C LV (15) 200,35µm 3C LV (15) 30Falta-nos ainda a determinação do parâmetro K 4 . Para este fim é utilizado o procedimento acimadescrito para determinação de T 0 em um buffer qualquer, e o gráfico largura mínima de um pulsoque passa pelo buffer em função do número de inversores do buffer, com C L ≈0, para diversos valoresde fator de aumento. As Figuras 34 e 35 apresentam estes gráficos. O valor escolhido para K 4 é aqueleque minimiza, no sentido do mínimo quadrado, o erro entre os resultados fornecidos pelas equaçõesdadas em (16), aplicando o procedimento acima, e os dados da Figura 34/35. Foi utilizado o método debusca SIMPLEX para encontrar K 4 (MATLAB). Observemos que a utilização de C L ≈0 equivale aescolhermos, no procedimento acima, C Ly igual a zero. Isto simplifica as expressões. Os valoresencontrados para K 4 são 0,81 e 0,72, respectivamente, para as tecnologias de 0,8µm e de 0,35µm.0,90 2,0 3,0 4,0 5,0 6,0ft. aum.=5ft. aum.=5 0,34 0,55 0,65 0,74 0,80ft. aum.=4 0,80 0,30 0,46 ft. aum.=4 0,54 0,61 0,66ft. aum.=3 0,70 0,24 0,37 ft. aum.=3 0,43 0,49 0,52ft. aum.=2 0,19 0,27 ft. aum.=2 0,32 0,35 0,37ft. aum.=1 0,60 0,14 0,19 0,21ft. aum.=10,24 0,250,50min. pulso (ns)0,400,300,200,10-- 1,0 2,0 3,0 4,0 5,0 6,0número de inversoresFigura 34. Gráfico da largura mínima de um pulso que passa pelo tapered buffer em função donúmero de inversores. Curvas para diversos valores de fator de aumento são apresentadas (fator deaumento de 1, 2, 3, 4 e 5). O primeiro inversor, em todos os exemplos, tem 5µm para largura de canaldo transistor N, e 8µm para o transistor P. O comprimento de canal para todos é de 0,8µm. A cargana saída é de 1fF e a tecnologia CMOS de 0,8µm.

106Otimização de Tapered Buffers para altas taxas de operação0,35 2,0 3,0 4,0 5,0 6,0ft.aum.=5ft.aum.=5 0,17 0,26 0,31 0,35ft.aum.=4 0,14 0,21 ft.aum.=40,300,25 0,29ft.aum.=3 0,12 0,17 ft.aum.=3 0,20 0,23 0,24ft.aum.=2 0,25 0,09 0,13 ft.aum.=2 0,15 0,17 0,18ft.aum.=1 0,07 0,09 0,10 0,11ft.aum.=10,20min. pulso (ns)0,150,100,05-- 1,0 2,0 3,0 4,0 5,0 6,0número de inversoresFigura 35. Gráfico do largura mínimo de um pulso que passa pelo tapered buffer em função donúmero de inversores. Curvas para diversos valores de fator de aumento são apresentadas (fator deaumento de 1, 2, 3, 4 e 5). O primeiro inversor, em todos os exemplos, tem 5µm para largura de canaldo transistor N, e 8µm para o transistor P. O comprimento de canal para todos é de 0,35µm. A cargana saída é de 1fF e a tecnologia CMOS de 0,35µm.Por fim, as Figuras 36, 37 e 38 mostram a comparação entre os resultados de simulação e asrelações semi-empíricas dadas por (16) (as figuras foram geradas pelo MATLAB). Também nestasfiguras estão indicadas a máxima taxa que pode ser alcançada por um tapered buffer e o seu melhorvalor para χ=3.m a x . ta x a(G b it/s)3,232,82,62,42,221,81,61,4C L =0,2pF0,8µ m CMOSsim ulação2 inv.3 inv.4 inv.5 inv.1,21 1,5 2 2,5 3 3,5 4 4,5 5fator de aum ento do tapered bufferFigura 36. Comparação entre os pontos obtidos por simulação (o buffer com dois inversores éapresentado com ‘x’, três com ‘+’, quatro com ‘o’ e cinco com ‘*’) e equações dadas por (16) (linhascontínuas). A tecnologia é de 0,8µm e a capacitância de carga de 0,2pF.

Otimização de Tapered Buffers para altas taxas de operação 107m a x . ta x a 3(G b it/s )2,52C L =1pF0,8µ m C M O Ssim ulação2 in v .3 in v .4 in v .5 in v .6 in v .7 in v .8 in v .1,510,501 1,5 2 2,5 3 3,5 4 4,5 5fator de aum ento do tapered bufferFigura 37. Comparação entre os pontos obtidos por simulação (o buffer com dois inversores éapresentado com ‘x’, três com ‘+’, quatro com ‘o’, cinco com ‘*’, seis com 'x', sete com '+' e oitocom '*') e equações dadas por (16) (linhas contínuas). A tecnologia é de 0,8µm e a capacitância decarga de 1pF.6,5m ax. taxa 6(G b it/s)5,554,543,532,52C L =0,2pF0,35µ m CMOSsim ulação2 inv.3 inv.4 inv.5 inv.1,51 1,5 2 2,5 3 3,5 4 4,5 5fator de aum ento do tapered bufferFigura 38. Comparação entre os pontos obtidos por simulação (o buffer com dois inversores éapresentado com ‘x’, três com ‘+’, quatro com ‘o’ e cinco com ‘*’) e equações dadas por (16) (linhascontínuas). A tecnologia é de 0,35µm e a capacitância de carga de 0,2pF.As relações semi-empíricas proporcionam uma boa aproximação para a tecnologia de 0,35µm, erazoável para 0,8µm, onde foi usado o simulador SPICE. Neste último caso, a previsão do valor damáxima taxa de operação deixa um pouco a desejar. Em contrapartida, em ambas tecnologias, ométodo proposto é eficiente para apontar qual é o fator de aumento ótimo.Notemos que as relações para cálculo da maior taxa do sinal que propaga pelo buffer foramderivadas a partir de relações quadráticas para a corrente de dreno, Estas relações não são boas paramodelar transistores de canal pequeno ([Mu86], [Sa90]). Por outro lado, as expressões finais (relação

108Otimização de Tapered Buffers para altas taxas de operação(16)) mostraram-se boas mesmo para a tecnologia de 0,35µm. Acreditamos, baseados nos resultadosalcançados, que estas expressões podem ser usadas mesmo em tecnologias mais modernas.Ainda no APÊNDICE D são apresentados os resultados obtidos com outra tecnologia CMOS0,8µm, a tecnologia da AMS. São usados para simulação o HSPICE e o modelo BSIM3 (versão 2).Um bom ajuste é conseguido também neste caso.A Tabela 10, por sua vez, resume as informações de máximas taxas atingidas com χ=3 e paraqualquer valor de fator de aumento. Pelos resultados expostos, vemos que um ganho próximo a 20%pode ser conseguido com o uso de χ diferente daquele que minimiza o atraso. Repare que os valorespara χ ot são sempre pequenos.Tabela 10. Taxa máxima para o buffer com fator de aumento χ=3, taxa máxima possível (qualquerχ) e aumento relativo da taxa de operação (valor em χ=3 tomada como referência). É tambémindicado o valor do fator de aumento que maximiza a taxa de operação do buffer (χ ot ).Tecnologia(µm)/C L (pF) max. taxa (Gbit/s) max. taxa (Gbit/s) aumento relativoχ=3da taxa (%)0,8/0,2 2,54 3,08 (χ ot =1,6) 21,30,8/1,0 2,13 2,13 (χ ot =1,6) 27,70,35/0,2 5,24 6,24 (χ ot =1,8) 19,13.3.4 Mismatch do AtrasoOs resultados da seção anterior mostram que o critério proposto nos leva a tapered buffers queutilizam um fator de aumento pequeno. Uma conseqüência disto é o aumento do número de inversoresdo buffer. Como vimos, nosso critério é aplicável quando o valor do atraso não é importante para odesempenho do circuito, como no exemplo da Figura 23. Neste circuito, por outro lado, os valores dosatrasos no buffer do dado e nos vários buffers que distribuem o clock devem ser iguais ou muitopróximos. A igualdade destes valores é praticamente impossível, mesmo em buffers casados, devido adispersão dos parâmetros dos transistores no C.I.. A questão aqui levantada é o que ocorrerá com asvariações do atraso dos tapered buffers (mismatch do atraso), causadas pelas dispersões estatísticas dosparâmetros dos transistores, quando o fator de aumento é diminuído ou elevado. Este problema éestudado nesta seção. Veja que esta questão é importante pois se a redução do fator de aumento, com aconseqüente elevação no número de inversores, acarreta um crescimento no mismatch do atraso, entãoo critério proposto aqui terá seu uso reduzido.

Otimização de Tapered Buffers para altas taxas de operação 1093.3.4.1 Atraso do Tapered BufferPara o estudo do mismatch do atraso, vamos considerar uma configuração bastante usada nadistribuição do sinal de clock dentro de circuitos integrados. Ela é mostrada na Figura 39. Acaracterística que nos interessa nesta aplicação é que todos os inversores enxergam, relativamente assuas dimensões, uma mesma carga capacitiva, simplificando o tratamento do problema. Consideremosos M tapered buffers da figura, cada um com N inversores, e o atraso total, t 1D , t 2D ... t MD , de cada dosbuffers. O que queremos é saber qual a variância destes atrasos e, principalmente, como esta secomporta em relação ao fator de aumento utilizado no buffer.t MDtapered bufferMM,1 M,2 M,N-1 M,Nt 2Dtapered buffer22,1 2,2 2,N-1 2,Nt 1Dclock0tapered buffer11,1 1,2 1,N-1 1,NFigura 39. M Tapered buffers usados para a distribuição de clock.Usaremos a seguinte notação para os M buffers:C oxj,i é a capacitância, por unidade de área, no gate dos transistores P e N do i-ésimo inversor do j-ésimo buffer (Figura 39);L nj,i e L pj,i são os comprimentos de canal dos transistores N e P, respectivamente, do i-ésimo inversordo j-ésimo buffer;W nj,i e W pj,i são as larguras de canal dos transistores N e P, respectivamente, do i-ésimo inversor do j-ésimo buffer;C Lj,i é a capacitância de carga do i-ésimo inversor do j-ésimo buffer;µ nj,i e µ pj,i são as mobilidades dos elétrons e das lacunas nos transistores N e P, respectivamente, do i-ésimo inversor do j-ésimo buffer;

110Otimização de Tapered Buffers para altas taxas de operaçãoV Tnj,i e V Tpj,i são as tensões de limiar dos transistores N e P, respectivamente, do i-ésimo inversor doj-ésimo buffer;P Cnj,i e P Cpj,i são os parâmetros P C para os transistores N e P, respectivamente, do i-ésimo inversor doj-ésimo buffer;V D0nj,i e V D0pj,i são as tensões V D0 para os transistores N e P, respectivamente, do i-ésimo inversor doj-ésimo buffer.Consideraremos ainda que L = L = L , W = W e W = θ W . Também, que anji , pji , ji ,nj, i j,ipj, i j,icapacitância de carga é dada por CLj, i= ( 1+ )( KDSWj, i+ Wj, i+ 1Lj, i+ 1Coxj , i+1)θ para 1 ≤ i < N . Para asituação ideal, quando não há mismatch dos parâmetros, será válido:C oxj,i =C ox L j,i =L V Tnj,i =V Tn V Tpj,i =V Tp V D0nj,i =V D0n V D0pj,i =V D0pWji ,=i−χ 1 W KCnj, i= KCnKCpj, i= KCpµnj, i= µnµpj, i= µpEstes também serão os valores médios dos parâmetros.Vamos encontrar o atraso dos tapered buffers da Figura 39. Usaremos uma vez mais as relações deatraso de inversor propostas por [Sa90]. O atraso do buffer j é dado portDjN= ∑ tdj , ii=1onde t dj,i é o atraso médio do i-ésimo inversor do j-ésimo tapered buffer (relação (10)).Resultará para o atraso o seguinte valortDjN −1∑i=1C2IV ⎡DDCL0CL0= ⎢ FV (Tpj, 1, VD0pj, 1) + FV (Tnj, 1, VD0nj,1)+2 ⎣ ID0n0ID0p0Lji,CLji,[ FD ( VTnj , i, VTpj, i+ 1, VD0nj, i, µnj, iKCnj, i ) + FD ( VTpj, i, VTnj, i+1VD 0pj, i, θµpj, iKCpj,i )W C] +Lj,Nji , oxji ,D0nj,NC ⎤Lj,N+ ⎥2I D0 pj , N ⎦⎥onde: I D0n0 e I D0p0 são as correntes de dreno (equação (4)) dos transistores N e P, respectivamente, doinversor 0 (ver Figura 39);I D0nj,i e I D0pj,i são as correntes de dreno (equação (4)) dos transistores N e P, respectivamente, do i-ésimo inversor do j-ésimo buffer;⎛M⎞C ( )L0 = 1+ θ ⎜ KDSW0 + ∑Wj 1Lj 1C⎟, , oxj, 1;⎝⎠j=1W 0 está relacionado com a largura de canal do inversor 0 (W n0 =W 0 e W p0 =θW 0 e W0χ = MW );N( )( )CLj, N= 1+ θ KDSWN+ χ LWCox.

Otimização de Tapered Buffers para altas taxas de operação 111Acrescentaremos a expressão de t Dj o seguinte termo:V2DD⎡⎢C⎢ I⎣⎧⎪⎡ C⎨⎢⎩⎪ ⎣⎢ILj,ND0pj,NLj,ND0nj,N⎛ 1 1− − ν⎜⎝ 2 1+α⎛ 1 1− − ν⎜⎝ 2 1+α⎞⎛09 . V⎟ ⎜ +⎠⎝08 . 08 . V⎞⎛09 . V⎟⎜+⎠⎜⎝08 . 08 . V10VlneV10VlneVTpj, N + 1 D0nj, N D0nj,NDDTnj, N + 1 D0pj, ND0pj,NDDDDDD⎞ ⎤⎫⎟ ⎥⎪⎟⎬⎥⎠ ⎦⎪⎭⎞ ⎤⎟ ⎥ +⎠ ⎦⎥(17)onde: ν Tnj,N+1 será tomado como V Tn /V D0n ;ν Tpj,N+1 será tomado como |V Tp |/V D0p .Este termo reflete a influência do último inversor do tapered buffer, o N-ésimo inversor, no atrasodos inversores ligados a sua saída. A adição de (17) além de melhor avaliar os efeitos do mismatch nobuffer também torna mais simples a manipulação das derivadas, como veremos mais adiante.Consideraremos como expressão do atraso do j-ésimo buffer a que é dada abaixo:tDjN∑i=1V=2DDL Cji , Lji ,W Cji , oxji ,⎡ CL0CL0⎢ FV (Tpj, 1, VD0pj, 1) FV (Tnj, 1, VD0nj,1)+⎣ ID0n0ID0p0[ FD ( VTnj, i, VTpj, i+ 1, VD0nj, i, µnj, iKCnj, i ) + FD ( VTpj, i, VTnj, i+1VD 0pj, i, θµpj, iKCpj,i )]](18)onde: V Tnj,N+1 será tomado como V Tn ;V Tpj,N+1 será tomado como V Tp .Para cálculo da variância dos t D s faremos uso do teorema abaixo [Pa91].2Teorema: Considere as variáveis aleatórias x 1 , x 2 , ..., x n , com média e variância ( x )( x n xn ),σ , ...1 x1,σ 2 , respectivamente, e a variável aleatória y, y=g(x 1 , x 2 , ..., x n ). Se a função g ésuficientemente suave ("smooth") perto de ( x x n )1 ,...., , então a variância de y pode ser estimada emtermos da média, variância e covariância de x 1 , x 2 , ..., x n :n∂g∂gσ2 y= ∑∂x∂x C ,i,jijxi xj(19)onde: C xi,xj é a covariância entre x i e x j ;a função g e suas derivadas são avaliadas em ( x x n )1 ,...., .2Observe que C xi,xi =σ xiDeterminaremos, a partir de (18), a variância no atraso dos buffers causada pela dispersão dosparâmetros L j,i , W j,i , C oxj,i , V Tnj,i , V Tpj,i , µ nj,i e µ pj,i , para 1≤ i ≤ N . Os parâmetros V D0nj,i , V D0pj,i , K Cnj,i e

112Otimização de Tapered Buffers para altas taxas de operaçãoK Cpj,i , por sua vez, são tomados como iguais a V D0n , V D0p , K Cn e K Cp , respectivamente. A restrição sobreque parâmetros sofrem variações serve para manter os resultados tratáveis.Na aplicação do teorema acima, para determinar a variância dos t D s, a função g serátDN∑i=1V=2DDLCiWCiLioxi⎡ CL0CL0⎢ FV (Tp1, VD0p) FV (Tn1, VD0n) +⎣ ID0n0ID0p0[ FD ( VTni , VTpi+ 1, VD0n , µniKCn ) + FD ( VTpi , VTni + 1VD 0p , θµpiKCp)]](20)MWK C µ0 0=DD−χLCn ox nonde: I( V V )D nC = ( 1+ θ) ⎛ ⎜ K MW + ( M − 1)WLC + WLC⎝ χL0 DS ox 1 1 ox1Tnαe I = Mθ WKCpCoxµpD p( V −0 0 DDVTp)L i é uma variável aleatória que modela a variação do comprimento de canal no i-ésimo inversor;W i é uma variável aleatória que modela a variação da largura de canal no i-ésimo inversor;C oxi é uma variável aleatória que modela a capacitância de porta dos transistores no i-ésimo inversor;V Tni e V Tpi são variáveis aleatórias que modelam a variação da tensão de limiar dos transistores N e P,respectivamente, no i-ésimo inversor;µ ni e µ pi são variáveis aleatórias que modelam a variação da mobilidade dos elétrons e lacunas nostransistores N e P, respectivamente, no i-ésimo inversor.Para a utilização de (19), é necessário saber a média, a variância e a covariância das variáveisaleatórias, além das derivadas da equação (20) em relação a estas variáveis. Isto será determinado aseguir.3.3.4.2 Modelos estatísticos para os parâmetros variáveisComo apontado em [Pe89], podemos separar os processos que geram variações nos parâmetros dotransistor em duas classes. Na primeira classe, estão os processos físicos que têm variações de curtadistância, short distance variations, podendo ser modelados como ruído branco espacial (Figura40(a)). Chamaremos estas variações de short distance disturbances. Se o parâmetro é afetado porapenas este tipo de problema, então sua variância é dependente de 1/WL, onde W e L são as dimensõesdo canal do transistor. Na segunda classe, estão os processos físicos que têm variações de longadistância ou long distance variations. O valor do parâmetro dependerá da posição do transistor nalâmina, ou melhor, é função de D 2 , onde D é a distância a um ponto de referência na lâmina.Chamaremos as variações desta classe de long distance disturbances.⎞⎟⎠χLα;

Otimização de Tapered Buffers para altas taxas de operação 113Os parâmetros W e L em particular são afetados por processos um pouco diferentes daquelesdiscutidos no parágrafo anterior, como apontado em [La86] e [Oe93]. Eles sofrem basicamente deefeitos de rugosidade das bordas, edge roughness, e problemas de acurácia de repetição no processo degeração de formas, repetition accuracy of pattern generation process (Figura 40). Ambos os processostêm variações de curta distância.A causa das variações, a média e a variância dos parâmetros, além da covariância entre eles, sãofornecidas abaixo ([La86], [Pe89] e [Oe93]). No que segue, indicaremos por x eσ xrespectivamente ovalor médio e a variância da variável x e por C x,y a covariância entre as variáveis x e y.WWWL(a) (b) (c)Figura 40. Processos básicos que geram os desvios nos parâmetros: (a) eventos que ocorremaleatoriamente no circuito como ruído branco (nonuniform arrangement of events), (b) rugosidadedas bordas (edge roughness), e (c) acurácia de repetição no processo de geração de formas (repetitionaccuracy of pattern generation process)[Oe93].3.3.4.2.1 Parâmetro L iO comprimento de canal do transistor, L i , sofre desvios devido à acurácia de repetição no processode geração de formas, durante a produção do transistor, e devido à rugosidade das bordas do canal[Oe93], como já dito. Os dois problemas são locais, short distance disturbances. Os valores da média evariância deste parâmetro são22 2Li LAL⎛Li = L e σ ⎞⎜ ⎟ = ⎛ σ⎝ L ⎠ ⎝ ⎜ 0 ⎞⎟ +2(o primeiro termo da direita é causado pelo pattern generationL ⎠ LWiprocess; o segundo, pela edge roughness).onde σ L0 e A L são parâmetros do processo.O parâmetro L i é considerado como sendo independente de todos os outros parâmetros, mesmo osoutros L i s, pois é modificado apenas por variações de curta distância.3.3.4.2.2 Parâmetro W iA largura de canal do transistor, W i , sofre também de desvios devido à acurácia de repetição noprocesso de geração de formas, durante a produção do transistor, e devido à rugosidade das bordas do

114Otimização de Tapered Buffers para altas taxas de operaçãocanal [Oe93]. Os dois problemas são locais, short distance disturbances. Os valores da média evariância deste parâmetro sãoWi=i−χ 1We⎛ σ⎜⎝ WWii22 2AW⎞ σW⎟ = ⎛ ⎠ ⎝ ⎜ 0 ⎞⎟ + 2 (o primeiro termo da direita é causado pelo patternWi⎠ LWgeneration process; o segundo, pela edge roughness).onde σ W0 e A W são parâmetros do processo.O parâmetro W i , tal como L i , é considerado independente dos outros todos.i3.3.4.2.3 Parâmetros V Tni e V TpiA tensão de limiar do transistor N, V Tni , sofre de desvios devido às short distance disturbances elong distance disturbances. Os valores da média e variância deste parâmetro são [Pe89]VTni22AVTn= VTne σ VTni VTn is ceWL S 2 D 2= +tan(o primeiro termo da direita é causado pelas variações de curtaidistância; o segundo, pelas variações de longa distância).onde A VTn e S VTn são parâmetros do processo;D istance é a distância do transistor a uma referência.Assumiremos que todos os inversores que fazem parte do mesmo tapered buffer sofrem do mesmodesvio de longa distância. Também assumiremos que os processos de curta e de longa distância sãoindependentes. Em conseqüência, a covariância entre V Tni s seráC = S 2 D2 .VTni, VTnj VTn istanceAs informações na literatura acerca da covariância entre V Tni e os outros parâmetros, principalmenteC oxi e V Tpi , são controversas. Em [La86] é sugerido que a covariância entre V T e C ox é mínima, quasezero; em [Af92], todos os parâmetros do transistor são tomados como independentes. Por outro lado,em [Ha96] é encontrado um coeficiente de correlação de 0,21 entre V Tn e V Tp , e um coeficiente decorrelação de 0,86 entre V Tn e t ox (espessura do óxido de porta). [Po94] aponta que a tensão de flatband, tanto do transistor N como do P, tem coeficiente de correlação com t ox não pequeno (0,42 e 0,2respectivamente).Em nosso trabalho vamos assumir covariância zero entre V Tni e os outros parâmetros diferentes deV Tnj , principalmente por razões de simplicidade.A tensão de limiar do transistor P, V Tpi , tem as mesmas características que V Tni . Sua média evariância sãoVTpi2A2 VTp= VTpe σ VTpiWL S 2 D 2= +taniVTp is ceonde A VTp e S VTp são parâmetros do processo;

Otimização de Tapered Buffers para altas taxas de operação 115D istance é a distância do transistor a uma referência.A covariância entre V Tpi s seráC = S 2 D2 .VTpi, VTpj VTp is tanceA covariância entre V Tpi e outros parâmetros é assumida como sendo zero.3.3.4.2.4 Parâmetro C oxiA capacitância, por unidade de área, no gate do transistor, C oxi , sofre de desvios devido às shortdistance disturbances e long distance disturbances. Os valores da média e variância deste parâmetrosão [Pe89]Coxi22ACox= Coxe σ Coxi Cox is ceWL S 2 D 2= +tan(o primeiro termo da direita é causado pelas variações de curtaidistância; o segundo, pelas variações de longa distância).onde A Cox e S Cox são parâmetros do processo;D istance é a distância do transistor a uma referência.Assumiremos que todos os inversores que fazem parte do mesmo tapered buffer sofrem do mesmodesvio de longa distância. Também assumiremos que os processos de curta e de longa distância sãoindependentes. Em conseqüência, a covariância entre C oxi s seráC = S 2 D2 .Coxi, Coxj Cox is tanceA covariância entre C oxi e outros parâmetros é assumida como sendo zero. As razões são as mesmasexpostas para o parâmetro V Tni .3.3.4.2.5 Parâmetros µ ni e µ piA mobilidade dos elétrons no transistor N, µ ni , sofre de desvios devido às short distancedisturbances e long distance disturbances. Os valores da média e variância deste parâmetro são [Pe89]2A2 µ nµ = µni ne σ µ niµ n is ceWL S 2 D 2= +tan(o primeiro termo da direita é causado pelas variações de curtaidistância; o segundo, pelas variações de longa distância).onde A µn e S µn são parâmetros do processo;D istance é a distância do transistor a uma referência.Assumiremos que todos os inversores que fazem parte do mesmo tapered buffer sofrem do mesmodesvio de longa distância. Também assumiremos que os processos de curta e de longa distância sãoindependentes. Em conseqüência, a covariância entre µ ni s seráC = S 2 D2 .µ ni, µ nj µ n istance

116Otimização de Tapered Buffers para altas taxas de operaçãoInformações sobre a covariância entre µ ni e os outros parâmetros são poucas na literatura. Em[Po94] podemos calcular o coeficiente de correlação entre µ n e µ p , que resulta ser baixo. Adotaremos,portanto, covariância zero entre µ ni e os outros parâmetros diferentes de µ nj .A mobilidade das lacunas no transistor P, µ pi , tem as mesmas características que µ nj . Sua média evariância são2A2 µ pµ = µpi pe σ µ piµWL S 2 D 2= +tanip is ceonde A µp e S µp são parâmetros do processo;D istance é a distância do transistor a uma referência.A covariância entre µ pi s seráC = S 2 D2 .µ pi, µ pj µ p is tanceA covariância entre µ pi e outros parâmetros é assumida como sendo zero.3.3.4.3 Expressões para as derivadas e sua avaliação nos valores médiosDevemos encontrar as derivadas de t D (20) em função dos parâmetros L i , W i , C oxi , V Tni , V Tpi , µ ni eµ ni , 1≤i≤N e, posteriormente, avaliar estas derivadas no valor médio dos parâmetros. A deduçãodestes segue-se.Primeiro calculamos as derivadas com relação aos W i s. De (20) chegamos a∂tV ⎧⎡DL L W CL= + − +2 1 0∂Wi2 ⎩⎪ ⎣ WiCoxiWi⎡ LL i i+ 1Wi+ 1Coxi+1L LC⎢− FD VTpi VTni VD p piKCp+2 1 0⎣ WiCoxiWi−1Coxi−1para 1 < i ≤ N .DD ⎪ i i+ 1 i+ 1 oxi+1i−1i oxi( 1 θ ) ⎨⎢FD( VTni, VTpi+, VD n, µ niKCn) FD( VTni−1, VTpi, VD0n,µ ni−1KCn)LCC−1 oxi−1i−1i oxi( , + , , θµ )Fn( VTpi−1, VTni, VD0p,θµpi−1KCp)As derivadas avaliadas no valor médio das variáveis serão:∂tD∂Wivalormediodasvar iaveis22VDD⎡ L χ( 1 θ) ⎢D( Tn, Tp, D0n, µn Cn) D( Tn, Tp, D0n,µn Cn)W F V V V K L= + − +2 ⎣W F V V V Kii−122VDD⎡ L χ( 1+ θ) ⎢− D( Tp, Tn, D0p, θµp Cp) +D( Tp, Tn, D0p,θµp Cp)2⎣W F V V V K LW F V V V Kii−1⎤⎥ = 0⎦Logo as derivadas em relação aos W i s, para 1 < i ≤ N , têm valor zero quando avaliadas no valormédio das variáveis. Para i=1 o resultado é ligeiramente diferente:⎤⎫⎪⎥⎬⎦⎭⎪⎤⎥ +⎦⎤⎥ +⎦

Otimização de Tapered Buffers para altas taxas de operação 117V ⎧⎡L1LWC2 2 2LC1 ox1( 1 θ ) ⎨⎢2FD( VTn1, VTp2, VD0n, µn1KCn) FV ( Tp1,VD0n)∂tD DD ox= + − +∂W12 ⎩⎣WC1 ox1⎡ LLWC1 2 2 ox2⎢− 2FD VTp VTn VD p pKCp+⎣⎢WC1 ox1ID0p0LC1 ox1( 1, 2, 0, θµ1 ) FV ( Tn1,VD0p)Quando M>>1 teremos no valor médio∂tD∂Wvalormediodas1variaveisID0n02VDDL( 1 θ) χD( Tn, Tp, D0n, µn Cn) D( Tp, Tn, D0p,θµp Cp)⎤⎫⎪⎥⎬⎦⎥⎭⎪[ ]≈− +W F V V V K +2F V V V K(21)A dedução das derivadas com respeito aos L i s é feito abaixo.V ⎡DDKDSWioxi+ 1 i+ 1 i+1( 1 θ ) ⎢D( Tni, Tpi+1, D0n, µni Cn) FD( VTni, VTpi+1, VD0n,µniKCn)∂tD∂LWC F V V V K C L W= + + +i2 ⎣ i oxiWCi oxiC L W⎤oxi i−1iFD ( VTni− 1, VTpi , VD0ni− 1,µni−1KCn) ⎥ +Wi−1Coxi−1⎦V ⎡DDKDSWi( 1+θ)WC F V V VCoxi+ 1Li + 1Wi+ 1D( Tpi, Tni+1,D0p pi Cp) D( Tpi Tni D p pi Cp)2⎢, θµ K + F V , V+ 1, V0, θµ K +⎣ i oxiWCi oxiCoxi Li W⎤−1iFD( VTpi−1, VTni, VD0p,θµpi−1KCp)WiC⎥−1 oxi−1⎦para 1 < i ≤ N .Estas derivadas avaliadas no valor médio das variáveis darão:∂t∂LDiLV ⎡ K ⎤( 1 θ) ⎢ χ ⎥ FD( VTn, VTp, VD n, µnKCn) + FD( VTp, VTn, VD p,θµpKCp)⎤⎥ +⎦( )DD DSvalor = + + 20 0(22)medio2 LCoxdas⎣ ⎦iaveisvarPara i=1 teremosV ⎡ K W1ox2 2 2( 1 θ ) ⎢D( Tn1, Tp2, D0n, µn1Cn) FD( VTn1, VTp2, VD0n,µn1KCn)∂tD DD DS∂LWC F V V V K C LW= + +12 ⎣ 1 ox1WC1 ox1+C W⎤ox1 1FV ( Tp1, VD0n,)⎥ +ID0n0⎦WC F V V V K C LW2 ⎣ 1 ox1WC1 ox1θµ +CoxW⎤1 1FV ( Tn1,VD0p) ⎥ID0p0⎦⎥V ⎡DDKDSW1ox2 2 2( 1+ θ) ⎢D( Tp1, Tn2, D0p, θµp1Cp)+ FD( VTp1, VTn2, VD0p,p1KCp)Esta derivada avaliada no valor médio das variáveis dará (para M>>1)

118Otimização de Tapered Buffers para altas taxas de operação∂t∂L( )LV ⎡ K ⎤( 1 θ) ⎢ χ ⎥ FD( VTn, VTp, VD0n, µnKCn) + FD( VTp, VTn, VD0p,θµpKCp)DD DS≈ + +medio2 LCdas⎣ oxiaveisDvalor1var⎦O próximo passo é encontrar as derivadas com relação às variáveis C oxi s:∂tV ⎡DDD KDS LW i iLL i i+ 1Wi+ 1Coxi+1= ( 1 + θ ) ⎢− FD( VTni, VTpi+, VD n, µ niKCn) − FD( VTni, VTpi+, VD n,µ niKCn)+2 1 02 1 0∂Coxi2 ⎣ WC i oxiWC i oxiLL i i−1Wi⎤FD( VTni−1, VTpi, VD0n,µ ni−1KCn)⎥WiC+−1 oxi−1⎦V ⎡DD KDS LW i iLL i i+ 1Wi+ 1Coxi+1( 1 + θ)⎢−F2 D( VTpi, VTni+1, VD0p, θµ piKCp) − FD( VTpi, VTni+, VD p,piKCp)+2 1 0 θµ2 ⎣ WC i oxiWC i oxiLL i i−1Wi⎤FD( VTpi−1, VTni, VD0p,θµ pi−1KCp)⎥Wi−1Coxi−1⎦para 1 < i ≤ N .No valor médio das variáveis estas derivadas serão∂t∂CDoxi2 2V ⎡ K L χLχL⎤( 1 θ) ⎢ 2D( Tn, Tp, D0n,µn Cn)DD DSvalor = + − − +C C C⎥ F V V V K +medio2ox ox oxdas⎣⎦iaveisvar2 2V ⎡ K L χLχL⎤DD DS( 1+ θ) ⎢− 2− + ⎥ D( Tp, Tn, D0p,θµp Cp)2e por fim⎣CCox ox oxC ⎦F V V V K∂t∂CDoxivalormediodasvariaveis[ FD( VTn VTp VD n nKCn) FD( VTp VTn VD p pKCp)]VDDKDSL=− ( 1+ θ )2, ,0, µ + , ,0, θµ(23)2 CoxPara i=1 teremos∂t∂CDox1LW1 1FVID0n0( Tp1,VD0n)LLWC1 2 2 ox2( ) 2FD( VTna VTp2 VD0n n1KCn)V ⎡DDKDSLW1 1= ( 1+ θ ) ⎢− 2FD VTn1, VTp2, VD0n, µn1KCn− , , , µ +2 ⎣ WC1 ox1WC1 ox1V ⎡DDKDSLW1 1LLWC1 2 2 ox2( 1+ θ) ⎢− 2FD( VTp1, VTn2, VD0p, θµp1KCp)−2FD( VTp1, VTn2, VD0p,p1KCp)2LW1 1FVID0p0⎣WC( Tn1,VD0p)⎤⎥ +⎦1 ox1⎤⎥⎦⎥WC1 ox1No valor médio das variáveis esta derivada será (para M>>1)θµ +

Otimização de Tapered Buffers para altas taxas de operação 119∂t∂CDoxi[ ]2V ⎛ K L χL⎞( 1 θ) ⎜2⎟ FD( VTn, VTp, VD n, µnKCn) + FD( VTp, VTn, VD p,θµpKCp)DD DSvalor ≈− + +medio2 ⎝ C Cdasoxiaveisvarox⎠0 0.As derivadas com respeito as variáveis V tni s e V tpi s são determinadas para 1 < i ≤ N .∂t∂V∂t∂V∂t∂VDTniDTpiDTni( , , , ) L C ∂FD( VTpi−1, VTni, VD0p,θµpi−1KCp)V⎡LC ∂ F V V V µ KDD i Li D Tni Tpi D n ni Cn i= ⎢+2 ⎢WCi oxi∂VTniWi−C⎣+ 1 0 −1 Li−11 oxi−1∂V( , , , ) L C ∂ FD( VTni−1, VTpi, VD0n,µni−1KCn)V⎡LC ∂F V V V θµ KDD i Li D Tpi Tni D p pi Cp i= ⎢+2 ⎢WCi oxi∂VTpiWi−C⎣valormediodasvariaveis+ 1 0 −1 Li−11 oxi−1V ⎛ K ⎞⎡( θ)χ ∂ F z, V , V , µ K ∂F V , z, V , θµ KDD 2 DS0 0= 1+ L ⎜ + ⎟ ⎢+2 ⎝ LCox⎠ ⎢ ∂z∂z⎣Tni∂V( ) ( )D Tp D n n Cn D Tp D p p CpTpi⎤⎥⎥⎦⎤⎥⎥⎦⎤⎥⎥⎦(24)∂t∂VDTpi( ) ( )V ⎛ K ⎞⎡( θ)χ ∂ F z, V , V , θµ K ∂ F V , z, V , µ K2 0= + L ⎜ + ⎟ ⎢01+2 ⎝ LCox⎠ ⎢ ∂z∂z⎣DD DSvalormediovarD Tn D p p Cp D Tn D n n Cn⎤⎥⎥⎦(25)Para i=1 encontraremos os mesmos valores para as derivadas.Finalmente, as derivadas com respeito as variáveis µ ni s e µ pi s para 1 ≤ i ≤⎡∂tDV LC= ⎢∂µni2 ⎢WCi⎣DD i Li⎡∂tDV LC= ⎢∂µpi2 ⎢WCi⎣∂tD∂µni∂tD∂µpivalormediodasvariaveisoxiDD i Lioxi( ,+ 1, 0, )∂ F V V V µ K∂µD Tni Tpi D n ni Cnni⎤⎥⎥⎦( ,+ 1, 0, )∂F V V V θµ K∂µD Tpi Tni D p pi CppiV ⎛ K ⎞⎡( θ)L χ ∂ F V , V , V , zKDD 2 DS0= 1+ ⎜ + ⎟ ⎢2 ⎝ LCox⎠ ⎢ ∂z⎣⎤⎥⎥⎦( )D Tn Tp D n CnV ⎛ K ⎞⎡( θ)L χ ∂ F V , V , V , θ zK2 0= 1+ ⎜ + ⎟ ⎢2 ⎝ LCox⎠ ⎢ ∂z⎣DD DSvalormediovar⎤⎥⎥⎦( )D Tp Tn D p Cp⎤⎥⎥⎦N são(26)(27)Uma observação final deve ser feita. Pudemos tratar as derivadas para 1 < i ≤ N igualmente, emtodos os casos acima, devido ao termo (17) que foi adicionado para formar a expressão (18), que, porsua vez, gerou (20).

120Otimização de Tapered Buffers para altas taxas de operação3.3.4.4 Cálculo da variância do atraso de um Tapered BufferAgora a equação (19) somada as relações das derivadas de (20), expressões de (21) a (27), e osmodelos estatísticos dos parâmetros variáveis, com as médias, variâncias e covariâncias, fornecerãoenfim a variância de t D . Por razões de simplicidade usaremos a expressão (22), válida apenas para1 < i ≤N , no cálculo da derivada ∂ t∂LD1e a expressão (23), válida apenas para1 < i ≤ N , no cálculo daderivada∂t∂CDox1. Abaixo está a expressão de σ tD :2σ =tD⎛⎜ Z⎝⎡⎢Z⎣⎡⎢Z⎣( Z χ)KLC1DS1 2ox35⎛ K⎜⎝ LCDS⎛ K⎜⎝ LCoxDSox22⎛⎛σ⎜⎜⎝⎝W2 2⎞ A ⎞ K⎟ +2Z12χ⎠ W L⎠⎟ + ⎡ ⎛⎜⎝ LC+ ⎞ ⎤⎢⎟ ⎥⎣ ox ⎠ ⎦W0W DSN⎞ ⎤ ⎛ Aµp+ χ⎟⎥ ⎜∑+ N S⎠ ⎦ ⎝ i=1 LW i22 N 2⎛ ⎛ σL0⎞ A ⎞L⎜ N⎜⎟ + L2⎝ ⎝ ⎠∑ ⎟ +WL i ⎠N 22⎞ ACoxDSVTnCoxχi LW N 2 S 2 D 2Z KA2⎠⎟ ⎛+ ⎞ ⎡ ⎛ ⎞⎤N⎛⎜∑ ⎟ + ⎢ ⎜ + ⎟⎥⎝ = 1 i⎠ ⎣ ⎝ LCox⎠⎦LW N S D ⎞2 2 2⎜∑+VTn ⎟ +⎝ i=1 i⎠2 2NAN⎞⎤VTpLW N S D Z KADSn+ ⎟ ∑LCLW N S DVTp∑n⎠⎦⎥ ⎛+⎞ ⎡ ⎛ ⎞ ⎤⎜⎟ + ⎢ ⎜ + ⎟⎝ i= i⎠ ⎣ ⎝ ox ⎠ ⎦⎥ ⎛+⎞2 2 2µ 2 2 2χ⎜⎟4χµ+1⎝ i=1 i ⎠2 2D2 2 2µ p⎞⎟⎠2i=12 2[ ]VDD2onde: Z1= ( 1+ θ ) L FD( VTn, VTp, VD0n, µnKCn) + FD( VTp, VTn, VD0p,θµpKCp)ZZZ2342( ) ( )⎡V ∂ F z, V , V K F V z V K2 0, µ ∂ , ,0, θµ= ( 1+ θ ) L ⎢+2 ⎢ ∂z∂z⎣DD D Tp D n n Cn D Tp D p p Cp( ) ( )⎡V ∂F z, V , V K F V z V K2 0, θµ ∂ , ,0, µ= ( 1+ θ)L ⎢+2 ⎢ ∂z∂z⎣( 1 θ)= +V2DD D Tn D p p Cp D Tn D n n Cn( , , , )⎡∂F V V V zK2 0L ⎢⎢ ∂z⎣DD D Tn Tp D n Cn⎤V⎥ e Z ( )5= 1+θ⎥2⎦L⎤⎥⎥⎦⎤⎥⎥⎦( , , , θ )⎡∂F V V V zK⎢⎢ ∂z⎣DD 2 D Tp Tn D0p CpNotemos que Z 1 , Z 2 , Z 3 , Z 4 e Z 5 são independentes de W. Rescrevemos a equação da variânciaeliminando todos os somatórios e separando os termos:⎤⎥⎥⎦

Otimização de Tapered Buffers para altas taxas de operação 1212σ =tD⎡ ⎛ K⎢Z1⎜⎣ ⎝ LC⎡⎢Z⎣⎡⎢Z⎣24⎛⎜ Z⎝⎡⎢Z⎣σ⎝ W2⎛0 ⎞( Z χ) ⎜ ( Z χ)1DSox⎛ K⎜⎝ LCDS⎛ K⎜⎝ LCoxDS⎛ K⎜⎝ LCoxDS1 2ox4K LCDS222 A ⎡ ⎛ K ⎞ ⎤⎟ +1 2+ Z1+ 2χ⎠⎢ ⎜ ⎟ ⎥W L ⎣ ⎝ LCox⎠ ⎦W W DS2⎞ ⎤ ⎛+ 2χ⎟⎥⎠⎜⎦ ⎝2⎞ ⎤ ⎛+ χ⎟⎥⎠⎜⎦ ⎝⎞ ⎤ ⎛+ χ⎟⎥⎠⎜⎦ ⎝2Nχ− 1⎞22ALDS⎟ + ⎛ Z⎝ ⎜ ⎞⎟K LCNχN −12 1 2( χ − 1) χ ⎠ WLox ⎠⎜⎝ ( χ − 1)Nχ − 1⎛⎜⎞ 2A ⎡VTnLW Z ⎛ K ⎞ ⎤ ⎛DS⎟ + ⎢ ⎜ + χ⎟⎥ ⎜⎣⎦2− 1Nχ−12⎛ σL0⎞N⎜⎟ +⎝ L ⎠2Nχ − 1⎞ 2ACox⎟ +⎠ LW2⎞ AVTp⎟ +⎠ LWN −13N 1( − 1) ⎠ ⎝ LCox⎠⎜−χ χ⎝ ( χ − 1)χ(28)2N22χ − 1 ⎞ Aµn⎡15( 1)LW Z ⎛ K ⎞ ⎤ ⎛ N2DSχ − 1 ⎞ AµpN−⎟ + ⎢ ⎜ + χ⎟−⎥χ χ ⎠ ⎣ ⎝ LCox⎠⎜⎦ ⎝ ( − )⎟ +N −1χ 1 χ ⎠ LW22⎡ ⎛ ⎞⎤( ) ⎢ ⎜ ⎟⎣ ⎝ ⎠⎦⎥ + ⎡ ⎛⎜⎝+ ⎞⎤2 2 2KDS2 2 2KDS2 2 2N SCoxD Z2χ N SVTnD ⎢Z3χ⎟⎥ N SVTpD+LCox⎣ LCox⎠⎦22⎞ ⎤⎟ ⎥ + ⎡ ⎛⎜ + ⎞2 2 2K ⎤DS2 2 2χ N S D ⎢Zχ⎟⎥ N S µD⎞⎟ + +⎠ox+⎠ ⎦µ n⎣5⎝ LCox⎠ ⎦A expressão da variância, exposta acima, obtida considerando as variações nos parâmetros L i , W i ,V Tni , V Tpi , C oxi , µ ni e µ pi , apesar das simplificações discutidas, apresenta ainda quatorze termos.3.3.4.5 Análise da variância em função do fator de aumentoUma vez encontrada a expressão para a variância (28), podemos responder a questão original, asaber, como a variância do atraso é afetada pelo fator de aumento usado no tapered buffer. Vamoscomparar a variância do atraso na configuração da Figura 39, para buffers com fatores de aumentodiferentes. Consideremos, portanto, duas implementações para a distribuição do clock; aimplementação A com M buffers, cada um deles com N a inversores e fator de aumento χ a , e aimplementação B com M buffers com N b inversores e fator de aumento χ b . Para que a comparaçãotenha sentido vamos ainda assumir que valem, para ambas implementações, as condições:i. todos os buffers têm o mesmo valor de θ;ii. as dimensões do primeiro inversor de todos os buffers são iguais;Niii. a carga na saída de cada buffers é a mesma, ou seja que χpaaN b= χ .Para extrair algum resultado de (28), é feita a comparação termo a termo da expressão.b3.3.4.5.1 Primeiro e segundo termoO primeiro e o segundo termos são os mais simples da expressão (28). Eles dependem diretamentedo fator de aumento, χ, e, portanto, serão maiores para valores maiores de χ.e AUm comentário adicional é sobre a importância destes termos. É razoável supormos que σW≈ σW0 L0≈ A ; além disso normalmente W>>L. Em razão disso podemos ver que o primeiro termo éL

122Otimização de Tapered Buffers para altas taxas de operação⎡ ⎛ Kmuito menor que o terceiro, ⎢Z1⎜⎣ ⎝ LCDSox⎞ ⎤+ 2χ⎟⎥⎠ ⎦2⎛ σL0⎞N⎜⎟⎝ L ⎠2, e o segundo, muito menor que o quarto⎡ ⎛ K( ⎢Z1⎜⎣ ⎝ LCDSoxrelevantes.2⎞ ⎤ ⎛+ 2χ⎟⎥⎠⎜⎦ ⎝Nχ( χ − 1)− 1χN −1⎞ 2AL⎟⎠ WL2). São, portanto, os dois primeiros termos da expressão pouco3.3.4.5.2 Terceiro termoA razão entre os terceiros termos das expressões da variância nas duas implementações é calculadaabaixo:σσ2tD 3otermo 1bufferA ⎣=2 otD 3 termo ⎡bufferB⎢Z1⎡ ⎛ K⎢Z⎜⎝ LC⎣DS⎛ K⎜⎝ LCoxDSox⎞ ⎤+ 2χa⎟⎥⎠ ⎦⎞ ⎤+ 2χb⎟⎥⎠ ⎦22⎛ σL0⎞Na⎜⎟⎝ L ⎠⎛ σL0⎞Nb⎜⎟⎝ L ⎠22⎛ K⎜⎝ LC=⎛ K⎜⎝ LCDSoxDSox⎞+ 2χa⎟⎠⎞+ 2χb⎟⎠22NNab⎛ K⎜⎝ LC=⎛ K⎜⎝ LCDSoxDSox⎞+ 2χa⎟⎠⎞+ 2χb⎟⎠22ln χbln χ aσσotD3 termobufferAotD3 termobufferB⎛ K⎜⎝ LC=⎛ K⎜⎝ LCDSoxDSox⎞+ 2χa⎟⎠⎞+ 2χb⎟⎠ln χbln χaDo resultado acima, vemos que o comportamento relativo do terceiro termo da equação davariância do atraso depende do fator⎛ K⎜⎝ LCDSox⎞+ 2χ⎟⎠ln χ. Assim, estudando o comportamento deste fatorcomo função do fator de aumento, χ, podemos saber se o terceiro termo aumenta ou não com χ. Umresultado mais conveniente para análises pode ainda ser derivado. Considere a desigualdade abaixo:σσotD3 termobufferAotD3 termobufferB⎛ K⎜⎝ LC=⎛ K⎜⎝ LCDSoxDSox⎞+ 2χa⎟⎠⎞+ 2χb⎟⎠ln χbln χa≥*⎛ K⎜⎝ LCDS⎛ K⎜⎝ LCoxDSox⎞+ χa⎟⎠⎞+ χb⎟⎠ln χbln χa=ttdadbln χbln χa* para χ ≥ χabonde t da é o atraso médio de um inversor da implementação A e t db é da implementação B (veja (11)).A desigualdade mostra que se usarmos o fator Fac3 = para estudo do comportamento doln χt dterceiro termo, estaremos “prejudicando” os buffers de menor fator de aumento. Como o valor de t dpode ser determinado facilmente por simulações, preferimos analisar Fac 3 .

Otimização de Tapered Buffers para altas taxas de operação 1233.3.4.5.3 Quarto termoA razão entre os quartos termos das expressões da variância nas duas implementações é calculadaabaixo:σσ2tD 4otermo1bufferA ⎣=2 otD 4 termo ⎡bufferB⎢Z1⎡ ⎛ K⎢Z⎜⎝ LC⎣DSox⎛ K⎜⎝ LCDSox2⎞⎤+ 2χa⎟⎥⎠⎦⎞⎤+ 2χb⎟⎥⎠⎦2AWLAWL⎛χχ− 1Nχ2NaLa2 ⎜a −1⎝ ( χa− 1)a⎛− 1Nχ2NbLb2 ⎜b −1⎝ ( χb− 1)b⎞⎟⎠⎞⎟⎠⎛ K⎜⎝ LC=⎛ K⎜⎝ LCDSoxDSox⎞+ 2χa⎟⎠⎞+ 2χb⎟⎠22χNaa( χ − 1)aχNbb( χ − 1)b− 1χNa−1a− 1χNb−1b=*⎛ K⎜⎝ LC⎛ K⎜⎝ LCDSoxDSox⎞+ 2χa⎟⎠⎞+ 2χb⎟⎠22( χb−( χ − 1)a⎛ K⎜χa⎝ LC=χb⎛ K⎜⎝ LCDSoxDSox⎞+ 2χa⎟⎠⎞+ 2χb⎟⎠22ffGaGbχonde f G=χ − 1 ;N a N b* lembremos que χ = χ .abAinda, como acima, podemos fazer as seguintes manipulaçõesσσtD bufferatD bufferb⎛ K⎜⎝ LC=⎛ K⎜⎝ LCDSoxDSox⎞+ 2χa⎟⎠⎞+ 2χb⎟⎠ffGaGb≥*ttdadbffGaGb* para χ ≥ χabO fator Fac = t f será usado para a análise do comportamento do quarto termo.4dG3.3.4.5.4 Quinto termoA razão entre os quintos termos das expressões da variância nas duas implementações é calculadaabaixo:σσσσDSZK 2⎛ ⎞2tD 5⎜otermo1 2⎟⎝ LCbufferAox ⎠=2 otD 5 termobufferBDSZK 2⎛ ⎞⎜1 2⎟⎝ LCox⎠otD5 termobufferAotD5 termobufferBfGa= .fGb2A ⎛CoxLW ⎜⎝2A ⎛CoxLW ⎜⎝χ( χ − 1)aχNaaNbb( χ − 1)b− 1χa N a −1− 1Nχb −1b⎞⎟⎠⎞⎟⎠χa=χb( χb− 1)( χ − 1)a=ffGaGb

124Otimização de Tapered Buffers para altas taxas de operaçãoO fator Fac 5= f Gserá usado para análise do comportamento do quinto termo. Notemos que nãofoi usada nenhuma desigualdade aqui.3.3.4.5.5 Sexto a nono termosA razão entre os sextos termos das expressões da variância nas duas implementações é calculadaabaixo:σσ⎡⎢Z2tD 6otermo 2bufferA ⎣=2otD 7 termo ⎡bufferB⎢Z2⎣⎛ K⎜⎝ LCDS⎛ K⎜⎝ LCoxDSox⎞⎤+ χa⎟⎥⎠⎦⎞ ⎤+ χb⎟⎥⎠ ⎦222A ⎛VTnLW ⎜⎝2A ⎛VTnLW ⎜⎝χ( χ − 1)aχNaNb( χ − 1)bab− 1χχNa−1a− 1Nb−1b⎞⎟⎠⎞⎟⎠=tt2da2dbχχab( χb− 1)( χ − 1)a=tt2da2dbffGaGbσσotD6 termobufferAotD6 termobufferBtfda Ga= .t db fGbO fator Fac = t f será usado para análise do comportamento do sexto termo. Para o sétimo, o6dGoitavo e o nono termo, facilmente encontramos que Fac = Fac = Fac = t f .7 8 9dG3.3.4.5.6 Décimo termoA razão entre os décimo termos das expressões da variância nas duas implementações é calculadaabaixo:σσ⎛⎜ ZK LC2DStD 10otermo 1 2bufferA ⎝ ox=2 otD 10 termo ⎛bufferBDS⎜ ZK 1 2⎝ LCox⎞⎟⎠⎞⎟⎠222 2 2( NaSCoxD)2 2 2( NbSCoxD)N= ;N2a2bσσotD 10 termobufferAotD 10 termobufferBNaχb= = ln .N ln χbaO fator Fac 101= ln χserá usado para análise do comportamento do décimo termo.3.3.4.5.7 Décimo primeiro a décimo quarto termosA razão entre os décimos primeiros termos das expressões da variância nas duas implementações écalculada abaixo:σσ⎡⎢Z2tD 11otermo 2bufferA ⎣=2 otD 11 termo ⎡bufferB⎢Z2⎣⎛ K⎜⎝ LCDS⎛ K⎜⎝ LCoxDSox⎞⎤+ χ ⎟⎥⎠⎦⎞ ⎤+ χ ⎟ ⎥⎠ ⎦2N SD2 2 2a a VTn2N SD2 2 2b b VTn2da2dbt N= ;t N2a2bσσotD11 termobufferAotD11 termobufferBtNda a= =t db Nbttdadbln χb;ln χa

Otimização de Tapered Buffers para altas taxas de operação 125t dO fator Fac = 11será usado para análise do comportamento do décimo primeiro termo. Para osln χoutros três termos, encontramos analogamente que Fac = Fac = Fac = . ln χ12 13 14Na Tabela 11 está um resumo dos resultados acima. Para cada um dos termos da equação (28) sãofornecidos a descrição daquilo que o causa, a sua expressão e que fator devemos analisar paradeterminar seu comportamento.Observe que os fatores ligados a C oxi , Fac 5 e Fac 10 , são independentes da tecnologia.t d3.3.4.5.8 Resultados NuméricosPara que a comparação dos termos possa ser realizada, devemos conhecer os valores de t d emfunção de χ. Eles foram obtidos com o HSPICE que tem comandos específicos para calcular estagrandeza [Me95a] sem necessidade de simulações com osciladores em anel. Foram simuladosinversores tanto da tecnologia CMOS 0,8µm (level 6) como da tecnologia 0,35µm (level 3)(APÊNDICE B). Parâmetros slow foram usados em ambos os casos. A Tabela 12 apresenta osresultados. A Figura 41, por sua vez, mostra o gráfico do atraso de um inversor em função do fator deaumento do buffer. Como era esperado, há uma relação linear entre atraso e fator de aumento.Tabela 11. Descrição, expressão e fator para análise de cada termo da equação (28).

126Otimização de Tapered Buffers para altas taxas de operaçãoTermo descrição do que causa otermoprimeiro accuracy of patterngeneration process de W i ;variações de curta dist.segundo edge roughness de W i ;expressão do termo( Z χ)variações de curta dist. ( Z1χ)terceiro accuracy of patterngeneration process de L i ;variações de curta dist.quarto edge roughness de L i ;quintosextosétimooitavononodécimodécimoprimeirodécimosegundodécimoterceirodécimoquarto⎡ ⎛ K⎢Z1⎜⎣ ⎝ LCDSox1⎛ σW0 ⎞⎜ ⎟⎝ W ⎠222AW2W L⎞⎤+ 2χ⎟⎥⎠⎦variações de curta dist. ⎢ 1⎥⎝ LCox⎠ ⎝ ( χ −1)nonuniform arrangement ofevents para C oxi ; variações222⎛ σL0⎞N⎜⎟⎝ L ⎠N2⎡ ⎛ K ⎞ ⎤ ⎛DSχ −1⎞ ALZ ⎜ + 2χ⎟⎜ ⎟N −12⎣⎦ χ ⎠ LWZK 2N2⎛ ⎞ ⎛DSχ − 1 ⎞ ACox⎜1 2⎟N 1⎝ LCox⎠⎜−⎝ χ − 1 χ⎟⎠ LWde curta dist. ( )nonuniform arrangement ofevents para V Tni ; variaçõesde curta dist.nonuniform arrangement ofevents para V Tpi ; variações⎡⎢Z⎣2⎛ K⎜⎝ LCDSox2⎞⎤⎛+ χ⎟⎥⎜⎠⎦⎝Nχ( χ − 1)− 1χN −122⎞ AVTn⎟⎠ LWfator paraanáliseχ (termo nãosignificativo.)χ (termo nãosignificativo.)t dFac = 3ln χFac t fFac4 =5=df GFac t f2N2⎡ ⎛ K ⎞⎤⎛ADS1 VTpZ3⎜+ ⎟⎜ χ −⎞ Fac⎟= 7t d fG⎢ χ ⎥de curta dist. ⎝ LCN 1⎣ ox ⎠⎦⎜−⎝ ( χ − 1)χ ⎟⎠LWnonuniform arrangement of2N2⎡ ⎛ K ⎞⎤⎛ADSχ − 1 ⎞ Facnevents para µ ni ; variações de ⎢Z4⎜+ ⎟⎥N 1curta dist. ⎣ ⎝ LCox⎠⎜=µ8t d fGχ−⎦ ⎝ ( χ − 1)χ⎟⎠ LW2nonuniform arrangement ofN2⎡ ⎛ K ⎞ ⎤ ⎛ADSχ − 1 ⎞ Facpevents para µ pi ; variações de ⎢Z5⎜+ χ⎟⎥ ⎜ ⎟=µ 9t d fGN −1⎝ LCox⎠curta dist. ⎣⎦ ⎝ ( χ − 1)χ ⎠ LWvariações de longa dist. paraC oxi Z K 2⎛ ⎞1DS 2 2 2⎜1 2⎟ N SCoxDFac 10=⎝ LCox⎠ln χvariações de longa dist. para2⎡ ⎛ K ⎞ ⎤DS2 2 2V Tni⎢Z2⎜+ χ ⎟ ⎥ N SVTnDFac = t d11⎣ ⎝ LCox⎠ln χ⎦variações de longa dist. para2⎡ ⎛ K ⎞ ⎤DS2 2 2V Tpi⎢Z3⎜+ χ ⎟ ⎥ N SVTpDFac = t d12⎣ ⎝ LCox⎠ln χ⎦variações de longa dist. para2⎡ ⎛ K ⎞ ⎤DS2 2 2µ ni ⎢Z4⎜+ χ ⎟ ⎥ N SnDFac = t d13µ⎣ ⎝ LCox⎠ln χ⎦variações de longa dist. para2⎡ ⎛ K ⎞ ⎤DS2 2 2µ pi ⎢Z4⎜+ χ ⎟ ⎥ N SpDFac = t d14µ⎣ ⎝ LCox⎠ln χ⎦6 =dGG

Otimização de Tapered Buffers para altas taxas de operação 127Tabela 12. Atraso de um inversor como função do fator de aumento do buffer, para as tecnologias0,8µm e 0,35µm.fator deaumentoatraso do inversor paratecnologia de 0,8µm (ps)6 405,7 168,65,5 376,4 155,85 346,6 144,84,5 316,2 132,24 286,6 119,33,5 255,6 106,83 225,3 94,352,5 195,6 81,82 166 69,41,5 137 56,91,2 121 49,7atraso do inversor paratecnologia de 0,35µm (ps)atraso (ps)450 td(0,35) td (0,8)td(0,35)6 168,6 405,7400td (0,8)5,5 155,8 376,4350 5 144,8 346,6300 4,5 132,2 316,24 119,3 286,62503,5 106,8 255,6200 3 94,35 225,3150 2,5 81,8 195,62 69,4 1661001,5 56,9 13750 1,2 49,7 12100 1 2 3fator de aumento4 5 6Figura 41. Atraso de um inversor em função do fator de aumento do buffer para as tecnologias0,8µm e 0,35µm.Podemos agora computar a variação dos Facs para estas tecnologias. As duas próximas figuras,Figura 42 e Figura 43, apresentam o comportamento relativo destes fatores em função do valor de χ.Foi usado como referência, para cada um dos fatores, o seu valor no ponto χ=3.

Otimização de Tapered Buffers para altas taxas de operação 129iii. V Tn0 , zero-bias threshold voltage, no modelo dos transistores N, sendo considerado igual paratodos os transistores N do buffer. Os resultados aqui servem para verificar, indiretamente, asderivadas ∂t De, diretamente, o comportamento de Fac 11 ;VTniiv. µ n0 , mobilidade dos portadores no modelo dos transistores N, sendo considerada igual para todosos transistores N do buffer. Os resultados aqui servem para verificar, indiretamente, as derivadas∂t D∂µnoie, diretamente, o comportamento de Fac 13 .Para determinar a variância do atraso, 1000 valores para cada parâmetro foram tomados. Com estenúmero podemos garantir que o desvio padrão correto está dentro de um intervalo inferior a ± 5% emtorno do valor do desvio padrão estimado a partir das simulações, com confiança de 90% (éconsiderado que a distribuição de t D é normal e, portanto, seu desvio padrão tem distribuição quiquadrado [Co77]).A Figura 44 apresenta o desvio padrão normalizado do atraso do buffer para simulaçõesconsiderando variações em L, C ox , V Tn0 e µ n0 , conforme explicado acima, para a tecnologia CMOS0,35µm. Cada um dos parâmetros é considerado separadamente. Também na figura são apresentadasas curvas de Fac 3 , Fac 10 , Fac 11 e Fac 13 .2.5Valornorm alizado dodesvio padrão 2do atraso dobuffer1.53V ariância causada por LV ariância causada por C oxV ariância causada por V Tn0V ariância causada por µ n0F ac 3F ac 10F ac 11 e F ac 1310.501 2 3 4 5 6Fator de aum ento do b u ffer (χ )Figura 44. Gráfico do desvio padrão normalizado do atraso do buffer determinado por simulações de"Monte Carlo", em função do fator de aumento do buffer (tecnologia 0,35µm). Também sãoapresentadas as curvas teóricas para comparação dos resultados.Pelos resultados vemos que as relações teóricas e os dados de simulação estão bastante próximos.Uma observação a respeito das simulações feitas, para obter o desvio padrão do atraso, com variaçõesem C ox . O resultado mostrado no gráfico só foi conseguido após serem retiradas as resistências de

130Otimização de Tapered Buffers para altas taxas de operaçãodreno e de fonte dos transistores, resistências calculadas e incluídas automaticamente pelo HSPICE.Esses resistores fazem com que o atraso do buffer tenda a aumentar quando o valor de C oxi aumenta e,diminuir quando o valor de C oxi diminui. A expressão (23), calculada sem considerar tais resistores,indica o comportamento inverso de t D com relação a C oxi . Desse modo, a presença dos resistores dedreno e fonte faz com que o efeito da variação de C oxi em t D seja mitigado.Dos resultados acima podemos tirar alguma conclusões. Primeiro, concentremos nossa atenção emFac 5 e Fac 10 , ambos relacionados com C oxi . Note que como eles não dependem de t d , também nãodependerão da tecnologia. Fac 5 e Fac 10 diminuem continuamente com o aumento de χ. Deste modo, avariância do atraso aumenta quando são utilizados valores baixos de χ, se estamos considerandoapenas as variações causadas por distúrbios em C oxi . Não obstante este resultado desfavorável,devemos lembrar que C oxi é um dos parâmetros melhor controlados no processo de fabricação decircuitos integrados CMOS. Deste modo, podemos esperar que a influência de C oxi seja de fatopequena. Também a presença de resistências de dreno/fonte, não considerada nas relações teóricas,reduz estes efeitos.Fac 3 ,Fac 4 , Fac 6 , ..., Fac 9 são devidos às variações de curta distância em L i , V Tni , V Tpi , µ ni e µ pi . Paravalores de χ maiores que 2, estes fatores vão aumentado a medida que χ aumenta; para valores de χentre 1,5 e 2, os fatores sofrem poucas variações; por fim, se χ tem valores inferiores a 1,5 então osfatores aumentam bruscamente (Figuras 42 e 43). Segue destas observações que a redução do fator deaumento, desde que este fique acima de 1,5, não traz conseqüências negativas para a variância doatraso total, considerando as variações de curta distância em L i , V Tni , V Tpi , µ ni e µ pi .Fac 11 , ..., Fac 14 , que estão relacionados com variações de longa distância em V Tni , V Tpi , µ ni e µ pi , têmo seu valor mínimo em torno de χ=3,5 (Figuras 42 e 43). Para valores de χ menores que 1,5, Fac 11 , ...,Fac 14 aumentam rapidamente. Para χ=1,5 os valores de Fac 11 , ..., Fac 14 são 70% maiores que osvalores mínimos que estes fatores assumem.3.3.4.6 Considerações finais sobre o estudo do Mismatch do AtrasoA conclusão do estudo sobre a variância do atraso do tapered buffer é que seu comportamentodepende do tipo de distúrbio que é predominante na tecnologia utilizada. De forma geral, variações decurta distância, exceto para C oxi , tendem a causar maiores problemas para buffers com fator deaumento maior. Variações de longa distância, ao contrário, têm efeito mais acentuado nos buffers ondeχ é de valor menor. Podemos ainda esperar que, desde que variações no C oxi não sejam a principal

Otimização de Tapered Buffers para altas taxas de operação 131fonte de mismatches em t D , e desde que o fator de aumento seja superior a 1,5, a utilização de maior oumenor fator de aumento no tapered buffer não causará grandes diferenças na variância do atraso.3.4 Conclusões sobre a otimização de Tapered BuffersA aplicação do novo critério para otimização de tapered buffers permite, como vimos, um aumentoem torno de 20% da taxa máxima do sinal que propaga por eles. Este aumento, apesar de não serexpressivo, pode, em certas aplicações, ser de fundamental importância para se alcançar os resultadosdesejados. Veremos no próximo capítulo um exemplo destes.O novo critério exige a utilização, no geral, de fatores de aumento pequenos o que acarreta oaumento no número de inversores do buffer. Este maior número de inversores não pioranecessariamente as condições de matching entre buffers, como vimos. O comportamento do matchingdependerá da tecnologia e dos tipos de distúrbios nela predominantes.

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 1334. Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers4.1 IntroduçãoNos dois capítulos precedentes apresentamos a estratégia E-TSPC e um novo critério paraotimização de tapered buffers. A tônica desses capítulos foi a apresentação teórica, sem comprovaçãoexperimental dos resultados.Durante a preparação do trabalho foram desenvolvidos alguns circuitos integrados que ajudaram naelaboração e na verificação das idéias apresentadas. Dentre eles um circuito Multiplexador 8:1, umDemultiplexador 1:8 com byte alignment e um circuito Dual-Modulus Prescaler (divide por 128/129).O Multiplexador e o Demultiplexador foram implementados durante a fase inicial do trabalho paraaperfeiçoar versões anteriores destes mesmos circuitos ([Ro95a], [Ro95b], [Ro96]). Nestas novasimplementações foram empregados o critério de otimização de tapered buffers aqui tratado e flip-flopsusando blocos N-MOS like. O circuito Prescaler foi implementado com a finalidade específica decomparar o E-TSPC com outras técnicas.Apresentaremos neste capítulo estes três circuitos junto com os resultados experimentais obtidos. Atecnologia utilizada nas implementações foi a CMOS 0,8µm (comprimento de canal efetivo de 0,7µm),duplo metal, da ES2/ATMEL [Es94].4.2 Circuitos Multiplexador e DemultiplexadorUmas das áreas mais promissoras para a aplicação de circuitos CMOS de alta freqüência é a detransmissão digital de dados. No emprego de fibras óticas, que tem banda de transmissão superior a50000Gbit/s [Ta96], vários são os circuitos necessários.Circuitos Multiplexadores 8:1 e Demultiplexadores 1:8 para transmissão em padrão SONET/SDHforam desenvolvidos e implementados dentro do Laboratório de Sistemas Integrados da USP ([Ro95a],[Ro95b], [Ro96], [No98]). Duas características básicas destas implementações são:i. a utilização de níveis compatíveis com os níveis lógicos ECL para os sinais de entrada/saída dealta freqüência (sinais de clock e dados multiplexados, este último sendo sinal de saída noMultiplexador e de entrada no Demultiplexador): os níveis ECL permitem que os circuitos possamser usados em ambientes de alta velocidade. Também é necessário, nestes ambientes, o casamentode impedância das linhas que conduzem os sinais rápidos ECL, reduzindo as reflexões dos sinais.Para isto são usados resistores de 50Ω externos ao C.I.. Com o emprego de sinais ECL, sãopossíveis tanto altas velocidades como níveis baixos de ruído devido à excursão dos sinais serpequena (≈0,9V). A compatibilidade com ECL exige circuitos de entrada que façam a conversãode níveis lógicos ECL para os níveis lógicos CMOS usados internamente, chamados conversores

134Circuitos de testes para a estratégia E-TSPC e para os Tapered BuffersECL-CMOS, e circuitos de saída que façam a operação contrária, conversão dos níveis lógicosCMOS para os ECL, chamados conversores CMOS-ECL. Os valores de tensão dos níveis lógicosda família ECL 10KH, que são empregados no Multiplexador e no Demultiplexador, sãoapresentados na Tabela 13 [Bl88]. Para trabalhar com estas tensões negativas, a alimentação dosC.I.s deve ser V DD =0V e V SS =-5V. No entanto, para fins de testes, empregamos os valoresconvencionais, V DD =5V e V SS =0V; os níveis ECL médios são então deslocados para 4,1V, nívelalto, e 3,2V, nível baixo;Tabela 13. Valores dos níveis lógicos ECL utilizados pelo Multiplexador e pelo Demultiplexador.níveis máximo (V) mínimo (V) médio (V)alto (V H(ECL) ) -0,81 -0,98 0,895baixo (V L(ECL) ) -1,63 -1,95 -1,79ii. são usadas nos C.I.s células TSPC e nestas, empregados transistores com dimensões próximas dasmínimas, não só para o comprimento do canal, que é prática corrente, mas também para a sualargura: uma das grandes vantagens do TSPC, como foi dito no capítulo dois, é a simplificação dadistribuição do sinal de clock que é único. Os transistores de pequenas dimensões permitem que apotência consumida fique em níveis baixos. Também são explorados nestes projetos ambos osníveis do clock, empregando-se D-flip-flops sensíveis à borda de subida e à borda de descida.Na próxima seção detalhamos as implementações feitas originalmente para o Multiplexador e parao Demultiplexador.4.2.1 Projeto do Multiplexador e do Demultiplexador (primeira versão)4.2.1.1 Circuitos de entrada/saída conversores ECL-CMOS e CMOS-ECLOs circuito de entrada/saída conversores ECL-CMOS e CMOS-ECL foram desenvolvidos parapermitir testes nos C.I.s encapsulados. Na Figura 45(a) é mostrado o circuito de entrada para conversãoECL-CMOS [Na95]. Ele é composto por um seguidor de fonte, transistores M i1 e M i2 , e inversores. Afunção do seguidor de fonte é assegurar que a entrada do primeiro inversor, O SF , tenha valor em tornode -2,5V quando o sinal de entrada, in, tem valor de -1,22V (valor médio entre os níveis lógicos ECL).Neste caso poderemos usar os inversores para amplificar os sinais da entrada.Para manter a operação do circuito em quaisquer circunstâncias, independente das variaçõesnormais que ocorrem nos parâmetros dos transistores, é necessário um circuito de polarização especial[St91]. O circuito aqui empregado está apresentado na Figura 45(b). Neste circuito uma cópia do

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 135seguidor de fonte, transistores M' i1 e M' i2 , e uma cópia do primeiro inversor, M' i3 e M' i4 , são utilizadas.O inversor tem ligadas sua entrada e saída, fazendo com que ele vá estabilizar na região de transição,caracterizada por ter alto ganho. Com auxílio do par diferencial M P1 e M P2 , a tensão de polarizaçãoV BiasI é ajustada para que a saída do seguidor de fonte M' i1 /M' i2 seja igual a saída do inversor M' i3 /M' i4 .Assim, aplicando-se em V REF -1,2V, garantimos que o seguidor de fonte desloca a entrada de -1,2V atéa região de alto ganho do primeiro inversor. O circuito de polarização funciona corretamente mesmocom variações na tecnologia, desde que estas não sejam muito grandes.inV DDM i1M i3Tapered buffernão faz parte doconversorM' i3V DDV REFM' i1M' i2V BiasIV BiasIO SFM i2M i4outM' i4M P1M P2V SSa) b)V SSFigura 45. Circuito conversor de alta velocidade ECL-CMOS (a) e seu circuito de polarização (b).O circuito de saída para conversão CMOS-ECL é, por sua vez, apresentado na Figura 46(a)([Na96],[Na97a]). Este circuito necessita uma carga resistiva de 50Ω externa ao C.I. (resistor de casamento). Oconversor é baseado em fontes de corrente chaveadas. A descrição do circuito segue: quando o sinal deentrada é baixo, in=V SS (=-5V), o transistor M O1 é cortado. Neste caso, o nó de saída será puxado parao nível V H(ECL) pelo resistor de casamento (resistor externo de 50Ω). Na entrada contrária, in=V DD(=0V), M O1 estará conduzindo e uma corrente de valor fixo é forçada através do resistor de 50Ω pelotransistor M O2 . A tensão de polarização V BiasO é ajustada para assegurar, neste caso, o nível correto nasaída (V L(ECL) ).Também aqui é necessário um circuito especial de polarização para o conversor, de forma a garantirque o nível baixo seja sempre correto, não dependendo das variações dos parâmetros dos transistores.Ele é mostrado na Figura 46(b); seu funcionamento é baseado em comparações e realimentação([Na96], [Na97a]), similarmente ao que acontece no conversor ECL-CMOS. É importante observar,neste caso, que são necessários dois PADs para o circuito de polarização: um fornecendo a tensãoV H(ECL) (PAD extra 1) e outro fornecendo a tensão V L(ECL) (PAD extra 2).

136Circuitos de testes para a estratégia E-TSPC e para os Tapered BuffersExterno ao CIV H(ECL)V DDExterno ao CIV H(ECL)insaídaC LV BiasOR=50ΩTrans. lineM O1 (120µm/1,0µm)M O2 (280µm/1,0µm)PADextra 2+-C LV BiasOR=50ΩPADextra 1M' O1 (120µm/1,0µm)M' O2 (280µm/1,0µm)V SSnível baixo(referência)-1,8Va) b)V SSFigura 46. Circuito conversor de alta velocidade CMOS-ECL (a) e seu circuito de polarização (b).Encerrando esta seção sobre os circuitos de entrada/saída, façamos um último comentário: neles,todos os resistores para casamento de impedância são externos. Foram desta forma projetados parareduzir os riscos de erros na implementação. Resistores internos, por outro lado, apesar do consumo deárea, são melhores para os circuitos de entrada, resultando num casamento de impedância superior e,como conseqüência, reduzindo as reflexões dos sinais.4.2.1.2 Principais células TSPCNa Figura 47 estão apresentadas as células TSPC usadas na construção do Multiplexador e doDemultiplexador. Também estão indicados na figura quais os blocos que avaliam quando o clock temnível baixo, blocos hachurados, e quais avaliam quando o clock tem nível alto. A descrição das célulassegue:• circuitos D-flip-flops sensíveis à borda de subida: Figuras 47(a) e 47(c), este último com estágiode saída duplicado;• circuitos D-flip-flops sensíveis à borda de descida: Figuras 47(b) e 47(d), este último com estágiode saída duplicado;• circuitos D-flip-flops sensíveis à borda de subida, com atraso de meia fase: Figuras 47(f) e 47(e),este último com estágio de saída duplicado;• circuito D-flip-flop sensível à borda de descida, com atraso de meia fase: Figura 47(g).A grosso modo podemos ver estas células como associações de p-data chains, blocos hachuradosque formam latches sensíveis ao clock baixo, com n-data chains, que formam latches sensíveis aoclock alto (não hachurados). Assim, a célula da Figura 47(f) é um p-data chain + n-data chain + p-data chain.

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 137Uma característica importante em todas células, explorada no circuito Multiplexador, é a presençade um bloco dinâmico seguido de um bloco latch, formando o data chain n ou p dependendo do caso,na saída. O último bloco latch, durante a fase de holding, fica com a saída em alta impedância.Pela figura podemos observar ainda que as dimensões usadas para os transistores são pequenas,próximas das mínimas permitidas pela tecnologia.C lC l C lV DDD CV SS4,84,8Qa)4,8l C l C lQ bC lQ bDC lC l 4,8DC l4,8 C lQ bC lb)4,8Q bDC lClC lC lD4,8C lQ bQ bDC l4,8C lC l4,8C l4,8C lQ bDC lQ bC lDC lC lC lC4,8 l4,8C lC l4,8C4,8 lC l C lQ bDQ bC lC lC lQ bC lQ bC lDC lc)4,8 4,8C lC l C lf)d)e)DC l4,8 C 4,8lDQ bC l Q b C l4,84,8C l C lQ bCC l C l l DC lC lg)Q bFigura 47. Células básicas empregadas no projeto do Multiplexador 8:1 e do Demultiplexador 1:8.Estão representados tanto o diagrama de transistores como o símbolo de cada célula. Os blocoshachurados avaliam quando o sinal de clock (C l ) é baixo; os outros blocos, quando o sinal de clock éalto. Todos os transistores usados aqui têm comprimento de canal L=0,8µm. A largura de canal, paraa maioria, é W=2,4µm; para os transistores onde isso não é verdade, o valor da largura do canal, emµm, está indicado na figura.4.2.1.3 Multiplexador 8:1A arquitetura do circuito Multiplexador é baseada em células multiplexadoras 2:1 síncronas, comoindicado na Figura 48 [Ro96]. O sinal de clock da entrada do Multiplexador é dividido por 2 e por 4,

138Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffersinternamente, sendo posteriormente aplicado a estes multiplexadores 2:1. A primeira coluna demultiplexadores, aquela que está mais à esquerda na figura, é sincronizada pelo sinal clock/4. Aíchegam, numa taxa igual a freqüência do sinal clock/4, os oito dados de entrada, bit 0 , ..., bit 7 , quedevem ser multiplexados. A partir deles são gerados os sinais m 1 , ..., m 4 . Estes sinais têm taxa igual aodobro dos anteriores, sendo que m 1 resulta da multiplexação de bit 0 e bit 1 , m 2 , da multiplexação de bit 2e bit 3 e assim por diante. A segunda coluna de multiplexadores é sincronizada por clock/2 e recebe ossinais m 1 , ..., m 4 , gerando m 5 e m 6 . A taxa destes últimos é igual ao dobro da taxa dos anteriores, ouseja, igual a freqüência do clock que entra no circuito. Por fim, os sinais m 5 e m 6 são unidos no últimomultiplexador 2:1, gerando o sinal de saída do Multiplexador 8:1. A taxa do sinal multiplexado final éo dobro da freqüência do sinal de clock da entrada (aplicado externamente). Esta característica évantajosa pois facilita a distribuição do sinal de clock dentro do C.I. e reduz, também, o consumo depotência.Note que no último multiplexador 2:1, são utilizados três D-flip-flops. Com isso uma maiorvelocidade foi atingida.Os multiplexadores 2:1 são construídos com a união de dois D-flip-flops sensíveis à borda desubida, um flip-flop convencional e outro que tem meia fase de atraso. No D-flip-flop convencional, odado de entrada, amostrado durante a borda de subida do clock, aparece na saída imediatamente apósesta borda; no D-flip-flop com meia fase de atraso, o dado, amostrado também durante a borda desubida, vai aparecer na sua saída apenas meia fase após a amostragem. Como nestes D-flip-flops asaída, ora de um ora de outro, está em alta impedância, podemos uni-las e assim obter o multiplexador2:1 síncrono.No Multiplexador são usados vários tapered buffers. Três deles, os mais críticos por onde passamos sinais de maior freqüência, estão indicados no diagrama esquemático. Também está indicadoquantos inversores em série são usados em cada um destes buffers.Um sinal externo para sincronização, select, está ainda presente no circuito. Ele servirá para invertero sinal clock/4 quando sua borda de subida estiver muito próxima da transição dos dados da entrada(bit 0 , ...,bit 7 ).

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 139bit 0bit 1m 1bit 2m 2bit 3m 5saída doM ultiplexadorDado Mbit 4bit 5m 3m 6ConversorCMOS-ECLbit 6bit 7buffers deentradaclock/4m 4buffer 33 inversoresbuffer 25 inversoresclock/2clockbuffer 14 inversoresConversorECL-CMOSselectFigura 48. Diagrama esquemático da primeira versão do circuito Multiplexador 8:1.4.2.1.4 Demultiplexador 1:8As seguintes características marcam o circuito Demultiplexador ([Ro95a], [Ro95b]):• o sinal de clock vem de fora do circuito e deve estar sincronizado com o meio do dado a serdemultiplexado;• é implementado um detetor para byte alignment [Ko91]. Desta forma toda vez que é recebido obyte de alinhamento A1 (a seqüência "11110110" na entrada), se o detetor estiver habilitado, asaída será resincronizada;• trabalhou-se com as duas bordas do sinal de clock. Isto faz com que a taxa de operação dos flipflopsseja reduzida a metade, facilitando o projeto e reduzindo o consumo de potência.A Figura 49 mostra o núcleo do Demultiplexador. Nela não é mostrado como é feita a distribuiçãodo clock principal do circuito; também não são indicadas as entradas de clock dos D-flip-flops quetrabalham sincronizados com este clock principal. Para que haja atrasos iguais entre o sinal de dados,Dado M , e o sinal clock, desde a entrada externa até as células internas, estes dois sinais passam porcircuitos, conversor ECL-CMOS e tapered buffers, similares e que têm as cargas casadas.O Demultiplexador é composto por dois registradores de deslocamento, shift registers, um delestrabalhando com a borda de subida do clock e outro, com a borda de descida. Assim o sinal de dados éamostrado em ambas as bordas do clock. O flip-flop L sinc , Figura 49, sincroniza os dois shift registers.Dois blocos de circuitos, um na parte superior e outro na inferior, detectam a chegada do byte A1,

140Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffersativando os sinais f n1 , f n2 , f p1 e f p2 . Os sinais f p1 e f n1 serão levados para nível alto se o A1 detectadotem seu primeiro bit armazenado no registrador superior; por outro lado, f p2 e f n2 serão levados paranível alto se o primeiro bit foi armazenado no registrador inferior. Não sendo encontrado o byte dealinhamento, então f p1 ou f n1 e f p2 ou f n2 terão nível baixo.A partir dos sinais f n1 , f n2 , f p1 e f p2 são gerados os sinais d f1 e d f2 (ver Figura 50); estes servirão, porsua vez, para iniciar/reiniciar a geração do sinal C A (Figura 51), utilizado como clock nos D-flip-flopsda saída (Figura 49), e para gerar os sinais de seleção dos demultiplexadores 2:1 da saída (Figuras 49 e52). O sinal C A é obtido a partir do clock principal do circuito, com a divisão deste por quatro em umcontador síncrono (Figura 51).DinDado MConversorECL-CMOSTaperedbufferclockConversorECL-CMOSTaperedbuffersclk 1clk 2clk 26clk 27f p2f n1L sincRegistrador dedeslocamentosuperiorf p1A 1F 1f n2E 1Registrador dedeslocamentoinferiorclock/4C AB 1C 1D 1I 1H 1G 1I 1bit 0D 1bit 1H 1bit 2C 1bit 3G 1bit 4B 1bit 5F 1bit 6A 1bit 7E 1Figura 49. Diagrama esquemático do núcleo do circuito Demultiplexador 1:8 da primeira versão.SBuffersde saídaS Benableenablef p1f n1d f1f p2f n2d f2Figura 50. Circuito para gerar sinais de alinhamento de byte.

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 141d f1S e0S e0_id f2S e1S e1_iC AS e0S e1Figura 51. Circuito para gerar o clock que sincroniza a saída (CA).d f1Sd f2 S e1_iS e0_iS BFigura 52. Circuito para gerar sinais de seleção para os multiplexadores 2:1 da saída.Nos testes destes C.I.s, as taxas máximas de operação alcançadas pelos protótipos foram inferiores a1,1Gbit/s, para alimentação de 5V.4.2.2 Projeto do Multiplexador e do Demultiplexador (nova versão)Analisando-se o desempenho dos circuitos anteriores, Multiplexador e Demultiplexador, verificouseque a velocidade máxima era limitada por três fatores:• o circuito de entrada conversor ECL-CMOS (principalmente no caso do Demultiplexador);• a velocidade de operação de certas células TSPC, principalmente aquelas onde se empregam p-data chains com mais de um bloco (Figura 47, células b, d, e, f e g);• a velocidade de operação dos tapered buffers que fazem a distribuição do clock e também poronde passa o sinal Dado M , tanto na saída do Multiplexador como na entrada do Demultiplexador.Para contornar estes fatores, foram tomadas as seguintes providências:• melhora dos conversores ECL-CMOS;• estudo e modificação das células TSPC;• estudo e modificação dos tapered buffers.

142Circuitos de testes para a estratégia E-TSPC e para os Tapered BuffersDo estudo das células TSPC resultou a teoria apresentada no capítulo dois, em suma, a estratégiaE-TSPC; do estudo dos tapered buffers resultaram as discussões apresentadas no capítulo três e o novocritério de otimização. Vê-se, portanto, que esta tese originou-se do desenvolvimento e otimização decircuitos Multiplexador e Demultiplexador.Abaixo daremos detalhes do novo circuito de entrada conversor, das novas células empregadas e,por fim, das modificações aplicadas ao Multiplexador e ao Demultiplexador.4.2.2.1 Novo circuito conversor ECL-CMOS [Na98b]A Figura 53 mostra o novo circuito conversor ECL-CMOS. A modificação mais significativa foifeita no circuito de polarização. No circuito conversor propriamente dito foi introduzido apenas umcapacitor de acoplamento entre in e O SF , o capacitor C I com valor de 0,1pF (Figura 53(a)). A funçãodele é fazer com que o sinal O SF siga a entrada mais rapidamente. No circuito de polarização, não émais utilizado o par diferencial para a realimentação mas sim inversores (Figura 53(b)). A tensão depolarização V BiasI irá se ajustar de forma que o inversor formado por M' i3 e M' i4 , transistores similares aM i3 e M i4 , esteja trabalhando em sua região de alto ganho, não dependendo dos valores assumidospelos parâmetros tecnológicos. Fazendo V REF =-1,22V, valor médio entre os níveis ECL alto e baixo,teremos que o seguidor de fonte da entrada fornece o necessário deslocamento aos sinais para que osinversores trabalhem como amplificadores. A capacitância C X é acrescentada para dar estabilidade aocircuito de polarização (desloca os pólos para a esquerda).inC IV BiasIV DDM i1O SFM i2M i3M i4Tap ered bufferoutV REFV BiasIV DDM’ i1C XM’ i3M’ i4M’ i2V SS V SSa) b)Figura 53. Circuito modificado conversor de alta velocidade ECL-CMOS (a) e seu circuito depolarização (b).4.2.2.2 Células com blocos N-MOS likeDas células originais, as que trabalhavam no limite da velocidade foram alteradas para os novoscircuitos. Basicamente as modificações ficaram restritas aos blocos p-latches e p-dinâmicos, sendo elessubstituídos por seus equivalentes N-MOS like. Os blocos p-latches substituídos são, sobretudo,

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 143aqueles colocados na saída das células. Estes blocos, no geral, têm que trabalhar com capacitâncias decarga maiores e são, em grande parte, responsáveis pelas limitações de velocidade.Na Figura 54 estão apresentadas as novas células usadas na construção do Multiplexador e doDemultiplexador. Os blocos hachurados, como antes, são aqueles que avaliam quando o clock temnível baixo.4,8Q bC l4,8C l3,04,8C l3,0 C lC lDQ bC lC lC lb)Q b4,0DQ bD4,0 C l4,8C lQ bDC l4,8C l4,83,0C lC lC lC lQ b4,0a)C l3,0C l3,0C lDC l4,8Q bC l 4,0 4,0C l C l3,0C lDC lQ bC lDC3,0 l4,8Q bC l 4,0 4,0C lC l4,03,0C lDC lQ bC l4,04,0C l4,0Q bd)Q b4,0c)C lDC l4,8C4,8 3,0 Dl C l QCC ll 4,8 3,04,8b C lC lQ4,8bC4,8lQDbC l C lC lC 4,0lC l 4,0 C lDC lf)Q be)Figura 54. Novas células básicas que empregam blocos N-MOS like. Estão representados tanto odiagrama de transistores como o símbolo de cada célula. Os blocos hachurados avaliam quando osinal de clock (C l ) é baixo; os outros blocos, quando o sinal de clock é alto. Todos os transistoresusados aqui têm comprimento de canal L=0,8µm. A largura de canal, para a maioria, é W=2,4µm;para os transistores onde isso não é verdade, o valor da largura do canal, em µm, está indicado nafigura.A descrição das células segue:i. circuito D-flip-flop sensível à borda de subida: Figura 54(a), circuito com saída duplicada onde oprimeiro bloco foi modificado reduzindo a carga na entrada;ii. circuito D-flip-flop sensível à borda de descida: Figura 54(b), circuito com saída duplicada ondeos últimos blocos foram modificados para aumentar a velocidade;

144Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffersiii. circuitos D-flip-flops sensíveis à borda de subida, com atraso de meia fase: Figura 54(c), circuitocom saída duplicada e últimos blocos modificados; Figura 54(d), igual ao anterior mas com obloco de entrada também modificado; Figura 54(e), com apenas o último bloco modificado;iv. circuito D-flip-flop sensível à borda de descida, com atraso de meia fase: Figura 54(f), onde obloco p-latch intermediário foi alterado.Uma vez que as novas células usam blocos N-MOS like, é natural que tenham um consumo depotência maior que as originais. Em vista disso, elas são aplicadas somente onde há necessidade. Poroutro lado, como pode ser visto na Figura 54, as dimensões dos transistores usados nestas células nãodiferem muito daquelas dos transistores das originais. Isso faz com que as células modificadas eoriginais tenham dimensões similares, tornando simples a substituição de umas pelas outras.4.2.2.3 Novo Multiplexador 8:1O novo Multiplexador tem a mesma arquitetura e princípio de funcionamento que a versão original,como pode ser visto no seu diagrama esquemático, Figura 55. As mudanças feitas são de três tipos:• uso do novo conversor ECL-CMOS;• uso de novas células com blocos N-MOS like. Estas novas células, dado que têm um maiorconsumo de potência, são empregadas apenas nos pontos críticos do Multiplexador;• uso do novo critério, capítulo três, na otimização dos tapered buffers críticos usados com o sinalde clock, buffer 1, buffer 2 e buffer 3 (Figura 55), e com o sinal multiplexado da saída (buffer 5).bit 0bit 1m 1bit 2bit 3m 2m 5saída doM ultiplexadorDado Mbit 4ConversorCMOS-ECLbit 5m 3m 6buffer 52 inversoresbit 6bit 7buffers deentradaclock/4buffer 42 inversoresm 4selectbuffer 34 inversoresbuffer 26 inversoresclock/2clockbuffer 11 inversornovoConversorECL-CMOSFigura 55. Diagrama esquemático do novo circuito Multiplexador 8:1.

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 145As células que foram alteradas aparecem hachuradas na figura (compare com Figura 48). Veremosque estas três modificações permitiram uma melhora considerável na performance do Multiplexador.4.2.2.4 Novo Demultiplexador 1:8Da mesma forma que no Multiplexador, são aplicados neste circuito três tipos de mudanças, a saber,o uso do novo conversor ECL-CMOS, o uso das células modificadas e, por fim, o uso do novo critériopara otimização dos tapered buffers utilizados na distribuição do sinal de clock e pelo sinal de dadosmultiplexado (Dado M ).A arquitetura do Demultiplexador, embora mantendo as caraterísticas mais importantes, sofreuvárias alterações. A maior é feita no núcleo do circuito, Figura 56. Neste novo circuito, o registradorde deslocamento inferior, que antes funcionava praticamente todo com a borda de descida do clock,tem colocado, na sua entrada, um D-flip-flop sensível à borda de descida e com atraso de meia fase.Ele executa a função que antes era feita pelo flip-flop L sinc (Figura 49). Devido a este flip-flop naentrada, todos os outros que o seguem são sensíveis à borda de subida. A causa desta alteração éexplicada: foi observado que os D-flip-flops sensíveis à borda de descida são os que maioresproblemas causaram para o funcionamento do circuito original. Desta forma, a melhora naperformance do circuito poderia ser conseguida ou com a troca deles por flip-flops modificados, oucom a sua eliminação. Como as células modificadas aumentam o consumo de potência, a melhorsolução é a eliminação dos flip-flops sensíveis à borda de descida. Assim foi feito sempre que possível,mantendo-se apenas aqueles flip-flops que não podem ser eliminados sem causar grandes alterações naarquitetura do Demultiplexador. Na Figura 56, os D-flip-flops modificados/substituídos estãohachurados (compare com Figura 49). Note que apenas uma célula com blocos N-MOS like foi usadaaí.O circuito que gera sinais para alinhamento de byte sofreu uma pequena alteração, gerando um novosinal d f1a , como pode ser visto na Figura 57. O bloco aí hachurado é o que foi modificado.Os D-flip-flops sensíveis à borda de descida usados no circuito gerador do clock CA não puderamser eliminados. Foram, portanto, substituídos pelas versões modificadas que são mais velozes. AFigura 58 mostra como ficou o novo circuito gerador de CA.O circuito para gerar os sinais de seleção para os multiplexadores da saída, Figura 52, permaneceuigual.Junto com a modificação dos tapered buffers do sinal de clock e do sinal de dados, Dado M , foitomado o cuidado em manterem iguais os atrasos destes dois sinais.

146Circuitos de testes para a estratégia E-TSPC e para os Tapered BuffersDinDado MConversorECL-CMOSTaperedbufferclockConversorECL-CMOSTaperedbuffersRegistrador dedeslocamentosuperiorbit 0I 1clk 29f p1A 1 D 1f p2B 1bit 1C 1H 1D 1bit 2C 1G 1bit 3bit 4I 1B 1clk 1H 1bit 5clk 2G 1f n1FF 11bit 6f n2 E 1Registrador deA 1bit 7deslocamentoinferiorclock/4C ABuffersde saídaE 1S S BFigura 56. Diagrama esquemático do núcleo do novo circuito Demultiplexador 1:8. Os blocoshachurados são aqueles que foram alterados.f p1enablef n1d f1ad f1f p2f n2enabled f2Figura 57. Modificações no circuito para gerar sinais para alinhamento de byte. Os blocoshachurados são aqueles que foram alterados.A Figura 59 mostra, de forma simplificada, a estrutura de tapered buffers usada na distribuição dosinal de clock no Demultiplexador, na primeira e na nova versão. Há aí três níveis de tapered buffers: oprimeiro nível possui apenas um tapered buffer; o segundo, seis buffers; o terceiro, vinte e sete ouvinte e nove buffers. A carga capacitiva para cada um dos sinais clk i , Figuras 56 e 59, varia entre 88pFa 140pF. Para determinação do fator de aumento dos buffers do novo multiplexador foi usada, comoentrada para os testes, uma seqüência de pulsos "0s" e "1s" e, como critério de análise da saída, averificação tanto dos níveis alcançados como da largura dos pulsos. Como resultado das análises, osbuffers foram implementados com fator de aumento de 1,4, em uma parte, e de 2, em outra. Estes

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 147fatores garantem, dessa forma, a passagem de sinais rápidos e, também, a simetria entre os pulsos altoe baixo.d f1aS e0S e0_id f2S e1S e1_iC AS e0S e1Figura 58. Modificações no circuito gerador do clock CA. Os blocos hachurados são aqueles queforam alterados.clockckl isinais para as célulasinternas do circuito88pF

148Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers• clk 1,2,..,27 e clk 1,2,...29 : sinais de clock após passarem pelo circuito de entrada (conversor ECL-CMOS) e pelos tapered buffers (ver Figuras 49 e 56).Na simulação é aplicada uma onda quadrada nos circuitos de entrada de dados e do clock, com asseguintes características: freqüência de 625MHz, tempo de subida e descida de 0,2ns e níveis de tensãode 4,0V a 3,2V (alimentação de 5V/0V).O sinal de dados e o sinal de clock são aplicados em fase para melhor comparar os atrasos. Não éesta, no entanto, a situação que deve ocorrer durante a operação do Demultiplexador (o dado deve teratraso de ¼ do período clock).Na Figura 60 vemos que existem, na primeira versão do Demultiplexador, problemas de simetria noclocks (não duty cycle) além de atrasos diferenciados entre estes e o sinal de dados. Os dois problemasforam sensivelmente reduzidos na segunda implementação, como poder ser verificado pela Figura 61.Antes de falarmos dos resultados experimentais, um último esclarecimento deve ser feito sobre asnovas implementações do Multiplexador e do Demultiplexador. As novas células, Figura 54, e o novoconversor de entrada têm dimensões quase idênticas a dos circuitos originais; também os diagramasesquemáticos, os das primeiras implementações e os das novas, são bastante similares. Isso permitiuque o layout das novas implementações fosse feito a partir do layout das primeiras. Praticamentehouve apenas a substituição de algumas células. O posicionamento destas, tão bem como o roteamentonos circuitos, permaneceu quase inalterado. Dessa forma, os ganhos em velocidade, conseguidosnestes novos circuitos, devem pouco ou nada às melhoras de placement e de routing.(V)Din clk 1,2,..,27tempo (ns)Figura 60. Sinal Dado M e clock, no primeiro Multiplexador fabricado, após passarem pelo circuitoconversor ECL-CMOS da entrada e tapered buffers (ver Figura 49). Os sinais na entrada têmfreqüência de 625MHz, tempo de subida/descida de 0,2ns e níveis de tensão de 4,0V/3,2V. Osresultados são obtidos a partir de simulação SPICE, level 2 e parâmetros slow.

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 149(V)clk 1,2,...,29Dintempo (ns)Figura 61. Sinal Dado M e clock, no novo Multiplexador, após passarem pelo circuito conversorECL-CMOS da entrada e tapered buffers (ver Figura 56). Os sinais na entrada têm freqüência de625MHz, tempo de subida/descida de 0,2ns e níveis de tensão de 4,0V/3,2V. Os resultados sãoobtidos a partir de simulação SPICE, level 2 e parâmetros slow.4.2.3 Resultados Experimentais do Multiplexador 8:1 e do Demultiplexador 1:8As novas versões do circuito Multiplexador 8:1 e do Demultiplexador 1:8 foram fabricadas natecnologia CMOS 0,8µm. Ambos os circuitos foram encapsulados em Quad Flat Packs (QFP) de 40pinos. Na Figura 62 está o layout do circuito Multiplexador com seus PADs identificados. A Tabela 14descreve a função dos sinais de cada um destes PADs. Na Figura 63, por sua vez, está o layout docircuito Demultiplexador com seus PADs identificados. A Tabela 15 descreve a função dos sinais decada um destes PADs.Duas características importantes na implementação destes dois circuitos são:• vários PADs para alimentação do circuito (V DD e V SS ) são empregados. Com isto procuramosevitar que porções do circuito que geram maior ruído, tipicamente os circuitos de saída, causemproblemas nos circuitos digitais internos;• toda a área livre do C.I. é aproveitada para a formação de capacitores de desacoplamento entreo V DD e o V SS . Estes capacitores são formados com o polisilício e com as duas camadas de metal.Capacitores internos desse tipo são ideais para desacoplamento por duas razões: primeiro porquenão apresentam resistências/indutâncias em série, como é o caso de qualquer capacitor externo;segundo, que por serem internos, as indutâncias dos pinos do encapsulamento não interferem nasua operação.

150Circuitos de testes para a estratégia E-TSPC e para os Tapered BuffersNa Figura 62, podemos observar algumas linhas horizontais, logo abaixo dos PADs bit 0 a bit 7 , queparecem não ter função. Estas linhas servem para igualar a carga dos buffers de entrada (Figuras 48 e55) e, em conseqüência, o atraso dos sinais de entrada (dados). Tal cuidado foi tomado em todas asversões do Multiplexador.V SSbit 0 bit 1 bit 2 bit 3 bit 4 bit 5 bit 6 bit 7V DDsw_selequalizaçãode atrasosInTestV DDV L(ECL) V SS OuTest V H(ECL) Dado M selext clock V REFV SSFigura 62. Layout do novo circuito Multiplexador 8:1. As dimensões deste circuito (incluindo osPADs) são 1,68mm por 0,94 mm.Tabela 14. PADs de entrada/saída do novo circuito Multiplexador 8:1 e sua descrição.PADs deentrada/saídaV SSV DDDado Msw_selselextclockbit 7 -bit 0V REFV L(ECL)V H(ECL)InTest, OuTestDescriçãoterra do circuito (são três terras ao todo)alimentação de 5V (duas entradas)sinal multiplexado na saídasinal para seleção de sincronismo (interno ou externo)sinal externo para sincronizar dados e clock. Este sinal é composto comsw_sel para gerar o sinal select da Figura 48sinal de clock do circuitosinais de entrada para serem multiplexadossinal de referência para ajuste da polarização do circuito conversorECL-CMOS (Figura 53(b))nível baixo ECL para ajuste da polarização do conversor CMOS-ECL(Figura 46(b))nível alto ECL para ajuste da polarização do conversor CMOS-ECL(Figura 46(b))PADs para testes dos conversores de níveis ECL-CMOS e CMOS-ECL

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 151V DD V SS bit 7 bit 6 bit 5 bit 4 bit 3 bit 2 bit 1 bit 0V SSV SSV DDV DDV SSV DDV DD V DDDado M enable V REFclockV SSFigura 63. Layout do novo circuito Demultiplexador 1:8. As dimensões deste circuito (incluindo osPADs) são 1,90mm por 1,08mm.Tabela 15. PADs de entrada/saída do novo circuito Demultiplexador 1:8 e sua descrição.PADs deDescriçãoentrada/saídaV SSterra do circuito (são cinco terras ao todo)V DDalimentação de 5V (cinco entradas)Dado Msinal de entrada para ser demultiplexadoenable sinal de habilitação para o byte alignment (Figura 57)clocksinal de clock do circuitobit 7 -bit 0sinais demultiplexados na saídaV REFsinal de referência para ajuste da polarização do circuito conversorECL-CMOS (Figura 53(b))Na Figura 64 estão apresentadas as fotografias dos dois novos circuitos, Multiplexador eDemultiplexador, fabricados. O C.I. Multiplexador tem dimensões de 1,68mm X 0,94mm; o C.I.Demultiplexador, dimensões de 1,90mm X 1,08mm.Devido à importância dos circuitos conversores da entrada e da saída, foi colocado junto ao circuitoMultiplexador uma estrutura que permite a avaliação destes conversores. A estrutura é composta doPAD InTest, Figura 62, de um conversor ECL-CMOS, ligado a este PAD, de um conversor CMOS-ECL, que por sua vez tem sua entrada ligada a saída do conversor anterior, e do PAD OuTest querecebe o sinal do conversor CMOS-ECL. Podemos, dessa forma, verificar a performance dosconversores injetando no C.I. um sinal, pelo PAD InTest, e recuperando-o no PAD OuTest. Acomparação entre a entrada e a saída mostrará como eles estão funcionando.

152Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffersa)b)Figura 64. Fotografias dos C.I.s fabricados (nova versão). Em (a) está o circuito Multiplexador 8:1 eem (b), o circuito Demultiplexador 1:8.Para o teste dos C.I.s encapsulados foi necessário o desenvolvimento de placas de PCB (PrintedCircuit Board). Usaram-se inicialmente placas de vibra de vidro, FR4, com 1,5mm de espessura e duascamadas de metal. Para as linhas que transportam sinais de alta freqüência, por exemplo o sinal declock, foram usadas microlinhas com impedância característica de 50Ω ([Si96], [Jo93]), que é obtidacom o uso de trilhas de 2,8mm de largura. Tais trilhas, por serem muito largas, dificultaram bastante oprojeto destas placas.Uma segunda placa foi desenvolvida com uma tecnologia que permitia quatro camadas de metal.Neste caso, a primeira camada e a segunda ou a terceira camada e a quarta são isoladas por 0,4mm deFR4. Com este valor de espessura de isolante, microlinhas com impedância característica de 50Ω sãoconstruídas com trilhas de largura de apenas 0,7mm. O aumento no número de camadas de metal e a

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 153redução da largura das trilhas simplificou bastante o projeto. Diferente das placas de duas camadas,que foram confeccionada em nosso laboratório, as placas de quatro camadas foram fabricadas por umaempresa especializada, elevando bastante seu custo. Os resultados experimentais, por outro lado,mostraram que as duas soluções apresentam efeitos semelhantes.Observemos que os C.I.s foram alimentados com 5V/0V durante os testes e, portanto, os valoresECL nas entradas e saídas foram deslocados para 4,1V, para o nível alto, e 3,2V, para o nível baixo.Estes níveis são os que deveriam ter sido aplicados nos testes mas, como pode ser visto nas figurasabaixo, foram empregados, na realidade, valores inferiores. Duas são as razões para isto:• o gerador de sinais usado tem como limite de valor na saída 4V (HP Pulse Generator 8133A);• para o casamento de impedância foram usados resistores SMD (surface monted devices) de47Ω, valores encontrados comercialmente, em vez de 50Ω. Isso fez com que as tensões na entradado C.I. fossem inferiores às fornecidas pelo gerador.Resultou disso, para o circuito conversor de entrada, um comportamento inferior ao projetado.4.2.3.1 Testes dos conversores ECL-CMOS e CMOS-ECLPara avaliar o funcionamento destes dois circuitos foi aplicado um sinal no conversor de entrada eobservada a saída do conversor de saída. Duas classes de medidas foram feitas: determinação damáxima velocidade em que os circuitos operavam (Figura 65); verificação, através de diagramas deolho, do ruído/jitter introduzido pelo conversores (Figura 66).Figura 65. Resultado do teste nos conversores ECL-CMOS e CMOS-ECL. É mostrado o sinal na entrada doPAD InTest, INPUT, que está a taxa de 2,4Gbit/s, e no PAD OuTest, OUTPUT. Os sinais INPUT e OUTPUTsão invertidos. A seqüência que aparece na figura, sinal de entrada, é "1111010000000100101010".

154Circuitos de testes para a estratégia E-TSPC e para os Tapered BuffersNa Figura 65 é mostrado que os conversores de entrada/saída ainda operam com sinais a taxas de2,4Gbit/s. Os sinais da figura são observados com osciloscópio Tektronix, modelo 11801B DigitalSampling.Na Figura 66 são apresentados os diagramas de olho em várias taxas de operação para avaliação doscircuitos conversores. Vemos que para a taxa de 622,1Mbit/s (taxa de transmissão para STS12/STM4[St92]) o sinal de saída quase não apresenta jitter; isso já não é verdade para a taxa de 1244,2Mbit/s(ST24/STM8), e menos ainda para 1,6Gbit/s.a) b)c)Figura 66. Diagrama de olho para avaliação dos conversores ECL-CMOS e CMOS-ECL. O sinal deentrada é Pseudo-Randon-Bit-Sequence 2 23 -1 (HP Pulse Generator 8133A). Em (a) o sinal aplicadotem taxa de 622,1Mbit/s(STS12/STM4 [St92]) em (b), taxa de 1244,12Mbit/s (STS24/STM8 [St92])e em (c), taxa de 1,6Gbit/s.

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 155Contribui também para aumento do ruído/jitter a própria placa. O diagrama de olho do sinal naentrada do C.I., vindo do gerador de sinais, está apresentado na Figura 67. Nota-se que existem váriasreflexões que deformam o sinal na entrada.a) b)Figura 67. Diagrama de olho do sinal na entrada do C.I.: (a) para o sinal com taxa de 1244,1Mbit/s e(b), para o sinal a 1,6Gbit/s. O sinal é Pseudo-Randon-Bit-Sequence 2 23 -1.4.2.3.2 Testes do Circuito Multiplexador 8:1O circuito Multiplexador operou corretamente até a taxa de 1,7Gbit/s (sinal na saída). Na Figura 68são apresentados o sinal de clock e o sinal de saída, "01100101", do circuito operando nessa taxa. Paracada borda do sinal de clock um novo dado é colocado na saída uma vez que as duas bordas sãoutilizadas na operação.Os principais resultados obtidos com este circuito estão resumidos na Tabela 16, junto com osdados referentes a primeira implementação do circuito. As diferenças entre os dois projetos sãoindicadas na última coluna. Comparando os resultados, vemos que tanto a área como a potênciaconsumida são praticamente iguais. Por outro lado, o novo circuito teve um aumento de quase 70% navelocidade, mostrando a importância das técnicas aplicadas.

156Circuitos de testes para a estratégia E-TSPC e para os Tapered BuffersFigura 68. Sinal de clock e da saída do Multiplexador 8:1 funcionando a taxa de 1,7Gbit/s. O sinalde saída é "01100101". A posição relativa no tempo, entre o clock e o sinal de saída, foi ajustada parafacilitar a visualização.Tabela 16. Resultados experimentais da primeira versão do circuito Multiplexador 8:1 e de sua novaimplementação. Também são apresentadas as diferenças entre eles.CircuitoprimeiraversãonovaversãoÁrea (apenaso núcleo doMultiplexador)(10 3 µm 2 )Consumo depotência(V DD =5V)(µW/Mbit/s)Tecnologia Máximataxa deoperação(Gbit/s)60,0 41,85 0,8µm CMOS(ES2/ATMEL)70,0 51,6 0,8µm CMOS(ES2/ATMEL)Diferenças entre as duasimplementações1,05 • conversor ECL-CMOS da Figura 45;• apenas flip-flops da Figura 47.1,7 • uso de novo conversor ECL-CMOS(Figura 53);• uso de novos flip-flops com blocosN-MOS like (Figura 54).• otimização para máxima taxa devários buffers do circuito (Figura55).Dados tecnológicos e resultados experimentais de implementações de Multiplexadores CMOSrecentemente publicados, junto com os resultados aqui obtidos, são apresentados na Tabela 17. Devidoàs diferenças entre as tecnologias, principalmente entre aquela usada aqui e aquelas usadas nas outrasimplementações, não é razoável a comparação direta dos resultados. Podemos, no entanto, usar a teoriade escalonamento para estimar, ao menos em primeira ordem, os resultados que seriam obtidos comnosso circuito em uma tecnologia mas avançada. Consideremos o Constant-Field Scaling [Mu86].Para um fator de escala K temos que:• as dimensões de superfície escalarão por 1/K;• as tensões escalarão por 1/K;

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 157• os atrasos do circuito escalarão por 1/K;• a dissipação de potência escalará por 1/K 2 .Na última linha da Tabela 17 são mostrados os resultados do escalonamento aplicado ao nossoMultiplexador, para um fator K=2,5. Vemos que o "circuito" assim obtido tem desempenho bastantesuperior as outras implementações tanto na potência consumida como na velocidade.Naturalmente esta análise, via teoria de escalonamento, serve apenas como indicativo do que podeacontecer. Por outro lado, o aumento da velocidade do circuito causa o aparecimento de uma série dedificuldades, principalmente devido ao ruído e a propagação de sinais, que não foram nelaconsideradas.Tabela 17. Tecnologia, potência consumida e máxima taxa de operação de diversas implementaçõesde Multiplexadores.MultiplexadorTecnologia(µm)Alimentação(V)Potênciaconsumida(µW/Mbit/s)Máxima taxade operação(Gbit/s)[Ku96] 5 (8:1) 0,15 (CMOS) 2,0 39,3 3,0[Oh97] (16:2) 0,252,0 68,0 (≈ 34,0 para 2,5(CMOS/SIMOX)8:1)este trabalho (nova 0,8 (CMOS; 0,7 5,0 42,6 1,7versão) (8:1)efetivo)este trabalho escalon.(constant-field scaling)0,32 (CMOS; 0,28efetivo)2,0 6,8 4,254.2.3.3 Testes do Circuito Demultiplexador 1:8O circuito Demultiplexador, por sua vez, operou corretamente até taxas de 1,38Gbit/s (velocidadedo sinal de entrada). Está máxima taxa é conseguida com alimentação V DD =4,7V e não com V DD =5V.Para entender a razão disso devemos lembrar que, devido à limitação do gerador e aos resistores decasamento de 47Ω usados, os valores ECL na entrada do C.I. são inferiores aos esperados. O circuitoconversor de entrada é bastante sensível a essa redução, principalmente o seguidor de fonte (Figura53). Nele o transistor M i1 trabalha com uma tensão gate-fonte pequena e que fica menor quando astensões de entrada são diminuídas, dificultando sua operação. Com a redução do valor de V DD , éaumentado o deslocamento de nível necessário entre in e O SF (Figura 53), o que compensa a reduçãodos níveis ECL da entrada. Dessa forma, o circuito funciona melhor com um valor de V DD menor.Na Figura 69 estão mostrados o sinal de clock e o sinal de dados multiplexado, observados naentrada do C.I., com o sinal Dado M a taxa de 1,38Gbit/s. Na figura são ainda indicados, com linhas5 Este trabalho foi também apresentado no ISSCC de 1996, p.122-124.

158Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffershorizontais, os níveis de tensão 3,8V e 2,74V, mostrando que os sinais ECL de entradas estão longe deatingir os valores que esperamos deles (4,1V e 3,2V). O valor de 3,3V foi usado para V REF no circuitode polarização do conversor de entrada (Figura 53) neste caso.É importante ter em mente que o Demultiplexador é mais sensível as entradas de alta velocidade, odado multiplexado e o clock, que o Multiplexador onde os dados de entrada são "lentos". Em vistadisso, acreditamos que os problemas com os níveis de entrada são, em boa parte, responsáveis pelavelocidade final alcançada neste Demultiplexador.Os principais resultados obtidos com esta implementação estão resumidos na Tabela 18, junto comos dados referentes a primeira implementação. Também são indicadas as diferenças entre elas. Aspotências indicadas nessa tabela levam em consideração os buffers do dado e do clock. Comparando osresultados vemos que o novo circuito é melhor que o anterior em todos os aspectos. Em particular, aárea foi reduzida em razão dos novos buffers usarem fator de ganho menor. O aumento da velocidade éde 29%.3,8V2,74VFigura 69. Sinal de dados, DADO, e sinal de clock nas entradas do circuito Demultiplexador 1:8(versão nova). O sinal de dados tem valor "101011" e taxa de 1,38Gbit/s.Dados tecnológicos e resultados experimentais de implementações de Demultiplexadores CMOSrecentemente publicados, junto com os resultados aqui obtidos, são apresentados na Tabela 19. Ainda,a última linha da tabela apresenta estimativas de primeira ordem, usando teoria de escalonamento(Constant-Field Scaling), dos resultados que seriam obtidos com uma tecnologia mais avançada. Ofator de escala usado é K=2,35.Tabela 18. Resultados experimentais da primeira versão do circuito Demultiplexador 1:8 e de suanova implementação. Também são apresentadas as diferenças entre eles.

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 159Circuito Área (apenas onúcleo doDemultiplexador)(10 3 µm 2 )primeiraversãoNovaversãoConsumo depotência(µW/Mbit/s)602,0 395(V DD =5V)563,0 253(V DD =4,7V)Tecnologia Máximataxa deoperação(Gbit/s)0,8µm CMOS(ES2/ATMEL)0,8µm CMOS(ES2/ATMEL)Diferenças entre as duasimplementações1,06 • conversor ECL-CMOS da Figura45;• apenas flip-flops da Figura 47.1,38 • uso de novo conversor ECL-CMOS(Figura 53);• uso de novos flip-flops com blocosN-MOS like (Figura 54);• otimização para máxima taxa devários buffers do circuito;• substituição de flip-flops sensíveisà borda de descida por flip-flopssensíveis à borda de subida (Figura56).Os resultados previstos pelo escalonamento para nosso Demultiplexador são bastante favoráveis: éele que apresenta maior velocidade e, no que toca a potência, perde para o circuito em [Oh97],fabricado com tecnologia SOI. Lembremos, por outro lado, que nosso circuito faz também a detecçãodo byte alignment, e que boa parte dos D-flip-flops operando em alta freqüência estão presentes devidoa esta característica.Tabela 19. Tecnologia, potência consumida e máxima taxa de operação de diversas implementaçõesde Demultiplexadores.DemultiplexadorTecnologia(µm)[Tan96] (1:8) 0,35 (CMOS, 0,15efetivo)[Oh97] (2:16) 0,25(CMOS/SIMOX)este trabalho (nova 0,8 (CMOS; 0,7versão) (1:8)efetivo)este trabalho escalon. 0,34 (CMOS; 0,30(constant-field scaling) efetivo)Alimentação(V)Potênciaconsumida(µW/Mbit/s)Máxima taxade operação(Gbit/s)2,0 71,43 2,82,0 43 (≈ 21,5 para 2,51:8)4,7 253 1,382,0 45,8 3,224.2.4 Multiplexador e Demultiplexador: conclusõesO estudo, a implementação e os testes dos circuitos Multiplexador 8:1 e Demultiplexador 1:8mostraram que a aplicação do E-TSPC, mais especificamente os blocos N-MOS like, e do novo critériode otimização de tapered buffers trazem melhoras consideráveis. Em termos de velocidade deoperação, que tem sido a nossa maior preocupação, obtivemos ganhos de 62% no Multiplexador e 29%no Demultiplexador, quando comparamos implementações onde tais técnicas foram ou não aplicadas.Em termos de área e potência as variações são pequenas.

160Circuitos de testes para a estratégia E-TSPC e para os Tapered BuffersAinda, a análise das várias implementações de Multiplexadores e Demultiplexadores que aparecemna literatura recente mostra que os resultados obtidos por nós são bastante bons: em termos develocidade os circuitos são superiores e em termos de potência, no mínimo, comparáveis.4.3 Circuito Dual-Modulus PrescalerDual-Modulus Prescalers são, a grosso modo, divisores de freqüência programáveis. Um sinal decontrole seleciona se o sinal de entrada é dividido por N D ou por (N D +1). Estes circuitos, junto comPLLs (phase-locked loop) são utilizados em sintetizadores de freqüência RF (Radio Frequency),sobretudo, em telefonia celular ([Co88], [Fo95], [Ch96], [Cr96], [Hu96], [La96] e [Le97]).f reff divComparadorde faseLoop FilterO sciladorcontrolado portensão (V .C .O .)f outPrescalerF /N DoutF in/N D +1Seleção (divide porControladorD m N D ou por N D +1)do modoFigura 70. Diagrama de blocos de sintetizador de freqüência RF empregando PLL e Prescaler.Na Figura 70 está o diagrama de blocos de um sintetizador de freqüência RF que emprega PLL ePrescaler. No diagrama o Prescaler tem seu modo de divisão dado pelo sinal Seleção: quandoSeleção="0" a freqüência do sinal F out (do Prescaler) é igual a do sinal F in dividida por N D ; quandoSeleção="1" a freqüência do F out é igual a do F in dividida por (N D +1). A função do controlador demodo é, para uma entrada D, gerar na saída um sinal que tem valor "1" durante D/2 m do tempo e "0"no restante. Em vista disso a freqüência média do sinal f div será dada porfdiv=NDfout+ D2monde f divé a freqüência média do sinal f div ;f out é a freqüência do sinal f out , saída do sintetizador;D é a entrada digital com valor entre 0 e (2 m -1);m é um número inteiro.

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 161O comparador de fase e o Loop Filter irão ajustar o V.C.O. (voltage-controlled oscillator) até quef divse torne igual a freqüência do sinal f ref . Como conseqüência, a freqüência na saída f out dosintetizador terá valor( )f = N + D f2out D m refonde f ref é a freqüência do sinal f ref .Conseguimos assim, através da entrada digital D, sintetizar 2 m freqüências, desde N D f ref , para D=0,m⎛ 2 − 1⎞até ⎜ ND+ m ⎟ f⎝ 2 ⎠ref, para D=(2 m -1). Repare que apenas o V.C.O. e o Prescaler trabalham comfreqüências iguais à do sinal de saída. Os outros blocos trabalham com sinais bem mais lentos. Estacaracterística torna a configuração da Figura 70 atraente para geração de sinais RF.Não obstante a importância dos circuitos Prescalers, este não foi o principal motivo para a suaimplementação neste trabalho. Estes mesmos circuitos têm sido utilizados em várias implementaçõesde testes tanto de circuitos TSPC, ([Ch96], [Hu96]), como de outras técnicas ([Co88], [Fo95] [Cr96],[La96], [Le97]). Portanto podemos, através da implementação do Prescaler com o emprego daestratégia E-TSPC, comparar os resultados conseguidos com os de outros trabalhos, e melhor avaliar oE-TSPC.4.3.1 Circuito Dual-Modulus Prescaler (divide por 128/129)O Prescaler que estudamos e implementamos faz a divisão por 128 ou 129 conforme o valor dosinal de seleção de modo [Na99]. Seu diagrama esquemático está apresentado na Figura 71. Nestecircuito podemos distinguir duas porções: a porção hachurada compõe um contador síncrono que contaaté 4 ou 5, dependendo do valor do sinal div32; os outros D-flip-flops compõe um contador assíncronoque conta até 32. O contador 4/5 gera o clock do primeiro D-flip-flop do contador assíncrono.O sinal S M seleciona se o Prescaler irá dividir o sinal clock por 128 ou 129. Assim quando S M ="0",não será possível que o contador assíncrono modifique o sinal div32 e o contador 4/5 contará sempreaté 4. Resulta que a saída do Prescaler terá freqüência igual a do sinal clock dividida por 128. Poroutro lado, se S M ="1", o valor do sinal div32 dependerá do estado do contador assíncrono. Comoconseqüência, a cada 32 ciclos o contador 4/5 contará 31 vezes até 4 e uma vez até 5. A saída doPrescaler terá agora a freqüência do sinal de clock dividida por 129.

162Circuitos de testes para a estratégia E-TSPC e para os Tapered BuffersDivide por 4/5 (contador)DD-FFQDD-FFQDD-FFQclockS Mdiv32DD-FFQQDD-FFQQDD-FFQQDD-FFQQDD-FFFigura 71. Diagrama esquemático do Dual-Modulus Prescaler (divide por 128/129).QQsaída128/129No circuito do Prescaler, apenas os blocos que compõe o contador 4/5, que recebem como clock opróprio sinal a ser dividido, trabalham com a velocidade máxima. Os outros blocos recebem sinaismais lentos. Em vista disto, o contador síncrono constitui-se no elemento crítico para o desempenhoem termos de velocidade.4.3.2 Estudo preliminar dos contadores síncronosNum estudo preliminar do Prescaler, tratamos de implementar o contador síncrono com estratégiasdiferentes para compararmos os resultados. Quatro diferentes layouts foram projetados e desenhadoscom a tecnologia 0,8µm CMOS; seus circuitos foram extraídos e então simulados no SPICE. Oscontadores síncronos projetados são enumerados e descritos abaixo:D G1 : projetado utilizando D-flip-flops convencionais sensíveis à borda de subida do clock;D G2 : projetado utilizando D-flip-flops sensíveis à borda de subida e otimizado através da aplicaçãoda estratégia E-TSPC;D G3 : projetado utilizando D-flip-flops sensíveis à borda de descida modificados conformeapresentado em [Ch96];D G4 : projetado utilizando D-flip-flops sensíveis à borda de descida e otimizado através da aplicaçãoda estratégia E-TSPC.A Figura 72 apresenta o diagrama de transistores e o layout para estes quatro projetos.

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 1634,0 4,0 2,4 2,42,4 2,44,04,84,8clk clkclk clkclk2,42,44,84,0 2,42,4 2,42,4 2,4 2,44,0 4,02,42,42,44,02,4 2,4clk clk2,42,4 2,4 2,4clk clk2,4clk2,4clk2,4clk2,42,44,82,4clock para ocontadorassíncronodiv32D G1clk2,4 2,4clkC 1 C 2a)5,73,0clk2,4clk4,83,8clk2,4clk4,83,0clk2,44,83,14,0 4,0 2,4 2,42,4 2,4 4,0 4,02,4 2,44,0 2,4 2,4clk clkclk clkclk2,42,4clk2,42,4clk2,42,44,82,4clock para ocontadorassíncronodiv32D G 2clk2,4 2,4clkC 1 C 2b)4,0 4,0 2,4 3,02,4 3,04,03,03,0clkclk2,42,4clk3,04,04,0clk2,4clk2,44,0 4,02,4clk2,4clk4,0 4,03,03,0clkclock para oclk4,0 4,0contadorassíncronoC 1 C 2c)4,0 4,0div32clkD G32,4clk2,44,0 4,08,5 8,5 3,0 3,0 5,0 8,0 3,0 3,0 4,08,0 3,0 3,0clkclkclk2,4/1,1 4,0 4,0 2,4 2,4/1,1 4,0 4,0 4,0 4,0 2,4/1,14,0 4,0clkclkclkclkclkclk3,0 3,0clk4,0 4,0clkC 1 C 2clock para ocontadorassíncronod)div32D G4Figura 72. Diagrama de transistores e layout dos quatro projetos do contador síncrono 4/5: em (a) está oprojeto D G1 ; em (b), D G2 ; em (c), D G3 ; em (d), D G4 . Na representação de transistores também estão indicados alargura e, quando diferente de 0,8µm, o comprimento do canal de cada transistor (largura/comprimento). Nolayout, a moldura em torno do circuito tem dimensões de 100µm X 70µm (praticamente as dimensões de D G1 ),para os quatro casos.

164Circuitos de testes para a estratégia E-TSPC e para os Tapered BuffersAlgumas observações acerca dos quatro projetos devem ser feitas para melhor compreensão dascomparações exibidas:i. em todos os projetos foram usados transistores com pequenas dimensões, normalmente asmínimas permitidas pela tecnologia;ii. o diagrama esquemático da Figura 71 é alterado em cada uma das implementações visando aomelhor aproveitamento de suas características. Apenas em D G1 é seguido o diagrama original;iii. a porta lógica NOR, Figura 71, é implementada de forma semelhante a uma porta N-MOS, mascom um transistor P como carga. A porta assim construída é mais veloz que uma porta estáticacomplementar CMOS. Esta configuração para o NOR aparece em D G1 , D G3 e D G4 ;iv. os blocos C 1 e C 2 , Figura 72, geram o sinal de clock para o primeiro D-flip-flop do contadorassíncrono. Com esta configuração, as cargas ligadas a estes sinais de clock não interferem navelocidade dos contadores. Ela foi usada nos quatro projetos.Através dos layouts mostrados, podemos verificar que a área ocupada por cada um dos circuitos ébastante próxima. A Tabela 20, por sua vez, mostra os resultados de velocidade e potência consumida,para os diferentes projetos do contador 4/5. Estes dados foram obtidos a partir de simulações dosnetlists extraídos dos layouts (SPICE, parâmetros slow).Tabela 20. Resultados de máxima velocidade e potência consumida para os quatro contadoressíncronos 4/5 projetados (simulação SPICE com parâmetros slow).Projeto Velocidade (GHz) Potência consumida (µW/MHz)D G1 0.98 3.27D G2 1.28 4.45D G3 1.39 4.85D G4 1.67 5.62Comparando os resultados vemos as vantagens do E-TSPC. Um aumento superior a 70% navelocidade é conseguido do projeto D G1 para o D G4 , e da ordem de 20% do D G3 para o D G4 . Por outrolado, a potência consumida aumenta 72% do D G1 para o D G4 . Como o circuito D G4 utiliza apenasblocos N-MOS like, este aumento não é surpreendente e confirma que tais blocos devem ser usadosapenas nas partes críticas das implementações. Desde que as regras de composição favorecem as trocasentre os blocos convencionais e os blocos N-MOS like, os circuitos E-TSPC podem alcançar altasvelocidades mantendo o consumo de potência tão baixo quanto possível para o objetivo desejado.

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 1654.3.3 Resultados Experimentais do Dual-Modulus PrescalerO Dual-Modulus Prescaler (divide por 128/129) completo foi implementado utilizando aconfiguração de D G4 . No contador assíncrono foram usados D-flip-flops convencionais TSPC (capítulodois) sensíveis à borda de subida. As dimensões usadas para estes blocos são iguais àquelas usadaspelos D-flip-flops do projeto D G1 , Figura 70(a). A área total ocupada pelo Prescaler é de 0,0126 mm 2 .Uma alteração ainda foi acrescentada ao circuito: o sinal de clock gerado pelo contador síncrono éinvertido antes de ser ligado ao contador módulo 32. Este expediente permite maior tempo para apreparação do sinal div32.As simulações do circuito completo mostraram que ele deveria atingir freqüências de operaçãosuperiores a 1,5GHz. Ainda, verificamos que o buffer para o clock (sinal de entrada de alta freqüência)é um dos limitadores da velocidade final do circuito.O C.I. foi projetado para testes com técnicas de chip-on-bord, pois, se fosse encapsulado, asindutâncias e capacitâncias parasitas, associadas ao pino do sinal de clock, impossibilitariam que oPrescaler alcançasse as velocidades previstas ([Ki93], [Ve95], [Li98]). Foram colocados no mesmoC.I. três versões do Prescaler (Figura 73(a)): duas versões para serem testadas em alta freqüência eque diferem no buffer do clock (implementação 1 e implementação 2, Figura 73(a)) e uma para serencapsulada para testes preliminares de baixa freqüência (implementação 3).Foram utilizados, para a fabricação do C.I., os serviços do Circuits Multi-Projects (CMP) francêsque, para a tecnologia empregada, cobra, no mínimo, 2mm 2 de área. Como as três implementaçõesjuntas ocupam uma área pequena, grande parte do C.I. foi utilizada para a colocação de capacitores dedesacoplamento entre V DD e V SS que reduzem o ruído interno. As dimensões totais do C.I. são deaproximadamente 1,6mm X 1,3 mm.Para os testes aqui foi confeccionada uma placa em alumina e o C.I., colado sobre ela. Com exceçãodo PAD de clock, e seus dois PADs de terra (Figura 73(b)), todos os outros, que não recebem sinais dealta velocidade, são ligados diretamente a placa. Na Figura 73(a) estão mostrados os fios que ligam osPADs do circuito a placa. O sinal de clock é injetado no C.I. por meio de ponta de prova RF coplanardo tipo GSG, ground-signal-ground, com impedância característica de 50Ω. O resistor para casamentode impedância é construído interno ao chip por meio da camada de difusão (dois resistores de 100Ω,ver Figura 73(b)). Como o sinal de clock não passa por nenhum conversor de nível, deve, quandopossível, ter os mesmos níveis de tensão usados na lógica interna do C.I..

166Circuitos de testes para a estratégia E-TSPC e para os Tapered BuffersImplementação 1Implementação 3resistor de 100Ωresistor de 100ΩGndclockGndV SSV DDoutput128/129S MV DDb)Implemetação 2a)Figura 73. Fotografia do C.I. fabricado. Em (a) aparece o C.I. completo, com três diferentesPrescalers; também são mostradas as conexões do C.I. com placa de teste. Em (b), estão detalhes doPrescaler que foi testado em alta freqüência (implementação 1).Devido às dificuldades para execução dos testes (necessidade de confecção de placas) apenas aimplementação mais promissora, de acordo com as simulações, foi testada em alta freqüência. AFigura 73(b) mostra em detalhes o circuito testado e a Tabela 21 dá a descrição de cada um de seusPADs.Tabela 21. PADs de entrada/saída do Prescaler testado e sua descrição (Figura 73(b)).PADs de entrada/saídaDescriçãoclocksinal de alta freqüência para ser dividido pelo Prescaleroutput 128/129sinal de saída resultante da divisão do sinal de clockS M sinal que determina se o circuito divide por 128 ou 129V DDV SSGndAlimentação do circuito (5V). São duas entradas de V DD , uma para oPrescaler propriamente dito, e outra para o buffer do clocksinal de terra para o circuito Prescalerterra para ponta de prova coplanar usada no sinal de clockNa Figura 74 estão apresentadas a máxima freqüência de operação e a corrente consumida noPrescaler como função da tensão V DD , medidas experimentalmente. Uma vez que o gerador de sinaisusado tem sua excursão de saída limitada a 3V (HP Pulse Generator 8133A), acreditamos que oPrescaler funcione em velocidades um pouco superiores àquelas encontradas quando V DD é maior que3V (veja linha tracejada na curva de máxima freqüência de operação, Figura 74).

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 1671.631.42.5Máxima1.2freqüênciadeoperação1(GHz)0.8Corrente2consumidana máximafreqüência1.5(mA)10.60.50.42 2.5 3 3.5 4 4.505V DD(V)Figura 74. Resultados experimentais do Prescaler. A curva (*), eixo à esquerda, fornece a máximafreqüência de operação em função da tensão de alimentação (V DD ); a curva (o), eixo à direita, fornecea corrente consumida na freqüência máxima.Resultados de performance de nossa implementação, de três outras implementações recentementepublicadas e que usam D-flip-flops TSPC e de uma nova arquitetura para Prescalers são sumariados naTabela 22. Em [Hu96], o Prescaler foi construído com D-flip-flops TSPC sensíveis à borda de subida eque foram otimizados para atingir máxima velocidade; em conseqüência, tanto a velocidade como apotência consumida são elevadas. D-flip-flops TSPC sensíveis à borda de descida com transistores depequenas dimensões e com alguns blocos N-MOS like foram empregados em [Ch96]. O circuitoresultante tem pequena área, baixo consumo de potência mas a máxima freqüência de operação não édas maiores. No Prescaler proposto em [Ya98], um novo D-flip-flop TSPC sensível à borda de subidaé utilizado, resultando em alta velocidade e elevado consumo de potência (o que sugere o uso detransistores grandes). Uma arquitetura alternativa é proposta e aplicada em [Cr96]; D-flip-flopsdiferenciais substituem os TSPC nos pontos críticos. O resultado é uma altíssima velocidade e baixapotência. Nossa implementação, com a estratégia E-TSPC e transistores de pequenas dimensões,fornece a menor área e o menor consumo de potência, quando comparado com as versões anteriores;adicionalmente, sua velocidade é comparável a [Cr96].Por fim, para comparações entre as cinco implementações, foi empregado como índice de méritodos Prescalers o valor calculado pela relaçãoIM=3Tec FPotmaxonde I M é o índice de mérito;

168Circuitos de testes para a estratégia E-TSPC e para os Tapered BuffersTec é o comprimento mínimo de canal para a tecnologia, em µm (Tabela 22, segunda coluna);F max é a máxima freqüência de operação do circuito, em MHz (Tabela 22, quinta coluna);Pot é a potência por MHz, em µW/MHz (Tabela 22, sexta coluna).A última coluna da Tabela 22 apresenta o valor de I M . Observe que o expoente 3, para o parâmetroTec, é necessário para que o índice de mérito permaneça invariável quando é aplicado o Constant-Field Scaling. O circuito aqui projetado é o que maior valor de I M apresenta 6 .Tabela 22. Resultados de área, velocidade e potência para cinco diferentes implementações doPrescaler.PrescalerTecnologia(µm)Tensão dealimentação (V)Área(10 -3 mm 2 )Velocidade(GHz)Potência(µW/MHz)I M(µm 3 MHz 2 /µW)[Hu96] 1,0 5 39.1 1,6 31,2 51,3[Ch96] 0,8 5 13,7 * 1,22 20,9 29,9[Cr96] 0,7 3 632 ** 1,75 13,7 43,8[Ya98] 0,8 5 - 1,80 29,34 31,41(este trabalho) 0,8 5 12,6 1,59 8,0 101,8* unicamente o contador módulo 4/5 e o contador módulo 32 são considerados.** inclui PADs e buffers.4.3.4 Dual-Modulus Prescaler: conclusõesO estudo, a implementação e os testes do Dual-Modulus Prescaler confirmam algumas dasprincipais características da estratégia E-TSPC. São elas:• as regras de composição permitem que o projetista utilize todo o potencial dos blocosdisponíveis;• os blocos N-MOS like podem aumentar a velocidade em todos os pontos onde for necessário.Ainda, desde que os blocos convencionais e os blocos N-MOS like devem seguir as mesmas regrasde composição, eles podem ser substituídos, uns pelos outros, com custos, em termos de tempo deprojeto, pequenos;6 Podemos, a partir da Figura 74, determinar o valor de I M para várias tensões V DD . O menor valor é obtido quandoV DD =5V, que é o usado na Tabela 22.

Circuitos de testes para a estratégia E-TSPC e para os Tapered Buffers 169• p-data chains usando predominantemente p-latches N-MOS like, onde a função lógica éexecutada por transistores N, são mais velozes que os n-data chains. Em conseqüência, n e p-datachains podem ser igualmente aplicados em circuitos de alta velocidade.

Conclusões e futuros trabalhos 1715. Conclusões e futuros trabalhosNossa atenção, neste trabalho, esteve voltada para o projeto de circuitos de alta velocidade emtecnologias CMOS. Como vimos, o aumento das freqüências de operação dos C.I.s, (NTRS-97[Se97]), e a demanda crescente, em diversas áreas de aplicação, por circuitos mais rápidos, fizeramcom que a velocidade se tornasse um importante fator de desempenho mas criaram, todavia, novasdificuldades para os projetos de C.I.s.No capítulo dois, desenvolvemos uma estratégia para o projeto de Register Transfer Systems osquais utilizam um único clock para sincronismo (True Single Phase Clock). A estratégia foidenominada Extended-TSPC. Nela são utilizadas portas lógicas complementar CMOS, CMOSdinâmicas e data pre-charged, blocos n-latches e blocos p-latches. Ainda, são permitidasmodificações em algumas destas portas e blocos, formando os blocos N-MOS like. Um conjunto deregras de composição é fornecido, r 1 a r 5 (ou apenas r G ) além de r E , para determinar como estes blocospodem ou não ser ligados. Uma vez obedecidas a tais regras, garantimos, como mostram os teoremasapresentados e provados no capítulo dois, que diferentes problemas, referentes ao funcionamento dasportas e dos blocos usados, não ocorrerão.A otimização de tapered buffers, para obter máxima taxa de operação, foi então tratada no capítulotrês. A partir de simulações com diversas tecnologias verificamos que com a minimização do atraso dobuffer não obtemos, necessariamente, a máxima taxa de operação para ele. Os resultados mostraramque valores pequenos de fator de aumento entre inversores, inferiores a dois, é que proporcionam asmaiores taxas. Como conseqüência, o uso de valores pequenos do fator de aumento, para aplicaçõesonde atrasos maiores no buffer podem ser suportados, é recomendado para melhora do desempenho.Aumentos superiores a 20% na máxima taxa de operação têm sido alcançados dessa forma.A estratégia E-TSPC, parcialmente, e os novos critérios para otimização de tapered buffers foramempregados no desenvolvimento de versões de alta performance de dois circuitos: um Multiplexador8:1 e um Demultiplexador 1:8 com byte alignment. Os resultados obtidos com testes nestes circuitosforam descritos em detalhes no capítulo quatro. O novo Multiplexador operou a taxas de 1,7Gbit/s e onovo Demultiplexador, a 1,38Gbit/s, valores excelentes para a tecnologia utilizada (CMOS 0,8µm). Oganho de velocidade conseguido em relação a primeira versão destes mesmos circuitos, efeito doemprego das técnicas aqui propostas, foi de 62% para o Multiplexador e de 29% para oDemultiplexador.Um outro circuito, um Dual Modulus Prescaler, foi também desenvolvido. Nele, a estratégia E-TSPC foi empregada de forma mais ampla, mostrando-se vantajosa para se atingir tanto altasfreqüências de operação como baixos consumos de potência. O protótipo caracterizado do Prescaler

172Conclusões e futuros trabalhosoperou na freqüência de 1,58GHz (tecnologia CMOS 0,8µm). O índice de mérito utilizado paracomparação de diferentes implementações de Prescalers, índice que leva em conta a freqüência deoperação, o consumo de potência e a tecnologia utilizada, foi, para nosso circuito, quase duas vezessuperior ao melhor resultado encontrado nas implementações de outros trabalhos.5.1 Futuros trabalhos sobre o E-TSPCO trabalho apresentado aqui é a base para futuros desenvolvimentos. Para sua utilização emcircuitos de média e grande complexidade, ele precisa ser complementado com bibliotecas de células ecom uma série de ferramentas de auxílio a projetos (ferramentas de CAD).A biblioteca de células deve possuir vários blocos da estratégia, em todas as suas variantes, para asfunções lógicas mais comuns. Ainda, é essencial que cada bloco esteja devidamente caracterizado emtermos de velocidade e consumo de potência. Dessa forma, o projetista, ou a ferramenta de CAD,poderá estimar o custo, em termos de potência, da substituição de um bloco mais lento por outro maisveloz. Também é interessante que estejam disponíveis várias células D-flip-flops otimizadas paraatingir máxima taxa de operação. Nessa direção, alguns trabalhos estão sendo executados ([Gri98]).A aplicação com sucesso do E-TSPC em circuitos maiores dependerá, em parte, da existência deferramentas que possam ser empregadas com ele. A ferramenta mais simples que pode ser concebida épara verificação das regras de composição. Essa verificação será trivial uma vez identificados os datachains do circuito, sendo esta identificação, por sua vez, uma tarefa fácil (no capítulo dois é sugeridocomo). Outra ferramenta, mais sofisticada, pode ser construída para determinação dos caminhoscríticos de um circuito, esteja ele descrito por meio de conexões entre células de uma biblioteca, estejaele descrito na forma de layout. Tal ferramenta seria bastante útil para otimizações de velocidade econsumo de potência, pois permitiria identificar as posições onde blocos N-MOS like são maisnecessários.Para tirar maior proveito das potencialidades do E-TSPC, uma ferramenta completa para sínteselógica é desejável. Esse é, por sua vez, o objetivo do Ambiente de Síntese de Circuitos de AltoDesempenho (ASCAD) que vem sendo estudado dentro do LSI/USP [Rom98].5.2 Futuros trabalhos sobre otimização de tapered buffersPara aprofundamento do trabalho sobre tapered buffers, várias questões devem ser investigadas. Aprimeira diz respeito aos problemas de mismatch entre inversores. Foi feita, no capítulo três, umaanálise teórica sobre a questão no entanto faltam resultados experimentais relativos a diferentestecnologias. Para isso várias estruturas com osciladores em anel, formados por inversores, devem ser

Conclusões e futuros trabalhos 173fabricadas e caracterizadas. Na Figura 75 está exemplificado um oscilador para testes de um buffercom fator de aumento χ.Também estudos sobre a área ocupada e a potência consumida pelo tapered buffer, em função dofator de aumento empregado, devem ser acrescentados àqueles efetuados no capítulo três.Inv. 1W n =WInv. 2W n =χWInv. 3W n =χ 2 WInv. NW n =χ N-1 WInv. N+1W n =(χ N -1)WFigura 75. Estrutura para caracterizar mismatch em buffers com fator de aumento χ. W n indica alargura de canal do transistor N.Por fim, como exemplificado no APÊNDICE C, novos modelos para determinação da larguramínima do pulso que atravessa um buffer devem ser tentados. O desejável é obter relações fechadasque possam ser usadas para a previsão desta.

APÊNDICE A 175APÊNDICE AApresentamos uma síntese das principais regras de composição da estratégia E-TSPC. As regras r 1a r 5 , discutidas no capítulo 2, podem ser associadas para constituir a regra geral dada abaixo, que émais simples de ser empregada.Regra de Composição Geral (r G ): Em qualquer data chain deve haver uma das duas configurações:r Ga . ao menos um bloco dinâmico e um latch e um número par de blocos (número par de inversões)entre eles;r Gb . ao menos dois latches e um número par de blocos (número par de inversões) entre eles.No data chain, além de ocorrer uma das configurações acima, os blocos adjacentes não devemdesobedecer às restrições dadas na Tabela A1 (os blocos são adjacentes quando entre eles existemapenas blocos estáticos).Tabela A1. Número de blocos que pode haver entre as entradas e saídas de blocos adjacentes dentrode um data chain.entrada pc-entrada não pcentradapc-entrada não pc-entrada entradade latch de blocode de bloco entrada de de bloco n- de bloco p-PH bloco PH PL bloco PL dinâmico dinâmicoentrada do s.r. n.p. s.r. n.p. s.r. s.r. s.r.data chain 7saída de s.r. n.p. n.p. n.p. n.p. n.p. n.p.latchsaída de s.r. ímpar ímpar par par par ímparbloco PHsaída de s.r. par par ímpar ímpar ímpar parbloco PLsaída de s.r. par par ímpar ímpar ímpar n.p.bloco n-dinâmicosaída debloco p-dinâmicos.r. ímpar ímpar par par n.p. ímpars.r.: ligações que são permitidas, a princípio, sem nenhuma restrição;n.p.: ligações não permitidas;par: deve haver um número par de blocos;ímpar: deve haver um número ímpar de blocos.7 A entrada do data chain é tratada como se fosse a saída de um bloco.

APÊNDICE B 177APÊNDICE BApresentamos abaixo os modelos para transistores da tecnologia CMOS 0,8µm da ES2/ATMEL eda tecnologia CMOS 0,35µm do IMEC/Bélgica ([Es94] e [Hu97]), usados nas simulações.B.1 Modelos para a tecnologia 0,8µm da ES2/ATMELB.1.1 Modelo level 2 para SPICE3d2Modelo Típico para Transistores (0,8).Model NT0.7 NMOS (LEVEL=2 TOX=1.50E-08 VTO=0.906 LD=0.075U NSUB=2.35E16+ GAMMA=0.807 UO=554 UEXP=0.195 UCRIT=50K VMAX=68.15K DELTA=3.8 RSH=178.4+ NEFF=50 NFS=3.1 XJ=0.055U CJ=486U MJ=0.43+ CJSW=223P MJSW=0.43 PB=0.675 CGDO=200P CGSO=200P JS=2U).Model PT0.7 PMOS(LEVEL=2 TOX=1.50E-08 VTO=-0.92 LD=0.021U NSUB=20E16+ GAMMA=0.62 UO=220 UEXP=0.217 UCRIT=17.6K VMAX=70K DELTA=2.85 RSH=220+ NEFF=1.0 NFS=1.0 XJ=0.5U CJ=600U MJ=0.51+ CJSW=820P MJSW=0.51 PB=0.70 CGDO=200P CGSO=200P JS=20U)Modelo Slow para Transistores.Model NS0.7 NMOS (LEVEL=2 TOX=1.65E-08 VTO=1.056 LD=0.075U NSUB=2.35E16+ GAMMA=0.93 UO=530 UEXP=0.195 UCRIT=50K VMAX=68.15K DELTA=3.8 RSH=120+ NEFF=50 NFS=3.1e11 XJ=0.055U CJ=535U MJ=0.43+ CJSW=245P MJSW=0.43 PB=0.675 CGDO=180P CGSO=180P JS=2U).Model PS0.7 PMOS(LEVEL=2 TOX=1.65E-08 VTO=-1.07 LD=0.021U NSUB=20E16+ GAMMA=0.67 UO=208 UEXP=0.217 UCRIT=17.6K VMAX=70K DELTA=2.85 RSH=253+ NEFF=1.0 NFS=1.0e11 XJ=0.5U CJ=640U MJ=0.51+ CJSW=900P MJSW=0.51 PB=0.70 CGDO=180P CGSO=180P JS=20U)Modelo Fast para Transistores.Model NF0.7 NMOS (LEVEL=2 TOX=1.35E-08 VTO=0.756 LD=0.075U NSUB=2.35E16+ GAMMA=0.68 UO=580 UEXP=0.195 UCRIT=50K VMAX=68.15K DELTA=3.8 RSH=155+ NEFF=50 NFS=3.1 XJ=0.055U CJ=437U MJ=0.43+ CJSW=200P MJSW=0.43 PB=0.675 CGDO=220P CGSO=220P JS=2U).Model PF0.7 PMOS (LEVEL=2 TOX=1.35E-08 VTO=-0.77 LD=0.021U NSUB=20E16+ GAMMA=0.56 UO=232 UEXP=0.217 UCRIT=17.6K VMAX=70K DELTA=2.85 RSH=190+ NEFF=1.0 NFS=1.0 XJ=0.5U CJ=440U MJ=0.51+ CJSW=740P MJSW=0.51 PB=0.70 CGDO=220P CGSO=220P JS=20U)B.1.2 Modelo level 6 para HSPICEModelo Típico para Transistores (0,8).Model NT08 NMOS (LEVEL = 6.0 UPDATE=1.0 NSUB=1.965e+16 TOX=150.0 BETA=97e-6+ XJ=0.25u RSH=65 MOB=2 F1=372k F2=200m UTRA=563m XL=0.04u LD=0.1u+ XW=0.9u WD=0.45u VTO=815m NSS=0.0 NWE=193.7n UFDS=99.5m VFDS=0.2 FDS=84m+ VB0=1.50 GAMMA=764m LGAMMA=705m VSH=650m NWM=-197m SCM=1.733

178APÊNDICE B+ WIC =2 NFS=5E11 WEX=17 LAMBDA=10.63u NU=1 KU=1.405 ECRIT=87k MBL=555m+ KA=974m MAL=295m CLM=3 KCL=1.08 MCL=4.63 TLEV=1 BEX=-1.5 TCV=-2m+ CAPOP=2.0 ACM=2.0 CJ=503u MJ=0.43 CJSW=109p MJSW=0.43 PB=0.675+ CGDO=200p CGSO=200p JS=2u).Model PT08 PMOS (LEVEL=6.0 UPDATE=1.0 NSUB=2.5e+16 TOX=150.0 BETA=30.16e-6+ XJ=0.5u RSH = 80 MOB=2 F1=483k F2=320m UTRA=-197m XL=0.042u LD=0.1u+ XW=0.9u WD=0.45u VTO=-1 NWE=56.1n UFDS=331m VFDS=0.5 FDS=286m+ VB0 =1.5 GAMMA=587m LGAMMA=653m VSH=-116m NWM=-442m SCM=1.01+ WIC=2 NFS=6E11 WEX=14.3 LAMBDA=14u NU=1 KU=9.871 ECRIT=486k MBL=803m+ KA=1.082 MAL=0 CLM=3 KCL=41.91m MCL=6.97 TLEV=1 BEX=-1.0 TCV=1.52m+ CAPOP=2.0 ACM=2.0 CJ=776u MJ=0.51 CJSW=572p MJSW=0.51 PB=0.7+ CGDO=200p CGSO=200p JS=20u)Modelo Fast para Transistores.Model NF08 NMOS (LEVEL=6.0 UPDATE=1.0 NSUB=1.965e+16 TOX=135.0 BETA=107e-6+ XJ=0.25u RSH=55 MOB=2 F1=372k F2=200m UTRA=563m XL=-0.08u LD=0.1u+ XW=1.08u WD=0.45u VTO=715m NSS=0.0 NWE=193.7n UFDS=99.5m VFDS=0.2 FDS=84m+ VB0=1.50 GAMMA=714m LGAMMA=655m VSH=650m NWM=-197m SCM=1.733+ WIC=2 NFS=5E11 WEX=17 LAMBDA=10.63u NU=1 KU=1.405 ECRIT=87k MBL=555m+ KA=974m MAL=295m CLM=3 KCL=1.08 MCL=4.63 TLEV=1 BEX=-1.5 TCV=-2m+ CAPOP=2.0 ACM=2.0 CJ=453u MJ=0.43 CJSW=90p MJSW=0.43 PB=0.675+ CGDO=220p CGSO=220p JS=2u).Model PF08 PMOS (LEVEL=6.0 UPDATE=1.0 NSUB=2.5e+16 TOX=135.0 BETA=33.4e-6+ XJ=0.5u RSH=70 MOB=2 F1=483k F2=320m UTRA=-197m XL=-0.078u LD=0.1u+ XW=1.08u WD=0.45u VTO=-0.9 NWE=56.1n UFDS=331m VFDS=0.5 FDS=286m+ VB0=1.5 GAMMA=537m LGAMMA=603m VSH=-116m NWM=-442m SCM=1.01+ WIC=2 NFS=6E11 WEX=14.3 LAMBDA=14u NU=1 KU=9.871 ECRIT=486k MBL=803m+ KA=1.082 MAL=0 CLM=3 KCL=41.91m MCL=6.97 TLEV=1 BEX=-1.0 TCV=1.52m+ CAPOP=2.0 ACM=2.0 CJ=706u MJ=0.51 CJSW=522p MJSW=0.51 PB=0.7+ CGDO=220p CGSO=220p JS=20u)Modelo Slow para Transistores.Model NS08 NMOS (LEVEL=6.0 UPDATE=1.0 NSUB=1.965e+16 TOX=165.0 BETA=88e-6+ XJ=0.25u RSH=75 MOB=2 F1=372k F2=200m UTRA=563m XL=0.16u LD=0.1u+ XW=0.72u WD=0.45u VTO=915m NSS=0.0 NWE=193.7n UFDS=99.5m VFDS=0.2FDS=84m+ VB0=1.50 GAMMA=814m LGAMMA=755m VSH=650m NWM=-197m SCM=1.733+ WIC=2 NFS=5E11 WEX=17 LAMBDA=10.63u NU=1 KU=1.405 ECRIT=87k MBL=555m+ KA=974m MAL=295m CLM=3 KCL=1.08 MCL=4.63 TLEV=1 BEX=-1.5 TCV=-2m+ CAPOP=2.0 ACM=2.0 CJ=553u MJ=0.43 CJSW=130p MJSW=0.43 PB=0.675+ CGDO=180p CGSO=180p JS=2u).Model PS08 PMOS (LEVEL=6.0 UPDATE=1.0 NSUB=2.5e+16 TOX=165.0 BETA=27.4e-6+ XJ=0.5u RSH=90 MOB=2 F1=483k F2=320m UTRA=-197m XL=0.162u LD=0.1u+ XW=0.72u WD=0.45u VTO=-1.1 NWE=56.1n UFDS=331m VFDS=0.5 FDS=286m+ VB0=1.5 GAMMA=637m LGAMMA=703m VSH=-116m NWM=-442m SCM=1.01

APÊNDICE B 179+ WIC=2 NFS=6E11 WEX=14.3 LAMBDA=14u NU=1 KU=9.871 ECRIT=486k MBL=803m+ KA=1.082 MAL=0 CLM=3 KCL=41.91m MCL=6.97 TLEV=1 BEX=-1.0 TCV=1.52m+ CAPOP=2.0 ACM=2.0 CJ=846u MJ=0.51 CJSW=622p MJSW=0.51 PB=0.7+ CGDO=180p CGSO=180p JS=20u)B.2 Modelos para a tecnologia 0,35µm do IMEC/BélgicaB.2.1 Modelo level 3 para HSPICEModelo Slow para Transistores (0,35).Model NS035 NMOS (level=3 VT0=0.733 Kp=218.2u Kappa=0.16 tox=7.5n Vmax=132.16K+ Ld=0.01u Ldif=0.15u Hdfi=0.4u ACM=2 Xj=0.1u Wd=-0.01u Theta=0.24 U0=426.98+ Delta=-0.5 ETA=0 Gamma=0.629 NSUB=2.9e17 PHI=0.905 TPG=+1 JS=0.34e-6+ JSW=3.3e-13 N=1.05 CJ=102E-5 CJSW=4.1E-10 MJ=0.364 MJSW=0.255 PB=0.776+ PHP=0.757 RSH=2.0 RDC=0 RSC=0 RD=1990 RS=1990)*+ RDC=2.6 RSC=2.6 RD=1990 RS=1990).Model PS035 PMOS (level=3 VT0=-0.726 Kp=46.3u Kappa=2 tox=7.5n Vmax=104.47K+ Ld=0.01u Ldif=0.15u Hdif=0.4u ACM=2 Xj=0.1u Wd=-0.06u Theta=0.199 U0=100+ Delta=-0.56 ETA=0 Gamma=0.618 NSUB=2.8e17 PHI=0.895 TPG=+1 JS=0.29e-6+ JSW=2.8e-13 N=1.05 CJ=111E-5 CJSW=3.6E-10 MJ=0.453 MJSW=0.267 PB=0.894+ PHP=0.616 RSH=1.8 RDC=0 RSC=0. RD=4960 RS=4960)*+ RDC=2.4 RSC=2.4 RD=4960 RS=4960)

APÊNDICE C 181APÊNDICE CTentaremos aqui um modelamento alternativo para determinar a largura mínima do pulso quepropaga por um tapered buffer. Vamos considerar, para o problema, que os inversores são sistemaslineares invariantes, com uma entrada que é V GS (tensão gate-fonte) e uma saída (tensão dreno-fonte),sendo a fonte, a do transistor N. Poderemos então escrever a função de transferência do buffer ([Or85],[De79]):i=N∏Hs () = H()si=1ionde H(s) é a função de transferência do buffer;N é o número de inversores do buffer;H i (s) é a função de transferência do i-ésimo inversor do buffer.Chamaremos a máxima taxa de transmissão de dados possível no buffer, em bit/s, de f m . Vamossupor que, nessa freqüência máxima, o ganho da função de transferência seja K A , ou sejai=N∏H( ω ) = H ( ω ) = Kc i ci=1Ae f mωc= 2 2 πonde ω c será chamada de freqüência angular de corte do buffer;K A é uma constante onde 0< KA < H( 0) .O modelo aceitável mais simples para o inversor é dado na Figura C1. Neste modelo há um circuitoRC na saída que será responsável pelo único pólo da função de transferência. Para o i-ésimo inversorserá válido então1Hi()=−s GAisR CEiLi+ 1onde G Ai é o ganho DC do inversor, G Ai ≥1;R Ei é a resistência equivalente do i-ésimo inversor (Figura C1);C Li é a capacitância de carga do i-ésimo inversor (Figura C1).R EiV GSG Ai V GSC LiV DSFigura C1. Modelo de primeira ordem para um inversor.Por fim, a função de transferência do buffer serái=N⎛1Hs ()= ∏ ⎜−GAi⎝ sR Ci=1EiLi⎞⎟+ 1⎠

182APÊNDICE Ce, portanto, a freqüência angular de corte ω C será aquela que satisfaz a relaçãoi=N∏i = 1⎛⎜⎝1R Cω c Ei Li⎞ KA⎟= i=N ; observe que+ 1⎠∏ ( GAi)i=1i=N∏i=1As seguintes simplificações serão ainda aplicadas:KA< 1.( G )• os ganhos G Ai s iguais para todos os inversores e com valor de G A . Observemos que o ganho doinversor, quando os dois transistores estão na saturação, depende da relação entre g m ,transcondutância do transistor, e g d , a condutância de dreno. Pode ser mostrado que esta relação éindependente da largura do canal do transistor, ao menos em uma análise de primeira ordem[Gr86]. De forma semelhante, supomos ser G Ai ;tI• REiCLi= 0 para todo 1≤i

APÊNDICE C 183cujas inclinações são inversamente proporcionais as dimensões do último inversor do buffer. Por (C1),fazendo C L tender a infinito, determinamos que G A =1 é necessário para tal.Por outro lado, quando C L =0 e adotando G A =1, podemos escrever∂tm∂N⎡⎢⎢⎢⎛⎢t⎜⎣⎢⎝ tI 0m⎤⎥1 ⎥2⎞⎥⎟ + 1⎥⎠ ⎦⎥N −1K≈ = KG2A2 NA2Ao que implica tm≈2KtI 0⎛ 2 ⎞⎜ − ⎟⎝ N − 1⎠A.− 1A derivada de t m em relação a N pode ser calculada a partir dessa relação. Podemos verificar queC L =0tende a infinito quando N cresce. Os gráficos largura mínima de um pulso que passa pelotapered buffer em função do número de inversores, que são apresentados no capítulo 3, indicam queisso não está correto. As derivadas devem sim tender a zero.Essas considerações indicam que a expressão (C1) não é adequada para o modelamento.Podemos escolher outras funções de transferência para o inversor e examinar os resultados. Em[Pa97], para determinação do atraso do inversor, foi usada uma função de transferência cuja respostaao impulso é um sinal trapezoidal.Este estudo, no entanto, será feito em futuros trabalhos.

APÊNDICE D 185APÊNDICE DA comparação entre os resultados de simulação e as relações semi-empíricas para a tecnologiaCMOS 0,8µm da AMS, [Am95], é apresentada aqui.D.1 Condições para a simulaçãoAs condições para as simulações executadas com a tecnologia da AMS são semelhantes às usadasnos exemplos do capítulo 3. Elas são resumidas na tabela D1.Tabela D1. Condições para obtenção dos resultados de simulação para a tecnologia CMOS 0,8µm daAMS.Condições de simulaçãosimuladorHSPICEmodelo usado level 47, típico (BSIM3, versão 2)alimentação do buffer 5,0Vsinal de entrada do buffer “010001111011100101101” e o seu complemento(“101110000100011010010”)tempos de subida e descida iguais a 20% da largura de um pulso mínimocritério de análise da saída todas os pulsos da entrada chegam a saída e atingem níveismínimos adotadosníveis mínimos da saídaV HM =4,0VV LM =1,0Vcomprimento de canal dosL=0,8µmtransistoreslargura de canal dos trans.do primeiro inversortrans. P W p1 =8µmtrans. N W n1 =5µmconfiguração do transistorem pente com dois ramosdimensões de drenoempregadasárea=1,3Wµm 2perímetro= W+5,2µmDadas estas condições, as constantes necessárias para a expressão (16), capítulo 3, são determinadase seus valores são indicados abaixo:K 1 =3,45ns/pF, K 2 =46ps e K 4 =0,62.Na Figura D1 são mostrados os resultados simulados e a aproximação das equações semi-empíricas.Para fator de ganho χ=3,0, a máxima taxa de operação é de 2,05Gbit/s; para χ=1,8, a máxima taxa éde 2,53 Gbit/s que também é a máxima possível com o buffer (seis inversores). O aumento entre um eoutro caso é de 23%.

186APÊNDICE Dm ax. taxa(G b it/s )32.52C L =1pF0,8µ m C M O SA M Ssim ulação2 inv.3 inv.4 inv.5 inv.6 inv.7 inv.1.510.501 1.5 2 2.5 3 3.5 4 4.5 5fator de aum ento do tapered bufferFigura D1. Comparação entre os pontos obtidos por simulação (o buffer com dois inversores éapresentado com ‘x’, três com ‘+’, quatro com ‘o’, cinco com ‘*’, seis com 'x', sete com 'o') eequações dadas por (16) (linhas contínuas). A tecnologia é CMOS 0,8µm da AMS e a capacitância decarga de 1pF.D.2 Modelos para a tecnologia 0,8µm da AMSAbaixo estão descritos os parâmetros do modelo level 47 para o HSPICE, BSIM3, versão 2(Berkeley Short-Channel IGFET Model), usado. Lembramos que este modelo é o melhor entre osempregados neste trabalho.Modelo Típico para Transistores (0,8)..MODEL nmos NMOS (LEVEL=47* ----------------------------------------------------------------------* format : HSPICE* model : MOS BSIM3v2* extracted : CYB J010JR00; 1995-12; ese (-487)* doc# : 9933006 REV_A* created : 1995-12-19* *** Flags ***+ SUBTHMOD=2.000e+00 SATMOD =2.000e+00 BULKMOD =1.000e+00* *** Threshold voltage related model parameters ***+ K3 =2.849e+00 K3B =1.503e+00 NPEAK =1.021e+17 VTH0 =8.089e-01+ VOFF =-5.599e-02 DVT0 =4.668e-01 DVT1 =2.826e-01+ DVT2 =-3.650e-01 KETA =-7.230e-03 PSCBE1 =1.894e+08 PSCBE2 =9.574e-07* *** Mobility related model parameters ***+ UA =4.621e-10 UB =1.000e-22 UC =7.399e-03 U0 =4.789e+02* *** Subthreshold related parameters ***+ DSUB =1.000e+00 ETA0 =1.000e-02 ETAB =-9.720e-03+ NFACTOR =9.000e-01 VGHIGH =1.500e-01 VGLOW =-1.200e-01* *** Saturation related parameters ***+ ETA =3.000e-01 PCLM =1.236e+00+ PDIBL1 =1.012e-02 PDIBL2 =5.930e-04 DROUT =6.838e-02+ A0 =6.471e-01 A1 =0.000e+00 A2 =1.000e+00+ PVAG =1.964e-01 VSAT =8.981e+06

APÊNDICE D 187* *** Geometry modulation related parameters ***+ W0 =1.069e-12* *** Temperature effect parameters ***+ AT =3.300e04 UTE =-1.763 KT1 =-0.385 KT2 =0.013 KT1L =0.000+ UA1 =1.460e-09 UB1 =-7.610e-18 UC1 =-0.056* *** Overlap capacitance related and dynamic model parameters ***+ CGDO =0.350e-09 CGSO =0.350e-09 CGBO =0.150e-09+ XPART =1.000e+00* *** Parasitic resistance and capacitance related model parameters ***+ RDS0 =0.000e+00 RDSW =9.178e+02+ CDSC =2.065e-05 CDSCB =0.000e+00 CIT =0.000e+00* *** Process and parameters extraction related model parameters ***+ TOX =1.557e-08 NSUB =72.74e+15 NLX =0.000e+00* *** Noise effect related model parameters ***+ AF =1.451e-00 KF =0.233e-25 NLEV =0* *** Common extrinsic model parameters ***+ ACM =2 RD =0.000e+00 RS =0.000e+00 RSH =2.400e+01+ RDC =0.000e+00 RSC =0.000e+00 LD =1.137e-07 WD =5.290e-07+ LDIF =0.000e+00 HDIF =0.000e+00 WMLT =1.000e+00+ LMLT =1.000e+00 XJ =4.000e-07+ JS =0.010e-03 JSW =0.000e+00 IS =0.000e+00+ N =1.000e+00 NDS =1.000e+12 VNDS =-1.00e+00+ CBD =0.000e+00 CBS =0.000e+00 CJ =0.29e-03+ CJSW =0.230e-09 FC =0.000e+00+ MJ =0.460e-00 MJSW =0.330e-00 TT =0.000e+00 PB =0.88 PHP =0.88).MODEL pmos PMOS (LEVEL=47* ----------------------------------------------------------------------* format : HSPICE* model : MOS BSIM3v2* extracted : CYB J010JR00; 1995-12; ese (-487)* doc# : 9933006 REV_A* created : 1995-12-19* NOTE: Only for use in AMS-approved simulators.* *** Flags ***+ SUBTHMOD=2.000e+00 SATMOD =2.000e+00 BULKMOD =2.000e+00* *** Threshold voltage related model parameters ***+ K3 =4.504e+01 K3B =-1.998e+01 NPEAK =2.933e+16 VTH0 =-7.736e-01+ VOFF =-7.207e-02 DVT0 =9.784e+00 DVT1 =7.501e-01+ DVT2 =1.102e-01 KETA =-5.641e-03 PSCBE1 =6.321e+09 PSCBE2 =1.081e-08* *** Mobility related model parameters ***+ UA =2.220e-09 UB =1.000e-23 UC =-2.055e-03 U0 =2.170e+02* *** Subthreshold related parameters ***+ DSUB =2.095e-01 ETA0 =6.638e-02 ETAB =-3.357e-03+ NFACTOR =1.864e+00 VGHIGH =1.500e-01 VGLOW =-1.200e-01* *** Saturation related parameters ***+ ETA =3.000e-01 PCLM =2.439e+00+ PDIBL1 =4.354e+00 PDIBL2 =6.428e-03 DROUT =9.730e-01+ A0 =4.858e+00 A1 =8.543e-01 A2 =1.648e-02+ PVAG =-2.390e-01 VSAT =4.204e+06

188APÊNDICE D* *** Geometry modulation related parameters ***+ W0 =1.553e-05* *** Temperature effect parameters ***+ AT =3.300e+04 UTE =-1.040 KT1 =-0.482 KT2 =0.013 KT1L =0.000+ UA1 =6.990e-09 UB1 =-7.610e-18 UC1 =-0.056* *** Overlap capacitance related and dynamic model parameters ***+ CGDO =0.350e-09 CGSO =0.350e-09 CGBO =0.150e-09 XPART =1.000e+00* *** Parasitic resistance and capacitance related model parameters ***+ RDS0 =0.000e+00 RDSW =2.119e+03+ CDSC =1.102e-02 CDSCB =1.000e-04 CIT =0.000e+00* *** Process and parameters extraction related model parameters ***+ TOX =1.557e-08 NSUB =2.764e+16+ NLX =4.846e-07* *** Noise effect related model parameters ***+ AF =1.279 KF =6.314e-29 NLEV =0* *** Common extrinsic model parameters ***+ ACM =2 RD =0.000e+00 RS =0.000e+00 RSH =4.200e+01+ RDC =0.000e+00 RSC =0.000e+00 LD =1.352e-08 WD =2.348e-07+ LDIF =0.000e+00 HDIF =0.000e+00 WMLT =1.000e+00+ LMLT =1.000e+00 XJ =4.000e-07+ JS =0.040e-03 JSW =0.000e+00 IS =0.000e+00+ N =1.000e+00 NDS =1.000e+12 VNDS =-1.00e+00+ CBD =0.000e+00 CBS =0.000e+00 CJ =0.490e-03+ CJSW =0.210e-09 FC =0.000e+00+ MJ =0.470e+00 MJSW =0.290e+00 TT =0.000e+00+ PB =0.800e+00 PHP =0.800e+00)

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