Circuitos Práticos - Saber Eletrônica

If & Case
Os testes condicionais IF e CASE podOs
testes condicionais IF e CASE podem ser
usados apenas dentro de um processo. Cada
teste vai resultar em pelo menos um nível de
lógica, ou seja, nos CPLDs um IF ocupará
uma ou mais macrocélulas e nos FPGAs
ocupará um ou mais logic cells (conjunto
de LUT + flip-flop). Essa característica deve
ser lembrada quando estiver projetando um
circuito, pois incorre em maior ou menor
consumo de recursos do dispositivo.
A sintaxe do uso do IF pode ser vista
no quadro 1. Os IFs podem ser concate-
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity qualquer is
Port ( clk,reset,en : in std_logic;
saida : inout std_logic_vector(7 downto 0));
end qualquer;
architecture RTL of qualquer is
signal div : std_logic_vector (7 downto 0);
begin
saida =255) then
conta:=0;
elsif rising_edge(clk) then
conta := conta + 1;
yy := yy + 3;
if conta=3 then
div