universidade federal de santa catarina programa de póe-graduação ...

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A configuração lógica de cada bloco da Fig. A.2 ê apresentada abaixo:
a) Blocos x0, xl, X2, X3, 20, zl, 22, 23, w0, wi, w2,'w3, y0, yi, y2 e
V
y3 são configurados com entradas sincronizadas pelo pulso de clock conectado
na entrada K, esta sincronização é realizada por um “latch" existente nos
blocos BES. Esta configuração é representada por:
I = PAD (K)
Onde I representa bloco configurado como entrada, PAD representa que a entrada
esta conectada ao pino do circuito integrado ("pad") e (K) significa entrada
sincronizada pelo pulso de clock conectado ao pino K.
b) Blocos x00, x11, ×22, X33, z0O, 211, 222, 233, wOO, wll, w22, w33,
y0O,y11, y22, y33, hb0, hbi, hb2, hb3, lb3, lb2, lbl, 1b0, la3, la2, 1a1 e
la0, são configurados
~
como saidas sem sincronismo:
O = PAD
c) Blocos clk, ie0, iel, ie2, ie3, ic3, ic2, ici, ic0, nn, ib3, ib2, ibl
e ib0 são configurados como entradas sem sincronismo:
I = PAD
d) Blocos F1 e F1_B são configurados como portas E:
X = A.C (K) (sincronizada)
Y = B.C (Sem sincronismo)
e) Blocos D2 e D2_B são configurados com a lógica abaixo:
X B.A.C + B.(A.C) (K)
Y = B.A.C