A Clock Generator with Dynamic Frequency Scaling for Globally ...

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analógico do oscilador foi descrito em linguagem RTL, com o propósito de
reduzir o tempo de simulação. Após a validação do algoritmo implementado em
VHDL, o circuito foi sintetizado utilizando as células padrão da tecnologia
utilizada. A síntese foi feita utilizando as ferramentas da Cadence, Encounter
RTL Compiler. Com os dados exibidos na Figura 14 é possível calcular a
frequência máxima de operação do controlador para que o descarte de
componentes na fase de teste seja mínimo. Utilizando três desvios padrão,
iremos obter um descarte de 0,13% dos componentes. A frequência de 860MHz
está a essa distância da média, sendo a frequência utilizada para síntese. O
circuito resultante da síntese lógica é mostrado na Figura 26.
create_clock -name clk [get_ports cur_clk_i] -period 1
set_clock_transition -min -rise 0.01 clk
set_clock_transition -max -rise 0.008 clk
set_clock_uncertainty -setup -clock clk 0.04
set_clock_uncertainty -hold -clock clk 0.02
Figura 25 – Restrições de timing utilizadas na síntese usando o oscilador em anel
projetado.
Figura 26 – Circuito sintetizado do controlador.