A Clock Generator with Dynamic Frequency Scaling for Globally ...
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26<br />
potência em relação às outras alternativas sem ter um limite numérico<br />
estabelecido. Outra característica do projeto é sua aplicação, que requer uma<br />
frequência máxima de operação de 500MHz, impondo assim um critério<br />
quantitativo para escolha do dimensionamento adequado dos transistores. Para<br />
obter baixas frequências sem aumento excessivo no número de elementos no<br />
anel, uma alternativa é utilizar modelos lentos de transistor. A tecnologia<br />
ST65nm oferece uma grande diversidade de transistores divididos em<br />
transistores de propósito geral (General Purpose) e transistores de baixo<br />
consumo de potência (Low Power) em função da espessura do óxido do gate,<br />
sendo o que no segundo a espessura é maior. Além disso, cada uma dessas<br />
duas categorias possui ainda transistores com diversas tensões de threshold:<br />
baixa, média e alta (chamados Low V t , Standard V t e High V t ).<br />
Vctrl<br />
IN<br />
OUT<br />
Figura 8 – Elemento de atraso selecionado.<br />
A utilização de um transistor com alta tensão de threshold torna o<br />
chaveamento mais lento. Além disso, desejamos baixo consumo de potência, o<br />
que é obtido por transistores low power, o quais também são mais lentos. Dessa<br />
<strong>for</strong>ma, o modelo de transistor escolhido foi o modelo com alta tensão de<br />
threshold e baixa potência, chamado hvtlp – high voltage threshold, low power.<br />
Neste projeto, o duty cycle do oscilador não será usado como critério para o<br />
dimensionamento, visto que a aplicação alvo não tem restrições nesse sentido.<br />
De qualquer <strong>for</strong>ma, in<strong>for</strong>mações sobre esta característica são exploradas, de<br />
<strong>for</strong>ma a disponibilizar dados para futuras adaptações desde trabalho para outras<br />
finalidades.