A Clock Generator with Dynamic Frequency Scaling for Globally ...
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11<br />
um número restrito de frequências <strong>for</strong>necidas pelo gerente de relógio do FPGA,<br />
ou DCM, do inglês Digital <strong>Clock</strong> Manager.<br />
Controle de<br />
Roteamento<br />
Crossbar<br />
B<br />
N<br />
Controle de Relógio<br />
O<br />
B<br />
Controle<br />
Lógico<br />
B<br />
L<br />
B<br />
B<br />
S<br />
Lo<br />
Figura 1 – Estrutura do roteador da NoC Hermes-GLP [PON08a].<br />
Sel_clk_in<br />
Sel_clk_out<br />
Sel_clk_in<br />
Sel_clk_out<br />
Sel_clk_in<br />
Sel_clk_out<br />
Sel_clk_in<br />
Sel_clk_out<br />
Sel_clk_in<br />
Sel_clk_out<br />
L<br />
N<br />
W<br />
E<br />
S<br />
Port_state<br />
<strong>Clock</strong>_out<br />
XBar<br />
Clk_Ctrl<br />
<strong>Clock</strong>_in_1 ….. <strong>Clock</strong>_in_n<br />
Figura 2 – Estrutura do controle de relógio do roteador da Hermes-GLP[PON08a].<br />
A Figura 3 ilustra o controle de relógio dos roteadores em tempo de<br />
execução.<br />
Atualmente, dentro do grupo de pesquisa GAPH, há interesse em dar<br />
continuidade aos trabalhos com a Hermes-GLP através da implementação de<br />
uma versão dessa NoC em tecnologias ASIC recentes, como CMOS 65nm. Isso<br />
torna necessário a implementação ASIC de um gerador de relógio para substituir<br />
o DCM existente em FPGAs, como o utilizado na prototipação da Hermes-GLP.<br />
O presente trabalho tem a finalidade de suprir essa necessidade, criando um<br />
gerador de relógio especialmente ajustado às necessidades da NoC, ou seja,<br />
baixo consumo de potência e área reduzida.
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