Dynamic Voltage Scaling Dissertação para obtenção do Grau de ...

5. Resultados Experimentais
5.2 Simulações Post-Route
Para mostrar o comportamento de alguns sinais internos e verificar o cumprimento dos
objectivos propostos, foram realizadas algumas simulações post-route a alguns dos módulos
implementados na FPGA. As simulações são efectuadas individualmente para cada bloco, por esse
motivo os sinais de entrada em cada bloco são fornecidos manualmente no ficheiro de simulação.
Figura 5.2 – Diagrama temporal do bloco Temporizador
A Figura 5.2 apresenta o diagrama temporal do bloco Temporizador. Pode ver-se que foram
cumpridos os objectivos especificados para este bloco: o sinal edge termina depois do clkgen e o
sinal aging é o último a vir a ‘1’. Através desta simulação foi medido o período entre o início do sinal
edge e o sinal clkgen. No Capitulo 3.3.2 tinha sido referido que este intervalo deveria estar o mais
próximo possível do período de relógio. O resultado obtido foi então 19,952ns, o que é bastante
próximo dos 20ns do período de relógio. Tendo em conta que se está num ambiente FPGA, este
resultado foi considerado bastante bom. Comparando estes resultados com os da simulação
comportamental pode ver-se um forte atraso nas saídas Q0 e Q1 do contador da máquina de
estados. No entanto este atraso não tem qualquer influência no comportamento do sensor uma vez
que os sinais aging, edge e clkgen estão sincronizados entre si.
Figura 5.3 – Diagrama temporal do bloco SPI
No caso da simulação do bloco SPI apresentada na Figura 5.3, como a frequência de transição
suportada pelo protocolo é muito inferior aos 50Mhz utilizados pela FPGA, não são visíveis quaisquer
desfasamentos nos sinais de comunicação.
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