Dynamic Voltage Scaling Dissertação para obtenção do Grau de ...

4. Demonstrador FPGA
4.3.4 Implementação do Sensor Global
A implementação do Sensor Global em FPGA teve algumas particularidades devido às
condições oferecidas pelo dispositivo. Quando o sensor PVTA foi implementado pela primeira vez, a
ferramenta de síntese eliminou quase todos os flip-flops e portas NOR da cadeia e substitui-os por
lógica equivalente. Por este motivo foi necessário impor uma restrição de não optimização nos
barramentos test_data e Therm_Code através do atributo “keep”. Com esta modificação foi possível
obter os primeiros resultados do código termómetro, mas verificou-se que eram incoerentes. Esta
incoerência ficou a dever-se ao atraso dos sinais aging e clkgen originado pelo elevado fanout. O
problema foi resolvido introduzindo buffers presentes na FPGA para transporte e distribuição de
sinais de relógio: “BUFG”. Dada a enorme utilidade destes buffers, a sua utilização foi também
estendida ao bloco Temporizador a fim de ser utlizado no sinal edge, clkdiv e no relógio da máquina
de estados.
Por fim, o sensor foi implementado utilizando uma cadeia de atraso com 36 portas NOR, 4 no
início sem flip-flops e 32 com flip-flops consecutivos fornecendo um código termómetro também de
32 bits. Esta solução foi adoptada para permitir máxima versatilidade durantes a fase de teste.
Relativamente ao temporizador, foram utilizados 18 registos para dividir o sinal de relógio cuja saída
pode ser configurada manualmente. Por segurança é aconselhável que o período do sinal clkdiv seja
pelo menos maior do que a duração da comunicação de dados via SPI para controlo da tensão do
DCDC.
4.3.5 Multiplicador Pipeline
O método usado para garantir que o sistema de optimização proposto não causa falhas consiste
em efectuar um teste exaustivo e aferir que o resultado é sempre o desejado. Este é o motivo pelo
qual foi colocado um multiplicador com autoteste no demonstrador FPGA. A saída do multiplicador
implementado tem dimensão 32 bits (obtida de duas entradas de 16 bits) e contem dois andares
pipeline. Estas especificações foram escolhidas de modo a obter uma taxa de ocupação,
multiplicador mais BIST, superior à dos restantes elementos, garantindo o seu funcionamento em
torno da frequência fornecida pela FPGA. O código VHDL implementado foi o mesmo utilizado por J.
Semião et al. em [6]. Tanto o multiplicador como o algoritmo de autoteste são completamente
independentes dos restantes blocos implementados pelo que apenas têm em comum o sinal de
relógio. O correcto funcionamento da FPGA origina uma assinatura do BIST permanente, sendo uma
boa referencia para a calibração do sensor. Com o objectivo de aumentar a correlação entre o
desempenho do multiplicador e o desempenho do sensor, o multiplicador foi implementado
recorrendo às LUT. Deste modo são evitados os multiplicadores dedicados e extremamente
optimizados que não reflectem o real desempenho dos restantes blocos lógicos da FPGA.
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