Dynamic Voltage Scaling Dissertação para obtenção do Grau de ...

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4. Demonstrador FPGA 4.3.1 Modificações Efectuadas Neste trabalho foi utilizada uma FPGA Spartan 3 XC3S400-FT256 da Digilent ® . Após uma análise ao esquema eléctrico fornecido pelo fabricante foi identificado o processo de distribuição de energia na FPGA. O dispositivo é alimentado externamente com 5V que irão alimentar o LDO principal, reduzindo a tensão para 3,3V. Este LDO alimenta as interfaces de entrada e saída de dados bem como a maioria dos dispositivos na FPGA. Incluídos nestes dispositivos encontra-se um LDO para gerar 2,5V e outro para gerar 1,2V. Os 2,5V alimentam os controladores do sinal de relógio (DCM) e os periféricos de programação como o JTAG. Por fim, os 1,2V alimentam o núcleo digital da FPGA sendo, portanto, este o dispositivo a substituir pelo DCDC com tensão programável. Na Figura 4.3 é indicado o local, no verso da placa de circuito impresso da FPGA, de onde foi removido o LDO dos 1,2V para substituir pela alimentação do DCDC. Figura 4.3 – Verso da placa de circuito impresso da FPGA indicando o LDO a remover 4.3.2 Conversor DCDC O conversor DCDC utilizado é apresentado na Figura 4.4 e foi projectado numa parceria entre o INESC-ID e a SILICONGATE LDA. Para funcionar, este conversor requer o fornecimento de três alimentações externas. À semelhança da FPGA, o DCDC utiliza 1,2V para o núcleo digital, 3,3V para entradas e saídas de dados e uma tensão em torno de 2,4V como entrada de potência. Para tornar o protótipo independente de fontes de alimentação externas foram utlizados os três LDO existentes na FPGA para alimentar paralelamente o DCDC. O LDO de 1,2V que foi retirado da placa da FPGA foi soldado a um dissipador externo e usado para alimentar o núcleo digital do DCDC. Para tal foi necessário criar um cabo a ligar o LDO de 3,3V da FPGA (Figura 4.5) ao LDO de 1,2V e outro como um conector para levar os 1,2V ao DCDC. Um outro cabo foi criado para levar os 2,5V da FPGA para a entrada de potência do DCDC. Por fim, os 3,3V são fornecidos juntamente com as linhas de dados. 30
4. Demonstrador FPGA Figura 4.4 – Conversor DCDC programável por SPI Figura 4.5 – Vista de topo da placa de circuito impresso da FPGA indicando o LDO dos 3,3V 4.3.3 Comunicação SPI O protocolo SPI ou interface periférica de comunicação série permite a comunicação de um microcontrolador (mestre) com diversos outros componentes (escravos) de uma forma compacta. Neste protocolo o dispositivo mestre faz a gestão das comunicações através de uma linha de selecção, para cada dispositivo, activa a ‘0’ ( ). A sincronização de dados é assegurada pelo sinal de relógio SCLK gerado pelo dispositivo mestre. Por fim, os dispositivos escravos comunicam pela linha de dados MISO (master input, slave output ou entrada do mestre, saída do escravo), e mestre pela linha MOSI (master output, slave input ou saída do mestre, entrada do escravo). Um exemplo da implementação deste protocolo pode ser visto na Figura 4.6. 31
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