25.12.2013 Views

Dynamic Voltage Scaling Dissertação para obtenção do Grau de ...

Dynamic Voltage Scaling Dissertação para obtenção do Grau de ...

Dynamic Voltage Scaling Dissertação para obtenção do Grau de ...

SHOW MORE
SHOW LESS

Create successful ePaper yourself

Turn your PDF publications into a flip-book with our unique Google optimized e-Paper software.

4. Demonstra<strong>do</strong>r FPGA<br />

4.3.1 Modificações Efectuadas<br />

Neste trabalho foi utilizada uma FPGA Spartan 3 XC3S400-FT256 da Digilent ® . Após uma<br />

análise ao esquema eléctrico forneci<strong>do</strong> pelo fabricante foi i<strong>de</strong>ntifica<strong>do</strong> o processo <strong>de</strong> distribuição <strong>de</strong><br />

energia na FPGA. O dispositivo é alimenta<strong>do</strong> externamente com 5V que irão alimentar o LDO<br />

principal, reduzin<strong>do</strong> a tensão <strong>para</strong> 3,3V. Este LDO alimenta as interfaces <strong>de</strong> entrada e saída <strong>de</strong><br />

da<strong>do</strong>s bem como a maioria <strong>do</strong>s dispositivos na FPGA. Incluí<strong>do</strong>s nestes dispositivos encontra-se um<br />

LDO <strong>para</strong> gerar 2,5V e outro <strong>para</strong> gerar 1,2V. Os 2,5V alimentam os controla<strong>do</strong>res <strong>do</strong> sinal <strong>de</strong> relógio<br />

(DCM) e os periféricos <strong>de</strong> programação como o JTAG. Por fim, os 1,2V alimentam o núcleo digital da<br />

FPGA sen<strong>do</strong>, portanto, este o dispositivo a substituir pelo DCDC com tensão programável. Na Figura<br />

4.3 é indica<strong>do</strong> o local, no verso da placa <strong>de</strong> circuito impresso da FPGA, <strong>de</strong> on<strong>de</strong> foi removi<strong>do</strong> o LDO<br />

<strong>do</strong>s 1,2V <strong>para</strong> substituir pela alimentação <strong>do</strong> DCDC.<br />

Figura 4.3 – Verso da placa <strong>de</strong> circuito impresso da FPGA indican<strong>do</strong> o LDO a remover<br />

4.3.2 Conversor DCDC<br />

O conversor DCDC utiliza<strong>do</strong> é apresenta<strong>do</strong> na Figura 4.4 e foi projecta<strong>do</strong> numa parceria entre o<br />

INESC-ID e a SILICONGATE LDA. Para funcionar, este conversor requer o fornecimento <strong>de</strong> três<br />

alimentações externas. À semelhança da FPGA, o DCDC utiliza 1,2V <strong>para</strong> o núcleo digital, 3,3V <strong>para</strong><br />

entradas e saídas <strong>de</strong> da<strong>do</strong>s e uma tensão em torno <strong>de</strong> 2,4V como entrada <strong>de</strong> potência. Para tornar o<br />

protótipo in<strong>de</strong>pen<strong>de</strong>nte <strong>de</strong> fontes <strong>de</strong> alimentação externas foram utliza<strong>do</strong>s os três LDO existentes na<br />

FPGA <strong>para</strong> alimentar <strong>para</strong>lelamente o DCDC. O LDO <strong>de</strong> 1,2V que foi retira<strong>do</strong> da placa da FPGA foi<br />

solda<strong>do</strong> a um dissipa<strong>do</strong>r externo e usa<strong>do</strong> <strong>para</strong> alimentar o núcleo digital <strong>do</strong> DCDC. Para tal foi<br />

necessário criar um cabo a ligar o LDO <strong>de</strong> 3,3V da FPGA (Figura 4.5) ao LDO <strong>de</strong> 1,2V e outro como<br />

um conector <strong>para</strong> levar os 1,2V ao DCDC. Um outro cabo foi cria<strong>do</strong> <strong>para</strong> levar os 2,5V da FPGA <strong>para</strong><br />

a entrada <strong>de</strong> potência <strong>do</strong> DCDC. Por fim, os 3,3V são forneci<strong>do</strong>s juntamente com as linhas <strong>de</strong> da<strong>do</strong>s.<br />

30

Hooray! Your file is uploaded and ready to be published.

Saved successfully!

Ooh no, something went wrong!