Dynamic Voltage Scaling Dissertação para obtenção do Grau de ...

3. Sensor Global
No dimensionamento deste módulo existiu uma especial atenção para que os sinais edge e
clkgen distassem exactamente um período de relógio. Para conseguir esse objectivo é importante
que a lógica após os registos seja o mais semelhante possível no que toca ao número de portas
lógicas e respectiva dependência. Só deste modo é possível garantir que tempos de atraso em
ambos os sinais são semelhantes. Como o sinal edge é iniciado primeiro, a dependência sobre o
sinal clkgen não existe porque nesse instante o sinal é estático. Desse modo o sinal edge apenas
está dependente do atraso da porta XOR, e o sinal clkgen de uma porta AND. A lógica implementada
garante não só um tempo de atraso semelhante na ascensão, como garante também que o sinal
edge apenas é forçado a ’0’ depois do sinal clkgen ser iniciado. Desta forma, assegura-se que a
captura efectuada pelos flip-flops da cadeia de atraso não sofre qualquer perturbação pelo facto do
sinal edge transitar para ‘0’ no instante de captura.
É importante sublinhar que pelo facto do sinal de relógio fornecido aos registos estar bloqueado
durante o processo de envelhecimento por um interruptor de relógio (porta AND à esquerda), os
registos têm de permitir a inicialização assíncrona (clear ou clr).
3.3.3 Diagrama de Estados
O diagrama de estados correspondente ao funcionamento do Temporizador é exibido na Figura
3.15. Entre aspas encontra-se o código actual do contador de 2 bits. Uma vez que a entrada no
estado de Inicialização 1 ocorre meio período antes do relógio chegar ao contador, no diagrama final
surgem dois estados para o submodo de inicialização. O motivo pelo qual isto acontece é para dar
uma margem de 50% ao sensor para estabilizar a cadeia de atraso após a alteração no sinal aging.
Figura 3.15 – Diagrama de estados do Temporizador
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