Dynamic Voltage Scaling Dissertação para obtenção do Grau de ...

Lista de Figuras
Figura 1.1 – Distribuição da variação do desempenho típica no processo de fabrico de
semicondutores ....................................................................................................................................... 3
Figura 1.2 – Metodologia actualmente utilizada nos microprocessadores para ajuste de tensão ......... 3
Figura 2.1 – Difusão do Hidrogénio em direcção à poly durante a fase de stress ................................. 8
Figura 2.2 – Degradação no V th de um transístor PMOS após 50% do tempo na fase de stress e
recuperação ............................................................................................................................................ 9
Figura 2.3 – Metodologia do sensor PVTA da IBM ® ............................................................................. 10
Figura 2.4 – Sensor de Envelhecimento da Sun Microsystems ® ......................................................... 10
Figura 3.1 – Diagrama simplificado do Sensor Global ......................................................................... 12
Figura 3.2 – Esquema de uma porta lógica NOR utilizada na cadeia de atraso .................................. 13
Figura 3.3 – Estado dos transístores das portas NOR no Modo de Envelhecimento .......................... 14
Figura 3.4 – Estado dos transístores das portas NOR no Modo de Teste ........................................... 15
Figura 3.5 – Esquema detalhado do Sensor PVTA .............................................................................. 16
Figura 3.6 – Diagrama temporal comportamental dos principais sinais do Sensor Global .................. 16
Figura 3.7 – Atraso da porta NOR para diferentes tensões de alimentação ........................................ 18
Figura 3.8 - Atraso da porta NOR para diferentes temperaturas.......................................................... 18
Figura 3.9 – Exemplo de optimização no Sensor PVTA ....................................................................... 19
Figura 3.10 – Princípio de funcionamento do contador assíncrono ..................................................... 20
Figura 3.11 – Esquema lógico e diagrama temporal de um Ripple Counter crescente de 4 bits ........ 21
Figura 3.12 – Divisor de relógio implementado .................................................................................... 22
Figura 3.13 – Módulo assíncrono da máquina de estados ................................................................... 23
Figura 3.14 – Módulo síncrono da máquina de estados ....................................................................... 23
Figura 3.15 – Diagrama de estados do Temporizador ......................................................................... 24
Figura 3.16 – Diagrama temporal comportamental dos sinais da máquina de estados ...................... 25
Figura 4.1 – Arquitectura de funcionamento do demonstrador ............................................................ 28
Figura 4.2 – Fluxograma da estratégia Global de Controlo .................................................................. 29
Figura 4.3 – Verso da placa de circuito impresso da FPGA indicando o LDO a remover ................... 30
Figura 4.4 – Conversor DCDC programável por SPI ............................................................................ 31
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