UG586 : 7 シリーズ FPGA メモリインターフェイスソリューション ... - Xilinx

7 シリーズ FPGA メモリ 

インターフェイス 

ソリューション v1.7 

ユーザーガイド 

UG586 2012 年 10 月 16 日

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改訂履歴 

次の表に、この文書の改訂履歴を示します。 

日付バージョン内容 

2011 年 3 月 1 日 1.0 初版リリース 

7 シリーズ FPGA メモリ インターフェイス ソリューション japan.xilinx.com UG586 2012 年 10 月 16 日


2011 年 6 月 22 日 1.1 MIG 1.2 リリース。ISE Design Suite をバージョン 13.2 にアップデート。 GUI スク 

リーンキャプチャを更新。 

第 1 章 : 「ピン変更の検証およびデザインの更新」、「サンプルデザインのシミュレー 

ション (AXI4 インターフェイスを使用するデザイン)」、「シミュレーションに関する注 

意事項」、「エラー訂正コード」、および「DDR3 ピン配置の例」セクションを追加。 

17 ページの「ピン互換 FPGA」に SLR に関する段落を追加。 19 ページの「[Controller 

Options] ページ」のコントローラーに関するセクションに入力クロック周期と PHY を 

追加。 24 ページの「DDR3 メモリのパラメーターオプションの設定」に、 DDR3 

SDRAM がバースト長 8 をサポートすることを追加。図 1-17 の HR バンクオプショ 

ンに内部終端を追加。 27 ページにピン/バンクの選択モードに関する説明を追加。 

52 ページにチップセレクトおよびデータマスクのオプションに関する注記を追加。 

表 1-17 に app_correct_en_i を追加。 108 ページの「コマンドパス」に 3 つのコマンド 

タイプを追加。表 1-86 に phy_mc_ctl_full、 phy_mc_cmd_full、および 

phy_mc_data_full 信号を追加。 137 ページの「物理層インターフェイス (メモリ コン 

トローラーを使用しないデザイン)」の最後に FIFO に関する段落を追加。表 1-92 の 

DATA_BUF_ADDR_WIDTH に関する説明およびオプションを更新。 151 ページの 

「DDR3 デザインにおけるバンクおよびピンの選択」に SLR に関する説明を追加。 

153 ページの「コンフィギュレーション」に LVCMOS15 および DIFF_SSTL15 I/O 規 

格を追加。図 1-70、図 1-71、および図 1-72 のレジスタ値を変更。 .表 1-95 の「FPGA 

DCI または IN_TERM」のレジスタ値を変更。 

第 2 章 : 「ピン変更の検証およびデザインの更新」および「出力パス」セクションを追 

加。 192 ページのレイテンシモードに関する説明を変更。 197 ページにピン/バンクの 

選択モードに関する説明を追加。図 2-16 の HR バンクオプションに内部終端を追加。 

224 ページの「インプリメンテーションの詳細」を更新。 

第 3 章 : RLDRAM II に関する新しい章を追加。 

UG586 2012 年 10 月 16 日 japan.xilinx.com 7 シリーズ FPGA メモリ インターフェイス ソリューション


2011 年 10 月 19 日 1.2 MIG 1.3 リリース。ISE Design Suite をバージョン 13.3 にアップデート。 

• 第 1 章 : 16 ページの「MIG の出力オプション」に手順 2 を追加。 19 ページの 

「[Controller Options] ページ」にメモリ コントローラーのオプションを使用する際 

の注記を追加。 22 ページの「AXI パラメーターオプション」にアービトレーショ 

ン方法を追加。図 1-17 に DCI カスケードに関する説明を追加。 28 ページおよび 

152 ページの SSI テクノロジと SLR を使用するデバイスに関する説明を更新。 

30 ページの tg_compare_error を更新。表 1-8 差し替え。表 1-13 に 

qdr_wr_cmd_o、 vio_fixed_instr_value、 vio_fixed_bl_value、 vio_pause_traffic、 

および vio_data_mask_gen 信号を追加。図 1-31 および図 1-33 のユーザーイン 

ターフェイスに信号を追加。表 1-17 に app_sr_req、 app_sr_active、 app_ref_req、 

app_ref_ack、 app_zq_req、および app_zq_ack 信号を追加。「app_wdf_rdy」、 

「app_ref_req」、「app_ref_ack」、「app_zq_req」、「app_zq_ack」、「スターブリミッ 

トを使用する読み出し優先 (RD_PRI_REG_STARVE_LIMIT)」、「ネイティブイン 

ターフェイスのメンテナンスコマンド信号」、「ユーザーリフレッシュ」、および 

「ユーザー ZQ」セクションを追加。表 1-19 に C_RD_WR_ARB_ALGORITHM を 

追加。表 1-84 のランク数の Hi インデックス (Rank) を変更して、 CAS スロット欄 

を追加。「AXI アドレッシング」および「物理層インターフェイス ( メモリ コント 

ローラーを使用しないデザイン)」を更新。「書き込みパス」に図 1-57 ~図 1-59 を 

追加。表 1-91 で、 DDR3_SDRAM の RTT_NOM から DISABLED オプションを 

削除、 RTT_WR の RTT_NOM を RTT_WR へ変更、 SIM_BYPASS_INIT_CAL お 

よび表の注記 2 を更新。表 1-92 の tZQI を更新し、 USER_REFRESH を追加。 

表 1-93 を追加。「コンフィギュレーション」では、制約例を変更し、 SCL と SDA 

に関する段落を削除。 

• 第 2 章 : 189 ページの「MIG の出力オプション」に手順 2 を追加。 192 ページの 

「[Controller Options] ページ」に入力クロック周期に関する説明を追加。 195 ペー 

ジの「FPGA オプション」にデバッグ信号制御および内部 Vref セクションのオプ 

ションに関する説明を追加。 197 ページの「I/O プランニングオプション」を追 

加。 200 ページの「システムピンの選択」で cal_done 信号を init_calib_complete 

信号に、エラー信号を tg_compare_error に変更。表 2-2 差し替え。表 2-8 のファイ 

ル名を変更。図 2-23、図 2-24、および図 2-25 の信号名を変更。表 2-10 の信号名 

を変更。表 2-13 に CPT_CLK_CQ_ONLY を追加し、 SIM_BYPASS_INIT_CAL 

の値を変更。表 2-14 を追加。 231 ページの「ピン配置の要件」のピン配置規則に 

関する説明を変更。表 2-15 の後に DCI および IN_TERM に関する段落を追加。 

234 ページの「QDRII+ SRAM デザインのデバッグ」を追加。 

• 第 3 章 : 258 ページの「MIG の出力オプション」に手順 2 を追加。「[Controller 

Options] ページ」に入力クロック周期に関する説明を追加。 263 ページの「FPGA 

オプション」にデバッグ信号制御および内部 Vref セクションのオプションに関す 

る説明を追加。「システムピンの選択」で cal_done 信号を init_calib_complete 信号 

に、エラー信号を tg_compare_error に変更。表 3-8 のファイル名を変更。表 3-12 

を削除 (使用しない予約信号が含まれていた)。表 3-12 に rst_phaser_ref を追加。 

PHY-Only インターフェイス セクションを削除。表 3-15 に 

RLD_ADDR_WIDTH、 MEM_TYPE、 CLKIN_PERIOD、 SIMULATION を追加 

し、 CLKFBOUT_MULT、 CLKOUT0_DIVIDE、 CLKOUT1_DIVIDE、 

CLKOUT2_DIVIDE、 CLKOUT3_DIVIDE の名前を変更。表 3-16 を更新。 

表 3-27 の後に DCI および IN_TERM に関する段落を追加。 

• 第 4 章「マルチコントローラーデザイン」を追加。 





• 第 1 章 : DDR2 SDRAM のサポートを追加。「MIG の出力オプション」にオプショ 

ン 3 を追加。「EDK でのクロッキング」を追加。「シミュレーションに関する注意 

事項」を更新。図 1-26 および図 1-50 を差し替え。 

• 第 2 章 : 「[Controller Options] ページ」から入力クロック周期オプションを削除。 

「メモリ オプション」を追加。「FPGA オプション」に基準クロックオプションを 

追加。「デバッグ信号」を更新。 

• 第 3 章 : 「[Controller Options] ページ」から入力クロック周期オプションを削除。 

「メモリ オプション」に入力クロック周期オプションを追加。「FPGA オプション」 

に基準クロックオプションを追加。「RLDRAM II および RLDRAM III デザインの 

デバッグ」を追加。 


リーンキャプチャを更新。 IODELAYCTRL を IDELAYCTRL に変更。 

• 第 1 章 : 「FPGA オプション」に I/O 電力削減オプションを追加。「バンクの選択」 

の sys_rst オプションの I/O 規格を変更。「MIG サンプルデザイン作成の ISE 

Project Navigator フロー」、「省電力機能」、「汎用レジスタのリードレべリング」、 

「OCLKDELAYED のキャリブレーション」、「アップサイジングとダウンサイジン 

グ」、および「外部 Vref」セクションを追加。 PHY 制御ワードの [16:15] ビットを 

Rank Count から Reserved へ変更。表 1-11 の NUM_DQ_PINS の最大設定を変更。 

図 1-37 のフロー図を変更。図 1-38 および図 1-40 から RankSel[1:0] を削除。 

表 1-86 に mc_odt および mc_cke を追加。「AXI アドレッシング」差し替え。 

表 1-91 の REFCLK_FREQ、 RANK_WIDTH、および WRLVL を変更。表 1-92 

に DATA_IO_PRIM_TYPE を追加。「DDR3 デザインにおけるバンクおよびピンの 

選択」に DQSCC ピンに関する説明を追加。 DIFF_SSTL_15 を DIFF_SSTL18_II 

に、 SSTL15 を SSTL18_II に変更。 

• 第 2 章 : DIFF_SSTL_15 を DIFF_HSTL_I に、 SSTL15 を HSTL_I に変更。「シス 

テムピンの選択」の sys_rst オプションの I/O 規格を変更。表 2-14 の 

PHY_BITLANE パラメーターを変更。「システムクロック、PLL の位置および制 

約」および「コンフィギュレーション」を追加。 

• 第 3 章 : DIFF_SSTL_15 を DIFF_HSTL_I に、 SSTL15 を HSTL_I に変更。「シス 

テムピンの選択」の sys_rst オプションの I/O 規格を変更。「書き込みキャリブレー 

ション」、「システムクロック、PLL の位置および制約」、および「コンフィギュ 

レーション」セクションを追加。表 3-16 の PHY_BITLANE パラメーターを変更。 

表 3-31 に dbg_wrcal_sel_stg[1:0]、 dbg_wrcal[63:0]、 dbg_wrcal_done[2:0]、 

dbg_wrcal_po_first_edge[5:0]、 dbg_wrcal_po_second_edge[5:0]、および 

dbg_wrcal_po_final[5:0] を追加。 

2012 年 6 月 13 日 1.5 157 ページで、 DQS/DQS# に対する CK/CK# の電気遅延の推奨合計値を変更。 



• 第 1 章 : 25 ページの「FPGA オプション」で [No Buffer]、 [Use System Clock]、お 

よび [Sample Data Depth] を追加。 nCK_PER_CLK、 tZQI、 SYSCLK_TYPE、 

REFCLK_TYPE、および APP_DATA_WIDTH パラメーターを変更。 151 ページ 

の「DDR3 デザインにおけるバンクおよびピンの選択」に複数の CK 出力に関する 

説明を追加。 157 ページの「トレース長」および162 ページの「終端」を更新。 

• 第 2 章 : 195 ページの「FPGA オプション」で [No Buffer]、 [Use System Clock]、 

および [Sample Data Depth] を追加。SYSCLK_TYPE および REFCLK_TYPE パラ 

メーターを変更。 

• 第 3 章 : 195 ページの「FPGA オプション」で [No Buffer]、 [Use System Clock]、 

および [Sample Data Depth] を追加。SYSCLK_TYPE および REFCLK_TYPE パラ 

メーターを変更。 

• 第 5 章 : Vivado Design Suite への移行に関する新しい章を追加。 

UG586 2012 年 10 月 16 日 japan.xilinx.com 7 シリーズ FPGA メモリ インターフェイス ソリューション


2012 年 10 月 16 日 1.7 MIG 1.7 リリース。ISE Design Suite をバージョン 14.3 にアップデート。 

• 第 1 章 : AXI4-Lite スレーブ制御/ステータスレジスタ インターフェイス ブロック 

のセクションを追加。図 1-32 および図 1-37 を変更し、 PRBS および温度モニター 

セクションを追加。表 1-37 の USE_DM_PORT に CLKIN_PERIOD パラメーター 

を追加。表 1-38 の PHY0_BITLANES の説明を変更。 

• 第 2 章 : 表 2-13 で CLKIN_PERIOD を DIVCLK_DIVIDE パラメーターに追加。 

• 第 3 章 : 全体で RLDRAM III に関する内容を追加。図 (3-10、 3-13、 3-23 ~ 3-32、 

3-36 ~ 3-37、 3-40 ~ 3-41、 3-45 ~ 3-47、および 3-50) を変更/追加。表 3-11 に 

mem_ck_lock_complete パラメーターを追加。表 3-15 に CLKOUT0_PHASE パラ 

メーターを追加。表 3-16 の説明を変更し、表 3-28 を追加。表 3-29 の user_cmd 信 

号を変更。表 3-31 および表 3-34 の説明を変更。「書き込みキャリブレーションの 

デバッグ」セクションを追加。 

• 第 4 章 : 「システムクロックの共有」セクションを追加。 

• 第 5 章 : 図 (5-15、 5-17 ~ 5-20) を変更し、「Vivado の使用方法 – MIG IP の生成」 

の手順を変更。 


目次 

改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2 

第 1 章 : DDR3 および DDR2 SDRAM メモリ インターフェイス ソリューション 

はじめに. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 

機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 

CORE Generator の使用方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9 

EDK の使用. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57 

シミュレーションに関する注意事項. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 

コアのアーキテクチャ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 

コアを使用するデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125 

コアへのインターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125 

コアのカスタマイズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 140 

設計ガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151 

DDR3 デザインのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 179 

第 2 章 : QDRII+ メモリ インターフェイス ソリューション 

はじめに. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181 

CORE Generator の使用方法 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182 

コアのアーキテクチャ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 210 

コアのカスタマイズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225 

設計ガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 231 

QDRII+ SRAM デザインのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 234 

第 3 章 : RLDRAM II および RLDRAM III メモリ インターフェイス ソリューション 

はじめに. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251 


コアのアーキテクチャ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281 

コアのカスタマイズ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303 

設計ガイドライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310 

RLDRAM II および RLDRAM III デザインのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319 

第 4 章 : マルチコントローラーデザイン 

はじめに. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343 


MIG のディレクトリ構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 348 

第 5 章 : Vivado Design Suite への移行 

Vivado の使用方法 – MIG IP の生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 351 

スクリプトファイル – コマンドラインモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367 

付録 A : その他のリソース 

ザイリンクスのリソース. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 

ソリューション センター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 

参考資料. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 369 

7 シリーズ FPGA メモリ インターフェイス ソリューション japan.xilinx.com 7 

UG586 (v1.7) 2012 年 10 月 16 日

8 japan.xilinx.com 7 シリーズ FPGA メモリ インターフェイス ソリューション 

UG586 (v1.7) 2012 年 10 月 16 日

DDR3 および DDR2 SDRAM メモリ 

インターフェイス ソリューション 

はじめに 

機能 

CORE Generator の使用方法 

システム要件 

第 1 章 

ザイリンクス 7 シリーズ FPGA メモリ インターフェイス ソリューション コアは、7 シリーズ 

FPGA のユーザーデザインおよび AMBA® AXI4 (Advanced extensible Interface) スレーブイン 

ターフェイスと DDR3 および DDR2 SDRAM デバイスのインターフェイスとなる、あらかじめ構 

築されたコントローラーと物理層 (PHY) を組み合わせたものです。このユーザーガイドでは、7 シ 

リーズ用の LogiCORE IP DDR3 または DDR2 SDRAM メモリ インターフェイス コアの使用、 

カスタマイズ、シミュレーションの方法について解説します。エンベデッド開発キット (EDK) の 

場合、このコアは XPS (Xilinx Platform Studio) で AXI4 と DDR3/DDR2 SDRAM をインターフェ 

イスする固定されたアーキテクチャの axi_7series_ddrx IP として提供されています。ここで 

は、コアアーキテクチャについて説明し、そのカスタマイズ方法および接続方法の詳細を示します。 

ザイリンクス 7 シリーズFPGA メモリ インターフェイス ソリューションは、以前のデバイスと比 

較して次の点が改善されています。 

• より高い性能 

• 物理層に新しいハードウェアブロック : PHASER_IN と PHASER_OUT、PHY 制御ブロック、 

および I/O FIFO (60 ページの「コアのアーキテクチャ」参照) 

• ハードウェアブロックによるピン配置規則の変更 (151 ページの「設計ガイドライン」参照) 

• コントローラーおよびユーザー インターフェイスがメモリ クロック周波数の 1/4 で動作 

ここでは、CORE Generator ツールを使用して 7 シリーズ FPGA で DDR3 または DDR2 

SDRAM メモリ インターフェイスを生成し、ザイリンクスのツールでデザインをインプリメントし 

て、合成可能なテストベンチを用いてサンプルデザインのシミュレーションを実行する方法を順を 

追って説明します。 

• ISE® Design Suite v14.3 

または 

• Vivado Design Suite v2012.3 




X-Ref Target - Figure 1-1 

コアのカスタマイズと生成 

GUI を使用した生成方法 

MIG (Memory Interface Generator) はウィザードの指示に従うだけで簡単にコアを生成できるツー 

ルで、 XPS から CORE Generator ツールで起動できます。ここでは、 MIG ツールの使用方法を順 

に説明します。 Vivado ツールを使用してコアを生成する方法は、第 5 章「Vivado Design Suite へ 

の移行」を参照してください。 

7 シリーズ FPGA で DDR3 SDRAM デザインを作成するには、次の手順に従います (MIG オプ 

ションの大部分は DDR3 インターフェイスと DDR2 SDRAM インターフェイスで共通)。 

注記 : MIG ツールの正確な動作や表示されるページ/オプションは、MIG ツールの起動方法 (CORE 

Generator ツールまたは XPS) や AXI インターフェイスが選択されているかによって異なる場合が 

あります。これらの違いについては、次に示す手順の中で説明します。 

1. XPS から MIG ツールを起動する場合は、 XPS の IP カタログで [Memory and Memory 

Controller] → [AXI 7 Series Memory Controller] を選択 (システムに新規 IP を追加する場合)、ま 

たは XPS の [System Assembly] ビューで [axi_7series_ddrx] コンポーネントを右クリックして [Configure IP...] を選択します。その後、次の手順 (16 ページの「MIG の出力オプション」 ) へ進 

みます。 

または、CORE Generator ツールの [Search IP Catalog] に「mig」と入力し、MIG ツールを起 

動します (図 1-1)。 

図 1-1 : ザイリンクス CORE Generator 




2. [File] → [New Project] をクリックして [New Project] ダイアログボックスを開きます。 

「7Series_MIG_Example_Design」という名前で新規プロジェクトを作成します (図 1-2)。 


3. プロジェクト名と場所を入力します。 [Save] をクリックします (図 1-3)。 


UG586_c1_02_091410 

図 1-2 : CORE Generator の新規プロジェクト作成画面 

図 1-3 : [New Project] ダイアログボックス 

4. [Project Options] ダイアログボックスで [Part] オプションを選択します (図 1-4)。 

• Kintex-7 または Virtex®-7 のいずれかをターゲットデバイスに指定します。 






図 1-4 : CORE Generator のデバイス選択ページ 





5. [Design Entry] に [Verilog] を選択し、 [Flow Settings] の [Vendor] には [ISE] を選択します。 

[OK] をクリックして [Project Options] の設定を完了します (図 1-5)。 


図 1-5 : CORE Generator のデザインフロー設定ページ 






6. [MIG 7 Series 1.6] を選択します (図 1-6)。 

図 1-6 : MIG 7 Series デザインプロジェクトページ 




7. [Core Generator Options] に、 MIG ツールを起動する前に CORE Generator ツールで選択した 

オプションの詳細が表示されます (図 1-7)。 


8. [Next] をクリックして [MIG Output Options] ページへ進みます。 


図 1-7 : 7 シリーズ FPGA の MIG (Memory Interface Generator) の最初のページ 




MIG の出力オプション 

1. [Create Design] を選択して新規メモリコントローラーデザインを作成します。 [Component 

Name] にコンポーネント名を入力します (図 1-8)。 

2. [Number of Controllers] で作成するコントローラーの数を指定します。これ以降のページは、指 

定したコントローラーの数だけ設定を繰り返す必要があります。 

3. DDR2 および DDR3 SDRAM デザインは、メモリマップ方式の AXI4 インターフェイスをサ 

ポートしています。 AXI4 インターフェイスは Verilog でのみインプリメントされます。 AXI4 

インターフェイスが必要な場合は、 MIG ツールの起動前に CORE Generator ツールで言語に 

Verilog を選択してください。 AXI4 インターフェイスを選択しない場合、ユーザーインター 

フェイス (UI) が主要インターフェイスです。 EDK フローの axi_7series_ddrx IP は DDR3 

SDRAM のみをサポートしているため、 AXI のサポートが常に有効になります。 


図 1-8 : MIG の出力オプション 

フォルダー名が付いた MIG 出力が生成されます。 

注記 : に使用できるのは英数字のみです。特殊文字は使用できません。 

先頭の 1 文字は英字である必要があります (末尾の 1 文字は英字でも数字でもかまいません)。 

XPS から起動した場合は、 XPS の IP インスタンス名が [Component Name] に入ります。 

4. [Next] をクリックして [Pin Compatible FPGAs] ページへ進みます。 





ピン互換 FPGA 


[Pin Compatible FPGAs] ページには、選択した FPGA ファミリでパッケージが同じデバイスが表 

示されます。 MIG ツールで生成したピン配置を、ここに表示された FPGA と互換性を持たせるよ 

うにするには、このオプションを使用してデバイスを選択します (図 1-9)。 

スタックドシリコンインターコネクト (SSI) テクノロジで実装されたザイリンクス 7 シリーズ デ 

バイスには、 SLR (Super Logic Region) があります。メモリ インターフェイスは複数の SLR をま 

たぐことはできません。選択したデバイスまたは選択した互換性のあるデバイスに SLR がある場 

合は、 MIG ツールがメモリ インターフェイスがその境界を越えないようにします。 

図 1-9 : ピン互換のある 7 シリーズ FPGA 


1. 表示されたピン互換のある FPGA の中からデバイスを選択します。MIG ツールは、ここで選択 

した FPGA とターゲット FPGA に共通するピンのみを使用します。[Target FPGA] には、選択 

したターゲット FPGA デバイス名が表示されます。 

2. [Next] をクリックして [Memory Selection] ページへ進みます。 





7 シリーズ FPGA DDR3 メモリ コントローラーブロックデザインの作成 

メモリの選択 

このページには、選択した FPGA ファミリでサポートされるすべてのメモリ タイプが表示されます。 

1. コントローラータイプは [DDR3 SDRAM] を選択します。 

2. [Next] をクリックして [Controller Options] ページへ進みます (図 1-10)。 

図 1-10 : メモリ タイプおよびコントローラーの選択 





[Controller Options] ページ 


このページには、選択可能なコントローラーオプションが表示されます (図 1-11)。 

注記 : メモリ コントローラーの使用はオプションです。物理層 (PHY) は、メモリコントローラー 

がなくても使用できます。メモリコントローラーの RTL は MIG ツールで常に生成されますが、こ 

の出力を使用する必要はありません。詳細は、137 ページの「物理層インターフェイス ( メモリ コン 

トローラーを使用しないデザイン)」を参照してください。ここでは、ORDERING などのコントロー 

ラー専用の設定は不要で、デフォルトを使用できます。 Clock Period などの PHY に関する設定は、 

PHY のパラメーター設定に使用されます。 

図 1-11 : コントローラーオプションの設定 





デザインに複数のコントローラーがある場合は、各コントローラーに対してコントローラーオプ 

ションのページが繰り返し表示されます。このページは、最大 9 個のセクションに分類され、選択 

したメモリ タイプによってセクション数が異なります。オプションページにはプルダウンメ 

ニューがあり、デザインのさまざまな機能を変更できます。 

• [Frequency] – すべてのコントローラーの動作周波数が表示されます。設定可能な周波数の範 

囲は、選択した FPGA デバイスやそのスピードグレードなどの要因に依存します。 EDK フ 

ローの場合、ユーザーは追加のチェックボックス (デフォルトで有効) を使用して、周波数情報 

が EDK から自動的に計算されるように定義できます。 

• [Input Clock Period] – リストから目的の入力クロック周期を選択します。これらの値は、選 

択したメモリ クロック周期の値とパラメーターの制限値によって決まります。 PLL パラメー 

ターの制限値の詳細は、 151 ページの「設計ガイドライン」を参照してください。 

• [PHY to Controller Clock Ratio] – 物理層 (メモリ) のクロック周波数とコントローラーおよ 

びユーザーインターフェイスのクロック周波数の比率を指定します。これが 2:1 の場合、ファ 

ブリックにおけるタイミング制限によって、メモリ インターフェイスの最大周波数が低くなり 

ます。2:1 のときのユーザー インターフェイスのデータバス幅は、物理層メモリインターフェ 

イス幅の 4 倍となり、4:1 のときのユーザー インターフェイスのデータバス幅は、物理層メモ 

リインターフェイス幅の 8 倍となります。 2:1 はレイテンシが低く、 4:1 はデータレートが最 

も高い場合に必要です。 

• [Vccaux_io] – Vccaux_io は周期/周波数の設定に基づいて設定されます。High Performance カ 

ラムの最高周波数設定には 2.0V が必要です。 2.0V が必要な場合は、 MIG ツールが自動的に 

選択します。それよりも周波数が低い場合は 1.8V と 2.0V のどちらも使用できます。バンク 

グループは同じ Vccaux_io 電源を共有します。詳細は、『7 シリーズ FPGA SelectIO リソース 

ユーザーガイド』[参照 1] および『7 シリーズ FPGA パッケージおよびピン配置仕様』 [参照 2] 

を参照してください。 

• [Memory Type] – デザインで使用するメモリタイプを選択します。 

• [Memory Part] – デザインで使用するメモリデバイスを選択します。リストの中から選択する 

か、新規デバイスを作成します。 

• [Data Width] – 選択したメモリタイプに基づいてデータ幅の値を選択します。ドロップダウ 

ンリストに、選択したデバイスでサポートされるデータ幅の値が表示されるため、その中から 

1 つを選択します。通常、これらの値はデバイスデータ幅の倍数になりますが、例外もありま 

す。たとえば、 x16 コンポーネントのデフォルトのデータ幅は 16 ビットですが、8 ビットも有 

効値となります。 

• [Data Mask] – このオプションを ON にすると、データマスクピンが割り当てられます。デー 

タマスクピンの割り当てを解除してピン効率を上げる場合は、このオプションの選択を解除 

してください。データマスク機能をサポートしないメモリ デバイスの場合、このオプション 

は無効です。 

• [Ordering] – メモリ バスの効率を向上させるために、 メモリ コントローラーがコマンドの順 

序を並べ替える機能です。 

• [Memory Details] – [Controller Options] ページの下部 (19 ページの図 1-11) に、選択したメ 

モリのコンフィギュレーションに関する詳細が表示されます (図 1-12)。 


図 1-12 : 選択したメモリのコンフィギュレーションの詳細 





1. 適切な周波数を選択します。ドロップダウンリストを使用するか、キーボードから有効な値を 

入力します。入力値は、サポートされる最大/最小周波数範囲内に制限されます。 

2. [Memory Part] リストから目的のメモリ デバイスを選択します。希望するデバイスがリストに 

ない場合は、新規メモリデバイスを作成できます。カスタムデバイスを作成するには、 

[Memory Part] のプルダウンリストの下にある [Create Custom Part] をクリックします。 

図 1-13 のような画面が表示されます。 


図 1-13 : カスタムデバイスの作成 

[Create Custom Part] ページには、 [Select Base Part] プルダウンリストで選択したメモリコ 

ンポーネントのすべての仕様が表示されます。 

3. [Enter New Memory Part Name] に新しいメモリデバイスの名前を入力します。 

4. 基準となるメモリデバイスを [Select Base Part] プルダウンリストから選択します。 

5. 必要に応じて、 [Value] 欄の値を変更します。 


6. 要件に応じて、 [Row Address]、 [Colum Address] および [Bank Address] の値を選択します。 

7. すべてのフィールドの編集が終わったら、 [Save] をクリックします。指定した名前で新しいデ 

バイスが保存されます。ここで作成したデバイスは、 [Controller Options] ページの [Memory 

Part] リストに追加されます。データベースにも保存されるため、再利用してデザインを作成す 

ることができます。 




8. [Next] をクリックして [Memory Options] ページを表示します。または、[Memory Type] ペー 

ジで [AXI Enable] が ON になっている場合は、[AXI Parameter Options] ページが表示されま 

す。 

AXI パラメーターオプション 

このページでは、コントローラー用の AXI パラメーターを選択します (図 1-14)。一般的な AXI パ 

ラメーターと AXI4 インターフェイス専用のパラメーターがあります。詳細は、 ARM® AMBA® 

の仕様書 [参照 3] を参照してください。 

AXI4 インターフェイス ロジック専用の次のパラメーターを設定します。 

• [Address Width]、 [AXI ID Width] – XPS から起動した場合、アドレス幅と ID 幅は XPS で 

自動設定されるため、オプションは表示されません。 

• [Base]、 [High Address] – メモリ コントローラーへ割り当てられるシステムアドレス空間を 

設定します。これらの値は、 4KB 以上かつ 2 の累乗で、ベースアドレスはメモリ空間のサイ 

ズに揃う必要があります。 

• [Narrow Burst Support] – このオプションを無効にすると、AXI4 インターフェイスはリソー 

スを節約してタイミングを向上させるために、AXI の狭いバーストを処理するロジックを削除 

します。通常 XPS は、接続されている AXI マスターの既知の動作に基づいて、狭いバースト 

のサポートを無効にできるかどうかを自動的に計算します。 

EDK フローでは、推論された AXI インターコネクトパラメーター設定も利用可能です。イン 

ターコネクトパラメーターの詳細、および XPS でパラメーターがどのように処理されるかに 

ついては、 EDK の資料を参照してください。 

• [Arbitration Scheme] – 読み出しアドレスチャネルと書き込みアドレスチャネル間のアービ 

トレーション方法を選択します。 




図 1-14 : AXI パラメーターオプションの設定 







DDR3 メモリのパラメーターオプションの設定 

コントローラーの仕様でサポートされるメモリモードレジスタの値を選択できます (図 1-15)。 

図 1-15 : メモリ オプションの設定 

モードレジスタの値は、初期化中にロードモードレジスタへ書き込まれます。DDR2 および DDR3 

SDRAM では、バースト長 8 (BL8) のみサポートされています。 

DDR2 SDRAM インターフェイスには、 [Memory Clock Selection] という メモリ クロック数を選 

択するオプションがあります。各コンポーネントにメモリクロック数を設定するオプションがあ 

り、設定可能な大値は 4 です。 

[Next] をクリックして [FPGA Options] ページへ進みます。 




FPGA オプション 

図 1-16 に、 [FPGA Options] ページを示します。 

図 1-16 : FPGA オプションの設定 


• [System Clock] – sys_clk 信号ペアのクロックタイプ ([Single-Ended] (シングルエンド)、 

[Differential] (差動)、または [No Buffer] (バッファーなし)) を選択します (EDK フローでは選 

択不可)。 [No Buffer] を選択すると、 IBUF プリミティブが RTL コードでインスタンシエート 

されず、システムクロックにピンが割り当てられません。 

• [Reference Clock] – clk_ref 信号ペアのクロックタイプ ([Single-Ended] (シングルエンド)、 

[Differential] (差動)、 [No Buffer] (バッファーなし)、または [Use System Clock] (システムク 

ロックを使用)) を選択します (EDK フローでは選択不可)。[Use System Clock] オプションは、 

入力周波数が 200MHz の場合 ([Input Clock Period] が 5000ps (200MHz)) に表示されます。 

[No Buffer] を選択すると、 IBUF プリミティブが RTL コードでインスタンシエートされず、 

基準クロックにピンが割り当てられません。 

• [Debug Signals Control] - このオプションを有効にすると、キャリブレーションステータス 

とユーザーポート信号を design_top モジュールの ChipScope Analyzer モジュールに 

ポートマップできます (EDK フローでは使用不可)。これにより、ユーザー インターフェイス 





ポートのトラフィックを ChipScope Analyzer で簡単に確認できます。生成したデザインをデ 

ザインの par フォルダーにある ise_flow.bat を使用してバッチモードで実行すると、 

CORE Generator ツールが呼び出されて ChipScope Analyzer モジュール (NGC ファイル) を 

生成します。このオプションを [OFF] にするとデバッグ信号は design_top モジュールには 

接続されません。この場合、 ChipScope Analyzer モジュールは design_top モジュールにイ 

ンスタンシエートされず、 CORE Generator ツールは ChipScope Analyzer モジュールを生成 

しません。論理シミュレーションでは、デバッグポートは常に無効です。 

• [Sample Data Depth] – デバッグロジックで使用する ChipScope ILA コアのサンプルデー 

タの深さを選択します。このオプションは [Debug Signals for Memory Controller] オプション 

を ON にすると選択可能となります。 

• [Internal Vref Selection] – データグループバイトで内部 Vref を使用すると、 VREF ピンを 

通常の I/O ピンとして使用できます。 [Internal Vref] オプションは、データレートが 800Mb/s 

以下の場合のみ使用してください。 

• [IO Power Reduction] – コントローラーがアイドル状態になると自動的に DQ および DQS 

の IBUF を無効にして、全体的な I/O 消費電力を削減します。 

[Next] をクリックして DCI の設定ページへ進みます (図 1-17)。 

図 1-17 : DCI の設定 






• [Digitally Controlled Impedance (DCI)] – FPGA のオンチップ内部抵抗を終端処理に使用で 

きるようにします。DQ 信号および DQS/DQS# 信号には DCI を必ず使用してください。ピン 

配置およびバンク選択によっては、 DCI のカスケードが必要な場合があります。 DCI は HP 

(High Performance) バンクで利用できます。 

• [Internal Termination for High Range Banks] – 内部終端のオプションは、 40、 50、 60Ω ま 

たは無効に設定できます。このオプションは HR (High Range) バンクでのみ選択できます。 

• [DCI Cascade] – アドレス/制御および reset_n ポートを割り当てるため、 HP (High 

• 

Performance) バンクの VRN/VRP ピンを有効にします。 

[Pin/Bank Selection Mode] – ここでは、既存のピン配置を指定してそのピン配置に合わせた 

RTL を生成するか、新規デザイン用のバンクを選択できます。図 1-18 に、既存のピン配置を 

使用した場合のオプションを示します。各信号に対して適切なピンを割り当てる必要がありま 

す。バンクを選択すると、リストに表示されるピンが絞り込まれます。ピンを選択する前に必 

ずしもバンクを選択する必要はありません。 [Validate] をクリックすると、MIG のピン配置規 

則に基づいてチェックが行われます。 [Validate] をクリックして MIG DRC 検証が完了するま 

で次のページへ進むことはできません。 

図 1-18 : ピン/バンクの選択 





バンクの選択 

このページでは、メモリインターフェイス用のバイトを選択します。次のような異なるメモリ信号 

に対してバイトを選択できます。 

• アドレス信号と制御信号 

• データ信号 

図 1-19 : バンクの選択 

設定をカスタマイズするには [Deselect Banks] をクリックし、適切なバンク信号およびメモリ信号 

を選択しますデフォルトの設定を使用する場合は [Next] をクリックして次のページへ進みます。 

バンクの選択を解除するには、 [Deselect Banks] をクリックします。デフォルト設定に戻すには、 

[Restore Defaults] をクリックします。 

デバイスの HP バンクの Vccaux_io グループは ... で表示されています。これらのグループで 

Vccaux_io はすべてのバンクに共通です。メモリインターフェイスでは、使用するすべてのバンク 

で Vccaux_io が共通の必要があります。 VCCAUX_IO の制約は、要求されたデータレートに合わ 

せて MIG が自動的に設定します。 

SSI テクノロジで実装されたデバイスでは、 SLR (Super Logic Region) は各バンクのヘッダーの番 

号を付けて表されます (SLR 1 など)。インターフェイスは複数の SLR をまたぐことはできません。 





このページでは、システム信号のピンを選択します (図 1-20)。 MIG ツールでは、必要に応じて外 

部ピンと内部接続のどちらも選択できます。 

図 1-20 : システムピンの選択 

• [sys_clk] – メモリ インターフェイスのシステムクロック入力で、通常は低ジッターの外部ク 

ロックソースに接続します。 [FPGA Options] ページ (図 1-16) の [System Clock] の選択に基 

づいてシングルエンド入力または差動ペアを選択します。 sys_clk 入力はメモリインターフェ 

イスと同じカラムにある必要があります。このピンをメモリ インターフェイスと同じバンクに 

接続した場合、 MIG ツールは DIFF_SSTL15 や SSTL15 などメモリ インターフェイスと互換 

性のある I/O 規格を選択します。 sys_clk がメモリ インターフェイス バンクで未接続の場合、 

MIG ツールは LVCMOS18 や LVDS などの適切な規格を選択します。UCF は生成後に必要に 

応じて修正できます。 

• [clk_ref] – IDELAY 制御の基準周波数入力です。 200MHz の入力です。 clk_ref 入力は内部で 

生成することも、外部ソースに接続することもできます。 [FPGA Options] ページ (図 1-16) で 

選択した [System Clock] に基づいてシングル入力または差動ペアのいずれかを選択できます。 

I/O 規格は sys_clk と同様の方法で選択されます。 




• [sys_rst] – 内部で生成または外部ピンによって駆動されるシステムリセット入力です。 HP バ 

ンクには LVCMOS18、 HR バンクには LVCMOS25 など、入力に対する適切な I/O 規格を 

MIG ツールが選択します。 

• [init_calib_complete] – メモリ初期化とキャリブレーションが完了し、インターフェイスの使 

用準備ができたことを示す出力です。この信号は通常は内部でのみ使用しますが、必要に応じ 

てピンに出力できます。 

• [tg_compare_error] – サンプルデザインのトラフィックジェネレーターがデータ比較でエ 

ラーを検出したことを示す出力です。この信号はサンプルデザインでのみ生成され、ユーザー 

デザインには含まれません。この信号は通常ピンには出力されませんが、必要に応じて出力さ 

せることが可能です。 

[Next] をクリックして [Summary] ページへ進みます。 

サマリ 

[Summary] ページには、 7 シリーズ FPGA のメモリ コアの選択、 インターフェイス パラメーター、 

CORE Generator ツールのオプション、アクティブプロジェクトの FPGA オプションなど、すべて 

の詳細が表示されます (図 1-21)。EDK フローではこのページが最後となるため、[Next] ボタンの代 

わりに [Finish] が表示され、これをクリックして変更箇所を保存すると XPS ツールへ戻ります。 




メモリ モデルのライセンス 

図 1-21 : サマリ 



MIG ツールでは、 DDR2 または DDR3SDRAM などのメモリ をシミュレーション用に、指定した 

ベンダーのメモリモデルを出力できます (EDK フローでは使用不可)。 sim フォルダー内のメモリ 

モデルへアクセスするには、ライセンス契約に合意する必要があります (図 1-22)。ライセンス契約 

をお読みになり、 [Accept] をクリックしてください。ライセンス契約に合意されない場合は、メモ 

リモデルは使用できません。デザインのシミュレーションには、メモリモデルが必要です。 





PCB 情報 

図 1-22 : ライセンス契約 

[Next] をクリックして [PCB Information] ページへ進みます。 

このページには、 MIG ツールで生成したデザインを使用するボードの設計に必要な PCB 関連の情 

報が表示されます。 [Next] をクリックして [Design Notes] ページへ進みます。 

デザインノート 

[Generate] をクリックしてデザインファイルを生成します (EDK フローでは使用不可)。 MIG ツー 

ルでは、2 つの出力ディレクトリ (example_design と user_design) が生成されます。デザイン 

の生成が完了すると MIG の GUI 画面が閉じます。 

MIG サンプルデザイン作成の ISE Project Navigator フロー 

CORE Generator ツールの MIG フローに従ってデザインを作成します。 

1. DESIGN_NAME/example_design/par へディレクトリを変更 (cd) します。 





2. create_ise.sh スクリプトを実行します。これは、set_ise_prop.tcl という Tcl スクリプ 

トを実行します。これで test.xise ファイルが作成されます。 

3. ISE Project Navigator を起動して、 test.xise プロジェクトを開きます。 

4. トップモジュールの example_top をインプリメントします。 

MIG のディレクトリ構造とファイルの説明 

概要 

出力ディレクトリの構造 

フォルダー名が付いた MIG 出力 (EDK フロー以外) が生成されます。 

注記 : EDK フローの場合、 MIG プロジェクトはに保存され、 XPS プロジェクトと共に維持されます。ピンの位置情報を 

含む MIG UCF は、 EDK Project Directory/__xps/Instance Name/mig.ucf に書き込ま 

れ、ビルドプロセス中に EDK Project Directory/implementation/Instance Name_ 

wrapper/Instance Name.ucf で EDK コアレベルの UCF へ変換されます。 

図 1-23 に、選択したメモリコントローラー (MC) デザインの MIG ツールからの出力ディレクト 

リ構造を示します。ディレクトリには、次の 3 つのフォルダーが作成されま 

す。 

• docs 

example_design 

• user_design 


図 1-23 : ディレクトリ構造 




ディレクトリとファイルの内容 

ここでは、7 シリーズ FPGA コアのディレクトリと関連ファイルについて説明します。 

/docs 

このフォルダーには PDF 形式の資料が格納されています。 

/example_design/ 

このディレクトリには、 par、 rtl、 sim、 synth の 4 つのフォルダーがあります。 

example_design/rtl 

このディレクトリには、サンプルデザインが含まれます (表 1-1)。 

表 1-1 : example_design/rtl ディレクトリに含まれるモジュール 

名前説明 

example_top.v/vhd ユーザーデザインを 7 シリーズシリーズ FPGA のメモリ イン 

ターフェイス 

ジュールです。 

コアに接続するサンプルデザインの最上位モ 

example_design/rtl/traffic_gen 

このディレクトリには、 7 シリーズFPGA メモリ コントローラーにスティミュラスを与えるトラ 

フィックジェネレーターが含まれます (表 1-2)。 

表 1-2 : example_design/rtl/traffic_gen ディレクトリに含まれるモジュール 

名前説明 

memc_traffic_gen.v/vhd トラフィックジェネレーターの最上位モジュールです。 

cmd_gen.v/vhd コマンドジェネレーターです。コマンド、アドレスおよび 

バースト長を個別に生成するように制御します。 

cmd_prbs_gen.v/vhd PRBS (Pseudo-Random Binary Sequence) コマンド、アド 

レス、バースト長を生成する PRBS ジェネレーターです。 

memc_flow_vcontrol.v/vhd メモリ コントローラーコアと cmd_gen、 read_data_ 

path および write_data_path モジュール間のフロー 

制御ロジックを生成します。 

read_data_path.v/vhd 読み出しデータパスの最上位モジュールです。 

read_posted_fifo.v/vhd メモリ コントローラーへ送信された読み出しコマンドを 

格納し、その FIFO 出力を使用して読み出しデータの比較 

用の予想データを生成します。 

rd_data_gen.v/vhd mcb_flow_control.v/vhd モジュールに対する読み出 

し信号および Ready 信号のタイミングを制御します。 

write_data_path.v/vhd 書き込みデータパスの最上位モジュールです。 

wr_data_g.v/vhd mcb_flow_control.v/vhd モジュールに対する書き込 

み信号および Ready 信号のタイミングを制御します。 



example_design/par 


表 1-2 : example_design/rtl/traffic_gen ディレクトリに含まれるモジュール (続き) 

s7ven_data_gen.v/vhd 複数の異なるデータパターンを生成します。 

a_fifo.v/vhd LUT RAM を使用した同期 FIFOです。 

data_prbs_gen.v/vhd PRBS データパターンを生成する 32 ビット LFSR ( リニ 

アフィードバックシフトレジスタ) です。 

init_mem_pattern_ctr.v/vhd トラフィックジェネレーター用のフロー制御ロジックを 

生成します。 

traffic_gen_top.v/vhd トラフィックジェネレーターの最上位モジュールで、 

memc_traffic_gen モジュールと init_mem_pattern_ctr モ 

ジュールで構成されます。 

表 1-3 に、ディレクトリに含まれるファイルの一覧を示します。 

表 1-3 : example_design/par ディレクトリに含まれるファイル 

名前説明 

example_top.ucf コアおよびサンプルデザインの UCF です。 

create_ise.bat このファイルをダブルクリックすると、デザインに推奨される 

ビルドオプションを含む ISE プロジェクトが作成されます。 

ISE のプロジェクトファイルをダブルクリックすると、すべて 

のプロジェクト設定が完了した GUI モードで ISE が起動しま 

す。 

ise_flow.bat このスクリプトファイルは、デザインの合成、ビルド、マップお 

よび配置配線を実行し、必要なオプションをすべて設定します。 

推奨されるビルドオプションを確認する場合は、このファイル 


注意 : component name ディレクトリの par フォルダーにある ise_flow.bat ファイルに 

は、デザインで推奨されるビルドオプションが含まれています。この推奨オプションに従わな 

い場合は、予期しない結果が生成される可能性があります。 

/example_design/sim 

表 1-4 に、 example_design/sim ディレクトリに含まれるファイルの一覧を示します。 

表 1-4 : example_design/sim ディレクトリに含まれるファイル 

ddr2_model.v 

ddr3_model.v 

名前説明 

名前説明 

ddr2_model_parameters.vh 

ddr3_model_parameters.vh 

DDR2 および DDR3 SDRAM のメモリ モデルです。 

DDR2 および DDR3 SDRAM のメモリ モデルのパラメー 

ター設定が含まれます。 




表 1-4 : example_design/sim ディレクトリに含まれるファイル (続き) 

名前説明 

sim.do ModelSim シミュレータのスクリプトファイルです。 

sim_tb_top.v/vhd シミュレーションの最上位ファイルです。 

/user_design 

user_design フォルダー内には 2 つのフォルダー (rtl、 ucf) およびユーザーの最上位モジュー 

ル component_name.v/vhd が含まれます。ユーザーデザインを 7 シリーズ FPGA のメモリ イ 

ンターフェイスコアに接続するサンプルデザインの最上位モジュールです。 

user_design/rtl/clocking 

このディレクトリには、ユーザーデザインが含まれます (表 1-5)。 

表 1-5 : user_design/rtl/clocking ディレクトリに含まれるモジュール 

名前説明 

clk_ibuf.v/vhd 入力クロックバッファーをインスタンシエートします。 

iodelay_ctrl.v/vhd IDELAY の使用に必要な IDELAYCTRL プリミティブをインス 

タンシエートします。 

infrastructure.v/vhd クロックの生成/分配、およびリセットの同期化をサポートします。 

user_design/rtl/controller 

このディレクトリには、サンプルデザインにインスタンシエートされるメモリコントローラーが 

含まれます (表 1-6)。 

表 1-6 : user_design/rtl/controller ディレクトリに含まれるモジュール 

名前説明 

arb_mux.v/vhd アービトレーションロジックの最上位モジュールです。 

arb_row_col.v/vhd バンクマシンから Row コマンドと Column コマンドの送信要求 

を受信します。要求がある場合は、各ステートに対して 1 つの要 

求を選択します。 

arb_select.v/vhd バンクマシンが提供する要求情報から Row コマンドと Column 

コマンドを選択します。 

bank_cntrl.v/vhd この構造ブロックは、バンクマシンを構成する 3 つのサブブロッ 

クをインスタンシエートします。 

bank_common.v/vhd すべてのバンクマシンに関するさまざまなデータ情報を計算し 

ます。 

bank_compare.v/vhd バンクマシンの要求を格納します。 

bank_mach.v/vhd 最上位のバンクマシンブロックです。 

bank_queue.v/vhd バンクマシンのキューコントローラーです。 



表 1-6 : user_design/rtl/controller ディレクトリに含まれるモジュール (続き) 

bank_state.v/vhd 主要バンクステートマシンです。 

col_mach.v/vhd DQ バスを管理します。 

mc.v/vhd メモリ コントローラーの最上位モジュールです。 

user_design/rtl/ip_top 

このディレクトリには、ユーザーデザインが含まれます (表 1-7)。 

user_design/rtl/phy 


mem_intfc.v/vhd コントローラーおよび PHY をインスタンシエートする最上位の 

メモリ インターフェイス ブロックです。 

rank_cntrl.v/vhd さまざまなランクレベルのタイミングパラメーターを管理します。 

rank_common.v/vhd すべてのランクマシンに共通するロジックを含みます。クロック 

プリスケーラおよびリフレッシュや周期的な読み出し動作用の 

アービタを含みます。 

rank_mach.v/vhd 最上位のランクマシン構造ブロックです。 

round_robin_arb.v/vhd 単純なラウンドロビンアービタです。 

表 1-7 : user_design/rtl/ip_top ディレクトリに含まれるモジュール 

名前説明 

mem_intfc.v/vhd コントローラーおよび PHY をインスタンシエートする最上位 

のメモリ インターフェイス ブロックです。 

memc_ui_top.v/vhd 最上位のメモリコントローラーモジュールです。 

このディレクトリには、7 シリーズ FPGA メモリ インターフェイスの PHY インプリメンテーショ 

ンが含まれます (表 1-8)。 

表 1-8 : user_design/rtl/phy ディレクトリに含まれるモジュール 

名前説明 

ddr_byte_group_io 

シングルバイトレーン用のパラメーター指定可能な I/O ロジックイ 

ンスタンシエーションと I/O 終端を含みます。 

ddr_byte_lane 

出力または入力バイトレーン内で必要なプリミティブインスタンシ 

エーションを含みます。 

ddr_calib_top メモリ物理層インターフェイスの最上位モジュールです。 

ddr_if_post_fifo PHASER IN_FIFO の深さを最大 4 エントリ拡張します。 

ddr_mc_phy 

ddr_mc_phy_wrapper 

名前説明 

最大 3 つの I/O バンク (それぞれ 4 レーンの PHY プリミティブを使用 

) をインスタンシエートするパラメーター指定可能なラッパーです。 

このラッパーファイルには、MC_PHY モジュールのインスタンシ 

エーションが含まれ、MC_PHY モジュールとユーザー DDR2/DDR3 

ポート間でのベクターの再マッピングを処理します。 




表 1-8 : user_design/rtl/phy ディレクトリに含まれるモジュール (続き) 

ddr_of_pre_fifo PHASER OUT_FIFO の深さを最大 4 エントリ拡張します。 

ddr_phy_4lanes I/O バンクのパラメーター指定可能な 4 レーン PHY です。 

ddr_phy_ck_addr_cmd_ 

delay 

user_design/rtl/ui 

このディレクトリには、 メモリ コントローラーのネイティブ インターフェイスとユーザーアプリ 

ケーション間を調停するユーザー インターフェイス コードが含まれています (表 1-9)。 

/user_design/ucf 

アドレスおよび制御信号に必要な遅延を与えるロジックを含みます。 

ddr_phy_dqs_delay DQS と DQ の位相オフセットロジックを含みます。 

ddr_phy_dqs_found_cal 

ddr_phy_init 

読み出しレべリングのキャリブレーションロジック (PHASER_IN 

DQSFOUND キャリブレーションロジック) を含みます。 

メモリの初期化、および初期化とキャリブレーション中の全体的なマ 

スターステート制御を含みます。 

ddr_phy_rdlvl 

読み出しレべリングステージ 1 キャリブレーションロジックを含み 

ます (PRBS パターンでウィンドウ検出)。 ddr_phy_top 物理層の最上位モジュールです。 

ddr_phy_wrcal 書き込みキャリブレーションロジックを含みます。 

ddr_phy_wrlvl 書き込みレべリングロジックを含みます。 

ddr_prbs_gen 

名前説明 

この PRBS モジュールは多対 1 のフィードバックメカニズムを使用 

して 2n シーケンスを生成します。 

表 1-9 : user_design/rtl/ui ディレクトリに含まれるモジュール 

名前説明 

ui_cmd.v/vhd ユーザー インターフェイスのコマンドポートです。 

ui_rd_data.v/vhd ユーザーインターフェイスの読み出しバッファーです。メモリコント 

ローラーから返された読み出しデータを、要求順に再び並べ替えます。 

ui_wr_data.v/vhd ユーザー インターフェイスの書き込みバッファーです。 

ui_top.v/vhd メモリ コントローラーユーザーインターフェイスの最上位モジュー 

ルです。 

表 1-10 に、 user_design/ucf ディレクトリに含まれるファイルの一覧を示します。 

表 1-10 : user_design/ucf ディレクトリに含まれるファイル 

名前説明 

.ucf コアおよびユーザーデザインの UCF ファイルです。 



ピン変更の検証およびデザインの更新 


この機能は、バンクの選択、バイトの選択、ピンの割り当てに関して入力 UCF を検証します。[Verify 

Pin Changes and Update Design] ページの [Validate] をクリックすると、エラーと警告が別のダイア 

ログボックスに表示されます。この機能は、 MIG ツールでデザインを生成後にピン配置を変更した 

場合に UCF を検証する際に有用です。生成した .prj ファイル (未修正の元の .prj ファイル) およ 

び検証が必要な UCF を MIG ツールで読み込みます。 CORE Generator ツールで再カスタマイズの 

オプションを選択してプロジェクトを再ロードします。 MIG の DRC にパスしなければデザインは 

生成できません。ピン配置の検証に関する警告は、ここでは関係ないので無視します。 UCF の検証 

のみでは不十分なため、実際にデザインを生成し、クロックおよび PHASER に関する制約を更新し 

た UFC、および各種 MAP パラメーターを更新した最上位の RTL モジュールを得る必要がありま 

す。 

入力 UCF から検証された規則を次に示します。 

• 1 つのピンが複数の信号に割り当てられている場合、エラーが報告されます。 UCF が一意性の 

属性を満たしていない場合、それ以上の検証は行われません。 

• 検証済みの共通規則 

• 1 つのインターフェイスは、最大で 3 つの連続したバンクをまたぐことができます。 

• インターフェイス バンクは FPGA の同じカラムにある必要があります。 

• インターフェイス バンクは HP (High Performance) バンクでも HR (High Range) バンク 

でもかまいません。 HP バンクは高周波数用に使用します。 

• 選択したデバイスがスタックドシリコンインターコネクトテクノロジを使用している場 

合、選択したインターフェイスバンクは同じ SLR 領域を持っている必要があります。 

• 内部 VREF を使用する場合、またはバンクに入出力/入力ポートがない場合は、 VREF I/O 

を GPIO として使用する必要があります。 

• 各信号の I/O 規格は、選択したコンフィギュレーションに従って検証されます。 

• 各信号の VCCAUX I/O を検証し、供給される VCCAUX I/O が有効でない場合はエラー 

メッセージが表示されます。 

• 検証済みのデータピンの規則 

• 1 つのストローブセットに関連付けられている複数のピンは、同じバイトグループ内に割 

り当てられる必要があります。 

• ストローブペア (DQS) は、 DQSCC I/O ペアへ割り当てる必要があります。 

• 1 つの FPGA バイトレーンに 2 つの異なるストローブセットに関連するピンを含めるこ 

とはできません。 

• VREF I/O は内部 VREF を選択した場合のみ使用できます。 

• 検証済みのアドレスピンの規則 

• アドレス信号を DDR3 SDRAM インターフェイスの ddr3_reset_n 信号以外のデータバイ 

トと混在させることはできません。 

• アドレス信号を DDR2 SDRAM インターフェイスの ddr2_reset_n signal 信号以外のデー 

タバイトと混在させることはできません。 ddr2_reset_n ポートがあるのは RDIMM のみ 

です。 

• 孤立したバイトレーンはいくつでも使用できます。 

• 検証済みのシステムピンの規則 

• システムクロック 




- SR/MR CC I/O ペアのいずれかに割り当てる必要があります。 

- メモリ バンクカラムに割り当てる必要があります。 

- システムクロックのタイプにシングルエンドを選択した場合、同じバンクに基準電圧 

ピンが割り当てられていないか、内部 VREF を使用しているかを確認する必要があり 

ます。 

• 基準クロック 




ます。 

• ステータス信号 

- sys_rst 信号は VREF I/O が割り当てられていないバンクに割り当てるか、内部 VREF 

を使用する必要があります。 

- I/O 規格に互換性がないため、これらの信号はメモリ以外のバンクに割り当てる必要 

があります。 I/O 規格は最低 1.8V の LVCMOS とする必要があります。 

- これらの信号は 1 つのメモリカラムに属するため、ハード制約はなく任意のカラムに 

割り当てることができますが、選択したメモリ バンクの近くにすることを推奨します。 

サンプルデザインのクイックスタート 

概要 

コアの生成が正常に完了したら、ザイリンクスのインプリメンテーションツールを使用してサンプ 

ルデザインの HDL を処理できます。 

サンプルデザインのインプリメンテーション 

ise_flow.bat スクリプトファイルは、デザインの合成、変換、マップ、配置配線を実行し、必 

要なオプションをすべて設定します。推奨されるビルドオプションを確認する場合は、このファイ 

ルを参照してください。 

サンプルデザインのシミュレーション (標準的なユーザー インターフェイスを備える 

デザイン) 

MIG ツールは、メモリコントローラー (MC) にさまざまなトラフィックデータパターンを生成す 

るための合成可能なテストベンチを提供します。このテストベンチは、 memc_ui_top ラッパー、 

ユーザー インターフェイスを介して ui_top コアへトラフィックパターンを生成する 

traffic_generator、および memc_ui_top コアへクロックリソースを提供するインフラスト 

ラクチャコアで構成されています。図 1-24 に、サンプルデザインテストベンチのブロック図を示 

します。 




ddr2_sim_tb_Top or Ddr3_sim_tb_Top 

Example Design 

Traffic_gen_top 

Parameter: 

BEGIN_ADDR 

END_ADDR 

nCK_PER_CLK 

error 

User_design_top 

Memc_ui_top 

app_addr 

app_cmd 

app_en 

app_rdy 

app_hi_pri 

Ui_top 

app_wdf_data 

app_wdf_end 

app_wdf_mask 

app_wdf_wren 

app_wdf_rdy 

app_rd_data_end 

app_rd_data_valid 

app_rd_data 

Iodelayctrl Infrastructure 

Mem_Intfc 

図 1-24 : 合成可能なサンプルデザインのブロック図 


DDR2/DDR3 

SDRAM 


図 1-25 に、tb_top モジュールと memc_intfc モジュール間のシンプルな読み出し/書き込みトラ 

ンザクションのシミュレーション結果を示します。 


UG586 2012 年 10 月 16 日 

MC 

cmd 

accept 

use_addr 

bank_mach_next 

data_buf_addr 

wr_data_en 

wr_data_addr 

wr_data_en 

wr_data_be 

rd_data_en 

rd_data 

Phy_top



 

 

 

 

トラフィックジェネレーターの動作 

 

 

図 1-25 : ユーザーインターフェイスでの読み出しおよび書き込みサイクル 

 

 

 

 

合成可能なテストベンチに含まれるトラフィックジェネレーターモジュールは、パラメーターを 

指定して、メモリデザインのさまざまなスティミュラスパターンを作成できます。このジェネレー 

ターは、デザインの完全性や実際のトラフィックをモデル化する擬似ランダムデータストリーム 

を検証するための繰り返しのテストパターンを生成できます。 

アドレス範囲は、BEGIN_ADDRESS および END_ADDRESS パラメーター使用してユーザーが 

定義できます。 Init Memory Pattern Control ブロックが、アドレス空間のすべてのアドレスを連続 

して実行するようにトラフィックジェネレーターへ指示し、選択されたデータパターンに基づい 

て適切な値がメモリデバイスの各位置へ書き込まれます。テストベンチは、デフォルトでアドレス 

をデータパターンとして使用しますが、このサンプルデザインのデータパターンは、 ChipScope 

Analyzer で変更可能な vio_data_mode 信号を使用して設定できます。 

メモリの初期化完了後、トラフィックジェネレーターはユーザー インターフェイス ポートのス 

ティミュレートを開始し、 メモリ デバイスからまたはメモリデバイスへのトラフィックを生成し 

ます。トラフィックジェネレーターはデフォルトで、擬似ランダムコマンドをポートへ送信しま 

す。つまり、命令シーケンス (R/W、 R、 W など) とアドレスはトラフィックジェネレーターモ 

ジュールの PRBS ジェネレーターロジックで決定されます。 

メモリ デバイスから返される読み出しデータは、ユーザー インターフェイスの読み出しデータ 

ポートを介してトラフィックジェネレーターによってアクセスされ、内部生成された予想データと 

比較されます。エラーが検出された場合 (つまり、読み出しデータと予想データが不一致の場合)、 

エラー信号がアサートされて、リードバックアドレス、リードバックデータ、および予想データ 

が error_status 出力にラッチされます。 



サンプルデザインの変更 


提供されているサンプルデザインにはトラフィックジェネレーターモジュールが含まれており、 

これらは異なるコマンドやデータパターンに合わせて変更できます。一部の上位パラメーターは、 

example_top.v/vhd モジュールで変更できます。表 1-11 で、これらのパラメーターについて説 

明します。 

表 1-11 : example_top モジュールにおけるトラフィックジェネレーターのパラメーター設定 

パラメーター内容値 

FAMILY ファミリのタイプを示します。 VIRTEX7 

MEMORY_TYPE メモリ コントローラーのタイプを示し 

ます。 

DDR2、 DDR3 

nCK_PER_CLK メモリ コントローラークロック対 4、 2 (GUI で選択した [PHY to Controller Clock 

DRAM クロックの比率です。 

Ratio] に依存する) 

NUM_DQ_PINS メモリの総 DQ バス幅です。 8 ~ 72 の DQ 幅を 8 の倍数でサポートします。 

有効な最大 DQ 幅は、選択したメモリデバイス 

の周波数に依存します。 

MEM_BURST_LEN メモリのデータバースト長です。必ず 8 に設定します。 

MEM_COL_WIDTH メモリ列アドレスのビット数です。選択したメモリデバイスに基づきます。 

DATA_WIDTH ユーザー インターフェイスのデータ nCK_PER_CLK = 4 の場合、 

バス幅です。 

DATA_WIDTH = NUM_DQ_PINS * 8 です。 

ADDR_WIDTH メモリのアドレスバス幅です。 

RANK_WIDTH + BANK_WIDTH + 

ROW_WIDTH + COL_WIDTH と等し 

くなります。 

MASK_SIZE ユーザー インターフェイスのデータ 

バスにおけるマスク幅を指定します。 

PORT_MODE ポートモードを設定します。有効な設定は BI_MODE で、 WRITE データパ 

ターンを生成して比較用に READ データをモニ 

タリングします。 

BEGIN_ADDRESS メモリの開始アドレス境界を設定します。ポートアドレス空間の開始境界を定義します。 

この値の LSB [3:0] は無視されます。 

END_ADDRESS メモリの終了アドレス境界を設定します。ポートアドレス空間の開始境界を定義します。 

この値の LSB [3:0] は無視されます。 

PRBS_EADDR_MASK_POS 32 ビットの AND MASK 位置を設定し PRBS アドレスジェネレーターで使用され、 

ます。 

ポートアドレス空間へランダムアドレスをシフ 

トダウンします。このマスクが 1 のビット位置 

に対しては、 END_ADDRESS 値と PRBS アド 

レスの論理積が取られます。 




表 1-11 : example_top モジュールにおけるトラフィックジェネレーターのパラメーター設定 (続き) 


CMD_PATTERN 生成されるコマンドパターン回路を設 

定します。大規模なデバイスでは 

CGEN_ALL に設定できます。サポート 

されるコマンドパターン回路すべてを 

生成するようにできます。ただし、一部 

の小規模デバイスではリソースが限ら 

れているため、特定のコマンドパター 

ンに制限する必要が生じる場合があり 

ます。 

有効な設定は次のとおりです。 

• CGEN_FIXED : アドレス、バースト長、命 

令は、 fixed_addr_i、 fixed_bl_i、 

fixed_instr_i 入力から直接取り込まれます。 

• CGEN_SEQUENTIAL : アドレスは連続的 

にインクリメントされ、増分はデータポー 

トのサイズによって決まります。 

• CGEN_PRBS : 32 ステージのリニアフィー 

ドバックシフトレジスタ (LFSR) が疑似ラ 

ンダムアドレス、バースト長、および命令 

シーケンスを生成します。シードは、 32 

ビットの cmd_seed 入力で設定できます。 

• CGEN_ALL (デフォルト) : 上記すべてのオ 

プションを有効にし、動作中に 

addr_mode_i、 instr_mode_i、および 

bl_mode_i で生成パターンのタイプを選択で 

きるようにします。 





DATA_PATTERN rtl ロジックを介して生成されるデータ 

パターン回路を設定します。大規模デバ 

イスの場合は、DATA_PATTERN を 

DGEN_ALL に設定でき、生成されるす 

べてのサポートデータパターン回路を 

有効にします。ハードウェアでは、 

vio_data_value_mode を使用してデー 

タパターンの選択や変更が実行されま 

す。 DATA_PATTERN が DGEN_ALL 

に設定されている場合にのみ変更でき 

ます。 

CMDS_GAP_DELAY 各ユーザーバーストコマンド間の一時 

停止を遅延させることができます。 

SEL_VICTIM_LINE 常にロジック High となるビクティム 

DQ ラインを選択します。 



• ADDR (デフォルト) : アドレスはデータパ 

ターンとして使用されます。 

• HAMMER : DQS の立ち上がりエッジでは 

DQ ピンにすべて 1 が現れ、 DQS の立ち下 

がりエッジでは DQ ピンにすべて 0 が現れま 

す。 

• WALKING1 : DQ ピンに Walking 1 が現れ、 

開始位置 1 はアドレス値に依存します。 

• WALKING0 : DQ ピンに Walking 0 が現れ、 


• NEIGHBOR : 1 つを除くすべての DQ ピン 

に Hammer パターンが現れます。例外ピン 

の位置はアドレスによって決まります。 

• PRBS : 32 ステージの LFSR がランダムデー 

タを生成し、開始アドレスでシードされま 

す。 

• DGEN_ALL : すべての可能なオプションを 

有効にします。 

0x1 : 固定 - 32 ビットの fixed_data 

0x2 : ADDRESS - データとして使用される 

32 ビットアドレス 

0x3 : HAMMER 

0x4 : SIMPLE8 - 8 ワードごとに繰り返す単 

純な 8 データパターン 

0x5 : WALKING1s - DQ ピンに Walking 1 が 

現れる 


現れる 

0x7 : PRBS - 32 ステージの LFSR がランダ 

ムデータを生成 

0x9 : SLOW HAMMER - 低周波数の 

HAMMER データパターン 

0xF : PHY_CALIB パターン - 0xFF、 00、 

AA、 55、 55、 AA、 99、 66。このモードで 

はアドレス 0 で読み出しコマンドのみが生成 

される 

有効な値 : 0 ~ 32 です。 

Hammer パターンにのみ適用します。有効な設 

定値は、 0 ~ NUM_DQ_PINS です。 

値が NUM_DQ_PINS の場合は、すべての DQ 

ピンに同じ Hammer パターンがあります。 






EYE_TEST トラフィックジェネレーターに対して有効な設定値は TRUE および FALSE です。 

1 つの位置への書き込みのみを生成さ 

TRUE に設定すると、 vio_instr_mode_value の 

せます。読み出しトランザクションは生 

成されません。 

設定が上書きされます。 

注記 : トラフィックジェネレーターは、 7 シリーズメモリ コントローラーで使用可能な設定より多くのオプションをサポートしている場 

合があります。メモリコントローラーでサポートされている設定を使用してください。 

traffic_gen モジュールのコマンドパターン (instr_mode_i、addr_mode_i、bl_mode_i、data_mode_i) 

は個別に設定できます。提供されている init_mem_pattern_ctr モジュールには、ユーザーが 

ChipScope Analyzer の仮想 I/O (VIO) を使用してリアルタイムでコマンドパターンを変更でき 

る、インターフェイス信号があります。 

次のコマンドパターンは変更可能です。 

1. vio_modify_enable を 1 に設定します。 

2. vio_addr_mode_value を次のように設定します。 

1 : 固定アドレス 

2 : PRBS アドレス 

3 : 順次アドレス 

3. vio_bl_mode_value を次のように設定します。 

1 : 固定 bl 

2 : PRBS bl (bl_mode の値が 2 に設定されている場合は、 addr_mode 値が強制的に 2 となり、 

PRBS アドレスを生成) 

4. vio_data_mode_value を次のように設定します。 

0 : 予約 

1 : 固定データモード - データは fixed_data_i 入力バスから提供されます。 

2 : DGEN_ADDR (デフォルト) - アドレスはデータパターンとして使用されます。 

3 : DGEN_HAMMER - DQS の立ち上がりエッジでは DQ ピンにすべて 1 が現れ、 DQS の立 

ち下がりエッジでは DQ ピンにすべて 0 が現れます。 

4 : DGEN_NEIGHBOR - DQS の立ち上がりエッジで、 1 つを除くすべての DQ ピンに 1 が現 

れます。例外ピンの位置はアドレスによって決まります。 

5 : DGEN_WALKING1 - DQ ピンに Walking 1 が現れます。1 の開始位置はアドレス値に依存 

します。 

6 : DGEN_WALKING0 - DQ ピンに Walking 0 が現れます。0 の開始位置はアドレス値に依存 

します。 

7 : DGEN_PRBS - 32 ステージの LFSR がランダムデータを生成し、開始アドレスでシードさ 

れます。このデータモードは、アドレスモードが PRBS モードまたは順次の場合のみ有効で 

す。 



ポートアドレス空間の変更 


ポートのアドレス空間は、最上位のテストベンチファイルにある BEGIN_ADDRESS および 

END_ADDRESS パラメーターで変更できます。これら 2 つの値は、ポートのデータ幅に揃うよう 

に設定する必要があります。デフォルトの PRBS アドレスモードでは、追加で 2 つのパラメーター 

(PRBS_SADDR_MASK_POS および PRBS_EADDR_MASK_POS) が使用され、範囲外のアドレ 

スはポートへ送信されません。 PRBS_SADDR_MASK_POS は、 BEGIN_ADDRESS より下の値 

の PRBS 生成アドレスをポートの有効なアドレス空間へシフトアップする OR マスクを作成しま 

す。このパラメーターは、 BEGIN_ADDRESS パラメーターと同じ 32 ビット値に設定してくださ 

い。 PRBS_EADDR_MASK_POS は、 END_ADDRESS を越えた値の PRBS 生成アドレスをポー 

トの有効アドレス空間へシフトダウンする AND マスクを作成します。この値は 32 ビット値とな 

り、END_ADDRESS の MSB アドレスビットより上にあるすべてのビットは 1 に設定され、その 

他のビットはすべて0 に設定されます。表 1-12 に、2 つのマスクパラメーターの設定例を示します。 

表 1-12 : アドレス空間および PRBS マスクの設定例 

SADDR EADDR PRBS_SADDR_MASK_POS PRBS_EADDR_MASK_POS 

0x1000 0xFFFF 0x00001000 0xFFFF0000 

0x2000 0xFFFF 0x00002000 0xFFFF0000 

0x3000 0xFFFF 0x00003000 0xFFFF0000 

0x4000 0xFFFF 0x00004000 0xFFFF0000 

0x5000 0xFFFF 0x00005000 0xFFFF0000 

0x2000 0x1FFF 0x00002000 0xFFFFE000 

0x2000 0x2FFF 0x00002000 0xFFFFD000 

0x2000 0x3FFF 0x00002000 0xFFFFC000 

0x2000 0x4FFF 0x00002000 0xFFFF8000 

0x2000 0x5FFF 0x00002000 0xFFFF8000 

0x2000 0x6FFF 0x00002000 0xFFFF8000 

0x2000 0x7FFF 0x00002000 0xFFFF8000 

0x2000 0x8FFF 0x00002000 0xFFFF0000 

0x2000 0x9FFF 0x00002000 0xFFFF0000 

0x2000 0xAFFF 0x00002000 0xFFFF0000 

0x2000 0xBFFF 0x00002000 0xFFFF0000 

0x2000 0xCFFF 0x00002000 0xFFFF0000 

0x2000 0xDFFF 0x00002000 0xFFFF0000 

0x2000 0xEFFF 0x00002000 0xFFFF0000 

0x2000 0xFFFF 0x00002000 0xFFFF0000 




トラフィックジェネレーターの信号説明 

表 1-13 : トラフィックジェネレーターの信号説明 

表 1-13 で、トラフィックジェネレーターの信号について説明します。 

信号名方向説明 

clk_i 入力クロック入力信号です。 

memc_init_done 入力トラフィックの受け入れ準備が整っていることを示す、メモリ 

コントローラーからの入力ステータス信号です。 

manual_clear_error 入力エラーフラグをクリアする入力信号です。 

memc_cmd_addr_o[31:0] 出力現在のトランザクションの開始アドレスです。 

memc_cmd_en_o 出力コマンド FIFO の書き込みイネーブル信号で、アクティブ High です。 

memc_cmd_full_i 入力メモリコントローラーの app_rdy の反転信号に接続します。この入力信 

号がアサートされているときは、 memc_cmd_full_i がディアサートされ 

るまで TG が memc_cmd_en_o、 memc_cmd_addr_o、および memc_ 

cmd_instr をアサートし続けます。 

memc_cmd_instr[2:0] 出力現在の命令のコマンドコードです。 

コマンド書き込み : 3'b000 

コマンド読み出し : 3'b001 

memc_rd_data_i[DWIDTH-1:0] 入力メモリから返される読み出しデータ値です。 

memc_rd_empty_i 入力読み出しデータ FIFO の EMPTY フラグで、アクティブ High です。High 

の場合、 FIFO に有効なデータがないことを示します。 

memc_rd_en_o 出力 MCB のようなインターフェイスでのみ使用されます。 

memc_wr_data_o[DWIDTH-1:0] 出力メモリコントローラーの書き込みデータ FIFO へロードされる書き込み 

データ値を示します。 

memc_wr_en_o 出力書き込みデータ FIFO の書き込みイネーブル信号で、アクティブ High で 

す。 High の場合、 memc_wr_data の値が有効であることを示します。 

memc_wr_full_i 入力メモリコントローラーの書き込みデータ FIFO の FULL フラグで、アク 

ティブ High です。 High の場合、 TG が書き込みデータを保持し、 

memc_wr_full_i が Low に遷移するまで memc_wr_en をアサートし続け 

ます。 

qdr_wr_cmd_o 出力 QDRII+ ユーザーインターフェイスへ書き込みコマンドを送信する目的 

にのみ使用されます。 

vio_modify_enable 入力 vio_xxxx_mode_value でトラフィックパターンを変更できるようにし 

ます。 



表 1-13 : トラフィックジェネレーターの信号説明 (続き) 


vio_data_mode_value[3:0] 入力有効な設定は次のとおりです。 


• 0x0 : 予約 

• 0x1 : 固定 - fixed_data_i 入力で定義された 32 ビットの fixed_data 値 

です。 

• 0x2 : ADDRESS - データとして使用される 32 ビットアドレスデー 

タは、論理アドレス空間に基づいて生成されます。デザインに 256 

ビットのユーザーデータバスがある場合、ユーザーバスの各書き込 

みビートには、バイト境界で 256/8 のアドレスインクリメントがあ 

ります。開始アドレスが 1300 のデータは 1300 で、次のサイクルで 

1320 となります。ロジックをシンプルにするために、ユーザーデー 

タパターンは、アドレス値 [31:0] ビットのインクリメントの繰り返しとなります。 

• 0x3 : HAMMER - DQS の立ち上がりエッジでは DQ ピンにすべて 1 

が現れ、 DQS の立ち下がりエッジでは DQ ピンにすべて 0 が現れま 

す。ただし、 SEL_VICTIM_LINE で定義されたビクティムラインは 

例外です。このオプションは、パラメーター DATA_PATTERN が 

DGEN_HAMMER または DGEN_ALL の場合のみ有効です。 

• 0x4 : SIMPLE8 - 8 ワードごとに繰り返す単純な 8 データパターン 

は、 simple_datax 入力で定義できます。 

• 0x5 : WALKING1s - DQ ピンに Walking 1 が現れる1 の開始位置はア 

ドレス値に依存します。このオプションは、パラメーター 

DATA_PATTERN が DGEN_WALKING または DGEN_ALL の場合 

のみ有効です。 

• 0x6 : WALKING0s - DQ ピンに Walking 0 が現れる0 の開始位置はア 

ドレス値に依存します。このオプションは、パラメーター 

DATA_PATTERN が DGEN_WALKING0 または DGEN_ALL の場 

合のみ有効です。 

• 0x7 : PRBS - 32 ステージの LFSR がランダムデータを生成し、開始 

アドレスでシードされます。このオプションは、パラメーター 

DATA_PATTERN が DGEN_PRBS または DGEN_ALL の場合のみ 

有効です。 

• 0x9 : SLOW HAMMER - 低周波数の HAMMER データパターン 

• 0xF : PHY_CALIB パターン - 0xFF、 00、 AA、 55、 55、 AA、 99、 

66。このモードではアドレス 0 で読み出しコマンドのみが生成され 

るVirtex ® -7 ファミリでのみ有効です。 






vio_addr_mode_value[2:0] 入力有効な設定は次のとおりです。 

• 0x1 : 固定アドレスモード - アドレスは、 fixed_addr_i 入力バスから 

入力されます。このモードでは、 data_mode は fixed_data_input に制 

限されます。 PRBS データパターンは生成されません。 

• 0x2 : PRBS アドレスモード (デフォルト) - アドレスは 32 ビットの内 

部 LFSR 回路から生成されます。 cmd_seed 入力バスを使用して、 

シードを変更できます。 

• 0x3 : 順次アドレスモード - アドレスは、内部アドレスカウンターか 

ら生成されます。増分は、ユーザー インターフェイスのポート幅に 

よって決まります。 

vio_instr_mode_value[3:0] 入力有効な設定は次のとおりです。 

• 0x1 : fixed_instr_i で定義されるコマンドタイプ (読み出し/書き込み) 

• 0x2 : ランダム読み出し/書き込みコマンド 

• 0xE : アドレス 0 での書き込みのみ 

• 0xF : アドレス 0 での読み出しのみ 

vio_bl_mode_value[3:0] 入力有効な設定は次のとおりです。 

vio_fixed_instr_value 入力有効な設定は次のとおりです。 

• 0x1 :fixed_bl_i 入力で定義された固定のバースト長 

• 0x2 : ユーザーバースト長は、内部の PRBS ジェネレーターから生成 

されます。各バースト値が生成される連続コマンドの数を定義します。 

• 0x0 : 書き込み命令 

• 0x1 : 読み出し命令 

vio_fixed_bl_value 入力有効な値は 1 ~ 256 です。 

vio_pause_traffic 入力オンザフライでトラフィック生成を一時停止します。 

vio_data_mask_gen 入力このモードは、データモードパターンがデータとしてのアドレスの場合 

のみ使用されます。このモードが有効の場合、メモリパターンがメモリに 

満たされた後にランダムな memc_wr_mask が生成されます。対応する 

memc_write_mask がアサートされると、書き込みデータバイトレーン 

に 8'hFF が入ります。 

cmp_data[DWIDTH – 1:0] 出力メモリからリードバックされたデータと比較される予想データです。 

cmp_data_valid 出力比較データの Valid 信号です。 

cmp_error 出力 cmp_data 値がメモリからリードバックされたデータと一致しない場合 

には、この比較エラーフラグがアサートされます。 

error 出力リードバックデータが予想値と異なる場合に、アサートされます。 





error_status[n:0] 出力エラー信号がアサートされると、次の値をラッチします。 

メモリの初期化およびトラフィックテストフロー 


• [31:0] : 読み出し開始アドレス 

• [37:32] : 読み出しバースト長 

• [39:38] : 予約 

• [40] : mcb_cmd_full 

• [41] : mcb_wr_full 

• [42] : mcb_rd_empty 

• [64 + (DWIDTH – 1):64] : expected_cmp_data 

• [64 + (2*DWIDTH – 1):64 + DWIDTH] : read_data 

simple_data0[31:0] 入力繰り返す単純な 8 データパターンのユーザー定義データ 0 








fixed_data_i[31:0] 入力ユーザー定義の固定データパターン 

fixed_instr_i[2:0] 入力ユーザー定義の固定コマンドパターン 

000 : 書き込みコマンド 

fixed_bl_i[5:0] 入力 

001 : 読み出しコマンド 

ユーザーが定義する固定のバースト長です。生成される連続コマンドの 

数は各バースト値で定義されます。 

電源投入後、 Init Memory Control ブロックはトラフィックジェネレーターに対して、選択された 

データパターンでメモリを初期化するよう命令し、メモリの初期化プロセスが開始します。 

メモリの初期化 

1. data_mode_i 入力でデータパターンを選択します (例 :アドレスをデータパターンとして使用 

する場合は、 data_mode_i[3:0] = 0010)。 

2. start_addr_i 入力が設定され、下位アドレス境界が定義されます。 

3. end_addr_i 入力が設定され、上位アドレス境界が定義されます。 

4. fixed_bl_i 入力からバースト長を取得するため、 bl_mode_i が 01 に設定されます。 

5. fixed_bl_i 入力が 16 または 32 のいずれかに設定されます。 

6. fixed_instr_i 入力から命令を取得するため、 instr_mode_i が 0001 に設定されます。 

7. fixed_instr_i 入力がメモリデバイスの WR コマンド値に設定されます。 

8. 順次アドレスモードでメモリ空間を埋めるため、 addr_mode_i が 11 に設定されます。 

9. mode_load_i が 1 クロックサイクル間アサートされます。 




メモリ空間が選択されたデータパターンで初期化されると、 Init Memory Control ブロックはトラ 

フィックジェネレーターへトラフィックテストフローを実行するように命令します (デフォルト 

で addr_mode_i、 instr_mode_i、および bl_mode_i 入力は PRBS モードを選択するように設定)。 

トラフィックテストフロー 

1. addr_mode_i 入力が任意のモードに設定されます (デフォルトは PRBS)。 

2. cmd_seed_i および data_seed_i の入力値が、内部 PRBS ジェネレーター用に設定されます。( こ 

の手順は、ほかのパターンでは不要) 

3. instr_mode_i 入力が任意のモードに設定されます (デフォルトは PRBS)。 

4. bl_mode_i 入力が任意のモードに設定されます (デフォルトは PRBS)。 

5. data_mode_i 入力には、「メモリの初期化」で示したメモリパターンの初期化ステージと同じ値 

が入ります。 

6. run_traffic_i 入力がアサートされてトラフィックの実行を開始します。 

7. テスト中にエラーが発生した場合 (例 :読み出しデータが予想データと一致しない)、リセットが 

適用されるまでエラービットがアサートされます。 

8. error 信号を受信すると同時に、 error_status バスが 48 ページの表 1-13 で説明されている値を 

ラッチします。 

サンプルデザインの一部を変更することで、 run_traffic_i がディアサートされたときに 

addr_mode_i、 instr_mode_i および bl_mode_i を動的に変更できるようになります。ただし、設定 

変更後は、正しいパターンがメモリ空間へロードされるようにするには、メモリ初期化プロセスを 

再度実行する必要があります。 

注記 : 

• チップセレクトオプションが無効の場合、シミュレーションテストベンチは正常動作を 

続けるために常にメモリモデルチップセレクトビットを 0 に接続します。 

• データマスクオプションが無効の場合、シミュレーションテストベンチは正常動作を続 

けるために常にメモリ モデルデータマスクビットを 0 に接続します。 

サンプルデザインのシミュレーション (AXI4 インターフェイスを使用するデザイン) 

MIG ツールは、メモリコントローラーにさまざまなトラフィックパターンを生成するための合成 

可能な AXI4 テストベンチを提供します。このテストベンチは、 AXI4 インターフェイスを備えた 

ユーザーデザイン ( メモリ コントローラー) のインスタンスおよびコントローラーの AXI4 イン 

ターフェイスを介してトラフィックパターンを生成する traffic_generator (axi4_tg) で構成されて 

います (図 1-26)。ユーザーデザイン内のインフラストラクチャブロックがコントローラーとトラ 

フィックジェネレーターの両方へクロックリソースを提供します。図 1-26 に、サンプルデザイン 

テストベンチのブロック図を示します。クロックの詳細は、 89 ページの「クロッキングアーキテ 

クチャ」の図 1-26 を参照してください。 





 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 1-26 : AXI4 インターフェイス用の合成可能なサンプルデザインのブロック図 


 

 

図 1-27 に、AXI4 インターフェイス上で実行されているシンプルな書き込みトランザクションを示 

します。このトランザクションには、コマンドサイクル、データサイクル、応答サイクルという 3 

つのサイクルが含まれます。これは、標準の AXI4 プロトコルに準拠しています。 

図 1-28 に、AXI4 インターフェイス上で実行されているシンプルな読み出しトランザクションを示 

します。このトランザクションには、コマンドサイクルとデータサイクルという 2 つのサイクル 

が含まれます。これは、標準の AXI4 プロトコルに準拠しています。 



 

 

 

 

 

 

 

 

 

図 1-27 : AXI4 インターフェイスの書き込みサイクル



図 1-28 : AXI4 インターフェイスの読み出しサイクル 

ユーザー インターフェイスとして AXI4 インターフェイスを選択した場合に生成されるサンプル 

デザインは、通常のトラフィックジェネレーターユーザー インターフェイス用のデザインとは異 

なります。この合成可能なテストベンチは、基本的な AXI4 トランザクションだけではなく、メモ 

リコントローラーのトランザクションも検証することを目的としています。ただし、すべてのメモ 

リコントローラー機能を検証するのではなく、 AXI4 SHIM 機能の検証に重点を置いています。 

表 1-14 で、 AXI4 テストベンチを検証に関係する各信号について説明します。これらの信号は、 

example_top モジュールに含まれています。 

表 1-14 : AXI4 テストベンチを使用した場合のシミュレーション信号 

test_cmptd 

write_cmptd 

cmd_err 

信号説明 

ランダム読み出し/書き込みコマンドによる現在のテストラウンドが完了す 

ると、アサートされます。新たなテストが開始されると、ディアサートされ 

ます。 

現在の書き込みトランザクションが完了すると、 1 クロックサイクル間ア 

サートされます。 

AXI4 トランザクション (読み出しまたは書き込み) のコマンドサイクルで 

エラーが生じると、アサートされます。 

write_err メモリへの書き込みトランザクションでエラーが生じると、アサートされます。 

dbg_wr_sts_vld 

dbg_wr_sts 

read_cmptd 

この信号がアサートされると、 dbg_wr_sts バスの書き込みトランザクショ 

ンが有効なステータスであることを示します。書き込みトランザクションが 

完了していなくてもアサートされます。 

書き込みトランザクションのステータスを示します。ステータスの詳細は、 

表 1-15 を参照してください。 

現在の読み出しトランザクションが完了すると、 1 クロックサイクル間ア 


read_err メモリの読み出しトランザクションでエラーが生じると、アサートされます。 




表 1-14 : AXI4 テストベンチを使用した場合のシミュレーション信号 

dbg_rd_sts_vld 

dbg_rd_sts 

信号説明 


この信号がアサートされると、dbg_rd_sts バスの読み出しトランザクション 

が有効なステータスであることを示します。読み出しトランザクションが完 

了していなくてもアサートされます。 

読み出しトランザクションのステータスを示します。ステータスの詳細は、 

表 1-16 を参照してください。 

初期化およびキャリブレーションシーケンスに関しては、40 ページの「サンプルデザインのシミュ 

レーション (標準的なユーザー インターフェイスを備えるデザイン)」で説明したとおりです。 

図 1-29 に、書き込みトランザクションで生成されるステータスを示します。 

図 1-29 : 書き込みトランザクションのステータス 

表 1-15 : 書き込みトランザクションのデバッグステータス 

ビットステータスの説明 

1:0 AXI で受信される書き込み応答 

5:2 書き込み応答用の応答 ID 

8:6 

15:9 予約 

タイムアウトが生じた場合の AXI ラッパー書き込み FSM ステート (ウォッチドッ 

グタイマーを有効にする必要がある) 

• 3'b001 : データ書き込みトランザクション 

• 3'b010 : 書き込まれたデータに対する Ack 信号を待機 

• 3'b011 : ダミーデータ書き込みトランザクション 

• 3'b100 : 応答チャネルからの応答を待機 

16 書き込みトランザクション中にコマンドエラーが発生 

17 書き込みエラーが発生し、書き込みトランザクションは未完了 





表 1-15 : 書き込みトランザクションのデバッグステータス (続き) 


20:18 

31:21 予約 

現在のトランザクションで使用されているデータパターン 

• 000 : 5A および A5 

• 001 : PRBS パターン 

• 010 : Walking 0 

• 011 : Walking 1 

• 100 : すべて 1 

• 101 : すべて 0 

図 1-30 に、読み出しトランザクションで生成されるステータスを示します。 

図 1-30 : 読み出しトランザクションのステータス 

表 1-16 : 読み出しトランザクションのデバッグステータス 


0 AXI での読み出しエラー応答 

1 AXI スレーブによる不正な応答 ID 

3:2 

15:4 予約 

タイムアウトが生じた場合の AXI ラッパー読み出し FSM ステート 

(ウォッチドッグタイマーを有効にする必要がある) 

• 2'b01 : 読み出しコマンドトランザクション 

• 2'b10 : データ読み出しトランザクション 

16 読み出しトランザクション中に読み出しエラーが発生 

17 読み出しエラーが発生し、読み出しトランザクションは未完了 

18 書き込まれているデータと読み出しデータが一致しない 

26:19 データの不一致が生じたポインター値 



EDK の使用 

表 1-16 : 読み出しトランザクションのデバッグステータス (続き) 


29:27 

31:30 予約 

EDK の使用 

キャリブレーションおよびその他の DDR データ読み出し/書き込みトランザクションに関しては、 

40 ページの「サンプルデザインのシミュレーション (標準的なユーザー インターフェイスを備え 

るデザイン)」で説明したとおりです。 AXI4 の書き込み/読み出しトランザクションは、 init_calib_ 

complete 信号がアサートされた後にのみ開始します。 

シミュレーションの設定 

現在のチェックに使用されているデータパターン 

• 000 : 5A および A5 

• 001 : PRBS パターン 

• 010 : Walking 0 

• 011 : Walking 1 

• 100 : すべて 1 

• 101 : すべて 0 

ザイリンクスの UNISIM ライブラリをシミュレーターにマップする必要があります。サンプルデ 

ザインに付属のテストベンチは、次のようなプリインプリメンテーションシミュレーションをサ 

ポートします。 

• サンプルデザインで使用されているベンダーのメモリモデルを含むテストベンチ 

• MIG ツールで作成された MC および PHY コアの RTL ファイル 

シミュレーションは、次のディレクトリから開始します。 

//sim 

サポートされているシミュレーションツールは、 ModelSim のみです。 sim.do スクリプトを実行 

すると、 ModelSim を使用してシンプルなテストベンチが実行できます。 

EDK では、 CORE Generator ツールの MIG ツールで作成された RTL に代わるパッケージを提供 

します。XPS の IP カタログには、MIG ツールで生成されるものと同じ RTL を備えた IP コア 

axi_7series_ddrx があります。異なる点は、エンベデッドプロセッサベースのシステムで使用 

するために EDK pcore として RTL がパッケージ化されていることです。 axi_7series_ddrx 

pcore は、 DDR2 または DDR3 SDRAM との AXI4 スレーブ インターフェイスを Verilog で提供 

しています。 

axi_7series_ddrx メモリ コントローラーをデザインに組み込む最も簡単な方法は、 XPS の 

BSB (Base System Builder) ウィザードを使用することです。 BSB が、エンベデッドプロジェクト 

全体にオプションの axi_7series_ddrx メモリ コントローラーを適用するための一連の操作を 

ガイドします。 メモリ コントローラーが選択されると、あらかじめ設定、接続、および検証済みの 

axi_7series_ddrx コントローラーが ML605 などの特定リファレンスボードに提供されます。 

BSB の詳細は、『EDK コンセプト、ツール、テクニック』 [参照 5] の第 2 章を参照してください。 

新規プロジェクトを開始する場合は、 IP カタログからメモリ コントローラーをプロジェクトにド 

ラッグすることで、デザインに axi_7series_ddrx IP を追加できます。 axi_7series_ddrx IP 

は、 CORE Generator ツールの MIG ツールを使用してコンフィギュレーションされるため、 GUI 




フローは 9 ページの「CORE Generator の使用方法」で説明したとおりです。ただし、すでに定義 

済みのパラメーターで RTL 最上位ラッパーを生成する代わりに、 MIG ツールが XPS MHS ファイ 

ルおよび MIG .prj ファイルで RTL のパラメーターを設定します。 XPS Platform Generator 

(PlatGen) ツールを使用すると、MHS ファイルや MIG .prj ファイルのパラメーターから、pcore 

が正しい制約とパラメーター値を生成できます。 pcore は、システム内の単なるコンポーネントで 

あるため、クロック/ リセットの構造も XPS で設定する必要があり、CORE Generator ツールの RTL 

のように自動的には生成されません。 IP のコンフィギュレーションおよびポート接続が完了した 

後、 XPS を使用してビットストリーム生成やシミュレーションの実行など、その他すべての IP 管 

理プロセスを実行します。一般的に、このユーザーガイドで説明するメモリ コントローラー用の 

パラメーターは、 EDK 構文に変換できます。この場合、すべてのパラメーターが大文字で最初に 

「C」が付きます。EDK および XPS の詳細は、『EDK コンセプト、ツール、テクニック』 [参照 5] 

および『エンベデッドシステムツールリファレンスガイド』 [参照 6] を参照してください。 

EDK でのクロッキング 

pcore は、システム内の単なるコンポーネントであるため、クロック/ リセットの構造も XPS で設 

定する必要があり、 CORE Generator ツールの RTL のように自動的には生成されません。詳細は、 

89 ページの「クロッキングアーキテクチャ」を参照してください。使用されるクロック信号は次 

のとおりです。 

• freq_refclk – メモリ周波数が 400MHz 以上の場合には 1 倍 (1 x) のメモリ クロックで、200 

~ 400MHz 場合には 2 倍 (2 x) のメモリ クロック周波数になります。これによって、このク 

ロックは 400 ~ 933MHz の要件を満たします。 freq_refclk の位相は、動作周波数およびメモ 

リ インターフェイス ピンに選択したバンクによって異なります。 

• GUI でメモリ インターフェイス ピンに HP バンクを選択し、メモリ周波数が 400MHz 以 

上の場合、位相は 337.5 です。 

• GUI でメモリ インターフェイス ピンに HP バンクを選択し、メモリ周波数が 200 ~ 

400MHz (400MHz は含まれない) の場合、位相は 315 です。 

• 低電圧デバイスで GUI でメモリ インターフェイス ピンに HP バンクを選択し、メモリ周 

波数が 400MHz 以上の場合、位相は 337.5 です。 

• 低電圧デバイスで GUI でメモリ インターフェイス ピンに HP バンクを選択し、メモリ周 

波数が 200 ~ 400MHz (400MHz は含まれない) の場合、位相は 0 です。 

• GUI でメモリ インターフェイス ピンに HR バンクを選択し、メモリ周波数が 400MHz 以 

上の場合、位相は 337.5 です。 

• GUI でメモリ インターフェイス ピンに HR バンクを選択し、メモリ周波数が 200 ~ 

400MHz (400MHz は含まれない) の場合、位相は 0 です 

• mem_refclk – メモリ クロック周波数の 1 倍のクロックです。 

• sync_pulse – メモリ クロック周波数の 0.0625 倍で、デューティサイクルは 1/16 (6.25%) の 

必要があります。クロックの位相は 9.84375 です。 

• clk_ref – IDELAYCTRL 基準クロックで、通常は 200MHz です。 

• clk – 4:1 モードの場合はメモリクロック周波数の 0.25 倍、 2:1 モードの場合はメモリクロッ 

クの 0.5 倍となります。 

関連する axi_7series_ddrx ポート接続を使用する、 EDK クロックジェネレーターのインスタンシ 

エーション例を次に示します。 

BEGIN clock_generator 

PARAMETER INSTANCE = clock_generator_0 

PARAMETER HW_VER = 4.03.a 



PARAMETER C_CLKIN_FREQ = 200000000 

PARAMETER C_CLKOUT0_FREQ = 400000000 

PARAMETER C_CLKOUT0_GROUP = PLLE0 

PARAMETER C_CLKOUT0_BUF = FALSE 

PARAMETER C_CLKOUT0_PHASE = 337.5 







PARAMETER C_CLKOUT2_PHASE = 9.84375 

PARAMETER C_CLKOUT2_DUTY_CYCLE = 0.0625 



PARAMETER C_CLKOUT3_BUF = TRUE 


PARAMETER C_CLKOUT4_GROUP = NONE 


PARAMETER C_CLKFBOUT_BUF = FALSE 




PORT CLKOUT0 = freq_refclk 

PORT CLKOUT1 = mem_refclk 

PORT CLKOUT2 = sync_pulse 

PORT CLKOUT3 = sys_clk_s 

PORT CLKOUT4 = clk_ref 

PORT CLKOUT5 = sys_clk_axilite_s 

PORT CLKIN = dcm_clk_s 

PORT LOCKED = proc_sys_reset_0_Dcm_locked 

PORT RST = sys_rst_s 

END 

EDK の使用 

XPS を使用して、ビットストリーム生成やシミュレーションの実行など、その他すべての IP 管理 

プロセスを実行します。一般的に、このユーザーガイドで説明するメモリ コントローラー用のパ 

ラメーターは、EDK 構文に変換できます。この場合、すべてのパラメーターが大文字で最初に「C」 

が付きます。たとえば、 axi_7series_ddrx インスタンシエーションに次の MHS パラメーターを追 

加すること、ビヘイビアシミュレーションのランタイムを向上できます。 

PARAMETER C_SIM_BYPASS_INIT_CAL = FAST 

AXI4 インターフェイス接続 

クロック接続後、通常は [XPS System Assembly] ビューの [Bus Interfaces] タブで、スレーブ AXI4 

インターフェイスを AXI インターコネクトコアへ接続します。プライマリ AXI4 インターフェイ 

スは S_AXI として表示されています。 

AXI4 インターフェイスのタイミングを達成するには、 MIG ツールまたは AXI インターコネクト 

GUI のいずれかからレジスタスライスを有効しなければならない場合があります。 

注記 : ネイティブ AXI4 インターフェイスの幅は、4:1 モードのときはメモリ幅の 8 倍、2:1 モード 

のときはメモリ幅の 4 倍になります。 




外部ポート 

外部メモリ信号は、 [XPS System Assembly] ビューの [Ports] タブで (BUS_IF) M_AXI インター 

フェイスコレクションに [Make Ports External] を選択することで、 EDK システムの外でメモリ 

信号を使用できるようになります。 

AXI アドレス 

メモリ コントローラーが応答するベース/高位アドレス範囲は、 [System Assembly ] ビューの 

[Addresses] タブで設定できます。 EDK および XPS の詳細は、『EDK コンセプト、ツール、テク 

ニック』 [参照 5] および『エンベデッドシステムツールリファレンスガイド』 [参照 6] を参照して 

ください。 

シミュレーションに関する注意事項 

コアのアーキテクチャ 

概要 

axi_7series_ddrx を使用するデザインの最も簡単なシミュレーション方法は、EDK XPS の SimGen 

と呼ばれるテストベンチジェネレーターを使用することです。 SimGen が最上位のクロックへ自動 

的にスティミュラスを接続してリセットします。また axi_7series_ddrx の外部ポートへも正しいメ 

モリモデルを接続します。ELF ファイルが提供されている場合には、ELF ファイルもメモリへロー 

ドします。 

注記 : axi_7series_ddrx デザインに内在する MIG PHY は、構造シミュレーションをサポートして 

いないため、axi_7series_ddrx のこのシミュレーションはサポートされていません。したがって、構 

造シミュレーションは推奨されません。 

axi_7series_ddrx のシミュレーションは、ビヘイビアまたはファンクションレベルで実行してくだ 

さい。 Verilog と VHDL の両言語の混在モードに対応するシミュレーターが必要です。 

キャリブレーションロジックがシミュレーション中のロジック値を判断できるようにするため、テ 

ストベンチではすべての DQ および DQS 信号に弱いプルダウン抵抗を配置する必要がある場合が 

あります。これらがない場合は、入力データの伝搬「X」によって、キャリブレーションロジック 

のシミュレーションがエラーになる可能性があります。 

ビヘイビアシミュレーションの場合は、 axi_7series_ddrx の clk、 mem_refclk、 freq_refclk、およ 

び sync_pulse ポートの位相がすべて揃う必要があります。 

ビヘイビアシミュレーションでは初期化およびキャリブレーションシーケンスが自動的に短縮さ 

れるため、シミュレーション時間が大幅に短くなります。初期化およびキャリブレーションを短縮 

しないで実行する場合は、 MHS の axi_7series_ddrx pcore セクションに次の行を追加してくださ 

い。 

parameter C_SIM_BYPASS_INIT_CAL = SIM_INIT_CAL_FULL 

これは、ミリ秒範囲のシミュレーションを実行するように要求します。 

ここでは、7 シリーズ FPGA のメモリ インターフェイス ソリューションコアのアーキテクチャを 

示し、コアのモジュールおよびインターフェイスの概要について説明します。 

図 1-31 に、 7 シリーズ FPGA のメモリ インターフェイス ソリューションコアを示します。 




7 Series FPGA 

User Interface 

rst 

clk 

app_addr 

app_cmd 

app_en 

app_hi_pri 

app_wdf_data 

app_wdf_end 

app_wdf_mask 

User 

Design app_wdf_wren 

app_rdy 

app_rd_data 



app_wdf_rdy 

app_sr_req 

app_sr_active 

app_ref_req 

app_ref_ack 

app_zq_req 

app_zq_ack 

図 1-31 : 7 シリーズ FPGA メモリ インターフェイス ソリューション 

ユーザーデザイン 

7 Series FPGAs Memory Interface Solution 

User 

Interface 

Block 

Memory 

Controller 

Physical 

Layer 

Native Interface MC/PHY Interface 


図 1-31 のユーザーデザインブロックは、外部の DDR2 または DDR3 SDRAM への接続が必要な 

FPGA デザインを表しています。ユーザーデザインは、ユーザー インターフェイスを介してメモ 

リコントローラーと接続します。コアと共にサンプルユーザーデザインが提供されています。 

AXI4 スレーブ インターフェイス ブロック 

AXI4 スレーブ インターフェイスは AXI4 トランザクションを UI へマップし、メモリコントロー 

ラーに業界標準のバスプロトコル インターフェイスを提供します。 

ユーザー インターフェイス ブロックおよびユーザー インターフェイス 

UI ブロックは、ユーザーデザインブロックへのユーザー インターフェイスを提供します。これ 

は、フラットアドレス空間を提供し、読み出し/書き込みデータをバッファーすることで、ネイティ 

ブ インターフェイスに代わるシンプルなインターフェイスを提供します。 

メモリ コントローラーおよびネイティブ インターフェイス 

ddr_ad dr 

ddr_ba 

ddr_cas_n 

ddr_ck 

ddr_cke 

ddr_cs_n 

ddr_dm 

ddr_o dt 

ddr_ra s_n 

ddr_reset_n 

ddr we n 

ddr_dq 

ddr_dqs_n 

ddr_dqs 

DDR2/DDR3 

SDRAM 


メモリ コントローラー (MC) のフロントエンドは、 UI ブロックへのネイティブ インターフェイス 

となります。これがユーザーデザインによるメモリの読み出し/書き込み要求の実行を許可し、ユー 

ザーデザインから外部メモリデバイスへ (および外部メモリ デバイスからユーザーデザインへ) 

のデータ移動手段を提供します。 MC のバックエンドは物理インターフェイスへ接続し、このモ 

ジュールへのインターフェイス要件すべてに対応します。また、メモリコントローラーには受信し 



IOB 

Physical Interface 

ddr_ck_n 

ddr_parity


た要求順序を並べ替えるオプションがあり、データのスループットおよびレイテンシを最適化でき 

ます。 

物理層 (PHY) および物理インターフェイス 

PHY のフロントエンドはメモリコントローラーと接続し、バックエンドは外部のメモリデバイス 

と接続しています。PHY は、すべてのメモリデバイス信号の順序およびタイミングを管理します。 

IDELAYCTRL 

IDELAYCTRL は、 IDELAY を使用するすべてのバンクで必要です。 IDELAY は、データグルー 

プ (DQ) と関連があります。つまり、これらの信号を使用するすべてのバンク/ クロック領域で 

IDELAYCTRL が必要です。 

MIG ツールは IDELAYCTRL を 1 つインスタンシエートし、その後は IODELAY_GROUP 属性 

(iodelay_ctrl.v/.vhd モジュールを参照) を使用します。この属性に基づいて、 ISE ツールが必 

要に応じてデザインで IDELAYCTRL を複製します。 

IDELAYCTRL の基準周波数は 200MHz に設定してください。 ISE ツールが、設定された 

IODELAY_GROUP 属性に基づいて、 IDELAY ブロックがある各領域に IDELAYCTRL を複製し 

ます。ユーザーが独自にマルチコントローラーデザインを作成すると、各 MIG 出力にプリミティ 

ブを含むコンポーネントがインスタンシエートされます。これは、IDELAYCTRL や 

IODELAY_GRP 属性の使用規則に違反します。 IODELAYCTRL には、正しく属性が設定された 

コンポーネントが 1 つのみインスタンシエートされるべきで、必要な複製はツールに実行させてく 

ださい。 

ユーザー インターフェイス 

表 1-17 : ユーザー インターフェイス 

UI は FPGA ユーザーデザインと接続しているため、外部メモリデバイスへのアクセスが可能にな 

ります (表 1-17)。 

信号方向説明 

app_addr[ADDR_WIDTH – 1:0] 入力現在の要求のアドレスを示します。 

app_cmd[2:0] 入力現在の要求のコマンドを選択します。 

app_en 入力 app_addr[]、app_cmd[2:0]、app_sz、およびapp_hi_pri 入力用のアクティ 

ブ High のストローブ信号です。 

app_rdy 出力 UI でコマンドの受信準備が整っていることを示す出力です。 app_en が 

イネーブルのときにディアサートされた場合、 app_rdy 信号がアサート 

されるまで現在の app_cmd と app_addr を再送信する必要があります。 

app_hi_pri 入力現在の要求の優先順位を上げるアクティブ High の入力です。 

app_rd_data 

[APP_DATA_WIDTH – 1:0] 

出力読み出しコマンドからの出力データを提供します。 

app_rd_data_end 出力 app_rd_data[] 出力データの最後のクロックサイクルであることを示 

す、アクティブ High の出力です。 

app_rd_data_valid 出力 app_rd_data[] が有効であることを示す、アクティブ High の出力です。 

app_sz 入力予約されているため、ロジック 0 に接続します。 



表 1-17 : ユーザー インターフェイス (続き) 

app_wdf_data 

[APP_DATA_WIDTH – 1:0] 

入力書き込みコマンドのデータを提供します。 


app_wdf_end 入力 app_wdf_data[] 入力データの最後クロックサイクルであることを示 

す、アクティブ High の入力です。 

app_wdf_mask 

[APP_MASK_WIDTH – 1:0] 

入力 app_wdf_data[] にマスクを提供します。 

app_wdf_rdy 出力書き込みデータ FIFO でデータの受信準備が整っていることを示す出 

力です。 app_wdf_rdy = 1’b1 および 

app_wdf_wren = 1’b1 の場合、書き込みデータが受信されます。 

app_wdf_wren 入力 app_wdf_data[] のアクティブ High のストローブ信号です。 

app_correct_en_i 入力このアクティブ High 信号がアサートされると、シングルビットのデー 

タエラーを訂正します。この入力は、GUI で ECC 機能を有効に設定し 

た場合のみ有効です。サンプルデザインでは、常に 1 に接続されてい 

ます。 

app_sr_req 入力予約されているため、ロジック 0 に接続します。 

app_sr_active 出力予約されています。 

app_ref_req 入力リフレッシュコマンドが DRAM へ発行されるように要求する、アク 

ティブ High の入力です。 

app_ref_ack 出力メモリコントローラーが要求されたリフレッシュコマンドを PHY イ 

ンターフェイスへ送信したことを示す、アクティブ High の出力です。 

app_zq_req 入力 ZQ キャリブレーションコマンドが DRAM へ発行されるように要求す 

る、アクティブ High の入力です。 

app_zq_ack 出力メモリコントローラーが要求された ZQ キャリブレーションコマンド 

を PHY インターフェイスへ送信したことを示す、アクティブ High の 

出力です。 

clk 入力この UI クロックは、DRAM クロックの 1/4 となる必要があります。 

clk_mem 入力フル周波数のメモリクロックです。 

init_calib_complete 出力キャリブレーションが完了すると、 PHY によってアサートされます。 

app_ecc_multiple_err[7:0] (1) 


出力 FCC 機能を使用する場合に適用され、 app_rd_data_valid と共に有効に 

なります。外部メモリの読み出しで、読み出しバーストの各ビートに 2 

ビットのエラーがある場合、app_ecc_multiple_err[3:0] 信号が 0 以外を 

示します。SECDED アルゴリズムでは、対応する読み出しデータは訂正 

されず、この信号で 0 以外の値を出力して、読み出しデータのエラーを 

UI に伝えます。 

rst 入力アクティブ High の UI リセット信号です。 

注記 : 

1. この信号は、 memc_ui_top モジュールレベルにのみ使用されます。これは、 ECC が有効の場合のみ使用します。 




app_addr[ADDR_WIDTH – 1:0] 

現在 UI に提示されている要求のアドレスを示す入力です。 UI は外部 SDRAM の全アドレス 

フィールドを統合し、ユーザーへフラットアドレス空間を提供します。 

app_cmd[2:0] 

app_en 

現在 UI に提示されている要求のコマンドを示す入力です。表 1-18 に、有効なコマンドを示します。 

要求の入力ストローブ信号です。ユーザーが app_addr[]、 app_cmd[2:0]、および app_hi_pri に目 

的の値を適用した後、この app_en 信号をアサートして UI へ要求を提示します。これにより、 

Uapp_rdy のアサートで UI に知らされるハンドシェークが開始します。 

app_hi_pri 

現在の要求の優先順位が高いことを示す入力です。 

app_wdf_data[APP_DATA_WIDTH – 1:0] 

外部メモリへ書き込みされているデータを提供するバスです。 

app_wdf_end 

app_wdf_data[] バス上にあるデータが、現要求の最後のデータであることを示す入力です。 

app_wdf_mask[APP_MASK_WIDTH – 1:0] 

外部メモリへ書き込まれる app_wdf_data[] バス上のビットにマスクを与える信号です。 

app_wdf_wren 

app_rdy 

表 1-18 : app_cmd[2:0] のコマンド 

動作 app_cmd[2:0] コード 

読み出し 

書き込み 

app_wdf_data[] バスのデータが有効であることを示す入力です。 

現在 UI へ提示されている要求が受け入れられたことをユーザーへ示す出力です。 app_en のアサー 

ト後に UI がこの信号をアサートしない場合は、現要求を再送信する必要があります。次のような 

場合は、 app_rdy 出力がアサートされません。 

• PHY/メモリ の初期化が完了していない 

• バンクマシンがすべて使用されている (コマンドバッファーがフルに表示されることか 

ら確認可能) 

- 読み出し要求時に、読み出しバッファーがフルである 

- 書き込み要求時に、書き込みバッファーポインタがない 

• 周期的に読み出しが挿入されている 



001 

000

app_rd_data[APP_DATA_WIDTH – 1:0] 

外部メモリから読み出したデータを含む出力です。 



app_rd_data[] バス上にあるデータが、現要求の最後のデータであることを示す出力です。 


app_rd_data[] バスのデータが有効であることを示す出力です。 

app_wdf_rdy 

書き込みデータ FIFO でデータの受信準備が整っていることを示す出力です。 app_wdf_rdy と 

app_wdf_wren が両方ともアサートされると、書き込みデータが受信されます。 

app_ref_req 

アクティブ High の入力で、アサートされると、メモリコントローラーが DRAM へリフレッシュ 

コマンドを発行するように要求します。要求するには、この信号を 1 サイクル間パルスする必要が 

あり、少なくとも要求が認識されて送信されたことを示す app_ref_ack 信号がアサートされるまで 

ディアサートされます。 

app_ref_ack 

アクティブ High の入力で、アサートされると、リフレッシュ要求を認識してコマンドがメモリ コ 

ントローラーから PHY へ送信されたことを示します。 

app_zq_req 

アクティブ High の入力で、アサートされると、メモリコントローラーが DRAM へ ZQ キャリブ 

レーションコマンドを発行するように要求します。要求するには、この信号を 1 サイクル間パルス 

する必要があり、少なくとも要求が認識されて送信されたことを示す app_zq_ack 信号がアサート 

されるまでディアサートされます。 

app_zq_ack 

rst 

clk 

clk_mem 

アクティブ High の入力で、アサートされると、 ZQ キャリブレーション要求を認識してコマンド 

がメモリ コントローラーから PHY へ送信されたことを示します。 

UI のリセット入力です。 

UI の入力クロックです。外部 SDRAM へ入力されるクロックの 1/4 の周波数になります。 

MMCM から提供されるフル周波数のクロックで、 OSERDES の入力としてのみ使用されます。 

init_calib_complete 

キャリブレーションが完了すると、 PHY によってアサートされます。アプリケーションは、この信 

号を待たずにメモリコントローラーへコマンドを送信できます。 




AXI4 スレーブ インターフェイス ブロック 

AXI4 スレーブ インターフェイス ブロックは AXI4 トランザクションを UI へマップし、メモリコ 

ントローラーに業界標準のバスプロトコル インターフェイスを提供します。 AXI4 スレーブイン 

ターフェイスは、MIG ツールで提供されるオプションです。 EDK で提供される 

axi_7series_ddrx メモリ コントローラーを使用する場合には、このインターフェイスが必要で 

す。これらのツールで生成される RTL には互換性があります。 AXI4 のシグナリングプロトコル 

については、 ARM AMBA の仕様書 [参照 3] を参照してください。 

デザイン全体は、 AXI チャネルをそれぞれ扱う個別ブロックで構成されているため、読み出しトラ 

ンザクションおよび書き込みトランザクションを別々に実行できます。UI への読み出しおよび書き 

込みコマンドは、単純なラウンドロビン方式のアービタを採用して、同時生成される要求が調停さ 

れます。アドレス読み出し/アドレス書き込みモジュールは、ユーザー インターフェイスとデータ 

通信できるようにするため、 AXI4 バースト /ラップ要求を小規模メモリサイズのバースト長 (4 ま 

たは 8) に変換して、それらを読み出し/書き込みデータモジュールへ転送します。 

AXI4 スレーブ インターフェイスのパラメーター 

表 1-19 に、 AXI4 スレーブ インターフェイスのパラメーターを示します。 

表 1-19 : AXI4 スレーブインターフェイスのパラメーター 

パラメーター名デフォルト値設定可能な値説明 

C_S_AXI_ADDR_WIDTH 32 32、 64 アドレス読み出し /アドレス書き込み信号の幅 

です。 EDK デザインでは 32 のみ有効です。 

C_S_AXI_DATA_WIDTH 32 32、 64、 128、 256 データ信号の幅です。推奨される値は、メモ 

リデータ幅の 8 倍です。メモリデータ幅の 8 

倍より小さい値も有効ですが、大きい値には 

できません。 

C_S_AXI_ID_WIDTH 4 1 ~ 16 すべてのチャネルの ID 信号の幅です。この 

値は、 EDK デザインで自動計算されます。 

C_S_AXI_SUPPORTS_ 

NARROW_BURST 

C_RD_WR_ARB_ALGORITHM RD_PRI_REG TDM、 ROUND_ROBIN、 

RD_PRI_REG、 

RD_PRI_REG_STARVE_ 

LIMIT 

1 0、 1 AXI の狭いバースト転送をサポートするた 

めにロジックブロックを追加します。メモリ 

コントローラーへ接続されたマスターデバ 

イスが狭いバーストを発行する場合に必要 

です。AXI データ幅が推奨値より小さい場合 

は自動設定されます。 

アービトレーションアルゴリズム方法を指定 

します。詳細は、 69 ページの「AXI Shim の 

アービトレーション」を参照してください。 



表 1-19 : AXI4 スレーブインターフェイスのパラメーター (続き) 

AXI4 スレーブインターフェイスの信号名前 



C_S_AXI_BASEADDR N/A 有効なアドレスメモリマップ形式のスレーブインターフェ 

イスのベースアドレスを指定します。このア 

ドレスのアドレス要求は、ランク 1、バンク 

0、行 0、列 0 へマップします。ベース/高位 

アドレスによって、アクセス可能なメモリ サ 

イズが定義されます。アクセス可能なサイズ 

は 2 のべき乗となります。また、ベース/高位 

アドレスは、アクセス可能なメモリ サイズの 

整数倍の必要があります。最小サイズは 4096 

バイトです。 

C_S_AXI_HIGHADDR N/A 有効なアドレスメモリマップ形式のスレーブインターフェ 

イスの高位アドレスを指定します。この値よ 

り上のアドレス要求は、ベースアドレスへ 

C_S_AXI_PROTOCOL AXI4 AXI4 

ラップバックします。ベース/高位アドレスに 

よって、アクセス可能なメモリ サイズが定義 

されます。アクセス可能なサイズは 2 のべき 

乗となります。また、ベース/高位アドレスは、 

アクセス可能なメモリ サイズの整数倍の必要 

があります。最小サイズは 4096 バイトです。 

AXI プロトコルを指定します。 

表 1-20 : AXI4 スレーブインターフェイスの信号 

表 1-20 に、 AXI4 スレーブ インターフェイスの信号を示します。このインターフェイスのクロッ 

ク/ リセットは、 メモリ コントローラーから提供されます。 

名前幅方向アクティブ 

ステート 

clk 1 入力コアへの入力クロックです。 

reset 1 入力 High コアへの入力リセットです。 

s_axi_awid C_AXI_ID_WIDTH 入力書き込みアドレス ID です。 

s_axi_awaddr C_AXI_ADDR_WIDTH 入力書き込みアドレスです。 

s_axi_awlen 8 入力バースト長です。 1 回のバーストの正確な転送数を示 

します。 

s_axi_awsize 3 入力バーストサイズです。バーストの各転送サイズを示し 

ます。 

s_axi_awburst 2 入力バーストタイプです。 

s_axi_awlock 1 入力ロックタイプです。(現時点のインプリメンテーショ 

ンでは未使用) 

s_axi_awcache 4 入力キャッシュタイプです。(現時点のインプリメンテー 

ションでは未使用) 



説明


表 1-20 : AXI4 スレーブインターフェイスの信号 (続き) 


ステート 

s_axi_awprot 3 入力プロテクションタイプです。(現時点のインプリメン 

テーションでは未使用) 

s_axi_awvalid 1 入力 High 書き込みアドレスの Valid 信号です。書き込みアドレ 

スおよびその関連する制御情報が有効であることを示 

します。 

s_axi_awready 1 出力 High 書き込みアドレスの Ready 信号です。スレーブでアド 

レスおよびその関連する制御信号の受信準備が整って 

いることを示します。 

s_axi_wdata C_AXI_DATA_WIDTH 入力書き込みデータです。 

s_axi_wstrb C_AXI_DATA_WIDTH/ 

8 

入力書き込みストローブです。 

s_axi_wlast 1 入力 High 書き込みの最後です。書き込みバーストの最後の転送 

であることを示します。 

s_axi_wvalid 1 入力 High 書き込みの Valid 信号です。書き込みデータおよびス 

トローブ信号が有効であることを示します。 

s_axi_wready 1 出力 High 書き込みの Ready 信号です。 

s_axi_bid C_AXI_ID_WIDTH 出力応答 ID です。書き込み応答の認証タグです。 

s_axi_bresp 2 出力書き込み応答です。書き込み応答のステータスを示し 

ます。 

s_axi_bvalid 1 出力 High 書き込み応答の Valid 信号です。 

s_axi_bready 1 入力 High 応答の Ready 信号です。 

s_axi_arid C_AXI_ID_WIDTH 入力読み出しアドレス ID です。 

s_axi_araddr C_AXI_ADDR_WIDTH 入力読み出しアドレスです。 

s_axi_arlen 8 入力読み出しバースト長です。 

s_axi_arsize 3 入力読み出しバーストサイズです。 

s_axi_arburst 2 入力読み出しバーストタイプです。 

s_axi_arlock 1 入力ロックタイプです。(現時点のインプリメンテーショ 

ンでは未使用) 

s_axi_arcache 4 入力キャッシュタイプです。(現時点のインプリメンテー 

ションでは未使用) 

s_axi_arprot 3 入力プロテクションタイプです。(現時点のインプリメン 

テーションでは未使用) 

s_axi_arvalid 1 入力 High 読み出しアドレスの Valid 信号です。 

s_axi_arready 1 出力 High 読み出しアドレスの Ready 信号です。 

s_axi_rid C_AXI_ID_WIDTH 出力読み出しの ID タグです。 

s_axi_rdata C_AXI_DATA_WIDTH 出力読み出しデータです。 

s_axi_rresp 2 出力読み出し応答です。 

s_axi_rlast 1 出力読み出しの最後であることを示す信号です。 



説明

表 1-20 : AXI4 スレーブインターフェイスの信号 (続き) 

名前幅方向 

s_axi_rvalid 1 出力読み出しの Valid 信号です。 

s_axi_rready 1 入力読み出しの Ready 信号です。 

アクティブ 

ステート 

説明 

AXI Shim のアービトレーション 


AXI4 プロトコルは、それぞれ独立した読み出しおよび書き込みアドレスチャネルを要求します。 

メモリ コントローラーのアドレスチャネルは 1 つです。読み出しアドレスチャネルと書き込みア 

ドレスチャネル間のアービトレーション (調停) には、次のオプションがあります。 

時分割多重化 (TDM) 

読み出しアドレスチャネルと書き込みアドレスチャネルに、同等の優先度が与えられます。読み 

出しおよび書き込みアドレスチャネルへの優先権は、クロックサイクルごとに切り替わります。 

AXI マスターからの読み出しまたは書き込み要求は、優先権に影響しません。 

ラウンドロビン 

読み出しアドレスチャネルと書き込みアドレスチャネルに、同等の優先度が与えられます。読み 

出しおよび書き込みアドレスチャネルへの優先権は、 AXI マスターからの要求に依存します。ア 

ドレスチャネルに対して AXI マスターから要求がある場合に、読み出しおよび書き込みアドレス 

チャネルへの優先権はクロックサイクルごとに切り替わります。指定されたタイムスロット内に 

対応するアドレスチャネルに対して要求がない場合は、保留要求によって、もう一方のアドレス 

チャネルに優先権が与えられます。 

Read Priority (RD_PRI_REG) 

常に読み出しアドレスチャネルが優先されます。読み出しアドレスチャネルから保留要求がない 

場合は、書き込みアドレスチャネルからの要求が処理されます。 

スターブリミットを使用する読み出し優先 (RD_PRI_REG_STARVE_LIMIT) 

常に読み出しアドレスチャネルが優先されます。読み出しアドレスチャネルから保留要求がない 

場合、あるいは読み出しのスターブリミットに達した場合は、書き込みアドレスチャネルからの 

要求が処理されます。 

AXI4-Lite スレーブ制御/ステータスレジスタのインターフェイス ブロック 

AXI4-Lite スレーブ制御レジスタブロックは、プロセッサが ECC メモリ オプションへアクセス可 

能となるインターフェイスを提供します。このインターフェイスは、ECC が有効で、主要スレーブ 

インターフェイスが AXI4 の場合に利用できます。このブロックは割り込み、割り込み有効、 ECC 

ステータス、 ECC 有効/無効、訂正可能な ECC エラーカウンター、最初の訂正可能/訂正不可能な 

エラーデータ、 ECC およびアドレスを提供します。ソフトウェア検証用のエラー挿入レジスタは、 

ECC_TEST_FI_XOR (C_ECC_TEST) パラメーターが ON のときに使用できます。 AXI4-Lite イ 

ンターフェイスは 32 データビットに固定されており、信号は AMBA AXI4-Lite 仕様 [参照 3] に 

基づいて供給されます。 

AXI4-Lite 制御/ステータスレジスタ インターフェイス ブロックは、AXI4 フル メモリマップ方式 

のインターフェイスに並列して実装されます。このブロックは、ネイティブ インターフェイスの出 

力を監視して訂正可能なエラー (シングルビット) および訂正不可能な (複数ビット ) エラーをキャ 




プチャします。訂正可能/訂正不可能なエラーが発生すると、インターフェイスはエラーのあるデー 

タビットおよび ECC ビットに加えてそのバイトアドレスをキャプチャします。書き込みデータパ 

スにある XOR ブロックによる ECC のエンコード後、エラーが挿入されます。トランザクション 

の最初のメモリビートにのみ挿入されます。たとえば、データ幅が 72 で、モードレジスタのバー 

スト長が 8 のメモリ コンフィギュレーションでは、最初の 72 ビットのみがエラー挿入インター 

フェイスによってエラーとなる可能性があります。訂正可能なエラーまたは訂正不可能なエラーの 

いずれかに基づく割り込み生成は、レジスタインターフェイスで個別に設定可能です。 

ECC 有効/無効 

ECC_ON_OFF レジスタは ECC デコード機能を有効または無効にします。ただし、エンコードは 

常に有効です。スタートアップ時のデフォルト値は C_ECC_ONOFF_RESET_VALUE で指定でき 

ます。このレジスタの ECC_ON_OFF ビットに 1 を指定すると、 mem_intfc へ入力される 

correct_en 信号がアサートされます。このビットに 0 を書き込むと、 correct_en 信号はディ 

アサートされます。 correct_en がアサートされるとデコードが有効になり、この信号がディア 

サートされると無効になります。 ECC_ON_OFF が 0 のとき、ECC_STATUS/ECC_CE_CNT は 

アップデートされません。 ECC_ON_OFF が 0 のとき、FI_D0、 FI_D1、 FI_D2、および FI_D3 レ 

ジスタへの書き込みはできません。 

シングルエラーおよびダブルエラーのレポート 

メモリ コントローラーからの 2 つのベクトル信号 (ecc_single および ecc_multiple) は ECC 

エラーを示すものです。ecc_single 信号は訂正可能なエラーが存在するかどうかを示し、 

ecc_multiple 信号は訂正不可能なエラーが存在するかどうかを示します。 ecc_multiple およ 

び ecc_single の幅は C_NCK_PER_CLK パラメーターに基づきます。2 つのベクタービットの 

いずれかによる各データビートにサイクルあたり 0 から C_NCK_PER_CLK × 2 のエラーが存在 

し得ることになります。ベクターの複数ビットへはサイクルごとに信号が供給され、複数の訂正可 

能なエラーまたは訂正不可能なエラーが検出されたことを示します。 ecc_err_addr 信号 ( 「エ 

ラーの情報の収集」で説明) は ecc_single または ecc_multiple がアサートされている間有効です。 

ECC_STATUS レジスタは、それぞれ訂正可能なエラーおよび訂正不可能なエラーの検出をそれぞ 

れ示す CE_STATUS ビットや UE_STATUS ビットを設定します。 

割り込みの生成 

ECC_EN_IRQ レジスタの CE_EN_IRQ ビットまたは UE_EN_IRQ ビットで割り込みを有効にす 

ると、訂正可能なエラーまたは訂正不可能なエラーが発生した場合に割り込み信号がアサートされ 

ます。 

エラーの情報の収集 

ECC エラーの解析をサポートするために、エラーが発生した ECC デコードに関する情報を収集す 

る格納レジスタが 2 つ用意されています。 1 つは訂正可能なエラー用、もう 1 つは訂正不可能なエ 

ラー用です。エラーが発生したアドレス、デコードされなかったデータ、および ECC ビットが 

CE_FFA、 CE_FFD、 CE_FFE バンク (訂正可能なエラー ) および UE_FFA、 UE_FFD、 UE_FFE 

バンク (訂正不可能なエラー ) に格納されます。これらのデータおよび ECC ビットは共に、どの 

ビットにエラーが発生しているかを特定するために使用されます。CE_FFA は ecc_err_addr 信号か 

らのアドレスを格納し、それをバイトアドレスに変換します。エラーが検出されると、そのデータ 

は適宜レジスタにラッチされます。エラーが発生した最初のデータビートのみが格納されます。 

訂正可能なエラーが発生した場合にその発生した数を数えるカウンターも用意されています。常に 

8 ビットカウンターのこのカウンターは CE_CNT レジスタから読み出すことができ、最大値がイ 

ンクリメントする際にロールオーバーしません。 



エラーの挿入 


ECC エラー挿入レジスタ (FI_D および FI_ECC) はソフトウェアドライバーのテストを容易にし 

ます。セットすると、 ECC エラー挿入レジスタは MIG DFI データパスで XOR を実行し、メモリ 

でエラーをシミュレーションします。 DFI インターフェイスはメモリ コントローラーと PHY 間に 

あります。これはエンコードの完了後であるため挿入に最適です。最初のデータビートでのみエ 

ラーを挿入するため、 FI_D レジスタは 2 ~ 4 つしか用意されていません。動作中、エラーがデー 

タパスに挿入されるとレジスタ自身でクリアします。 

AXI4-Lite スレーブ制御/ステータスレジスタインターフェイスのパラメーター 

表 1-21 に、 AXI4-Lite スレーブ インターフェイスのパラメーターを示します。 

表 1-21 : AXI4-Lite スレーブ制御/ステータスレジスタのパラメーター 


C_S_AXI_CTRL_ADDR_WIDTH 32 32、 64 AXI4-Lite アドレスのバス幅です。EDK デザインで 

は 32 のみ有効です。 

C_S_AXI_CTRL_DATA_WIDTH 32 32 AXI4-Lite データのバス幅です。 

C_ECC_ONOFF_RESET_VALUE 1 0、 1 スタートアップ/ リセット時の ECC の ON/OFF 値 

を制御します。 

C_S_AXI_CTRL_BASEADDR N/A 有効なアドレス AXI4-Lite スレーブ インターフェイスのベースア 

ドレスを指定します。 

C_S_AXI_CTRL_HIGHADDR N/A 有効なアドレス AXI4-Lite のスレーブ インターフェイスの高位ア 

ドレスを指定します。 

C_S_AXI_CTRL_PROTOCOL AXI4LITE AXI4LITE AXI4-Lite プロトコル (EDK メタデータパラメー 

ター ) です。 

表 1-22 : 新しい I/O 信号の一覧 

AXI4-Lite スレーブ制御/ステータスレジスタインターフェイスの信号 

表 1-22 に、 AXI4 スレーブ インターフェイスの信号を示します。このインターフェイスのクロッ 

ク/ リセットは、 メモリ コントローラーから提供されます。 


ステート 

s_axi_ctrl_awaddr C_S_AXI_CTRL_ADDR_WIDTH 入力書き込みアドレスです。 

s_axi_ctrl_awvalid 1 入力 High 

s_axi_ctrl_awready 1 出力 High 

s_axi_ctrl_wdata C_S_AXI_CTRL_DATA_WIDTH 入力書き込みデータです。 



説明 

書き込みアドレスの Valid 信号です。書き込 

みアドレスおよびその関連する制御情報が有 

効であることを示します。 

書き込みアドレスの Ready 信号です。スレー 

ブでアドレスおよびその関連する制御信号の 

受信準備が整っていることを示します。


表 1-22 : 新しい I/O 信号の一覧 (続き) 


ステート 

s_axi_ctrl_wvalid 1 入力 High 

AXI4-Lite スレーブ制御/ステータスレジスタマップ 

書き込みの Valid 信号です。書き込みデータ 

およびストローブ信号が有効であることを示 

します。 

s_axi_ctrl_wready 1 出力 High 書き込みの Ready 信号です。 

s_axi_ctrl_bvalid 1 出力 High 書き込み応答の Valid 信号です。 

s_axi_ctrl_bready 1 入力 High 応答の Ready 信号です。 

s_axi_ctrl_araddr C_S_AXI_CTRL_ADDR_WIDTH 入力読み出しアドレスです。 

s_axi_ctrl_arvalid 1 入力 High 読み出しアドレスの Valid 信号です。 

s_axi_ctrl_arready 1 出力 High 読み出しアドレスです。 

s_axi_ctrl_rdata C_S_AXI_CTRL_DATA_WIDTH 出力読み出しデータです。 

s_axi_ctrl_rvalid 1 出力読み出しの Valid 信号です。 

s_axi_ctrl_rready 1 入力読み出しの Ready 信号です。 

interrupt 1 出力 High IP グローバル割り込み信号です。 

表 1-23 : ECC 制御レジスタマップ 

アドレス 

オフセット 

レジスタ名 

表 1-23 に、 ECC レジスタマップを示します。レジスタマップはリトルエンディアンです。読み 

出し専用または予約の値への書き込みアクセスは無視されます。書き込み専用または予約の値への 

読み出しアクセスは 0xDEADDEAD 値を返します。 

アクセス 

タイプ 

デフォルト値説明 

0x00 ECC_STATUS R/W 0x0 ECC ステータスレジスタです。 

0x04 ECC_EN_IRQ R/W 0x0 ECC 有効割り込みレジスタです。 

0x08 ECC_ON_OFF R/W 

0x0 または 

0x1 



説明 

ECC ON/OFF レジスタです。 C_ECC_ONOFF_RESET_ 

VALUE が 1 の場合、デフォルト値は 0x1 です。 

0x0C CE_CNT R/W 0x0 訂正可能なエラーカウントレジスタです。 

(0x10-0x9C) 予約 

0x100 CE_FFD[31:00] R 0x0 訂正可能な最初のエラーデータレジスタです。 

0x104 CE_FFD[63:32] R 0x0 訂正可能な最初のエラーデータレジスタです。 

0x108 CE_FFD[95:64] (1) R 0x0 訂正可能な最初のエラーデータレジスタです。 

0x10C 

CE_FFD 

[127:96] (1) R 0x0 

(0x110 - 0x17C) 予約 

訂正可能な最初のエラーデータレジスタです。

表 1-23 : ECC 制御レジスタマップ (続き) 

アドレス 

オフセット 

0x180 CE_FFE R 0x0 訂正可能な最初の ECC エラーレジスタです。 

AXI4-Lite スレーブ制御/ステータスレジスタマップの説明 

ECC_STATUS 

(0x184 - 0x1BC) 予約 

0x1C0 CE_FFA[31:0] R 0x0 訂正可能な最初のエラーアドレスレジスタです。 

0x1C4 CE_FFA[63:32] (2) R 0x0 訂正可能な最初のエラーアドレスレジスタです。 

(0x1C8 - 0x1FC) 予約 

0x200 UE_FFD [31:00] R 0x0 訂正不可能な最初のエラーデータレジスタです。 

0x204 UE_FFD [63:32] R 0x0 訂正不可能な最初のエラーデータレジスタです。 

0x208 UE_FFD [95:64] (1) R 0x0 訂正不可能な最初のエラーデータレジスタです。 

0x20C 

レジスタ名 

アクセス 

タイプ 

UE_FFD 

[127:96] (1) R 0x0 

デフォルト値説明 

(0x210 - 0x27C) 予約 

訂正不可能な最初のエラーデータレジスタです。 

0x280 UE_FFE R 0x0 訂正不可能な最初の ECC エラーレジスタです。 

(0x284 - 0x2BC) 予約 


0x2C0 UE_FFA[31:0] R 0x0 訂正不可能な最初のエラーアドレスレジスタです。 

0x2C4 UE_FFA[63:32] (2) R 0x0 訂正不可能な最初のエラーアドレスレジスタです。 

(0x2C8 - 0x2FC) 予約 

0x300 FI_D[31:0] (3) W 0x0 エラー挿入データレジスタです。 

0x304 FI_D[63:32] (3) W 0x0 エラー挿入データレジスタです。 

0x308 FI_D[95:64] (1)(3) W 0x0 エラー挿入データレジスタです。 

0x30C FI_D[127:96] (1)(3) W 0x0 エラー挿入データレジスタです。 

(0x340 - 0x37C) 予約 

0x380 FI_ECC (3) W 0x0 エラー挿入 ECC レジスタです。 

注記 : 

1. データビット 64 ~ 127 は、 DQ 幅が 144 ビットの場合のみ有効です。 

2. アドレスビット 63 ~ 32 のレポートは、アドレスマップが 32 ビットを超える場合のみ利用できます。 

3. FI_D* および FI_ECC* は、 ECC_TEST パラメーターが 1 に設定されている場合のみ有効です。 

このレジスタは、訂正可能なエラーおよび訂正不可能なエラーの発生に関する情報を保持します。 

ステータスビットは各エラータイプの最初の発生に対して独立して 1 にセットされます。ステー 

タスビットは対応するビット位置に 1 を書き込むことでクリアされます。つまり、レジスタビッ 

トは 0 にクリアできますが、レジスタの書き込みによっては 1 にセットできません。 ECC ステー 

タスレジスタは、 ECC 有効割り込みレジスタと独立して動作します。 




表 1-25 : ECC ステータスレジスタビットの定義 

表 1-24 : ECC ステータスレジスタ (ECC_STATUS) 

31 2 1 0 

ECC_EN_IRQ 

このレジスタは、 ECC ステータスレジスタの CE_STATUS ビットおよび UE_STATUS ビットの 

値によって割り込み出力信号 (ECC_Interrupt) をアサートするかを決定します。 CE_EN_IRQ およ 

び UE_EN_IRQ の両方を 1 (有効) にセットすると、割り込み信号の値が CE_STATUS ビットと 

UE_STATUS ビット間のロジック OR 値を取ります。 

ECC_ON_OFF 

Reserved ECC_STATUS 

ビット名前コアアクセスリセット値説明 

1 CE_STATUS R/W 0 

0 UE_STATUS R/W 0 

表 1-27 : ECC 割り込み有効レジスタビットの定義 

1 の場合、訂正可能なエラーが発生したことを示します。このビット位 

置に 1 が書き込まれると、クリアされます。 

1 の場合、訂正不可能なエラーが発生したことを示します。このビット 

位置に 1 が書き込まれると、クリアされます。 

表 1-26 : ECC 割り込み有効レジスタ (ECC_EN_IRQ) 

31 2 1 0 

ECC ON/OFF 制御レジスタは、アプリケーションにおける ECC チェックを有効または無効にしま 

す。 C_ECC_ONOFF_RESET_VALUE パラメーター (デフォルトは ON) は ECC の有効/無効を示 

すリセット値を決定します。これにより、ECC が外部メモリで初期化されたまたは初期化されてい 

ないときのスタートアップ動作が容易になります。無効の場合、読み出しの ECC チェックが無効 

になりますが、書き込みでの ECC 生成は有効です。 



予約 


1 CE_EN_IRQ R/W 0 

0 UE_EN_IRQ R/W 0 

ECC_EN_IRQ 

1 の場合、 ECC ステータスレジスタの CE_STATUS ビットの値が割 

り込み信号に伝搬されます。 0 の場合、 ECC ステータスレジスタの 

CE_STATUS ビットの値は割り込み信号に伝搬されません。 

1 の場合、ECC ステータスレジスタの UE_STATUS ビットの値が割 

り込み信号に伝搬されます。 0 の場合、 ECC ステータスレジスタの 

UE_STATUS ビットの値は割り込み信号に伝搬されません。

表 1-29 : ECC ON/OFF 制御レジスタビットの定義 

表 1-28 : ECC ON/OFF 制御レジスタ (ECC_ON_OFF) 

CE_CNT 


31 1 0 

ビット名前 

コア 

アクセス 

0 ECC_ON_OFF R/W C_ECC_ONOFF_ 

RESET_VALUE パ 

ラメーターで指定 

このレジスタは、訂正可能なエラーの発生数を数えます。書き込みによって、レジスタはクリアま 

たは任意の値にプリセットされます。カウンターの最大値に達すると、ラップアラウンドせず、代 

わりにインクリメントを停止して最大値をそのまま保持します。カウンターの幅は 

C_CE_COUNTER_WIDTH パラメーターの値で定義します。 CE カウンターの幅は 8 ビットに固 

定されています。 

CE_FFA[31:0] 

このレジスタは、訂正可能なエラーが最初に発生したアドレス (ビット [31:0]) を格納します。ECC 

ステータスレジスタの CE_STATUS ビットがクリアされると、このレジスタは次の訂正可能なエ 

ラーのアドレスを格納するために再度有効になります。エラーが発生したアドレスの格納はリセッ 

ト後に有効になります。 



予約 

リセット値説明 

表 1-30 : 訂正可能なエラーカウントレジスタ (CE_CNT) 

ECC_ON 

_OFF 

0 の場合、読み出しの ECC チェックが無効です。(C_ECC が 1 の 

場合、書き込みでの ECC 生成が有効) 

1 の場合、読み出しの ECC チェックが有効です。訂正可能なエ 

ラーおよび訂正不可能なエラーのすべての条件がキャプチャさ 

れ、ステータスがアップデートされます。 

31 8 7 0 

予約 

表 1-31 : 訂正可能なエラーカウントレジスタのビットの定義 

CE_FFA[31:0] 

ビット名称コアアクセスリセット値説明 

[7:0] CE_CNT R/W 0 訂正可能なエラーが発生した数を保持します。 

表 1-32 : 訂正可能な最初のエラーアドレスレジスタ (CE_FFA[31:0]) 

31 0 

CE_FFA[31:0]


表 1-33 : 訂正可能な最初のエラーアドレス [31:0] レジスタのビットの定義 


[31:0] CE_FFA[31:0] R 0 

CE_FFA[63:32] 

注記 : C_S_AXI_ADDR_WIDTH が 33 よりも小さい場合、このレジスタは使用されません。 

このレジスタは、訂正可能なエラーが最初に発生したアドレス (ビット [63:32]) を格納します。ECC 

ステータスレジスタの CE_STATUS ビットがクリアされると、このレジスタは次の訂正可能なエ 

ラーのアドレスを格納するために再度有効になります。エラーが発生したアドレスの格納はリセッ 

ト後に有効になります。 

CE_FFD[31:0] 

このレジスタは、訂正可能なエラーが最初に発生した (未訂正の) エラーデータ (ビット [31:0]) を 

格納します。 ECC ステータスレジスタの CE_STATUS ビットがクリアされると、このレジスタは 

次の訂正可能なエラーのデータを格納するために再度有効になります。エラーが発生したデータの 

格納はリセット後に有効になります。 

CE_FFD[63:32] 

訂正可能なエラーが最初に発生したアドレス (ビット [31:0]) 

です。 

表 1-34 : 訂正可能な最初のエラーアドレスレジスタ (CE_FFA[63:32]) 

31 0 

CE_FFA[63:32] 



[31:0] CE_FFA[63:32] R 0 

訂正可能なエラーが最初に発生したアドレス (ビット [63:32]) 

です。 

表 1-36 : 訂正可能な最初のエラーデータレジスタ (CE_FFD[31:0]) 

31 0 

表 1-37 : 訂正可能な最初のエラーデータ [31:0] レジスタのビットの定義 

CE_FFD[31:0] 


[31:0] CE_FFD[31:0] R 0 

訂正可能なエラーが最初に発生したデータ (ビット [31:0]) 

です。 

このレジスタは、訂正可能なエラーが最初に発生した (未訂正の) エラーデータ (ビット [63:32]) を 

格納します。 ECC ステータスレジスタの CE_STATUS ビットがクリアされると、このレジスタは 




次の訂正可能なエラーのデータを格納するために再度有効になります。エラーが発生したデータの 

格納はリセット後に有効になります。 


31 0 

CE_FFD[95:64] 

注記 : このレジスタは、 DQ_WIDTH が 144 の場合のみ有効です。 

このレジスタは、訂正可能なエラーが最初に発生した (訂正不可能な) エラーデータ (ビット 

[95:64]) を格納します。 ECC ステータスレジスタの CE_STATUS ビットがクリアされると、この 

レジスタは次の訂正可能なエラーのデータを格納するために再度有効になります。エラーが発生し 

たデータの格納はリセット後に有効になります。 

CE_FFD[127:96] 

CE_FFD[63:32] 



[31:0] CE_FFD[63:32] R 0 


です。 


31 0 

CE_FFD[95:64] 



[31:0] CE_FFD[95:64] R 0 


です。 


このレジスタは、訂正可能なエラーが最初に発生した (訂正不可能な) エラーデータ (ビット 

[127:96]) を格納します。 ECC ステータスレジスタの CE_STATUS ビットがクリアされると、こ 

のレジスタは次の訂正可能なエラーのデータを格納するために再度有効になります。エラーが発生 

したデータの格納はリセット後に有効になります。 


31 0 

CE_FFD[127:96] 






[31:0] CE_FFD [127:96] R 0 

CE_FFE 

このレジスタは、訂正可能なエラーが最初に発生した ECC ビットを格納します。 ECC ステータス 

レジスタの CE_STATUS ビットがクリアされると、このレジスタは次の訂正可能なエラーの ECC 

を格納するために再度有効になります。エラーが発生した ECC の格納はリセット後に有効になり 

ます。 

表 1-44 および表 1-45 に、 DQ_WIDTH が 72 のときのレジスタビットの使用を示します。 


UE_FFA[31:0] 


です。 

表 1-44 : 72 ビット外部メモリ幅の訂正可能な最初の ECC エラーレジスタ (CE_FFE) 

31 8 7 0 

Reserved CE_FFE 

表 1-45 : 外部メモリ幅が 72 ビットの訂正可能な最初の ECC エラーレジスタのビットの定義 


[7:0] CE_FFE R 0 訂正可能なエラーが最初に発生した ECC (ビット [7:0]) です。 

表 1-46 : 外部メモリ幅が 144 ビットの訂正可能な最初の ECC エラーレジスタ (CE_FFE) 

31 9 8 0 

Reserved CE_FFE 

表 1-47 : 外部メモリ幅が 144 ビットの訂正可能な最初の ECC エラーレジスタのビットの定義 


[8:0] CE_FFE R 0 

訂正可能なエラーが最初に発生した ECC (ビット [8:0]) 

です。 

このレジスタは、訂正不可能なエラーが最初に発生したアドレス (ビット [31:0]) を格納します。 

ECC ステータスレジスタの UE_STATUS ビットがクリアされると、このレジスタは次の訂正不可 

能なエラーのアドレスを格納するために再度有効になります。エラーが発生したアドレスの格納は 

リセット後に有効になります。 



表 1-48 : 訂正不可能な最初のエラーデータレジスタ (UE_FFA[31:0]) 

UE_FFA[63:32] 


31 0 

注記 : C_S_AXI_ADDR_WIDTH が 33 よりも小さい場合、このレジスタは使用されません。 

このレジスタは、訂正不可能なエラーが最初に発生したアドレス (ビット [63:32]) を格納します。 

ECC ステータスレジスタの UE_STATUS ビットがクリアされると、このレジスタは次の訂正不可 

能なエラーのアドレスを格納するために再度有効になります。エラーが発生したアドレスの格納は 

リセット後に有効になります。 

UE_FFD[31:0] 

UE_FFA[31:0] 



[31:0] UE_FFA [31:0] R 0 

訂正不可能なエラーが最初に発生したアドレス (ビット [31:0]) 

です。 

表 1-50 : 訂正不可能な最初のエラーデータレジスタ (UE_FFA[63:32]) 

31 0 

UE_FFA[63:32] 

表 1-51 : 訂正不可能な最初のエラーアドレス [31:0] レジスタのビットの定義 


[31:0] UE_FFA[63:32] R 0 

訂正不可能なエラーが最初に発生したアドレス (ビット 

[63:32]) です。 

このレジスタは、訂正不可能なエラーが最初に発生した (未訂正の) エラーデータ (ビット [31:0]) 

を格納します。 ECC ステータスレジスタの UE_STATUS ビットがクリアされると、このレジスタ 

は次の訂正不可能なエラーのデータを格納するために再度有効になります。エラーが発生したデー 

タの格納はリセット後に有効になります。 

表 1-52 : 訂正不可能な最初のエラーデータレジスタ (UE_FFD[31:0]) 

31 0 

UE_FFD[31:0] 




表 1-53 : 訂正不可能な最初のエラーデータ [31:0] レジスタのビットの定義 


[31:0] UE_FFD[31:0] R 0 

UE_FFD[63:32] 





UE_FFD[95:64] 

訂正不可能なエラーが最初に発生したデータ (ビット [31:0]) 

です。 


31 0 

UE_FFD[63:32] 



[31:0] UE_FFD [63:32] R 0 


です。 







31 0 

UE_FFD[95:64] 



[31:0] UE_FFD[95:64] R 0 


です。 



UE_FFD[127:96] 








31 0 

UE_FFE 

UE_FFD[127:96] 



[31:0] UE_FFD[127:96] R 0 


です。 

このレジスタは、訂正不可能なエラーが最初に発生した ECC ビットを格納します。 ECC ステータ 

スレジスタの UE_STATUS ビットがクリアされると、このレジスタは次の訂正不可能なエラーの 

ECC を格納するために再度有効になります。エラーが発生した ECC の格納はリセット後に有効に 

なります。 


表 1-60 : 外部メモリ幅が 72 ビットの訂正不可能な最初の ECC エラーレジスタ (UE_FFE) 

31 8 7 0 

Reserved UE_FFE 

表 1-61 : 72 ビット外部メモリ幅の訂正不可能な最初の ECC エラーレジスタのビットの定義 


[7:0] UE_FFE R 0 

訂正不可能なエラーが最初に発生した ECC (ビット [7:0]) 

です。 


表 1-62 : 外部メモリ幅が 144 ビットの訂正不可能な最初の ECC エラーレジスタ (UE_FFE) 

31 9 8 0 

Reserved UE_FFE 




表 1-63 : 144 ビット外部メモリ幅の訂正可能な最初の ECC エラーレジスタのビットの定義 


[8:0] UE_FFE R 0 

FI_D0 

このレジスタは、 メモリへ書き込まれるデータ (ビット [31:0]) にエラーを挿入するために使用し、 

エラー訂正およびエラー信号のテストにも利用できます。このレジスタにセットされるビットは、 

書き込まれる ECC ビットに影響を与えることなくメモリへ書き込まれる後続データの関連する 

データビット (ワード 0 またはビット [31:0]) をトグルします。エラーの挿入後、エラー挿入デー 

タレジスタが自動的にクリアされます。 

このレジスタは、EDK で C_ECC_TEST および C_ECC が共に ON、または CORE Generator ツー 

ルの MIG デザインで ECC_TEST_FI_XOR および ECC が共に ON に設定された場合にのみ実装 

されます。 

エラーの挿入は、ソフトウェアのクリティカルな領域で実行する必要があります。つまり、このレ 

ジスタへの書き込みおよびそれに続くメモリへの書き込みは中断されないようにします。 

表 1-64 : エラー挿入データレジスタ (FI_D0) 

FI_D0、 FI_D1、 FI_D2、および FI_D3 では 1 つのエラー条件のみが適用されるように配慮する必 

要があります。 

FI_D1 

訂正不可能なエラーが最初に発生した ECC (ビット [8:0]) 

です。 

31 0 

表 1-65 : エラー挿入データ (ワード 0) レジスタのビットの定義 

FI_D0 


[31:0] FI_D0 W 0 

1 にセットされたビット位置は、 メモリへ書き込まれる次のデー 

タワードの関連するビット [31:0] をトグルします。このレジスタ 

は、エラーの挿入後に自動的にクリアされます。 

このレジスタは、メモリへ書き込まれるデータ (ビット [63:32]) にエラーを挿入するために使用し、 













FI_D2 



31 0 


このレジスタは、メモリへ書き込まれるデータ (ビット [95:64]) にエラーを挿入するために使用し、 










FI_D0、 FI_D1、 FI_D2、および FI_D3 では 1 つのエラー条件のみが適用されるように配慮する必 


FI_D3 

FI_D1 


[31:0] FI_D1 W 0 



1 にセットされたビット位置は、 メモリへ書き込まれる 

次のデータワードの関連するビット [63:32] をトグルし 

ます。このレジスタは、エラーの挿入後に自動的にクリ 

アされます。 

31 0 


FI_D2 


[31:0] FI_D2 W 0 

1 にセットされたビット位置は、メモリへ書き込まれる次のデータ 

ワードの関連するビット [95:64] をトグルします。このレジスタは、 

エラーの挿入後に自動的にクリアされます。 




このレジスタは、 メモリへ書き込まれるデータ (ビット [127:96]) にエラーを挿入するために使用 

し、エラー訂正およびエラー信号のテストにも利用できます。このレジスタにセットされるビット 

は、書き込まれる ECC ビットに影響を与えることなくメモリへ書き込まれる後続データの関連す 

るデータビット (ワード 3 またはビット [127:96]) をトグルします。エラーの挿入後、エラー挿入 

データレジスタが自動的にクリアされます。 







31 0 


FI_ECC 

FI_D3 


[31:0] FI_D3 W 0 

1 にセットされたビット位置は、 メモリへ書き込まれる 

次のデータワードの関連するビット [127:96] をトグル 

します。このレジスタは、エラーの挿入後に自動的にク 

リアされます。 

このレジスタは、メモリへ書き込まれる生成された ECC にエラーを挿入するために使用し、エラー 

訂正およびエラー信号のテストにも利用できます。このレジスタにセットされるビットは、メモリ 

へ書き込まれる次のデータの関連する ECC ビットをトグルします。エラーの挿入後、エラー挿入 

ECC レジスタが自動的にクリアされます。 

このレジスタは、EDK でC_ECC_TEST および C_ECC が共に ON、または CORE Generator ツー 






表 1-72 : 72 ビット外部メモリ幅のエラー挿入 ECC レジスタ (FI_ECC) 

31 8 7 0 

Reserved FI_ECC 



表 1-73 : 72 ビット外部メモリ幅のエラー挿入 ECC レジスタのビットの定義 


[7:0] FI_ECC R 0 



ユーザー インターフェイス ブロック 

UI ブロックは、ユーザーデザインへのユーザー インターフェイスを提供します。ネイティブイン 

ターフェイスに代わるシンプルなインターフェイスを提供します。UI ブロックの機能は次のとおり 

です。 

• 読み出しデータおよび書き込みデータをバッファーする 

• 要求順と一致するように、読み出しリターンデータの順序を並べ替え 

• フラットアドレス空間であり、それを SDRAM アドレス空間に変換 

ネイティブ インターフェイス 

ネイティブ インターフェイスは FPGA ユーザーデザインと接続し、外部のメモリデバイスへのア 

クセスを可能にします。 

コマンド要求信号 

1 にセットされたビット位置は、 メモリへ書き込まれる次の 

ECC の関連するビットをトグルします。このレジスタは、エ 

ラーの挿入後に自動的にクリアされます。 

表 1-74 : 144 ビット外部メモリ幅のエラー挿入 ECC レジスタ (FI_ECC) 

31 9 8 0 

予約 

表 1-75 : 144 ビット外部メモリ幅のエラー挿入 ECC レジスタのビットの定義 


8:0 FI_ECC R 0 

FI_ECC 

1 にセットされたビット位置は、 メモリへ書き込まれる次の 

ECC の関連するビットをトグルします。このレジスタは、エ 

ラーの挿入後に自動的にクリアされます。 

ネイティブ インターフェイスには、 メモリ コントローラーからメモリ デバイスへの読み出し/書き 

込みコマンドを要求するための信号があります。表 1-76 に、これらの信号を示します。 

表 1-76 : ネイティブ インターフェイスのコマンド信号 


accept 出力最後のサイクルで駆動された要求をメモリ 

フェイスが受け取ったことを示します。 

インター 

bank[2:0] 入力現在の要求のバンクを選択します。 




表 1-76 : ネイティブ インターフェイスのコマンド信号 (続き) 


bank_mach_next[] 出力予約されているため、未接続にします。 

cmd[2:0] 入力現在の要求のコマンドを選択します。 

col[COL_WIDTH – 1:0] 入力現在の要求の列アドレスを選択します。 

data_buf_addr[7:0] 入力メモリコントローラーが次を実行する際のデータ 

バッファーアドレスを示します。 

• 書き込みコマンド処理で、データを書き込む位置 

• 読み出しコマンド処理で、データを配置する位置 

hi_priority 入力予約されているため、ロジック 0 に接続します。 

rank[] 入力予約されているため、ロジック 0 に接続します。 

row[ROW_WIDTH – 1:0] 入力現在の要求の行アドレスを選択します。 

use_addr 入力前ステートで駆動された要求情報が有効であることを 

示す、ユーザーデザインのストローブ信号です。 

バンク、行および列情報によって、読み出し/書き込み先となるメモリデバイスのターゲットアド 

レスが決定されます。コマンドは、コアへの cmd[2:0] 入力を使用して指定します。表 1-77 に、有 

効な読み出し/書き込みコマンドを示します。 

表 1-77 : メモリ インターフェイス コマンド 

accept 

要求をコアが受け取ったことをユーザーデザインに示します。この信号は、 accept 信号がアサート 

された場合は、最後のサイクルで要求されたコマンドが受信されたことを示します。ユーザーデザ 

インは次の要求を発行するか、アイドルステートへ遷移できます。この信号がディアサートされた 

場合は、最後のサイクルで要求されたコマンドが受信されなかったことを示し、同じ要求を再送す 

る必要があります。 

use_addr 

動作 

メモリの読み出し 

メモリの書き込み 

この信号は、前サイクルでネイティブ インターフェイスに与えられた要求をストローブする場合 

に、ユーザーデザインによってアサートされます。 

data_buf_addr 

cmd[2:0] Code 

ユーザーデザインには、読み出し/書き込みコマンドに使用されるデータを格納するバッファーが 

あります。ネイティブインターフェイスに要求が提示されると、ユーザーデザインが要求を処理 

するバッファー内の位置を指示する必要があります。書き込みコマンドの場合、 data_buf_addr は 

外部メモリへ書き込まれるソースデータを含むバッファーのアドレスとなります。一方、読み出し 

コマンドの場合は、外部メモリから読み出されたデータを受信するバッファーのアドレスとなりま 

す。要求の処理時に、コアがこのアドレスをエコーバックします。 



000 

001 

予約その他すべてのコード

書き込みコマンド信号 


ネイティブ インターフェイスには、 メモリ コントローラーが書き込みコマンドを処理する際に使 

用する信号があります (表 1-78)。これらの信号は、ユーザーデザインのバッファー-の制御、ア 

ドレス、およびデータ信号へ接続しています。 

表 1-78 : ネイティブインターフェイスの書き込みコマンド信号 


wr_data[2 × nCK_PER_CLK × PAYLOAD_WIDTH - 1:0] 入力書き込みコマンドの入力データです。 

wr_data_addr [DATA_BUF_ADDR_WIDTH – 1:0] 出力書き込みコマンドに対するソースデータバッ 

ファーのベースアドレスです。 

wr_data_mask[2 × nCK_PER_CLK × DATA_WIDTH/8 - 1:0] 入力書き込みデータのバイトイネーブル入力です。 

wr_data_en 出力書き込みコマンドに対して、メモリインター 

フェイスがデータバッファーからデータを読 

み出していることを示す出力です。 

wr_data_offset[0:0] 出力書き込みコマンドに対するソースデータバッ 

ファーのオフセット値を示します。 wr_data 

このバスは、外部メモリへ書き込まれるデータです。ユーザーデザインのバッファーのデータ出力 

へ接続できます。 

wr_data_addr 

このバスは、現在の書き込み要求が提示されたときの data_buf_addr のエコーです。wr_data_offset 

信号と組み合わせて、ユーザーデザインのバッファーのアドレス入力へ適用できます。 

wr_data_mask 

このバスは、現時点で外部メモリへ書き込まれているデータのバイトイネーブル (データマスク) 

です。対応する wr_data_mask 信号がディアサートされると、メモリのバイトが書き込まれます。 

wr_data_en 

この信号がアサートされている場合は、書き込みコマンドに対して、コアがユーザーデザインから 

データを読み出していることを示します。これは、ユーザーデザインのバッファーのチップセレ 

クト信号へ接続できます。 

wr_data_offset 

このバスは、バースト長の処理に 1 サイクル以上が必要なときに使用します。 rd_data_addr と組み 

合わせて、ユーザーデザインのバッファーのアドレス入力へ適用できます。 

読み出しコマンド信号 

ネイティブ インターフェイスには、 メモリ コントローラーが読み出しコマンドを処理する際に使 

用する信号があります (表 1-79)。これらの信号は、メモリ デバイスからユーザーデザインのバッ 

ファーへデータを転送します。それ以外は書き込みコマンド処理の信号と同じです。フォルダー名 

が付いた MIG 出力が生成されます 




表 1-79 : ネイティブインターフェイスの読み出しコマンド信号 


rd_data[2 × nCK_PER_CLK × PAYLOAD_WIDTH - 1:0] 出力読み出しコマンドからの出力データです。 

rd_data_addr[DATA_BUF_ADDR_WIDTH – 1:0] 出力読み出しコマンドに対する、デスティネーショ 

ンバッファーのベースアドレスを示す出力で 

す。 

rd_data_en 出力 rd_data バスに有効な読み出しデータがあるこ 

とを示します。 

rd_data_offset[1:0] 出力読み出しコマンドに対する、デスティネーショ 

ンバッファーのオフセット値を示します。 

rd_data 

このバスは、外部メモリから読み出されたデータです。ユーザーデザイン内にあるバッファーの 

データ入力へ接続できます。 

rd_data_addr 

このバスは、現在の読み出し要求が提示されたときの data_buf_addr のエコーです。 rd_data_offset 

信号と組み合わせて、ユーザーデザインのバッファーのアドレス入力へ適用できます。 

rd_data_en 

読み出し要求に対して、 rd_data に有効な読み出しデータがあることを示します。これは、ユーザー 

デザインのバッファーのチップセレクト信号へ接続できます。 

rd_data_offset 

このバスは、バースト長の処理に 1 サイクル以上が必要なときに使用します。 rd_data_addr 信号と 

組み合わせて、ユーザーデザインのバッファーのアドレス入力へ適用できます。 

ネイティブ インターフェイスのメンテナンスコマンド信号 

表 1-80 に、ネイティブ インターフェイスのメンテナンスコマンド信号を示します。 

表 1-80 : ネイティブ インターフェイスのメンテナンスコマンド信号 


app_sr_req 入力予約されているため、ロジック 0 に接続します。 

app_sr_active 出力予約されています。 

app_ref_req 入力 

app_ref_ack 出力 

リフレッシュコマンドが DRAM へ発行されるように要求する、アクティブ High の 

入力です。 

メモリ コントローラーが要求されたリフレッシュコマンドを PHY インターフェイ 

スへ送信したことを示す、アクティブ High の出力です。 



表 1-80 : ネイティブ インターフェイスのメンテナンスコマンド信号 (続き) 


app_zq_req 入力 

app_zq_ack 出力 

app_ref_req 


アクティブ High の入力で、アサートされると、メモリコントローラーが DRAM へリフレッシュ 

コマンドを発行するように要求します。要求するには、この信号を 1 サイクル間パルスする必要が 

あり、少なくとも要求が認識されて送信されたことを示す app_ref_ack 信号がアサートされるまで 

ディアサートされます。 

app_ref_ack 

アクティブ High の入力で、アサートされると、リフレッシュ要求を認識してコマンドがメモリ コ 

ントローラーから PHY へ送信されたことを示します。 

app_zq_req 

アクティブ High の入力で、アサートされると、メモリコントローラーが DRAM へ ZQ キャリブ 

レーションコマンドを発行するように要求します。要求するには、この信号を 1 サイクル間パルス 

する必要があり、少なくとも要求が認識されて送信されたことを示す app_zq_ack 信号がアサート 

されるまでディアサートされます。 

app_zq_ack 

アクティブ High の入力で、アサートされると、 ZQ キャリブレーション要求を認識してコマンド 

がメモリ コントローラーから PHY へ送信されたことを示します。 

クロッキングアーキテクチャ 

ZQ キャリブレーションコマンドが DRAM へ発行されるように要求する、アクティ 

ブ High の入力です。 

メモリ コントローラーが要求された ZQ キャリブレーションコマンドを PHY イン 

ターフェイスへ送信したことを示す、アクティブ High の出力です。 

PHY デザインでは、PLL モジュールを使用してさまざまなクロックを生成する必要があり、クロッ 

クをデザイン全体に分配するために、グローバルクロックネットワークとローカルクロックネッ 

トワークの両方を使用します。PHY はさらに、PLL と同じバンクに MMCM を 1 つ必要とします。 

MMCM によって、 BUFG から PHY の挿入遅延を補正します。 

クロックの生成および分配回路とネットワークは PHY 内部のブロックを駆動します。これらのブ 

ロックは、次の 4 つの機能に大別されます。 

• 内部 (FPGA) ロジック 

• 書き込みパス (出力) I/O ロジック 

• 読み出しパス (入力) および遅延 I/O ロジック 

• IDELAY 基準クロック (200 MHz) 

PHY には PLL が 1 つ必要です。ほとんどの内部ロジック用のクロック、 PHASER への周波数基 

準クロック、そしてマルチ I/O バンクインプリメンテーションで PHY 制御ブロックの同期のため 

に必要な同期パルスは、この PLL を使用して生成します。 

DDR3 SDRAM のクロック周波数が 400MHz ~ 933MHz の場合、 PHASER の 2 つの周波数基準 

クロックの周波数はメモリクロックと同じになります。DDR2 または DDR3 SDRAM の周波数が 




400MHz より低い場合は、一方の PHASER 周波数基準クロックがメモリクロックと同じ周波数で 

動作し、もう一方は 400MHz ~ 933MHz の範囲要件を満たすように、メモリクロック周波数の 2 

倍または 4 倍のいずれかで動作する必要があります。 2 つの PHASER 周波数基準クロックは、同 

じ PLL を使用して位相を揃える必要があります。図 1-32 に、クロッキングアーキテクチャのブ 

ロック図を示します。freq_refclk の位相は、動作周波数およびメモリ インターフェイス ピンに選 

択したバンクによって異なります。 

• GUI でメモリ インターフェイス ピンに HP バンクを選択し、メモリ周波数が 400MHz 以上の 

場合、位相は 337.5 です。 

• GUI でメモリ インターフェイス ピンに HP バンクを選択し、メモリ周波数が 200 ~ 400MHz 

(400MHz は含まれない) の場合、位相は 315 です。 

• 低電圧デバイスで GUI でメモリ インターフェイス ピンに HP バンクを選択し、メモリ周波数 

が 400MHz 以上の場合、位相は 337.5 です。 

• 低電圧デバイスで GUI でメモリ インターフェイス ピンに HP バンクを選択し、メモリ周波数 

が 200 ~ 400 MHz (400MHz は含まれない) の場合、位相は 0 です。 

• GUI でメモリ インターフェイス ピンに HR バンクを選択し、メモリ周波数が 400MHz 以上の 

場合、位相は 337.5 です。 

• GUI でメモリ インターフェイス ピンに HR バンクを選択し、メモリ周波数が 200 ~ 400MHz 

(400MHz は含まれない) の場合、位相は 0 です 

PLL 逓倍値 (M) および分周値 (D) のデフォルト設定では、システムクロック入力周波数がメモリ 

クロック周波数と同じになっています。この 1:1 の比率は必須ではありません。 PLL 入力分周値 

(D) は、 PLL2 の動作条件が満たされて適切な制約が適用されている限り、『7 シリーズ FPGA ク 

ロックリソースユーザーガイド』 [参照 18] に記載されている値を使用できます。 PLL の乗算値 

(M) は、必ず 1 ~ 16 (1 と 16 を含む) の中から選択します。メモリクロックの PLL 出力分周値 (O) 

は、 800Mb/s の場合は 2、 400 ~ 800Mb/s の場合は 4 に設定します。 PLL VCO の周波数範囲は、 

各デバイスのデータシートに記載されている範囲内にしてください。 sync_pulse は、 mem_refclk 

周波数の 1/16 で、デューティサイクルは 1/16 (6.25%) の必要があります。 PLL およびシステム 

クロック CCIO 入力の物理的配置情報は、 151 ページの「設計ガイドライン」を参照してください。 




 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 


ISERDES/OSERDES のコネクティビティ情報は、109 ページの図 1-38 および 111 ページの 

図 1-40 を参照してください。 

内部 (FPGA) ロジッククロック 

 

図 1-32 : クロッキングアーキテクチャ 

内部 FPGA ロジックは、グローバルクロッキングリソースで DDR2 または DDR3 SDRAM クロッ 

クの 1/4 の周波数でクロッキングされます。この PLL は、高速の DDR2 または DDR3 メモリ ク 

ロックも出力します。 

書き込みパス (出力) I/O ロジッククロック 

データ信号と制御信号の両方を含む出力パスは、 PHASER_OUT でクロックが供給されます。 

PHASER_OUT は、 OUT_FIFO や OSERDES/ODDR の各バイトグループへ同期クロックを提供 

します。 PHASER_OUT は、それぞれのバイトグループのバイトクロック (OCLK)、分周バイト 

クロック (OCLKDIV)、遅延バイトクロック (OCLK_DELAYED) を生成します。これらのクロッ 

クは周波数基準クロックから直接生成され、相互に位相が揃っています。バイトクロックは周波数 

基準クロックと同じ周波数で、分周バイトクロックは周波数基準クロックの半分の周波数です。書 

き込み DQS とその関連 DQ ビットにおいて、必要な 90° の位相オフセットを達成するには、 

OCLK_DELAYED を使用して DQS ODDR へクロックを供給します。また、 PHASER_OUT は、 

書き込み中の DQS 生成に必要な信号、データバイトグループに関連する DQS/DQ のトライス 

テート信号、およびバイトグループの OUT_FIFO のリードイネーブル信号を駆動します。図 1-38 

および図 1-40 に、PHASER_OUT を使用したアドレス/制御パスおよび書き込みパスのクロッキン 

グの詳細を示します。 

読み出しパス (入力) I/O ロジッククロック 

 

 

 

 

 

 

 

 

入力読み出しデータパスは、 PHASER_IN ブロックでクロックが供給されます。 PHASER_IN ブ 

ロックは、各バイトグループの IN_FIFO と IDDR/ISERDES に同期クロックを供給します。この 




ブロックは、関連するバイトグループの DQS 信号を受信して、DDR2 または DDR3 SDRAM デー 

タキャプチャ用に 2 つの遅延クロック (読み出しサイクルクロック (ICLK)、読み出し分周バイト 

クロック (ICLKDIV)) を生成します。 ICLK は、周波数基準クロックを遅延したクロックで、関連 

する DQS と位相が一致しています。 ICLKDIV は、 ISERDES 内の最初の階層にあるフリップフ 

ロップでデータをキャプチャする際に使用します。この ICLKDIV は ICLK と位相が一致し、 

ISERDES の最後の階層にあるフリップフリップのパラレル転送用クロックです。また、そのバイ 

トグループの IN_FIFO の書き込みクロックとしても使用されます。 PHASER_IN ブロックも、バ 

イトグループの IN_FIFO の書き込みイネーブル (WrEnable) を駆動します。図 1-40 に、 

PHASER_IN を使用した読み出しパスのクロッキング詳細を示します。 

IDELAY 基準クロック 

IDELAYCTRL モジュールには 200MHz の IDELAY クロックを供給する必要があります。このモ 

ジュールは、環境の変化に合わせて I/O 領域内の IDELAY エレメントのキャリブレーションを常 

時実行します。 IP コアは、外部クロック信号が IDELAYCTRL モジュールを駆動することを前提 

としています。IDELAYCTRL 入力クロックを PLL クロックで駆動する場合は、PLL ロック信号 

を IODELAY_CTRL.v/vhd モジュール内の rst_tmp_idelay 信号に組み込む必要があります。これ 

により、クロックを使用前に安定させることができます。 




メモリ コントローラー 

User 

Interface 

Block 


コアのデフォルトコンフィギュレーションでは、メモリ コントローラー (MC) が UI ブロックと物 

理層の間に配置されます。図 1-33 に詳細図を示します。 

rank 

bank 

row 

col 

cmd 

data_buf_ad dr 

hi_priority 

use_addr 

wr_data 

wr_data_mask 

accept 

bank_mach_next 

wr_data_addr 

wr_data_en 


rd_data 

rd_data_addr 

rd_data_en 

rd_data_offset 

app_sr_req 

app_sr_active 

app_ref_req 

app_ref_ack 

app_zq_req 

app_zq_ack 

Rank Machines 

Bank Machines Arbiter 

Column Machine 

図 1-33 : メモリ コントローラー 

メモリ コントローラーは、 メモリ インターフェイスの主要ロジックブロックです。UI からの要求 

を受信し、それらを論理キューに格納します。また、オプションで要求順序を並べ替えて、システ 

ムの処理スループットやレイテンシを向上させます。 

メモリ コントローラーブロックは、主に次の 4 つの部分で構成されています。 

• 複数のバンクマシン (コンフィギュレーション可能) 

• 複数のランクマシン (コンフィギュレーション可能) 

• 1 つのカラムマシン 

• アービトレーションブロック 

MC/PHY 

Interface 

Physical 

Layer 





バンクマシン 

メモリ コントローラーロジックの大部分は、バンクマシンに含まれます。バンクマシンは、DRAM 

バンクに対応します。 1 つのバンクマシンが、常に 1 つの DRAM バンクを管理します。ただし、 

バンクマシンの割り当ては動作中に行うことができるため、各物理バンクに対して必ずしも 1 つの 

バンクマシンは必要ありません。バンク数は、エリアとパフォーマンスのトレードオフを考慮して 

設定できます。詳細は、後続の「プリチャージポリシー」を参照してください。 

特定 DRAM バンクへのバンクマシンの割り当て期間は、ターゲットとなる DRAM バンクのス 

テートではなく、ユーザー要求に対応します。要求が受信されるとバンクマシンが割り当てられ、 

要求が完了すると、そのバンクマシンの割り当てがリリースされて次の要求を割り当てできる状態 

になります。バンクマシンは、要求を完了するために必要なすべてのコマンドを発行します。 

バンクマシンは、行コマンドおよび列コマンドを生成して現在の要求を完了させます。これらのコ 

マンドはそれぞれ独立していますが、 DRAM のタイミング要件に従う必要があります。 

次に示すシンプルな例を用いて、この概念を説明します。要求が到達するとき、メモリコントロー 

ラーおよび DRAM はアイドル状態の場合を想定します。プールの先頭にあるバンクマシンは次の 

動作を行います。 

1. ユーザー要求を受信 

2. ターゲットの行をアクティブ化 

3. 列 (読み出し/書き込み) コマンドを生成 

4. ターゲットの行をプリチャージ 

5. バンクマシンのアイドルプールへ戻る 

異なる行やバンクをターゲットとする複数の要求が到達する場合も同様の動作となります。 

次に、すでにアクティブなバンクマシンで制御されたオープン状態の DRAM バンクをターゲット 

とする要求が到達した場合を考えます。このマシンは、新しい要求が同じ DRAM バンクをターゲッ 

トとしていることを認識し、プリチャージ (手順 4) を省略します。アイドルプールの先頭にあるバ 

ンクマシンは、新しいユーザー要求を受け入れて、アクティブ化 (手順 2) を省略します。 

最後は前の要求と次の要求の間に別の要求が到達し、すべてが同じ DRAM バンクをターゲットと 

する場合で、コントローラーはアクティブ化 (手順 2) とプリチャージ (手順 4) の両方を省略します。 

別の保留要求が同じバンクをターゲットとしなければ、バンクマシンは可能な限りすぐに DRAM 

バンクをプリチャージします。詳細は、後続の「プリチャージポリシー」を参照してください。 

メモリ インターフェイスのスループットを最適化するために、列コマンドの順序を並べ替えること 

ができます。順序指定アルゴリズムは、名目上データの一貫性を保証しています。順序の並べ替え 

機能の詳細は、「順序変更 ( リオーダリング)」を参照してください。 

ランクマシン 

ランクマシンは、DRAM ランクに対応します。ランクマシンは、バンクマシンの動作をモニタリ 

ングし、ランクや特定デバイスのタイミングパラメーターをトラッキングします。たとえば、ラン 

クマシンはある時間ウィンドウ内にランクに送信されるアクティブコマンド数をモニタリングし 

ます。指定したコマンド数が送信されると、ランクマシンは抑止信号を生成し、次のコマンドを受 

信できるよう時間ウィンドウがシフトするまでバンクマシンがコマンドを送信しないように制御 

します。物理的な DRAM ランクへのランクマシンの割り当ては、静止時に行われます。 



カラムマシン 


単一のカラムマシンは、 DQ データバスの管理に必要なタイミング情報を生成します。 DRAM ラ 

ンクは複数ありますが、 DQ バスは 1 つであるため、すべての DRAM ランクのカラムを 1 つのユ 

ニットとして管理します。カラムマシンがバンクマシンで発行されるコマンドをモニタリングし、 

バンクマシンに対して抑止信号を生成するため、 DQ バスは順に使用されます。 

アービトレーションブロック 

アービトレーションブロックは、 DRAM アレイへ送信する要求をバンクマシンから受信します。 

行コマンドと列コマンドは別々に調停されます。コマンドごとに、アービタブロックが行コマンド 

および列コマンドを選択して物理層へ転送します。アービトレーションブロックでは、ラウンドロ 

ビン方式で転送が行われます。 

順序変更 (リオーダリング) 

DRAM へのアクセスには、行コマンドと列コマンドの 2 つを使用します。各要求は論理キューエ 

ントリを使用し、キューエントリそれぞれに関連するバンクマシンがあります。これらのバンク 

マシンは、その時点での DRAM ランクやバンクのステートをトラッキングします。バンクマシンは、必要に応じて現在の要求に適したランク、バンク、または行をアクティブにしよ 

うとします。バンクマシンはこの過程で DRAM のステートを確認し、タイミングパラメーターが 

満たされているかを判断します。最終的にすべてのタイミングパラメーターが満たされていると、 

バンクマシンはアービトレーションを経て activate 信号を送信します。アービトレーションは、単 

純なラウンドロビン方式で実行されます。複数のバンクマシンが同時に行コマンド (アクティブ化 

およびプリチャージ) の送信を要求する場合があるため、アービトレーションが必要です。 

すべての要求に対してアクティブ化信号が必要とは限りません。前の要求ですでに同じランク、バ 

ンク、行が有効になっている場合は、後続の要求はそのバンクマシンのステートを引き継ぐため、 

プリチャージ/アクティブ化は必要ありません。 

必要なランク、バンク、または行がアクティブ化され、 RAS-CAS 間の遅延タイミングが満たされ 

ていると、バンクマシンは CAS-READ または CAS-WRITE コマンドを発行しようとします。こ 

の場合、行コマンドとは異なり、すべての要求に CAS コマンドが必要です。 CAS コマンドを送信 

するアービトレーション前に、バンクマシンは DRAM のステート、 DQ バスのステート、優先順 

位、および順序を確認する必要があります。最終的に、これらのすべての要素が最適なステートに 

なると、バンクマシンはアービトレーションを実行して CAS コマンドを送信します。行コマンド 

と同様に、ラウンドロビン方式のアービタで優先順位を決定し、次の列コマンドを選択します。 

ラウンドロビンのアービタ自体が順序変更を担います。たとえば、アイドル状態のメモリコント 

ローラーがリフレッシュ動作中に新しい要求のバーストを受信した場合、これらの要求はキューに 

入り、リフレッシュが完了するまで待機することになります。 DRAM が新しいアクティブ化コマ 

ンドを受信できるようになると、待機中のすべての要求がアービトレーション要求を同時にアサー 

トします。そして、アービタが、要求順序からは独立したラウンドロビンアルゴリズムに基づい 

て、次に送信するアクティブ化コマンドを選択します。列コマンドに対しても同様のプロセスが適 

用されます。 

プリチャージポリシー 

コントローラーは積極的にプリチャージを行います。トランザクションの完了ごとに、要求の入力 

キューを確認し、現在オープン状態のバンク/行のキューに対して要求がない場合は、それをクロー 

ズしてそのバンク内にある別の行への要求レイテンシを最小限に抑えます。キューの深さはバンク 

マシンの数と同じであるため、バンクマシン数 (nBANK_MACHS) を増加させると、効率を上げ 

ることができます。ただし、数の増加に伴い、ファブリックのタイミング要件が厳しくなります。 




エラー訂正コード 

バンクマシン数を増加させながら、低速のメモリクロック周波数を使用することによってシステ 

ム全体の効率を向上させることができる場合があります。最適な設定を判断するには、ターゲット 

デザインのコマンド動作を用いてシミュレーションを実行してください。 

メモリ コントローラーは、オプションで ECC (エラー訂正コード ) をインプリメントします。この 

コードが DRAM アレイの内容がを破損しないように保護します。使用するコードは、 SECDED 

(Single Error Correct Double Error Detect) です。すべてのシングルエラーは検出後に訂正され、す 

べての 2 ビットエラーは検出されます。 3 ビット以上のエラーは検出されない場合があります。 

図 1-34 に、 ECC のブロック図を示します。これらのブロックは、メモリコントローラー (mc.v) 

モジュールにインスタンシエートされています。 




 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 1-34 : ECC ブロック図 

 

 

 

 

 


ECC モードはオプションであり、データ幅が 72 ビットの場合のみ利用できます。ECC モードが有 

効の場合、データマスク機能は無効になります。また、このモードが有効のときは、常にすべての 

DQ データ幅に書き込みが実行されます。 ECC は DQ データ幅全体に対して実行されるため、 

DRAM DM ビットは使用できません。ECC という名前の最上位パラメーターが ECC ロジックの 

追加を制御します。このパラメーターが ON に設定されると ECC が有効になり、 OFF に設定され 

ると無効になります。 

ECC の機能は 3 つの機能ブロックとしてインプリメントされます。書き込みデータ用 ECC マージ/ 

生成ブロック、読み出しデータ用 ECC デコード/訂正ブロック、そして読み出し/変更/書き込みサ 




イクル用の読み出しデータを一時的に保持するデータバッファーブロックがあります。4 つ目のブ 

ロックで ECC H マトリックスを生成し、それらを ECC 生成および訂正ブロックへ渡します。 

フルバーストの書き込みコマンドの場合、書き込みデータバッファーからフェッチしたデータは 

ECC マージ/生成ブロックへ送られます。そして、このブロックで ECC ビットを計算してデータに 

追加します。 ECC コードの生成には 1 CLK ステートが与えられます。したがって、ECC 機能が無 

効の場合よりも、データは書き込みコマンドに対して 1 ステート分早く書き込みデータバッファー 

からフェッチされる必要があります。ユーザー インターフェイス レベルでは、コマンドバッファー 

にコマンドが書き込まれてから 1 ステート以内に書き込みデータバッファーへデータが書き込ま 

れなくてはなりません。データの早期取得を要する以外には、 ECC による書き込みに対するパ 

フォーマンス損失はありません。 

読み出しサイクルの場合、すべてのデータは ECC デコード/訂正 (ecc_dec_fix) ブロックを通過し 

ます。このプロセスは、 PHY が phy_rddata_valid 信号で読み出しデータが有効であることを示し 

たときに開始します。デコード /訂正プロセスは、2 つの CLK ステートに分かれます。最初のステー 

トではシンドロームが計算されます。次のステートではシンドロームがデコードされ、指定された 

ビットの反転 (訂正) が実行されます。このステートではさらに、シンドロームビットとメモリ コ 

ントローラーコアロジックで生成されたタイミング信号 (ecc_status_valid) に基づいて、 

ecc_single および ecc_multiple の値が計算されます。このバスには、現在の読み出しコマンドのア 

ドレスが含まれます。エラー箇所は、 ecc_single、 ecc_multiple、および ecc_err_addr バスを参照 

して記録されます。 ECC では、読み出し要求に対して、 2 ステート分のレイテンシペナルティが 

課されます。 

読み出し/変更/書き込み 

フル DRAM バーストよりも小さい書き込みは、読み出し/変更/書き込みサイクルとして実行する必 

要があります。まず指定した位置が読み出され、必要に応じて修正されます。その後、書き込みデー 

タとマージされ、ECC が計算されて DRAM アレイへ書き戻されます。 wr_bytes コマンドが ECC 

用に定義されます。このコマンドが与えられると、メモリコントローラーはシンプルな書き込みサ 

イクルではなく、常に読み出し/変更/修正サイクルを実行します。バイトイネーブルは、シンプル 

なコマンドに対する場合を含め、常に有効となります。つまり、 ECC モードが有効な場合は、すべ 

ての wr コマンドに対してすべてのバイトイネーブル信号がアサートされる必要があります。 ECC 

機能が有効なデザインでメモリへ部分的な書き込みを行う場合には、 wr_bytes コマンドのほかに 

app_wdf_mask の駆動が必要です。に、 ECC モードが有効な場合で使用できるコマンドを示しま 

す。表 1-81 に、 ECC モードが有効な場合で使用できるコマンドを示します。 

表 1-81 : app_cmd[2:0] のコマンド 

動作 app_cmd[2:0] コード 

書き込み 

読み出し 

書き込みバイト 

000 

001 

011 

wr_bytes コマンドが与えられると、 メモリ コントローラーは読み出し/変更/修正 (RMW) サイクル 

を実行します。このコマンドがキューの先頭にある場合は、最初に読み出しコマンドを発行します。 

ただし、通常の読み出しコマンドとは異なり、要求はキューに残ります。読み出し応答キューのビッ 

トがセットされ、これが RMW サイクルであることを示します。この読み出しコマンドに対する読 

み出しデータが返されたとき、 app_rd_data_valid はアサートされません。代わりに ECC がデコー 

ドと必要に応じて修正され、データが ECC データバッファーへ書き込まれます。その間、元の 

wr_bytes コマンドが返されたすべての読み出しデータを検証します。読み出しリターンキューに 



表 1-82 : ECC 動作のユーザー インターフェイス 


格納されている data_buf_addr に基づいて、 wr_bytes 要求は、読み出しデータが ECC データバッ 

ファーで有効になるタイミングを判断できます。この時点で、 wr_bytes 要求は、書き込みコマンド 

を送信するためにアービトレーションを開始します。コマンドが与えられると、書き込みデータ 

バッファーおよび ECC データバッファーからデータがフェッチされ、バイトイネーブルに従って 

マージされた後、 ECC が計算されて DRAM にデータが書き込まれます。 wr_bytes コマンドを使 

用した場合のパフォーマンスは、通常の書き込みコマンドより大幅に低下します。最善の場合で、 

wr_bytes コマンドそれぞれに、シンプルな DRAM 書き込みサイクルを割り当てるのではなく、 

SRAM 読み出しサイクルと DRAM 書き込みサイクルをが 1 つずつ必要です。読み出しから書き込 

みへ、書き込みから読み出しへの転換ペナルティによってスループットはさらに低下します。 

メモリ コントローラーは、最大で nBANK_MACHS 個までの wr_bytes コマンドをバッファーで 

きます。これらのコマンドがランクバンクで競合しない限り、メモリコントローラーは読み出し 

コマンドを連続して実行し、続いて書き込みコマンドを実行することで、読み出しから書き込み、 

書き込みから読み出しへの転換ペナルティを最小限に抑えます。ただし、一連の wr_bytes コマン 

ドが 1 つのランクバンクをターゲットとする場合は、各 RMW サイクルが完全にシリアライズさ 

れ、スループットが大幅に低下します。パフォーマンスを重視する場合は、 wr_bytes コマンドは使 

用しないことを推奨します。 

表 1-82 で、ユーザー インターフェイスの ECC ポートについて詳しく説明します。 


app_correct_en_i 入力 

app_ecc_multiple_err[7:0] 出力 

app_raw_not_ecc_i[7:0] 入力 

ECC のセルフテスト機能 

このアクティブ High 信号がアサートされると、シングルビットの 

データエラーを訂正します。この入力は、 ECC 機能を有効に設定し 

た場合のみ有効です。 

ECC が有効な場合に適用可能です。これは app_rd_data_valid と共 

に有効になります。外部メモリからの読み出しで、読み出しバースト 

に 2 ビットのエラーがある場合、この信号は 0 以外を示します。 

SECDED アルゴリズムでは、対応する読み出しデータは訂正され 

ず、この信号で 0 以外の値を出力して、読み出しデータのエラーを UI 

に伝えます。 

この信号は、 2:1 モードでは 4 ビットです。 

ECC_TEST が有効な (ON) 場合に適用可能です。これは 

app_rd_data_valid と共に有効になります。この信号がアサートされ 

ると、個々のブロックに ECC ビットの生データが書き込まれます。 

この信号は、 2:1 モードでは 4 ビットです。 

app_wdf_mask[APP_MASK_WIDTH - 1:0] 入力 app_wdf_data[] にマスクを提供します。 

通常動作条件では、 DRAM アレイに書き込まれたデータの ECC 部分は、ユーザーインターフェ 

イスで視覚的に確認することはできません。これでは、 ECC ビットに対応する DRAM アレイの 

ビットをテストできないため、システムのセルフテストにとって問題となる場合があります。また、 

ECC 生成および訂正ロジックをテストするために、エラービットを送ることもできません。 

ECC の最上位パラメーター ECC_TEST で制御すると、 DRAM アレイのテストモードを作成でき 

ます。 ECC_TEST パラメーターが ON の場合、 DQ データバスの全幅がユーザーインターフェイ 




PHY 

スの読み出し/書き込みバッファーへ接続されます。ECC_TEST を ON にすると、ECC 訂正イネー 

ブル信号がディアサートされます。 

DRAM アレイのデータ部分と ECC 部分へ任意のデータを書き込む場合は、幅拡張された書き込み 

データ FIFO へデータを書き込み、データと共に app_raw_not_ecc_i ビットをアサートします。 

app_raw_not_ecc_i は 7 ビット幅 (2:1 モードの場合は 4 ビット) であり、各 ECC ブロックに ECC 

ビットの生データ (通常の計算された ECC ビット) の書き込みを可能にします。つまり、任意のパ 

ターンを DRAM アレイへ書き込むことができます。 

読み出しインターフェイスでは、拡張されたデータが通常データと一緒に現れます。ただし、訂正 

機能が、この読み出しデータを訂正しようとしてしまいます。これは通常、アレイパターンのテス 

トには不要なため、app_correct_en_i を 0 に設定して訂正を無効にします。 

上記の 2 つの機能により、アレイパターンテストが可能になります。 ECC 生成ロジックは、デー 

タパターンを書き込むことでテストできますが、app_raw_not_ecc_i のアサートや 

app_correct_en_i のディアサートは行いません。ECC のデコード訂正ロジックは、app_correct_en_i 

をアサートし、上記の説明のとおりに生パターンを書き込むことでテストできます。データのリー 

ドバック時に、デコード訂正の動作を監視できます。 

PHY は、外部の DDR2 または DDR3 SDRAM メモリへの物理インターフェイスを提供し、(DDR2 

SDRAM は現在サポートされていない) メモリ デバイスとのインターフェイスに必要な信号のタイ 

ミングおよびシーケンシング (順序) を生成します。 PHY には、クロック、アドレス、制御の生成 

ロジック、書き込みと読み出しのデータパス、および電源投入後に SDRAM を初期化するステート 

ロジックが含まれています。さらにシステムの静的遅延および動的遅延を解析するために、読み出 

しおよび書き込みデータパスのタイミングトレーニングを実行するキャリブレーションロジック 

もあります。 

PHY は、 DDR2 および DDR3 SDRAM に対応する 1 つの HDL コードベースで提供されていま 

す。 MIG ツールは、最上位の HDL パラメーターおよび UCF (ユーザー制約ファイル) の制約を介 

し、 SDRAM タイプやその他のデザイン特有のパラメーターをカスタマイズします。 

PHY アーキテクチャ全体 

7 シリーズFPGA の PHY は専用のブロックとソフトキャリブレーションブロックで構成されてい 

ます。専用ブロックは互いに隣接して配置され、高性能な物理層を構築するために必要なクロック 

およびデータパス配線を最短に抑えるよう、インターコネクトで直接接続されています。 I/O バン 

ク内の専用クロック構造はバイトグループクロックと呼ばれ、このドライバーによって駆動され 

るロード数が最小限になるようにします。バイトグループクロックは、PHASER ブロックで駆動 

されます。 PHASER ブロック (PHASER_IN および PHASER_OUT) は、 DQS 信号の変化を動的 

に追跡して正確な位相調整を行うことができるマルチステージのプログラマブル遅延ラインルー 

プです。 

7 シリーズ FPGA の各 I/O バンクには、 1 つの PHY 制御ブロック、 4 つの 

PHASER_IN/PHASER_OUT ブロック、4 つの IN/OUT_FIFO、IOLOGIC (ISERDES、OSERDES、 

ODDR、 IDELAY)、および IOB で構成される専用ブロックがあります。 1 つの I/O バンクには 4 

つのバイトグループがあり、各バイトグループには、 PHASER_IN/PHASER_OUT、 IN_FIFO/ 

OUT_FIFO、そして 12 個の IOLOGIC と IOB ブロックがあります。バイトグループ内にある 12 

個の IOI のうち 10 個は DQ ビットおよび DM ビットに使用され、残りの 2 個は差動 DQS 信号を 

インプリメントに使用されます。図 1-35 に、シングル I/O バンクに含まれる専用ブロックを示し 

ます。 PHY 制御ブロックは、その I/O バンク内にある 4 つすべての PHASER_IN および 

PHASER_OUT ブロックと接続しています。 




Phy_Addr/ 

Phy_Cmd/ 

Phy_Data 

Phy_Clk 

Phy_Rd/Wr_En 

Phy_Clk 

Control 

Word/Enables/Status 

I/O 

FIFOs 

PHY 

Control 

I/O Phasers 

InDBClk 

InBClk 

OutDBClk 

OutBClk 

DQS 

図 1-35 : シングルバンクの DDR2/DDR3 PHY ブロック図 


メモリ コントローラーおよびキャリブレーションロジックは、DDR2 または DDR3 メモリ クロッ 

クを 4 分周または 2 分周した低周波数クロックドメインにある、この専用 PHY と通信します。 

図 1-36 に、 PHY デザインのブロック図を示します。 



IOLOGIC 

IOB 

CK, CK#, CKE, 

Reset#, CS#, O 

RAS#, CAS#, W 

DDR_Addr [12:0 

DDR_BA [2:0], 

Data [15:0], 

DQS [1:0], 

DQS [1:0]# 

UG586_c1_45_11



FPGA 

DDR2/ 

DDR3 

Memory 

Controller 

System Clock 

System Reset 

IDELAY REFCLK 

Initialization 

Status 

Read 

Data Valid 

Read 

Data Offset 

Divided by 2 or 4 

of MEM_REFCLK 

Reset 

System 

Clock/Reset 

Generation 

DDR2/DDR3 SDRAM PHY Interface 

Initialization 

And 

Calibration 

Command 

Sequencer 

PRBS 

Data Pattern 

Generator 

Sync_In 

REF_DLL_LOCK 

FREQ_REFCLK 

MEM_REFCLK 

FPGA Logic 

Memory Addr/Cmd/Control 

and I/O FIFO Enables 

Write Data/Mask 

Read Data 

I/O FIFO Status Flags 

PHY Control Word/ 

Control Enable 

Calibration Enable 

PHY Control Status 

Read 

Leveling 

Stage 1 

and 2 

Logic 

Write 

Leveling/ 

Write 

Calibration 

Logic 

PHASER_IN 

Delay 

Controls 

PHASER_OUT 

Delay 

Controls 

図 1-36 : PHY のブロック図 

I/O 

FIFOs 

PHY 

Control 

Block 

PHASER 

_INs 

PHASER 

_OUTs 

メモリの初期化およびキャリブレーションのシーケンス 

Addr/Cmc/ 

Control/ 

Write Data 

IOLOGIC 

(ISERDES, 

OSERDES, 

ODDR, 

IDELAY) 

DDR2/ 

DDR3 

SDRAM 


システムリセット信号がディアサートされると、PHY はメモリに必要なパワーオン初期化シーケ 

ンスを実行します。その後、書き込みおよび読み出し両方のデータパスのタイミングキャリブレー 

ションが複数ステージ実行されます。キャリブレーション完了後、 PHY が初期化の完了を示し、コ 

ントローラーはメモリへコマンドを発行できるようになります。 



ICLK 

ICLKDIV 

DQS 

OCLK 

OCLKDIV 

OCLK_DELAYED 

IOB 

Data (DQ) 

Mask (DM) 

Strobe (DQS) 

Addr/Cmd/Control 

Clocks



図 1-37 に、メモリの初期化および複数ステージのキャリブレーションの全体的なフローを示しま 

す。 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 1-37 : PHY 全体の初期化およびキャリブレーションのシーケンス 

図 1-37 に示すキャリブレーション工程については、それぞれ次のセクションで説明しています。 

• 112 ページの「メモリの初期化」 

• 112 ページの「PHASER_IN 位相ロック」 

• 113 ページの「PHASER_IN DQSFOUND のキャリブレーション」 

• 113 ページの「ライトレベリング」 

• 116 ページの「汎用レジスタのリードレべリング」 

• 116 ページの「OCLKDELAYED のキャリブレーション」 

• 117 ページの「書き込みキャリブレーション」 

 

 

 

 

 

 

 




• 119 ページの「リードレベリング」 

• 121 ページの「PRBS リードレベリング」 

I/O アーキテクチャ 

7 シリーズ FPGA の各 I/O バンクには、1 つの PHY 制御ブロック、4 つの PHASER_IN/PHASER_ 

OUT ブロック、 4 つの IN/OUT_FIFO、 ISERDES、 OSERDES、 ODDR、 IDELAY、および IOB 

で構成される専用ブロックがあります。 PHY 制御ブロックは、その I/O バンク内にある 4 つすべ 

ての PHASER_IN および PHASER_OUT ブロックと接続しています。 

PHY 制御ブロック 

表 1-83 : PHY 制御インターフェイス 

PHY 制御ブロックは、 FPGA ロジックと専用 PHY 間のデータフローを管理して、情報を制御す 

る中央制御ブロックです。これは、 IN/OUT_FIFO と ISERDES/OSERDES 間のアドレス、コマン 

ド、データのフローだけでなく、PHASER_IN および PHASER_OUT ブロックを制御します。PHY 

制御ブロックは、低周波数 (DDR2 または DDR3 SDRAM クロック周波数の 1/4) の PHY_Clk レー 

トでキャリブレーションロジックまたはメモリ コントローラーから制御ワードを受信し、DDR ま 

たは DDR3 SDRAM クロックレート (CK 周波数) でそれらを処理します。 

キャリブレーションロジックまたはメモリ コントローラーは、アドレス、コマンド、およびデー 

タ (書き込みコマンドの場合) を IN/OUT_FIFO へ書き込むことで DDR2/DDR3 SDRAM コマンド 

シーケンスを開始し、同時またはその後に、PHY 制御ワードを PHY 制御ブロックに書き込みます。 

PHY 制御ワードは、 DDR2/DDR3 SDRAM コマンドの実行時に PHY 制御ブロックが行う動作を 

定義します。 

PHY 制御ブロックは、 I/O バンク内のバイトグループブロックへの制御インターフェイスを提供 

します。I/O バンクを複数インプリメントする必要がある場合、各 I/O バンクにあるそれぞれの 

PHY 制御ブロックがそのバンク内のバイトグループのエレメントを制御します。この際、 PHY 制 

御ブロックは、隣接する PHY 制御ブロックと位相が一致している必要があります。 I/O バンクが 3 

つインプリメントされている場合は、中央にある PHY 制御ブロックがマスターとして構成されま 

す。I/O バンクが 2 つの場合は、いずれか一方の PHY 制御ブロックをマスターとして指定できます。 

PHY 制御インターフェイスは、キャリブレーションロジックやメモリ コントローラーが PHY 制 

御ワードを PHY へ書き込む際に使用されます。このインターフェイスの信号は、 PHY_Clk 信号と 

同期します (表 1-83)。これは、基本の FIFO 型インターフェイスです。制御ワードは、 

PHY_Ctl_WrEn が High で PHY_Ctl_Full が Low のときに、PHY_Clk の立ち上がりエッジで制御 

ワード FIFO へ書き込まれます。I/O バンクが複数ある PHY では、正しく動作するために同じ制御 

ワードがそれぞれの PHY 制御ブロックへ書き込まれる必要があります。 


PHY_Clk 入力制御ワード FIFO の PHY インターフェイス クロックです。このクロックの立ち上 

がりエッジで、PHY 制御ワード信号がキャプチャされます。 

PHY_Ctl_Wr_N 入力制御ワード FIFO の書き込みイネーブル信号で、アクティブ LOW です。この信号 

がアクティブなときに、 PHY_Clk の立ち上がりエッジで制御ワードが制御ワード 

FIFO に書き込まれます。 

PHY_Ctl_Wd[31:0] 入力 PHY の制御ワードです (表 1-84)。 

PHY_Ctl_Full 出力制御ワード FIFO の Full フラグで、アクティブ High です。制御ワード FIFO がこ 

れ以上制御ワードを受信できないことを示し、書き込みをブロックします。 



表 1-83 : PHY 制御インターフェイス (続き) 


PHY 制御ワードは、次のような構成となっています (表 1-84)。 


PHY_Ctl_AlmostFull 出力制御ワード FIFO の Almost Full フラグで、アクティブ High です。 PHY_Ctl_Full 

信号がアクティブでなければ、 FIFO は制御ワードを 1 回のみ受信でき、それ以上 

は受信できないことを示します。 

PHY_Ctl_Ready 出力 PHY 制御ブロックでコマンドの受信準備が整うとアサートされる、アクティブ 

High 信号です。 

表 1-84 : PHY 制御ワード 

3 3 

1 0 

Act 

Pre 

2 2 2 

9 8 7 

Event 

Delay 

2 2 

6 5 

CAS 

Slot 

2 

4 

2 

3 

2 

2 

2 

1 

2 

0 

1 

9 

Seq Data Offset 

1 

8 

1 

7 

16 15 

1 

4 

1 

3 

1 

2 

Reser Low 

ved Index 

• PHY Command – このフィールドは、専用 PHY を通るコマンドおよびデータフローを管理 

する際に PHY 制御ブロックが実行する動作を定義します。 PHY コマンドは次のとおりです。 

• Write (Wr - 0x01) – アドレス、コマンド、およびデータ OUT_FIFO を読み出して、これ 

らの FIFO から読み出したデータを関連する IOI へ転送するように PHY 制御ブロックへ 

命令します。 

• Read (Rd - 0x03) – アドレス、コマンド OUT_FIFO を読み出して、これらの FIFO から 

読み出したデータを関連する IOI へ転送するように PHY 制御ブロックへ命令します。メ 

モリから読み出されたデータは、その後にデータ IOI から Data IN_FIFO へ転送されます。 

• Non-Data (ND - 0x04) – アドレスおよびコマンド OUT_FIFO を読み出して、これらの 

FIFO から読み出したデータを関連する IOI へ転送するように PHY 制御ブロックへ命令 

します。 

• Control Offset – このフィールドは、アドレスおよびコマンド IN/OUT_FIFO が読み出されて 

IOI へ転送されるタイミングの制御用です。制御オフセットは、 DDR2 または DDR3 SDRAM 

クロックサイクルを単位としています。 

• Auxiliary Output – このフィールドは、補助出力信号 (Aux_Output[3:0]) が使用される際の制 

御用です。補助出力は、読み出しおよび書き込みコマンド中にアクティブになるよう設定でき 

ます。タイミングオフセットおよび期間は、 106 ページの表 1-85 で説明する属性で制御され 

ます。これらの出力は、MIG ツールで生成された DDR2 および DDR3 インターフェイスでは 

使用されません (0 に設定)。 

• Low Index (Bank) – 専用 PHY には内部カウンターがあり、このフィールドを使用してデータ 

コマンドに 8 つの DDR2/DDR3 SDRAM バンクのうちいずれを使用するかを指定します。 

MIG IP コアはこれらの内部カウンターを使用しないため、このフィールド値はすべて 0 にな 

ります。 

• Reserved – 必ず 2'b00 に設定します。 

• Data Offset – このフィールドは、PHY コマンドに基づいてデータ IN/OUT_FIFO が読み出し 

または書き込みされるタイミングの制御用です。データオフセットは、 DDR2 または DDR3 

SDRAM クロックサイクルを単位としています。 

• Seq – このフィールドにはシーケンス番号が含まれており、PLL からの Sync_In 制御信号と併 

用されて、それぞれの制御キューから読み出されたコマンドを実行する複数の PHY 制御ブ 



11 1 

0 

9 8 7 6 5 4 3 2 1 0 

Aux_Out Control Offset PHY Cmd


表 1-85 : 補助出力の属性 

ロックを同期させます。Seq 値が与えられたコマンドは、 Seq フィールドに定義された特定 

フェーズ中に、PHY 制御ブロック内のコマンドパーサーによって実行される必要があります。 

• CAS Slot – 書き込み/読み出し (CAS) コマンド用にメモリ コントローラーで使用されるス 

ロット番号です。 

• Event Delay – 専用 PHY には内部カウンターがあり、このフィールドを使用して、これらの 

カウンターにロードされる遅延値を指定する必要があります。イベント遅延は、 DDR2 または 

DDR3 SDRAM のクロックサイクルを単位としています。MIG IP コアはこれらの内部カウン 

ターを使用しないため、このフィールド値はすべて 0 になります。 

• Activate Precharge – 用 PHY には内部カウンターがあり、このフィールドを使用して、イベ 

ント遅延カウンターに関連している DDR2 または DDR3 SDRAM コマンドタイプを指定し 

ます。有効な値は次のとおりです。 

• 00 : 動作なし 

• 01 : アクティブ化 

• 10 : プリチャージ 

• 11 : プリチャージ/アクティブ化 

MIG IP コアはこれらの内部カウンターを使用しないため、このフィールド値はすべて 0 にな 

ります。 

属性タイプ説明 

MC_AO_WRLVL_EN Vector[3:0] PC_Enable_Calib[1] 信号で指定されたライトレベリング中に、関連する 

Aux_Output を有効にするかを指定します。たとえば、ライトレベリング中に 

ODT を有効にするかは、この属性で指定します。 

WR_CMD_OFFSET_0 Vector[5:0] 関連する書き込みコマンドが実行されて補助出力が有効になった後の期間を 

DDR2 または DDR3 SDRAM のクロックサイクルを単位として指定します。た 

とえば、この属性を使用すると ODT 信号が正しいクロックサイクルでアサート 

されるため、JEDEC ODTLon および ODTLoff の仕様を満たすことができます。 

WR_DURATION_0 Vector[5:0] 書き込みコマンド用に補助出力をアクティブに維持する期間を DDR2 または 

DDR3 SDRAM のクロックサイクルを単位として指定します。たとえば、この 

属性を使用すると ODT 信号が正しいクロックサイクルでアサートされるため、 

JEDEC ODTLon および ODTLoff の仕様を満たすことができます。 

RD_CMD_OFFSET_0 Vector[5:0] 関連する読み出しコマンドが実行されて補助出力が有効になった後の期間を 

DDR2 または DDR3 SDRAM のクロックサイクルを単位として指定します。 

RD_DURATION_0 Vector[5:0] 読み出しコマンド用に補助出力をアクティブに維持する期間を DDR2 または 

DDR3 SDRAM のクロックサイクルを単位として指定します。 









表 1-85 : 補助出力の属性 (続き) 

属性タイプ説明 




















CMD_OFFSET Vector[5:0] 関連するコマンドが実行されて AO_TOGGLE で指定された補助出力がトグル 

する期間を DDR2 または DDR3 SDRAM のクロックサイクルを単位として指 

定します。 

AO_TOGGLE Vector[3:0] トグルモードになる補助出力を指定します。トグルモードの補助出力は、 

CMD_OFFSET が失効した後に PHY 制御ワードで関連する AO ビットがセッ 

トされると反転します。 

同期モードが使用され、PHY_Clk は DDR2 あるいは DDR3 SDRAM クロックの 1/4 または 1/2 の 

周波数であるため、 PHY 制御ブロックには有効になっていないカウンターがいくつかあります。 

PHY_Clk のすべての立ち上がりエッジで、 4 メモリ クロックサイクル相当のコマンド情報および 

2 ビットの Seq カウント値を含む PHY 制御ワードが PHY へ送信されます。制御 FIFO のライト 

イネーブル信号は常にアサートされるため、同期モードの動作では有効なコマンド間に NOP コマ 

ンドが発行されます。Seq カウント値は、 4 コマンドシーケンスごとにインクリメントされます。 

Seq フィールドを使用して、複数の I/O バンクの PHY 制御ブロックを同期させます。 

DDR3 SDRAM RESET_N 信号は、PHY 制御ワードではなく FPGA ロジックで直接制御されます。 

また、RDIMM インターフェイスの DDR2 SDRAM RESET_N 信号は、 PHY 制御ワードではなく 

FPGA ロジックで直接制御されます。 PHY 制御ブロックは、 PHASER_OUT と連動して読み出し 

コマンドや書き込みコマンド中に書き込み DQS 信号および DQ/DQS 3 ステート制御信号を生成し 

ます。 

PHY cmd フィールドは、4 つのコマンドのシーケンスの状態 (書き込み/読み出し/どちらでもない) 

に基づいて設定されます。コマンドシーケンスに書き込み要求がある場合、このフィールドは書き 

込みが設定されます。コマンドシーケンスに読み出し要求がある場合は読み出しに、どちらの要求 

も存在しない場合は、 ND (non-data) に設定されます。 4 つのコマンドのシーケンス内では書き込 




みおよび読み出し要求は発行できません。コマンド OUT_FIFO が読み出されて IOLOGIC へ転送 

されるタイミングは、 PHY 制御ワードの Control Offset フィールドで定義されます。コマンド 

OUT_FIFO に対して読み出されるデータ OUT_FIFO のタイミングは、 Data Offset フィールドで 

定義されます。読み出しコマンドの場合、データオフセット値はキャリブレーション中に決定され 

ます。 PHY 制御ブロックは、読み出しが要求された時点で、書き込みコマンドに関連する有効な 

データが DQ OUT_FIFO 内にすでに存在していることを前提としています。 

コマンドパス 

キャリブレーションロジックまたはメモリ コントローラーで要求されるコマンドは、PHY 制御 

ワードとして PHY 制御ブロックへ送信されると同時に、アドレス/制御/コマンド OUT_FIFO 入力 

されます。PHY_Clk はそれぞれ、メモリクロックの 4 サイクル分を必要とするため、アドレス/制 

御/コマンド信号は値を 4 クロックサイクル間保持する必要があります。 

3 つのコマンドがあります。 

• 書き込みコマンドには、シンプルな書き込みコマンドとオートプリチャージ付きの書き込みコ 

マンドがあります。PHY 制御ワードの PHY コマンド値は、どちらの書き込みコマンドも同じ 

(0x01) です。異なる点は、 OUT_FIFO へ入力されるアドレス値です。オートプリチャージ付 

き書き込みコマンドの場合、アドレス OUT_FIFO のビット A10 は 1 となります。 

• 読み出しコマンドには、シンプルな読み出しコマンドとオートプリチャージ付きの読み出しコ 

マンドがあります。PHY 制御ワードの PHY コマンド値は、どちらの読み出しコマンドも同じ 

(0x11) です。異なる点は、 OUT_FIFO へ入力されるアドレス値です。オートプリチャージ付 

き読み出しコマンドの場合、アドレス OUT_FIFO のビット A10 は 1 となります。 

• ND (non-data) コマンドには、 Mode Register Set (モードレジスタの設定)、 Refresh ( リフレッ 

シュ )、 Precharge (プリチャージ)、 Precharge All Banks (全バンクをプリチャージ)、 Activate ( 

アクティブ化)、 No Operation (動作なし)、 Deselect (選択解除)、 ZQ Calibration Long (ZQ キャ 

リブレーションロング)、および ZQ Calibration Short (ZQ キャリブレーションショート) があ 

ります。PHY 制御ワードの PHY コマンド値は、すべて同じ (0x100) です。 OUT_FIFO へ入 

力される ras_n、 cas_n、 we_n、バンクアドレス、およびアドレス値は、コマンドによって異な 

ります。 

図 1-38 に、アドレス/制御/コマンドパスのブロック図を示します。アドレス/制御/コマンドは SDR 

信号であるため、 OSERDES はシングルデータレート (SDR) モードで使用されます。 PHY 制御 

ワードは Phy_Ctl_Wr_N 信号で書き込みが有効になり、 OUT_FIFO への入力は PHY_Cmd_WrEn 

信号で有効になります。アドレス/コマンドの専用 PHY は、必要であればデフォルトで 0 または 1 

に設定できるため、 PHY 制御ブロックへの有効なコマンドの間に長い待機時間がある場合でも、 

FPGA ロジックは NOP コマンドを発行する必要はありません。 




From PHY 

Control Block 

Mem_Ref_Clk 

PHY_Cmd_ 

AlmostFull 

PHY_Cmd_Full 

PHY_RAS_N, 

PHY_CAS_N, 

PHY_WE_N, 

PHY_CS_N, 

PHY_BA[2:0], 

PHY_A[12:0] 

PHY_Clk 

PHY_Cmd_WrEn 

From PHY 

Control Block 

From PHY 

Control Block 

From PHY 

Control Block 

Enable_Calib[1:0] 

Burst_Pending 

PhaseRef 

FreqRef 

D 


Burst_Pending 

PhaseRef 

FreqRef 

DQS[1:0] 

CTS[1:0] 

DTS[1:0] 

RdEnable 

PHASER_OUT 1 

Full AF AE Empty 

WClk WEn REn 


Burst_Pending 

PhaseRef 

FreqRef 

D 


Burst_Pending 

PhaseRef 

FreqRef 

OUT_FIFO_1 

OCLK_DELAYED 

0 

OClkDIV OCLK 

1 

RCLK 

OF_RE_1 

PHASER_IN 1 

DQS[1:0] 

CTS[1:0] 

DTS[1:0] 

RdEnable 

Q 

IClk1X 

IClkDiv 

RClk 

WriteEnable 

PHASER_OUT 0 

OCLK_DELAYED 

OClkDIV 

Full AF AE Empty 

OUT_FIFO_0 

WClk WEn REn 

RClk 

OF_RE_0 

PHASER_IN 0 

Q 

IClk1X 

IClkDIV 

RClk 

WriteEnable 

DDR_DivClk_1 

図 1-38 : アドレス/コマンドパスのブロック図 


DDR_DivR_Clk 


図 1-39 に、 OUT_FIFO 出力から FPGA ピンまでのアドレス/コマンドパスのタイミング図を示し 

ます。 



OCLK 

BUFIO 

DDR_Clk_1 

RAS_N, 

CAS_N, 

WE_N, 

BA[2:0], 

A[15:12] 

A[11:0] 

DDR_Clk_0 

DDR_DivClk_0 

Cmd Byte Group 1 

Note: CK is implemented as an 

ODDR clocked by DDR_Clk 

ODDR 

Byte 

Group 1 

OSERDES 

Byte Group 1 

Cmd Byte Group 0 

OSERDES 

Byte Group 0 

OBUF 

OBUF 

OBUF



CLK 

CLKDIV4 

RAS_N, CAS_N, WE_N, 

CS_N, ADDR, BA 

データパス 

Cmd 1 Cmd 5 

Cmd 2 Cmd 6 

Cmd 3 Cmd 7 

Cmd 4 

Cmd 8 

1 2 3 4 5 6 7 8 

図 1-39 : アドレス/コマンドのタイミング図 

Inputs to OSERDES in SDR 

OSERDES Output 


データパスには、書き込みデータパスと読み出しデータパスがあります。 7 シリーズ FPGA のデー 

タパスは、FPGA ロジックとインターフェイスする IN/OUT_FIFO を使用した専用ロジックに完全 

に実装されています。 IN/OUT_FIFO は、クロックドメインをまたぐほかに、データパスのシリア 

ライズ/デシリアライズを提供しているため、 FPGA ロジックは DDR3 SDRAM クロックの 1/4 の 

周波数までの低速動作が可能です。図 1-40 に、データパスのブロック図を示します。 




From PHY 

Control Block 

Mem_Ref_Clk 

PHY_OF_ 

AlmostFull 

PHY_OF_Full 

PHY_DM[1:0], 

PHY_D_Out[15:0] 

PHY_Clk 

PHY_WrEn 

PHY_D_In[15:0] 

PHY_RdEn 

From PHY 

Control Block 

From PHY 

Control Block 

From PHY 

Control Block 


Burst_Pending 

PhaseRef 

FreqRef 

Full 

D 

Empty 

Q 

DQS[1:0] 

CTS[1:0] 

DTS[1:0] 

OCLK_DELAYED 

OCLKDIV 

OCLK 

PHASER_OUT 3 

AF AE Empty 

OUT_FIFO_3 

WCLK WEn REn 

RCLK 


Burst_Pending 

PhaseRef 

FreqRef 


Burst_Pending 

PhaseRef 

FreqRef 

Full 

D 

Empty 

Q 

RdEnable 

OF_RE_3 

AE AF Full 

IN_FIFO_3 

REn WEn 

IF_WE_3 

RCLK 

WCLK 

Q 

D 

WriteEnable 

PHASER_IN 3 

DQS[1:0] 

CTS[1:0] 

DTS[1:0] 

OCLK_DELAYED 

OCLKDIV 

OCLK 

PHASER_OUT 2 

AF AE Empty 

WClk WEn REn 

RClk 


Burst_Pending 

PhaseRef 

FreqRef 

RdEnable 

OUT_FIFO_2 

OF_RE_2 

AE AF Full 

IN_FIFO_2 

REn WEn 

IF_WE_2 

RCLK 

WClk 

Q 

D 

WriteEnable 

PHASER_IN 2 

IClkDIV 

ICLK 

RClk 

IClkDIV 

ICLK 

RClk 

図 1-40 : データパスのブロック図 

DDR_CKE 

DDR_DivR_Clk 


Data Byte Group 3 

Note: CKE is implemented as a SDR OFF clocked by DDR_Clk 

DQSTriState_3 

DQTriState_3 

WrBClk_90_3 


各 IN/OUT_FIFO には、メモリエレメントのストレージアレイが 10 個のグループ (8 ビット x 8 

エントリ) として配列されています。書き込み動作では、 OUT_FIFO がキャリブレーションロジッ 

クまたはメモリ コントローラーから各 DQ ビットの 8 ビットデータを受信し、PHY_Clk クロック 

ドメイン (DDR2 または DDR3 SDRAM クロックの 1/4 の周波数) でストレージアレイにデータを 

書き込みます。 OUT_FIFO は、 8 ビットを 4 ビットへシリアライズして、OCLKDIV ドメイン 

(DDR2 または DDR3 SDRAM クロックの 1/2 の周波数) で OSERDES へ 4 ビットデータを出力 

します。さらに OSERDES では、 OCLK ドメインで 4 ビットデータをシリアル DDR データスト 

リームにシリアライズします。PHASER_OUT クロック出力 OCLK を使用して DQ ビットへク 



DQS_3 

D_Out[15:8], DM1 

WrDivBClk_3 

WrClk_3 

DQS_In_1 

D_In[15:8] 

RdDivBClk_3 

RdBClk_3 

DDR_RESET_N 

DDR_DivR_Clk 

WrBClk_2 

IOB 

Flip-Flop 

OSERDES 

Byte 

Group 3 

ISERDES 

Byte 

Group 3 

OBUF 

OBUF 

IBUF 

Data Byte Group 2 

Note: RESET_N is implemented as a SDR OFF clocked by DDR_Clk 

DQS_2 

DQSTriState_2 

DQTriState_2 

D_Out[7:0], DM0 

WrDivBClk_2 

WrBClk_90_2 

DQS_In_0 

D_In[7:0] 

RdDivBClk_2 

RdBClk_2 

IOB 

Flip-Flop 

OSERDES 

Byte 

Group 2 

ISERDES 

Byte 

Group 2 

OBUF 

OBUF 

IBUF


ロックを供給し、また OCLK_DELAYED 出力を使用して DQS へクロックを供給することで、書 

き込み時の DQS とそれに付随する DQ ビット間に 90° の位相オフセットを実現します。ライトレ 

ベリングでは、各 DDR2 または DDR3 コンポーネントの CK に DQS が揃うように OCLK と 

OCLK_DELAYED の両方がシフトされます。 

IN_FIFO (図 1-39) は、バイトグループの ISERDES でキャプチャした各 DQ ビットから 4 ビット 

データを受信し、ストレージアレイに書き込みます。 IN_FIFO では、4 ビットのデータグラムのう 

ち 2 ビットを各 8 ビットのメモリ エレメントへ書き込むことによって、さらにデータをデシリアラ 

イズします。この 8 ビットのパラレルデータが PHY_Clk クロックドメイン (DDR2 または DDR3 

SDRAM クロックの 1/4 の周波数) で出力されます。IN_FIFO からの各読み出しサイクルには、バー 

スト長 8 のメモリ読み出しトランザクションで読み出されるすべてのバイトデータが含まれます。 

DDR2 または DDR3 SDRAM クロックの 1/4 の周波数で FPGA ロジックを動作させた場合、専用 

PHY への入力データバス幅は、DDR2 または DDR3 SDRAM のデータバス幅の 8 倍になります。 

省電力機能 

MIG ツールで生成されたデザインは SSTL T_DCI 規格を使用するため、 FPGA 出力ドライバーが 

アクティブのときは DCI を OFF にして電力を節約します。さらに、 IOBUF_DCIEN (HP バンク) 

および IOBUF_INTERMDISABLE (HR バンク) プリミティブを使用することによって、出力がア 

クティブのときに IBUF を自動的に無効にします。コントローラーは、これらのプリミティブを用 

いて、コントローラーがアイドル状態のときに DCI/IN_TERM および IBUF の両方を無効にしま 

す。 

IOBUF_DCIEN および IOBUF_INTERMDISABLE の詳細は、『7 シリーズ FPGA SelectIO リソー 

スユーザーガイド』を参照してください。 

キャリブレーションおよび初期化 


PHY は、システムリセットがディアサートされた後、メモリに対して JEDEC 準拠の DDR2 また 

は DDR3 初期化シーケンスを実行します。各 DDR2 または DDR3 SDRAM には一連のモードレ 

ジスタがあり、MRS (モードレジスタセット) コマンドでアクセスします。これらのモードレジス 

タでは、バースト長、読み出しおよび書き込み CAS レイテンシ、追加レイテンシなど、さまざま 

な SDRAM ビヘイビアを定義します。これらのレジスタにプログラムされるビット値は PHY で設 

定可能であり、最上位の HDL パラメータ (例 : BURST_MODE (BL)、 BURST_TYPE、 CAS レイ 

テンシ (CL)、CAS 書き込みレイテンシ (CWL)、オートプリチャージ用の書き込みリカバリ (tWR)、 

ODT 値 (RTT_NOM および RTT_WR)、出力駆動能力 (OUTPUT_DRV) など) で判断されます。 

PHASER_IN 位相ロック 

読み出しキャリブレーションモードでは、フリーランニングの周波数基準クロックを関連する読み 

出し DQS 信号の位相と揃えるために PHASER_IN を使用します。キャリブレーションロジック 

は、連続する読み出しコマンドを発行して PHASER_IN ブロックに連続する DQS パルスのスト 

リームを与えることで、PHASER_IN の位相をロックします。PHASER_IN ブロックがフリーラン 

ニングの周波数基準クロックとその関連する読み出し DQS 信号の位相を揃えるには、連続する 

DQS パルスのストリームが必要です。各 DQS には、それに関連する PHASER_IN ブロックがあ 

ります。DQS PHASER すべての PHASER_IN ロック信号 (pi_phase_locked) がアサートされると、 

キャリブレーションロジックが読み出しキャリブレーション信号をディアサートし、 PHASER_IN 

を通常動作モードにします。 




DQS Centered in 

Valid Data Window 

RdBCLK 

Q2 Input 

Q1 Input 

Q4 Input 

Q3 Input 

RdDivBCLK 

ISERDES Q4 Output 




IN_FIFO wr_Enable 

PHASER_IN DQSFOUND のキャリブレーション 


異なる DQS グループを同じ PHY_Clk のクロックエッジに揃えるには、このキャリブレーション 

工程が必要です。各 DDR2 または DDR3 コンポーネントへのクロック (CK) のフライバイ配線が 

異なり、各コンポーネントでの遅延に差があるため、スキューは DQS グループによって異なりま 

す。インターフェイス全体の読み出しコマンドに対する読み出し data_offset の最適な位置を決定す 

るには、このキャリブレーション工程が必要です。 

この工程では、 PHASER_IN ブロックが通常動作モードで、キャリブレーションロジックによっ 

て、間隔がある連続した 4 つの読み出しコマンドが発行されます。最初の読み出しコマンドに関し 

ては、往復遅延が不明なため、 data_offset 値は正確ではありません。最初の連続する読み出しコマ 

ンドセットの data_offset は CL+7 に設定されます。その後の読み出しコマンドセットに対しては、 

PHASER_IN ブロックからの DQSFOUND 出力がアサートされるまで 1 メモリ クロックサイクル 

ずつデクリメントされます。すべてのバイトに対して DQSFOUND 信号がアサートされると、こ 

のキャリブレーション工程が完了します。 

各バイトグループはフライバイ配線が異なり、遅延差もあるため、異なる PHY_Clk サイクルで 

IN_FIFO から読み出されます。したがって、全バイトグループの IN_FIFO の Not Empty フラグ 

を AND 接続し、これを全データ IN_FIFO の読み出しイネーブルとして使用します。図 1-41 に、 

読み出しデータキャプチャのタイミング図を示します。 

1 2 3 4 5 6 7 8 

図 1-41 : 読み出しデータキャプチャのタイミング図 

ライトレベリング 

1 3 5 7 

2 4 6 8 

1 3 5 7 

2 4 6 8 

1 3 5 7 

2 4 6 8 

1 5 

2 6 

3 7 

4 8 


DDR3 SDRAM で利用可能なライトレベリング機能は、キャリブレーション工程で実行されます。 

DDR3 SDRAM モジュールは、クロック、アドレス、コマンド、制御などの信号にフライバイ 

(Fly-by) トポロジを用いてシグナルインテグリティを改善します。特に、クロック信号、アドレス 

信号、および制御信号はすべてデイジーチェーン方式で配線され、各トレースの末端は終端処理さ 

れています。ただし、これによってモジュールの各メモリデバイスでストローブ信号 (DQS) とク 

ロック信号 (CK) 間にスキューが生じます。DDR3 SDRAM の新機能であるライトレべリングを使 






COARSEENABLE 

COARSEINC 

FINEENABLE 

FINEINC 

Write 

Leveling 

Logic 

CLK at FPGA Output 

DQS at FPGA Output 

CK at DDR3 SDRAM 

DQS at DDR3 SDRAM 

DQS Delayed with 

PHASER_Out 

DQ Feedback 

用すると、コントローラーが各書き込み DQS の位相を DDR3 SDRAM デバイスへ転送された CK 

に対して個別に調整できます。これにより、 DQS と CK 間のスキューが除去されて、 tDQSS 仕様 

を満たすことができます。ライトレべリングでは、 FPGA メモリインターフェイスが DQS を駆動 

し、 DDR3 SDRAM デバイスが DQ を駆動してフィードバックを提供します。 FPGA メモリ イン 

ターフェイスは、 DQ が 0 から 1 へ遷移するまで DQS を遅延させることができます。ライトレべ 

リングは、電源投入後に一度実行されます。フィードバックとして使用するバイト内のビットはさ 

まざまなメモリ ベンダーによって異なるため、キャリブレーションロジックでは、バイト内の DQ 

ビットに対して OR を実行して遷移を判断します。 7 シリーズ FPGA では、 PHASER_OUT に対 

して細精度または粗精度の遅延調整を実行して DQS 信号を遅延させることが可能です。図 1-42 

に、ライトレベリングのブロック図を示します。 

PHASER_OUT 

PHASER_OUT 

PHY_CLK 

(BUFG) 

IN_FIFO 

PHASER_IN 

0 

1 

OCLK 

DQSBUS[0] 

DQSBUS[1] 

OCLK_DELAYED 

ICLKDIV 

ICLK 

ODDR 

ODDR 

ISERDES 

FPGA 

図 1-42 : ライトレべリングのブロック図 

DDR3 SDRAM 

図 1-43 に、ライトレべリングのタイミング図を示します。FPGA メモリ インターフェイスから 

DQA パルスが周期的に出力され、DDR3 SDRAM デバイスで CK のレベルを検出します。DQS パ 

ルス間の間隔は、最小の 16 クロックサイクルとして指定されます。フィードバックの DQ 入力で 

0 から 1 への遷移が検出されるまで、細精度または粗精度の PHASER_OUT 遅延調整を用いて 

タップをインクリメントして DQS を遅延させます。ライトレべリング機能で DQS に遅延させる 

と、 tDQSS 仕様を確実に満たすことができます。 

X 



CK 

CK# 

DQS 

DQS# 

DQ 

図 1-43 : ライトレべリングのタイミング図 

D Q 

Write Level 

0 1 

Feedback 

Regular 




CLK at DDR3 SDRAM 

DQS at DDR3 SDRAM 

DQS Delayed with 

PHASER_OUT Write 

Leveling Complete 


図 1-44 では、ライトレベリング中に求められるワーストケースの遅延が 1 tCK (DDR3 SDRAM 

クロック周期) であることを示しています。 

図 1-44 : ライトレべリングのタップ要件 

インプリメンテーションの詳細 

Approximately 1.0 tCK 

Worth of Taps Required 

DQ Feedback X 

1 0 1 

tCK = DDR3 SDRAM Clock Period 


ライトレべリングモードの開始を示す Write_Calib_N 信号が tWLDQSEN 後に PHY 制御ブロッ 

クへ入力されると、 ODT アサート後に DQS 信号が確実に Low 駆動します。このモードではライ 

トレべリング用に周期的に DQS 信号を生成するために、書き込み要求が周期的に PHY 制御ブロッ 

クに発行されなければなりません。ライトレべリングでは、 PHASER_IN がフリーランニングク 

ロックを出力し、DQ IN_FIFO への DQ フィードバックをキャプチャします。ライトレべリング 

時、そのデータバイトグループの IN_FIFO は Flow-Through モードになります。図 1-45 に、ラ 

イトレべリングにおけるコマンドシーケンスのフロー図を示します。細精度の PHASER_OUT 位 

相シフトタップが 1 タップずつインクリメントされ、DQ フィードバックの 0 から 1 への遷移を観 

察します。ジッターがある域で間違ったエッジを検出するリスクを軽減するため、ライトレべリン 

グロジックには安定したカウンターが実装されます。カウンター値が 3 の場合は、タップを 3 回イ 

ンクリメントしてもサンプルしたデータ値が変らなかったことを意味しており、 DQS が CK に対 

して安定した領域にあると考えられます。直前の値と異なる値が検出されると、カウンター値は 0 

にリセットされます。また、カウンター値が 3 未満になると、エッジ検出が停止します。すべての 

ランクの全 DQS でライトレべリングが実行されると、 write_calib_n 信号がディアサートされま 

す。 





Issue MR1 Command to Enable 

WRLVL for Current Rank 

Assert ODT after MOD 

Assert write_calib_n Input to PHY 

Control Block after WLDQSEN 

Issue Write Command to PHY 

Control Block for DQS Pulse Generation 

Wait for 16 Memory Clock Cycles 

0-to-1 

Transition When 

Stable Counter 

==3 ? 

No 

Yes 

Increment Fine/Coarse PHASER_OUT 

Delay for DQS being Write Leveled 

Wait a Few Cycles for PHASER_OUT 

Delay to Settle 

図 1-45 : ライトレべリングのフロー図 

汎用レジスタのリードレべリング 

このキャリブレーション工程では、書き込み DQS は書き込み DQ ウィンドウの中央に位置してい 

ません。また読み出し DQS も読み出し DQ ウィンドウの中央に位置していません。汎用レジスタ 

(MRP) は、 DQS を読み出し DQ ウインドウの中央に位置するように調整するために使用します。 

MRP には、あらかじめ定義された 01010101 パターンがあり、このキャリブレーション工程でリー 

ドバックされます。キャリブレーションの次の工程では、読み出し DQS が中央に位置している必 


OCLKDELAYED のキャリブレーション 


このキャリブレーション工程では、 Phaser_Out ステージ 3 遅延を使用して書き込み DQ ウィンド 

ウの中央に書き込み DQS が位置するようにします。ステージ 3 の開始タップ値は 30 です。 

ステージ 3 のタップはまず、エッジが検出されるかタップ値が 0 に到達するまでデクリメントしま 

す。その後 30 までインクリメントします。 31 からエッジ検出を開始し、エッジが検出されるか 



No 

Increment 

Rank Count 

Is current 

rank done? 

No 

Increment DQS 

count to next DQS 

in active rank 

Deassert Write_calib_n 

Input to Phaser Control Block 

Yes 

Yes 

All Ranks 

Done? 

Issue MR 1 to 

Disable Write 

Level for 

Current Rank


CK@Comp.1 

DQS @ Comp 1 

before write leveling 

Write leveled 

DQS @ Comp 1 

aligned with 

write command CK 

CK@Comp.9 

DQS@Comp.9 

before write leveling 

Write leveled DQS @ 

comp. 9 one cycle 

earlier than 

Wr_CmdCK 

edge so DQS/DQ 

requires an additional 

cycle of delay 


タップ値が 63 に到達するまで継続します。そして検出されたエッジに基づいて中央となる位置が 

計算され、計算された値までステージ 3 のタップがデクリメントします。そして検出されたエッジ 

に基づいて中央となる位置が計算され、計算された値までステージ 3 のタップがデクリメントしま 

す。 

ステージ 3 のタップがデクリメントするごとに、ステージ 2 のタップが 2 ずつインクリメントされ 

て、ライトレべリングで確立された DQS と CK の関係を維持します。同様に、ステージ 3 のタッ 

プのインクリメントごとに、ステージ 2 のタップが 2 ずつデクリメントされます。ステージ 2 の 

タップが 0 または 63 に到達した場合、 t DQSS 違反を避けるためにステージ 3 のタップのインクリ 

メント/デクリメントが追加で 15 回実行できるようになります。このキャリブレーション工程の最 

後には、ライトレべリングが再度実行され、ステージ 2 のタップを使用して DQS と CK 位相を揃 

えられます。 

書き込みキャリブレーション 

このキャリブレーション工程では、正しいデータパターンシーケンスの検出が必要なため、ライ 

トレべリングの両工程が完了した後に書き込みキャリブレーションが実行されます。 DQS 信号を 

正しい CK エッジへ揃えるために書き込みキャリブレーションが必要です。ライトレべリング中 

に、 DQS は CK 信号の直近の立ち上がりエッジに揃えられます。ただし、このエッジは書き込み 

コマンドをキャプチャするエッジではない場合があります。 インターフェイスのタイプ (UDIMM、 

RDIMM、またはコンポーネント) によって、 DQS は書き込みコマンドをキャプチャする CK エッ 

ジより 1 サイクル前、 1 サイクル後、または同じサイクルに揃います。図 1-46 に、 UDIMM また 

は RDIMM インターフェイスの DQS と CK 間の初期の位相関係に基づくいくかの場合を示しま 

す。図 1-47 では、コンポーネント インターフェイスの最初の DQS と CK の位相一致を示してい 

ます。前提条件として、コンポーネント インターフェイスはフライバイトポロジも使用するため、 

ライトレべリングが必要です。 

938 ps 

1600 ps 

図 1-46 : UDIMM/RDIMM の DQS と CK 間の初期アライメント 

CK edge that clocks Wr_Cmd 






CK@Comp.1 

DQS@Comp.1 

Write leveled DQS @ 

Comp. 1 one cycle 

after the Wr_CmdCK 

edge so DQS/DQ must 

be sent out CWL-1 

after the Wr_Cmd 


CK@comp.1 

Write leveled 

DQS@Comp.1 

aligned to the 

Wr_Cmd CK edge 

DQ@comp.1 

図 1-47 : コンポーネントの DQS-CK 間の初期アライメント 

PHASER_OUT を使用する細精度および粗精度の遅延は、ライトレべリングに 1t CK 相当の遅延を 

与えます。正しい CK エッジへ位相を揃えるために追加で必要となるクロックサイクル遅延には、 

粗精度の遅延ラインを使用します。必要な合計遅延が 1 クロックサイクルを超える場合、 

PHASER_OUT ブロックには循環バッファーが追加されているため、 PHASER_OUT ブロックへ 

の div_cycle_delay 入力をアサートする必要はありません。 


938 ps 



既知の書き込みデータパターン (FF 00 AA 55 55 AA 99 66) の書き込みコマンドが特定位置に対し 

て発行されます。その後、同じ位置に読み出しコマンドが発行されます。IN_FIFO からリードバッ 

クされたデータが予測データパターンとバイトごとに比較されます。読み出されたデータと予測 

データが一致する場合は、そのバイトの書き込みパスでは変更が必要です (図 1-48)。リードバック 

された最初の 2 つのデータワードが、予測パターンの 2 つ目のワードセットと一致する場合、DQS 

と DQ トライステート信号を 1 メモリ クロック分遅延させる必要があります。図 1-49 に詳細図を 

示します。すべてのバイトがキャリブレートされた後、キャリブレーションロジックが 

init_calib_complete 信号をアサートし、初期化とキャリブレーションシーケンスが完了したことを 

示します。これでメモリ コントローラーは、アドレス、コマンド、およびデータバスを駆動できます。 


CLW = 9 

FF 00 AA 55 55 AA 99 66 

図 1-48 : 正しい CE エッジに揃った DQS 信号 - 書き込みパスの変更なし 





CK@comp.9 

Write leveled 

DQS@comp.9 

one cycle earlier than 

Wr_Cmd CK edge 

DQS@comp.9 

must be delayed by 

1 memory clock cycle 


リードレベリング 


データキャプチャの最初の段階では、読み出し有効データウィンドウの中央に読み出しストロー 

ブ信号を位置させるため、ライトレべリングのステージ 1 が必要です。 DDR2 または DDR3 

SDRAM などのストローブベースのメモリ インターフェイスでは、 2 番目の転送段階で別のパル 

スが必要です。この信号は、 7 シリーズ FPGA では PHASER_IN ブロックから提供されます。こ 

のキャリブレーション工程では、 PHASER_IN のステージ 2 細精度の遅延ラインを使用して、キャ 

プチャクロックを有効な DQ ウィンドウの中央に揃えます。キャプチャクロックは、PHASER_IN 

の位相ロックステージで読み出し DQS 信号と位相が一致しているフリーランニングの 

FREQ_REF クロック信号です。 PHASER_IN は、 ICLK および ICLKDIV の 2 つのクロックを提 

供します。 ICLK はステージ 2 の遅延出力で、 ICLKDIV は ICLK を 2 分周し、これと立ち上がり 

エッジが揃ったクロックです。 

1 つの PHASER_IN ブロックの ICLK および ICLKDIV 出力を使用して、 1 つのバイトグループ 

内のすべての DQ ISERDES へクロックを供給します。 ICLKDIV も読み出し DQ IN_FIFO の書き 

込みクロックとして使用します。1 つの PHASER_IN ブロックは、12 の I/O からなる 1 つのグルー 

プに関連付けられています。 7 シリーズ FPGA の各 I/O バンクには 4 つの PHASER_IN ブロック 

があるため、 1 つのバンクに DDR2 または DDR3 SDRAM の 4 バイトを置くことができます。 


CWL = 9 

FF 00 AA 55 55 AA 99 66 

図 1-49 : 正しいエッジに揃った DQS 信号 - DQS/DQ 信号を 1 メモリ クロックサイクル分遅延 


リードレベリングのこの工程では、 1 バイトずつ各 DQS をその有効バイトウィンドウの中央に揃 

えます。この工程では最初に特定の DDR2 または DDR3 SDRAM アドレス位置に対して定義済み 

のデータパターンを使用した書き込みコマンドを発行します。この書き込みコマンドの後、連続し 

た読み出しコマンドを発行し、書き込み先と同じアドレス位置から連続してデータを読み出します。 

DQ ウィンドウのエッジが検出されるまで、アルゴリズムがバイト内のすべての DQ ビットに対し 

て同時に IDELAY タップをインクリメントします。IDELAY インクーリメントの終了時は、 DQS 

がウィンドウの左端または左端手前に位置します。 

キャリブレーションロジックは IN_FIFO からデータを読み出し、比較するために記録しておきま 

す。このキャリブレーション工程では、データパターンのシーケンスが重要です。細精度の遅延ラ 

インでタップが 0 の場合における DQS とデータウィンドウの最初の位置関係はわかっていませ 

ん。アルゴリズムは、 PHASER_IN のファイン遅延ラインを使用して、 DQ ウィンドウのエッジが 

検出されるまで DQS 信号を遅延させます。 

データウィンドウを検出するには、同じタップ値で複数サイクルにわたってデータを読み出して平 

均を求めるアルゴリズムを使用します。サンプリングサイクル数は 214 に設定されています。平均 

化以外にも、DQS が不安定なジッター領域に位置しているかどうかカウンターを使用して追跡しま 




す。カウンター値が 3 の場合は、タップを 3 回インクリメントしてもサンプルしたデータ値が変わ 

らなかったことを意味しており、DQS が安定領域にあると考えられます。直前の値と異なる値が検 

出されると、カウンター値は 0 にリセットされます。次に、データ不一致が検出されるまで DQS 

PHASER_IN ブロックの細精度の位相シフト遅延ラインを 1 タップずつインクリメントします。所 

定の安定時間の後、IN_FIFO から読み出したデータを直前のタップ値で記録したデータと比較しま 

す。この比較を、データ不一致が検出されるまで、すなわち有効なデータウィンドウのエッジが検 

出されるまで繰り返します。安定したカウンター値が定数 3 になったときの細精度の PHASER_IN 

位相シフトタップの数が有効ウィンドウです。このアルゴリズムにより、不安定なジッター領域で 

有効エッジを誤検出する可能性が抑えられます。 

データウィンドウに関する DQS の初期位置については 3 つの場合があります。 DQS の最初の有 

効な立ち上がりエッジは、前のデータウィンドウ内、現在のデータウィンドウの左側にあるノイ 

ズ領域、または現在のデータウィンドウ内ではあるがノイズ領域の直後、のいずれかです。細精度 

の PHASER_IN 遅延ラインには 64 タップあります ( このタップはビット時間に相当するため、タッ 

プリゾリューションは周波数によって異なる)。最初の 2 つの場合は、ビット時間の半分以下のタッ 

プ数で左側のデータウィンドウが検出され、2 つ目のウィンドウエッジは周波数やノイズ領域の幅 

によっては検出されないことがあります。 3 つ目の場合は、 1 ビット時間に近いタップ数で検出さ 

れた右側のウィンドウエッジとなります。両エッジが検出されると、最終的な DQS タップ値は次 

のように算出されます。 

first_edge_taps + (second_edge_taps - first_edge_taps)/2 

エッジが 1 つのみ検出され、そのタップ数がビット時間の半分以下の場合、最終的な DQS タップ 

値は次のように算出されます。 

(first_edge_taps + (63 - first_edge_taps)/2) 

エッジが 1 つのみ検出されて、そのタップ数がほぼ 1 ビット時間に相当する場合、最終的な DQS 

タップ値は次のように算出されます。 

(63 - ((63 - first_edge_taps)/2)) 




 

 

 

 

 


図 1-50 に、データ有効ウィンドウに対して DQS が中央に位置しているタイミング図を示します。 

 

 

図 1-50 : リードレベリングステージ 1 のタイミング図 

PRBS リードレベリング 

読み出しキャリブレーションのこの工程はリードレベリングのキャリブレーション工程に続きま 

す。リードレベリングのキャリブレーション工程で決定する細精度の DQS PHASER_IN タップ設 

定は、このキャリブレーション工程の開始点として使用されます。 PRBS リードレベリングによっ 

て、リードレベリングのキャリブレーション工程で決定される DQ IDELAY タップ設定が変更さ 

れることはありません。 

64 ビット LFSR は、このキャリブレーション工程の開始に伴って DDR3 SDRAM へ書き込まれる 

長さ 128 の PRBS シーケンスを生成します。このシーケンスはその後、読み出しデータの有効ウィ 

ンドウを決定するために継続してリードバックされます。データウィンドウを検出するには、同じ 

タップ値で複数サイクルにわたってデータを読み出して平均を求めるアルゴリズムを使用します。 

サンプリングサイクル数は 36'hFFFFFFFFF に設定されています。このアルゴリズムは、リードレ 

ベリングのキャリブレーション工程 (初期タップ値) で決定する細精度の DQS PHASER_IN タップ 

設定値で開始し、読み出しデータと予測データを比較してデータの不一致が検出されるまで一度に 

1 タップずつデクリメントします。予測データは、長さ 128 の PRBS シーケンスを SDRAM へ書 

き込むのに使用した同じ 64 ビット LFSR ロジックで生成されます。データ不一致のタップ値は ( 

ウィンドウの) 左端として記録されます。次にこのアルゴリズムは初期タップ値にインクリメント 




し、初期タップ値以降データ不一致が検出されるかタップ値が 63 になるまで、インクリメントご 

とにエッジ検出を実行します。最後に、検出されたエッジに基づいて読み出しデータの有効ウィン 

ドウの中央を計算します。 

温度モニター 

温度モニターは、温度ドリフトを補正して DQS がデータ有効ウィンドウの中央に揃えられるよう 

にします。 

温度モニターは 2 つのモジュールから構成されています。1 つ目のモジュールである ddr_tempmon 

は XADC モジュールをインスタンシエートし、 XADC を周期的にサンプルしてその時点のデバイ 

ス温度を確認します。ddr_tempmon モジュールはクロックインフラストラクチャにあり、ユーザー 

デザインで XADC モジュールがすでにインスタンシエートされている場合は無効にできます。こ 

の場合、 device_temp[11:0] バスを駆動し、メモリ インターフェイス コンフィギュレーション用に 

このバスを適切な最上位モジュールにアップデートする必要があります。最低でも 10µs ごとに、最 

大でも 1µs ごとにアップデートしてください。device_temp[11:0] 値は、 XADC 仕様 (ザイリンク 

スの『LogiCORE IP XADC Wizard v2.2 ユーザーガイド』 (UG772)) で定義されるとおりに DRP 

ポートから変換されることなく読み出される生の値です。 

2 つ目のモジュールである ddr_phy_tempmon は最上位キャリブレーションモジュールの 

calib_top にあります。このモジュールは、 device_temp[11:0] を ddr_tempmon モジュールまたは 

ユーザーロジックから、そしてイネーブル信号をメモリ コントローラーから受信します。イネー 

ブル信号は、 REF または ZQ コマンドが DRAM へ送信され、保留中のトランザクションすべてが 

DQ バスをクリアすると必ず、 メモリ コントローラーによってセットされます。 PHY 専用デザイ 

ンを使用するユーザーデザインは、 ZQ または REF の送信ごとに tempmon_sample_en 入力を駆 

動する必要があります。保留中の読み出しがすべて返された後にこの信号を High にし、 REF また 

は ZQ が完了して ACT の送信準備が整うまで保持する必要があります。キャリブレーションが完 

了してイネーブル信号がセットされた後、ddr_phy_tempmon は device_temp[11:0] バスをサンプル 

して基準温度を定めます。後続の各イネーブル信号ごとにその時点の温度が基準温度と比較されま 

す。温度変化が十分な場合、モジュールは温度ドリフトを軽減するために PHASER_IN の遅延を細 

かく調整し、基準温度を新たに設定します。この工程は通常動作中、継続して行われます。 

メモリ コントローラーと PHY 間のインターフェイス 

キャリブレーションロジックモジュールは、キャリブレーション中に PHY 制御ワードを構築し 

て、PHY 制御ブロックへ送信します。キャリブレーションが完了すると、 init_calib_complete 信号 

がアサートされ、通常動作が可能であることをメモリコントローラーへ伝えます。レイテンシが増 

加するのを回避するため、メモリコントローラーは専用 PHY ブロックで要求される形式でコマン 

ドを送信する必要があります。その結果、アドレス、コマンド、制御、およびデータバスは PHY 

制御ブロックへ送信される前に多重化されます。これらのバスは、メモリの初期化およびキャリブ 

レーション中はキャリブレーションモジュールで駆動され、通常動作中はメモリコントローラー 

で駆動されます。表 1-86 に、メモリコントローラーと PHY 間のインターフェイス信号を示しま 

す。これらの信号は、ファブリッククロックと同期しています。 



表 1-86 : メモリ コントローラーとキャリブレーションロジック間のインターフェイス信号 

信号名幅 

I/O から 

PHY (PHY 

から I/O) 

タイプ説明 


rst 1 入力 PHY_Clk ドメインに同期しているインフラ 

ストラクチャモジュールからの rstdiv0 出力 

信号です。 

PHY_Clk 1 入力このクロック信号は、DDR2/DDR3 クロック 

周波数の 1/4 です。 

mem_refclk 1 入力 DDR2/DDR3 と同じ周波数のクロックです。 

freq_refclk 1 入力 400MHz ~ 933MHz の場合は mem_refclk と 

同じクロック周波数で、 400MH 未満の場合は 

mem_refclk の 1/2 または 1/4 となります。 

sync_pulse 1 入力 PLL から出力される同期パルスです。 

pll_lock 1 入力インフラモジュールにインスタンシエート 

されている、 PLL から出力される LOCKED 


mc_ras_n [nCK_PER_CLK0 - 1:0] 入力アクティブ 

Low 

mc_cas_n [nCK_PER_CLK - 1:0] 入力アクティブ 

Low 

mc_we_n [nCK_PER_CLK - 1:0] 入力アクティブ 

Low 

mc_address [ROW_WIDTH × 

nCK_PER_CLK - 1:0] 

mc_bank [BANK_WIDTH × 


mc_cs_n [CS_WIDTH × 

nCS_PER_RANK × 


シーケンス内の 4 つのコマンドの最初は 

mc_xxx_n[0] です。 





入力シーケンス内の 4 つのコマンドアドレスの最 

初は mc_address[ROW_WIDTH - 1:0] です。 

入力シーケンス内の 4 つのコマンドアドレスの最 

初は mc_bank[BANK_WIDTH - 1:0] です。 

入力 mc_cs_n [CS_WIDTH - 1:0] が、シーケンス内 

の最初のコマンドに関連する cs_n 信号です。 

mc_odt [1:0] 入力 mc_odt [1:0] は、 RTT_NOM および 

RTT_WR 値に基づいてコントローラーが駆 

動する ODT です。この信号は、 CKE_ODT_ 

AUX パラメーターが FALSE に設定されて 

いる場合に有効となります。 

mc_cke [nCK_PER_CLK - 1:0] 入力 mc_cke [nCK_PER_CLK - 1:0] は、 DARM 

インターフェイスに関連する CKE です。こ 

の信号は、CKE_ODT_AUX パラメーターが 

FALSE に設定されている場合に有効となり 

ます。 




表 1-86 : メモリ コントローラーとキャリブレーションロジック間のインターフェイス信号 (続き) 

信号名幅 

mc_reset_n 1 入力アクティブ 

Low 

mc_wrdata [2 × nCK_PER_CLK × 

DQ_WIDTH - 1:0] 

mc_wrdata_mask [2 × nCK_PER_CLK × 

(DQ_WIDTH/8) - 1:0] 

I/O から 

PHY (PHY 

から I/O) 

mc_wrdata_en 1 入力アクティブ 

High 

mc_cmd_wren 1 入力アクティブ 

High 

mc_ctl_wren 1 入力アクティブ 

High 

mc_reset_n は、 OUT_FIFO を使用せずに直 

接 IOLOGIC へ接続される入力です。 

入力専用 PHY への書き込みデータ信号です。 4:1 

クロック比の場合、メモリ DQ 幅の 8 倍にな 

ります。 

入力専用 PHY に対する書き込みデータマスクで 

す。 4:1 クロック比の場合、メモリ DM 幅の 

8 倍になります。 

DQ OUT_FIFO への WREN 入力です。 

アドレス/コマンド OUT_FIFO の書き込みイ 

ネーブル入力です。 

専用 PHY ブロックの PHY 制御ワード FIFO 

への書き込みイネーブル入力です。 

mc_cmd [2:0] 入力 PHY_Ctl_Wd コンフィギュレーションに使 


0x04 : ND (Non-Data) コマンド (コマンド 

シーケンスにカラムコマンドがない) 

0x01 : 書き込みコマンド 

0x03 : 読み出しコマンド 

mc_data_offset [5:0] 入力 PHY_Ctl_Wd コンフィギュレーションに使 


mc_aux_out0 [3:0] 入力アクティブ 

High 

mc_aux_out1 [3:0] 入力アクティブ 

High 

0x00 : ND (Non-Data) コマンド (コマンド 

シーケンスにカラムコマンドがない) 

CWL + COL cmd position:書き込みコマンド 

calib_rd_data_offset+COL cmd position – 1: 

読み出しコマンド 

PHY 制御ワードの補助出力フィールドで、 

ODT および CKE のアサートを制御します。 

PHY 制御ワードの補助出力フィールドで、 4 

ランク インターフェイスの ODT および 

CKE のアサートを制御します。 

mc_rank_cnt [1:0] 入力 PHY 制御ワードのコマンドシーケンスでア 

クセスされるランクです。 

phy_mc_ctl_full 1 出力アクティブ 

High 


すべての PHY 制御 FIFO の全 Almost FULL 

フラグをビット単位で AND 接続した信号で 

す。あと 1 つのエントリで FIFO が FULL に 

なる場合には Almost FULL フラグがアサー 

トされます。 



表 1-86 : メモリ コントローラーとキャリブレーションロジック間のインターフェイス信号 (続き) 

信号名幅 

phy_mc_cmd_full 1 出力アクティブ 

High 

phy_mc_data_full 1 出力アクティブ 

High 

phy_rd_data [2 × nCK_PER_CLK × 

DQ_WIDTH - 1:0] 

コアを使用するデザイン 

コアへのインターフェイス 

I/O から 

PHY (PHY 

から I/O) 

phy_rddata_valid 1 出力アクティブ 

High 

コアを使用するデザイン 

すべてのコマンド OUT_FIFO の全 Almost 

FULL フラグをビット単位で OR 接続した信 

号です。あと 1 つのエントリで FIFO が 

FULL になる場合には Almost FULL フラグ 

がアサートされます。 

すべての書き込みデータ OUT_FIFO の全 

Almost FULL フラグをビット単位で OR 接 

続した信号です。あと 1 つのエントリで 

FIFO が FULL になる場合には Almost 

FULL フラグがアサートされます。 

出力専用 PHY からの読み出しデータです。4:1 ク 

ロック比の場合、メモリ DQ 幅の 8 倍になり 

ます。 

有効な読み出しデータがある場合にアサート 


calib_rd_data_offset [6 × RANKS - 1:0] 出力 4 つのコマンドシーケンスの command 0 に 

関する、キャリブレートされた読み出しデー 

タのオフセット値です。 

init_calib_complete 1 出力アクティブ 

High 


メモリの初期化およびキャリブレーションが 

完了すると、アサートされます。 

注記 : 

1. nCK_PER_CLK は、 PHY_Clk の 1 サイクルに対する DDR2 または DDR3 SDRAM クロックサイクル数を定義します。 

2. ROW_WIDTH は、 DDR2 または DDR3 SDRAM のランク数です。 

3. BANK_WIDTH は、 DDR2 または DDR3 SDRAM のバンク数です。 

4. CS_WIDTH は、 DDR2 または DDR3 SDRAM の cs_n 信号数です。 

5. CKE_WIDTH は、 DDR2 または DDR3 SDRAM の CKE 信号数です。 

6. DQ_WIDTH は、 DDR2 または DDR3 SDRAM の DQ バス幅です。 

コアは、シミュレーション可能なサンプルデザインに含まれています。サンプルデザインは、設 

計を始める際のヒントとして、あるいはデバッグのリファレンスとして使用できます。 

コアのコンフィギュレーションを変更する場合は、サポートされている範囲内にしてください。サ 

ポートされているコンフィギュレーションパラメーターの詳細は、140 ページの「コアのカスタマ 

イズ」を参照してください。 

メモリ コントローラーへの接続には、 AXI4 スレーブ インターフェイス、ユーザーインターフェ 

イス (UI)、またはネイティブ インターフェイスを使用できます。AXI4 スレーブ インターフェイス 

は、プロセッササブシステムとの接続に理想的な、 AXI4 メモリ マップ方式に準拠したスレーブで 

す。このインターフェイスはトランザクションを変換して UI に渡します。UI は、シンプルな FIFO 




インターフェイスと類似しており、常にデータを順に返します。ネイティブ インターフェイスは、 

パフォーマンスを向上させることができる場合がありますが、使用は難しくなります。 

ネイティブ インターフェイスにはバッファーがないため、すぐにデータを返しますが、返される 

データは順序が異なる場合があります。したがって、このインターフェイスを使用する場合は、並 

べ替えを有効にして、アプリケーション内部で受信データを再編成する必要があります。次のセク 

ションでは、各インターフェイスのタイミングプロトコルを示し、それらの制御方法について説明 

します。 

AXI4 スレーブ インターフェイス 

AXI4 スレーブ インターフェイスは、 ARM 社の AMBA の公開仕様で定義されている AXI4 メモ 

リマップ方式のスレーブプロトコル仕様に準拠しています。 AXI4 スレーブ インターフェイスの 

信号については、この仕様書 [参照 3] を参照してください。 

AXI アドレッシング 

表 1-87 : AXI バイトアドレスのマスク 

AXI マスターデバイスからの AXI アドレスは完全なバイトアドレスです。AXI shim が AXI SIZE 

およびメモリ データ幅に基づいて AXI マスターからメモリへのアドレスを変換します。 AXI バイ 

トアドレスの LSB は、メモリアレイのデータ幅によって 0 にマスクされます。メモリアレイが 

64 ビット (8 バイト) 幅の場合は、 AXI address[2:0] が無視されて 0 として扱われます。 メモリ ア 

レイが 16 ビット (2 バイト) 幅の場合には、 AXI address[0] が無視されて 0 として扱われます。 

データは 8 つの DRAM ワードのブロックでアクセスされます。DDR2 および DDR3 メモリのデー 

タシートでは、これをバースト長 8 と呼んでいます。DDR3 DRAM は、バースト長 8 の 8 DRAM 

ワードのブロックでアクセスされます。 UI データポートは、 PHY とメモリ コントローラー (MC) 

間のクロック比が 4:1 の場合に 8 DRAM ワード幅となり、クロック比が 2:1 のモードでは 4 DRAM 

ワード幅となります。 

PHY と MC のクロック比 UI データ幅メモリ インターフェイス幅 AXI バイトアドレス [7:0] (LSB) のマスク 

4:1 64 8 A[7:0] 

128 16 A[7:1]、 1’b0 

256 32 A[7:2]、 2’b00 

512 64 A[7:3],3’b000 

2:1 32 8 A[7:0] 

64 16 A[7:1]、 1’b0 

128 32 A[7:2]、 2’b00 

256 64 A[7:3],3’b000 

表 1-88 に、幅が 64で深さが 512K のメモリ インターフェイスの AXI バイトアドレッシングの例 

を示します。表 1-89 には、サポートされる DRAM コンフィギュレーションを示します。 



表 1-88 : AXI バイトアドレッシングの例 (データ幅 = 64、深さ = 512K) 

メモリ アドレス 

[11:0] 

アップサイジングとダウンサイジング 


11 10 9 8 7 6 5 4 3 2 1 0 

行アドレス X X A21 A20 A19 A18 A17 A16 A15 A14 A13 A10 

列アドレス X X X A9 A8 A7 A8 A6 A6 A4 A3 A2 

表 1-89 : サポートされる DRAM 幅のコンフィギュレーション 

深さ行幅列幅 

512K 10 9 

1M 10 10 

2M 11 10 

4M 11 11 

4M 12 10 

ここでは、AXI Shim インターフェイスで利用できるアップサイジングおよびダウンサイジングの 

オプションについて説明します。 

アップサイジング 

ユーザー インターフェイス側のデータ幅が AXI インターフェイスのデータ幅よりも広い場合は、 

AXI Shim でアップサイジングが実行されます。 INCR および WRAP バーストにはデータパッキ 

ングが実行されます。 

その結果、ユーザー インターフェイス側に発行されるトランザクションのデータビート数は圧縮 

に応じて減少します。 

• 書き込みの場合、データが結合されます。 

• 読み出しの場合、データがシリアライズされます。 

ダウンサイジング 

AXI インターフェイス側のデータ幅がユーザー インターフェイスのデータ幅よりも広く、トラン 

ザクションサイズがユーザー インターフェイス側のデータ幅よりも広い場合には、ダウンサイジ 

ングが実行されます。ユーザー インターフェイス側に発行されるトランザクションのデータビー 

ト数は、それぞれ倍増します。 

• 書き込みの場合、データがシリアライズされます。 

• 読み出しの場合、データが結合されます。 


ユーザー インターフェイスのアドレスバスと物理的なメモリの行、バンク、列、のマッピングは 

変更可能です。アプリケーションデータの構成に応じて、アドレッシング方法 (バンク-行-列、ま 






User Address 

A 

n 

Memory 

たは行-バンク-列) を選択し、コントローラーの効率を最適化します。これらのアドレッシング方法 

を、図 1-51 および図 1-52 にそれぞれ示します。 

Rank Bank Row Column 

User Address 

A 

n 

Memory 

図 1-51 : UI モジュールのメモリアドレスマッピング (バンク-行-列モード) 

Rank Row Bank Column 

図 1-52 : UI モジュールのメモリアドレスマッピング (行-バンク-列モード) 

コマンドパス 

ユーザーロジックの app_en 信号がアサートされて UI が app_rdy 信号をアサートすると、コマン 

ドが受信されて UI によって FIFO へ書き込まれます。 app_rdy がディアサートされると、コマン 

ドは常に UI で無視されます。図 1-53 に示すように、ユーザーロジックは app_rdy 信号がアサー 

トされるまで、有効なコマンドとアドレス値を示して app_en 信号を High に保持する必要がありま 

す。 



A 

- 

A 

- 

A 

4 

A 

3 

A 

2 

A 

1 

A 

0 


A 

4 

A 

3 

A 

2 

A 

1 

A 

0 

UG586_c1_61a_012411


clk 

app_cmd WRITE 

app_addr Addr 0 

app_en 

app_rdy 

Command is accepted when app_rdy is High and app_en is High. 

図 1-53 : UI のコマンドタイミング図 (app_rdy 信号のアサート ) 


連続した書き込みコマンドは発行されません (図 1-54)。この図では、app_wdf_data、 

app_wdf_wren、および app_wdf_end の 3 つを示しています。 

1. 書き込みデータは、対応する書き込みコマンドに伴って現れます (BL8 の 2 つ目の半分)。 

2. 書き込みデータは、対応する書き込みコマンドの前に現れます。 


3. 書き込みデータは、対応する書き込みコマンドの後に現れますが、 2 クロックサイクルという 

制限を超えることはありません。 

3 番目のように、書き込みコマンドがレジスタ格納された後に出力される書き込みデータの場合、 

最大遅延は 2 クロックサイクルです。 





書き込みパス 

clk 

app_cmd WRITE 


app_en 

app_rdy 

app_wdf_mask 

app_wdf_rdy 

app_wdf_data 

app_wdf_wren 

app_wdf_end 

app_wdf_data 

app_wdf_wren 

app_wdf_end 

app_wdf_data 

app_wdf_wren 

app_wdf_end 


図 1-54 : 4:1 モードの UI インターフェイスにおける書き込みタイミング図 

( メモリ バーストタイプ = BL8) 

app_wdf_wren がアサートされて app_wdf_rdy が High になると、書き込みデータが書き込み FIFO 

に格納されます (図 1-55)。 app_wdf_rdy がディアサートされた場合、ユーザーロジックは 

app_wdf_rdy がアサートされるまで、有効な app_wdf_data 値を示すと共に app_wdf_wren と 

app_wdf_end を High に保持する必要があります。 app_wdf_mask 信号を使用し、外部メモリへ書 

き込むバイトをマスクできます。 



W0 

W0 

Maximum allowed data 

delay from addr/cmd 

is two clocks as shown 

in Event 3. 

W0 

1 

2 

3



図 1-55 : 4:1 モードの UI インターフェイスにおける連続する書き込みコマンドのタイミング図 

129 ページの図 1-53 ( メモリ バーストタイプ = BL8) に示すように、書き込みデータと関連する書 

き込みコマンド間におけるシングル書き込みの最大遅延は、 2 クロックサイクルです。連続して書 

き込みコマンドを発行している場合は、書き込みデータと関連する連続書き込みコマンド間の最大 

遅延は生じません (図 1-56)。 


 

 

 

 

 

 

 

 

 

 

 

 

 

clk 

app_cmd 

app_wdf_data 

 

 

図 1-56 : 4:1 モードの UI インターフェイスにおける連続する書き込みコマンドのタイミング図 


メモリへの書き込みバーストの最後を示すためには、app_wdf_end 信号を使用します。メモリバー 

ストタイプが 8 の場合、 2 番目の書き込みデータワードで app_wdf_end 信号がアサートされる必 


アプリケーション インターフェイス データの DRAM 出力データへのマップについては、サンプル 

デザインを用いて説明します。 

8 ビット メモリのアプリケーション インターフェイスでメモリ コントローラーと DRAM のク 

ロック比が 4:1 の場合、駆動される 64 ビットデータが 0000_0806_0000_0805 (Hex) のとき、 



 

 

 

 

WRITE WRITE WRITE WRITE WRITE WRITE WRITE 

app_addr Addr a Addr b Addr c Addr d Addr e Addr f Addr g 

app_en 

app_rdy 

app_wdf_mask 

app_wdf_rdy 

app_wdf_wren 

app_wdf_end 

W a0 

W b0 W c0 W d0 W e0 W f0 W g0 




表 1-90 : クロックエッジ別のデータ値 



DRAM インターフェイスのデータは図 1-57 のようになります。これは、 BL8 (バースト長 = 8) ト 

ランザクションです。 

図 1-57 : 4:1 モードの DRAM インターフェイスのデータ 

表 1-90 に、クロックエッジ別のデータ値を示します。 

Rise0 Fall0 Rise1 Fall1 Rise2 Fall2 Rise3 Fall3 

05 08 00 00 06 08 00 00 

メモリ コントローラーと DRAM のクロック比が 2:1 の場合、アプリケーションデータ幅は 32 

ビットです。したがって、BL8 トランザクションでは、アプリケーション インターフェイスのデー 

タは 2 クロックサイクルで現れなければなりません。図 1-58 に示すように、 app_wdf_end 信号が 

2 つ目のデータに対してアサートされています。この場合、最初のサイクルに現れたアプリケーショ 

ンデータは 0000_0405 (Hex) で、最後のサイクルに現れたデータは 0000_080A (Hex) です。これ 

は BL8 トランザクションです。 

図 1-58 : 2:1 モードのアプリケーション インターフェイスのデータ 

図 1-59 に、 DRAM インターフェイスにおける対応するデータを示します。 

図 1-59 : 2:1 モードの DRAM インターフェイスのデータ 



読み出しパス 


読み出しデータは、 UI を介して要求された順序で返され、 app_rd_data_valid がアサートされると 

きに有効になります (図 1-60 および図 1-61)。pp_rd_data_end 信号は、各読み出しコマンドバース 

トの最後を示し、ユーザーロジックでは必要ありません。 



図 1-61 では、返された読み出しデータは、アドレス/制御バスで要求された順序と常に同じになり 

ます。 

ユーザーリフレッシュ 

clk 

app_cmd 

app_rd_data 


図 1-60 : 4:1 モードの UI インターフェイスにおける読み出しタイミング図 


図 1-61 : 4:1 モードの UI インターフェイスにおける読み出しタイミング図 

( メモリ バーストタイプ = BL4 または BL8) 

ユーザー制御のリフレッシュを行うには、 USER_REFRESH パラメーターを ON に設定して、メ 

モリメモリコントローラーが制御するメンテナンス機能を無効にしてください。 

REF コマンドの要求には、app_ref_req を 1 サイクル間ストローブします。メモリコントローラー 

は PHY へコマンドを送信する際に app_ref_ack を 1 サイクル間ストローブし、その後、別の要求 

が送信可能になります。図 1-62 に、このインターフェイスを示します。 



READ 


app_en 

app_rdy 


clk 

app_cmd 

app_addr Addr 0 Addr 1 

app_en 

app_rdy 

app_rd_data 


READ 

R0 

R0 

R1 




 

 

 


 

 

 

ユーザーリフレッシュ動作は、前述のハンドシェーク完了後に随時実行できます。その他のコマン 

ドに関する追加のインターフェイス要件はありません。ただし、保留要求は動作を停止するタイミ 

ングに影響を及ぼします。メモリコントローラーは、リフレッシュコマンドを発行する前にすべ 

ての保留データ要求を実行します。 tREFI 違反を回避するには、 app_ref_req をストローブするタ 

イミングを決定する際に、各保留要求のタイミングパラメーターを考慮する必要があります。ワー 

ストケースを考え、tRCD、CL、データ伝送時間、および各バンクマシンの tRP を差し引いた tREFI 

範囲内にすべてのトランザクションが完了するようにします。式 1-1 に、 REF 要求の最大間隔の計 

算方法を示します。 

( tREFI – ( tRCD + ( ( CL + 4) 

× tCK) 

+ tRP) 

× nBANK_MACHS) 

式 1-1 

キャリブレーション後にすぐユーザー REF を発行して、後続の要求を送信するタイミングを決定 

するための時間基準を確立します。 

ユーザー ZQ 

図 1-62 : ユーザーリフレッシュ インターフェイス 

ユーザー制御の ZQ キャリブレーションを行うには、 tZQI パラメーターを 0 に設定して、メモリ 

メモリコントローラーが制御するメンテナンス機能を無効にしてください 

ZQ コマンドの要求には、 app_zq_req を 1 サイクル間ストローブします。メモリコントローラー 

は PHY へコマンドを送信する際に app_zq_ack を 1 サイクル間ストローブし、その後、別の要求 

が送信可能になります。図 1-63 に、このインターフェイスを示します。 

図 1-63 : ユーザー ZQ インターフェイス 

ユーザー ZQ 動作は、前述のハンドシェーク動作完了後に随時実行できます。その他のコマンドに 

関する追加のインターフェイス要件はありません。ただし、保留要求は動作を停止するタイミング 

に影響を及ぼします。メモリコントローラーは、 ZQ コマンドを発行する前にすべての保留データ 

要求を実行します。正確なタイミングが求められる場合に必要な間隔を達成するには、 app_zq_req 

をストローブするタイミングを決定する際に、各保留要求のタイミングパラメーターを考慮する必 

要があります。ワーストケースを考え、 tRCD、 CL、データ伝送時間、および各バンクマシンの 

tRP を差し引いた tREFI 範囲内にすべてのトランザクションが完了するようにします。式 1-2 に、 

ZQ 要求の最大間隔の計算方法を示します。 

( tZQI – ( tRCD + ( ( CL + 4) 

× tCK) 

+ tRP) 

× nBANK_MACHS) 

式 1-2 

キャリブレーション後にすぐ ZQ を発行して、後続の要求を送信するタイミングを決定するための 

時間基準を確立します。 



ネイティブ インターフェイス 

図 1-64 に、ネイティブ インターフェイス プロトコルを示します。 


図 1-64 : ネイティブ インターフェイス プロトコル 


アドレスおよびコマンドによって要求がネイティブ インターフェイスに現れます。アドレスには、 

バンク、行、列の情報が含まれています。コマンドは、 cmd 入力でエンコードされています。 

アドレスおよびとコマンドは、use_addr 信号で有効になる 1 ステート前にネイティブインターフェ 

イスに現れます。メモリ インターフェイスは accept 信号をアサートし、要求を受け入れ可能であ 

ることを示します。use_addr と accept の両方が同じクロックサイクルでアサートされた場合は、 

要求が受け入れられたことを示します。 use_addr はアサートされているが accept がアサートされ 

ていない場合、要求は受け入れられていないため、再度実行する必要があります。図 1-65 に、こ 

れらの信号のタイミングを示します。 


clk 

rank, bank, row, column 

cmd, hi_priority 

accept 

use_addr 

data_buf_addr 

wr_data_en 

wr_data_addr 

wr_data 

wr_data_mask 

rd_data_en 

rd_data_addr 

rd_data 

clk 

rank, bank, row, column 

cmd, hi_priority 

accept 

use_addr 

data_buf_addr 

D0–D3 D4–D7 

1 2 3 3 4 

1 2 3 3 4 

1 2 3 3 4 

1 2 3 3 4 

1 2 3 3 4 

図 1-65 : ネイティブ インターフェイスのフロー制御 

D0–D3 D4–D7 



図 1-65 に示すように、要求 1 および要求 2 は問題なく受け入れられています。 1 回目の要求 3 に 

対しては accept が Low 駆動しているため、受け入れられていないことを示しています。ユーザー 

が 2 回目に要求 3 を送信したときには、受け入れられています。その後の要求 4 は、 1 回目の送信 

で受け入れられています。 





clk 

wr_data_en 

wr_data_addr 


wr_data 

wr_data_mask 

rd_data_en 

rd_data_addr 

rd_data_addr 

rd_data 

要求の送信と同時に、 data_buf_addr バスが必要です。このバスはユーザーデザインにあるバッ 

ファーのアドレスポインターとなります。これは、書き込みコマンドを処理する際にデータの位置 

をコアに伝え、読み出しコマンドを処理する際はデータを配置する位置を伝えます。コアがコマン 

ドを処理する場合、書き込みコマンドでは wr_data_addr を介してユーザーデザインへエコーバッ 

クし、読み出しコマンドでは rd_data_addr を介してエコーバックします。図 1-66 に、これらの信 

号のタイミングを示します。書き込みデータは、 wr_data_en がアサートされるクロックサイクル 

で供給される必要があります。 

0 

D0-D3 

転送は非アクティブなギャップで分離したり、ギャップのない長いバーストにできます。ユーザー 

デザインは、 rd_data_en 信号および wr_data_en 信号をモニタリングすることで、要求コマンドが 

完了したことを認識できます。メモリコントローラーが読み出しコマンド要求の処理を完了する 

と、 rd_data_en 信号がアサートされます。同様に、書き込みコマンド要求の処理を完了すると、 

wr_data_en 信号がアサートされます。 

NORM オーダリングモードが有効の場合は、メモリコントローラーが受信した要求を並べ替え、 

FPGA とメモリ デバイス間のスループットを最適化します。データは、受信順ではなく処理された 

順にユーザーデザインへ返されます。ユーザーデザインは、 rd_data_addr および wr_data_addr を 

モニタリングすることで、処理中の要求を特定できます。これらのフィールドは、ユーザーデザイ 

ンがネイティブインターフェイスへ要求を送信する際に供給される data_buf_addr と同じです。 

図 1-66 に、これらの信号のタイミング関係を示します。 

ネイティブ インターフェイスでは、ユーザーデザインは一度に 1 つの要求しか送信できないよう 

にインプリメントされているため、複数の要求は順次送信されることになります。一方、コアはメ 

モリデバイスへの複数のコマンドを一度に実行します。ただし、コアインプリメンテーションの 

パイプライン化によって、ネイティブインターフェイスでは読み出し要求と書き込み要求を同時に 

処理できます。 

ユーザーリフレッシュ 

0 

D0-D3 

1 

D4-D7 

1 

D4-D7 

0 

D0-D3 

1 

D4-D7 

図 1-66 : コマンド処理 

ユーザー インターフェイスの「ユーザーリフレッシュ」を参照してください。機能は、ネイティ 

ブ インターフェイスと同じです。 



0 

D0-D3 

Two Back-to-Back 

Data Bursts 

1 

D4-D7 

0 

D0-D3 

1 

D4-D7 

0 

D0-D3 

Two Back-to-Back 

Data Bursts 

1 

D4-D7 


ユーザー ZQ 


ユーザー インターフェイスの「ユーザー ZQ」を参照してください。機能は、ネイティブインター 

フェイスと同じです。 

物理層インターフェイス ( メモリ コントローラーを使用しないデザイン) 

MIG 物理層 (PHY) は、メモリコントローラーがなくても使用できます。 PHY ファイルは、MIG 

ツールで生成された user_design/rtl/phy ディレクトリに含まれます。その他に、 user_ 

design/rtl/clocking ディレクトリにあるインフラストラクチャファイルも必要です。PHY へ 

のインターフェイスの例として MIG のメモリ コントローラーを使用できます。メモリ コントロー 

ラーと PHY のサンプルインスタンシエーションは、user_design/rtl/ip_top/mem_intfc.v 

ファイルを参照してください。 

PHY は、外部の DDR2 または DDR3 SDRAM メモリへの物理インターフェイスを提供し、メモリ 

デバイスとのインターフェイスで必要なタイミングおよびシーケンス信号を生成します。PHY に 

は、クロック生成ロジック、アドレス生成ロジック、制御生成ロジック、書き込み/読み出しデータ 

パス、およびパワーアップ後に SDRAM を初期化するステートロジックが含まれます。さらにシ 

ステムの静的遅延および動的遅延を解析するために、読み出しおよび書き込みデータパスのタイミ 

ングトレーニングを実行するキャリブレーションロジックもあります。 PHY は、キャリブレー 

ションの最後にメモリ コントローラーに対して init_calib_complete 出力をアサートします。この 

信号のアサートは、メモリコントローラーが通常のメモリ トランザクションを開始できることを 

示します。 

PHY のアーキテクチャおよびさまざまなキャリブレーション工程の詳細は、 100 ページの「PHY」 

を参照してください。メモリコントローラーが PHY とインターフェイスする際に必要な信号につ 

いては、表 1-86 で説明しています。 

クロッキング要件は、89 ページの「クロッキングアーキテクチャ」を参照してください。ユーザー 

は、 MIG ツールが出力したクロッキングディレクトリ内にあるインフラストラクチャ、 

iodelay_ctrl、および clk_ibuf モジュールを選択して使用できます。または、システムデザインに 

これらのモジュールのプリミティブをインスタンシエートすることも可能です。 

PHY の制御l FIFO、コマンド OUT_FIFO、および書き込みデータ OUT_FIFO は、すべて非同期 

動作モードです。これらの FIFO への読み出しクロックおよび書き込みクロックは周波数と位相が 

異なります。したがって、 123 ページの表 1-86 で説明した 3 つの OUT_FIFO FULL フラグ 

(phy_mc_ctl_full、 phy_mc_cmd_full、 phy_mc_data_full) をコントローラーによってすべてモニタ 

リングし、コマンドやデータの損失を招く PHY 制御 FIFO および OUT_FIFO のオーバーフローを 

回避する必要があります。 

メモリ コマンドおよびデータは、 PHY インターフェイスを介して直接送信できます。タイプの異 

なるコマンドは、別々のスロットから送信されます。 CAS 書き込みレイテンシ (CWL) コマンドが 

読み出し/書き込みコマンドに使用するスロット番号を指示します。 CWL 値が奇数の場合は、書き 

込み/読み出しコマンドに CAS スロット番号 1 または 3 を使用できます。偶数の場合は、 CAS ス 

ロット番号 0 または 2 を使用できます。図 1-67 では、 PHY 制御ワードの Control Offset、 Low 

Index、 Event Delay、 Seq、および Act Pre は、 phy_top モジュール内で 0 に接続され、使用されま 

せん。 





 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 1-67 : PHY インターフェイスの例 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

読み出しコマンド用の PHY 制御ワードのデータオフセットフィールド (MC_DATA_OFFSET) の 

値は、PHASER_IN DQSFOUND のキャリブレーション中に決定します。この値は、PHY インター 

フェイスを介して PHY から与えられます。メモリ コントローラーは、PHY で与えられたこの読み 

出しデータオフセット値に使用されるスロット番号を追加する必要があります。PHY 内の PHY 制 

御では、読み出しコマンドがメモリへ発行された後に IN_FIFO からデータを読み出すタイミング 

を把握する必要があります。 

読み出しデータオフセット = キャリブレートされた PHY 読み出しデータオフセット + ス 

ロット番号 





書き込みコマンド用の PHY 制御ワードのデータオフセットは、次に示すように使用されるスロッ 

ト番号、 CWL、および nCK_PER_CLK のパラメーター値に基づいて設定される必要があります。 

• nCK_PER_CLK = 4 の場合 

書き込みデータオフセット = CWL + 2 + スロット番号 

• nCK_PER_CLK = 2 の場合 

書き込みデータオフセット = CWL - 2 + スロット番号 

図 1-68 に示す書き込み動作の波形は、 DDR3 SDRAM CWL = 7 かつ nCK_PER_CLK = 4 の例を 

示しています。選択したスロット番号は 1 または 3 です。 

書き込みデータオフセット = CWL + スロット番号 + 2 

= 7 + 1 + 2 = 10 

図 1-68 : PHY インターフェイスで書き込みコマンドを送信 (CWL = 9) 

注記 : この例では、 105 ページの表 1-84 に示すビット 3 ~ 7、ビット 12 ~ 14、ビット 23 ~ 24、 

ビット 27 ~ 31 は使用されていません。 





コアのカスタマイズ 

図 1-69 に示す書き込み動作の波形では、キャリブレートされた PHY 読み出しデータオフセット 

= 10 の場合の例を示しています。選択されたスロット番号が 1 の場合、 nCK_PER_CLK は 4 で、 

読み出しデータオフセットは次のとおりです。 

読み出しデータオフセット = キャリブレートされた PHY 読み出しデータオフセット + ス 

ロット番号 

= 10 + 1 = 11 

図 1-69 : PHY インターフェイスで読み出しコマンドを送信 

注記 : この例では、105 ページの表 1-84 に示すビット 3 ~ 7、ビット 12 ~ 14、ビット 23 ~ 24、ビッ 

ト 27 ~ 31 は使用されていません。 

PHY キャリブレーションは、追加レイテンシ (AL) が 0 で動作します。キャリブレーション完了後 

の追加レイテンシ (CL-1 または CL-2) が 0 以外の場合には、コントローラーが適切な MRS コマン 

ドを発行する必要があります。さらに、 AL 値を追加して前述したデータオフセットを再計算しま 

す。 

7 シリーズ FPGA のメモリ インターフェイス ソリューションは、DDR2/DDR3 SDRAM デバイス 

のコンフィギュレーションを複数サポートしています。各コンフィギュレーションは、コアの最上 




位の Verilog パラメーターで定義します。パラメーターを変更する場合は、MIG ツールを使用して 

デザインを再生成する必要があります。表 1-91、表 1-92、および表 1-93 に、 MIG ツールで設定 

されるパラメーターを示します。 

表 1-91 : 7 シリーズ FPGA メモリ ソリューションでコンフィギュレーション可能なパラメーター 

パラメーター内容オプション 

REFCLK_FREQ (1) 

IDELAYCTRL の基準クロック周波数です。すべて 

のスピードグレードで 200.0 に設定できます。詳細 

は、『7 シリーズ FPGA SelectIO リソースユーザー 

ガイド』 [参照 1] にある IDELAYE2 (IDELAY)およ 

び ODELAYE2 (ODELAY) 属性のサマリの表を参 

照してください。 

200.0 

SIM_BYPASS_INIT_CAL (2) シミュレーション用のキャリブレーションの一環 

です。「OFF」は、シミュレーションで使用できませ 

ん。これは、ハードウェアインプリメンテーション 

に使用します。「FAST」は、リードおよびライトレ 

ベリングの高速モードを有効にします。 

「SIM_FULL」は、フルキャリブレーションを有効 

にしますが、パワーアップ時の初期化遅延をスキッ 

プします。「SIM_INIT_CAL_FULL」は、パワーアッ 

プ遅延を含むフルキャリブレーションを有効にし 

ます。 

OFF 

SIM_INIT_CAL_FULL 

FAST 

SIM_FULL 

nCK_PER_CLK クロックあたりのメモリ クロックの数です。 4、 2 (GUI で選択した [PHY to 

Controller Clock Ratio] に依存する) 

nCS_PER_RANK PHY ランクあたりの CS 出力の数です。 1、 2 

DQS_CNT_WIDTH DQS バスを示すのに必要なビット数を表し、 CEIL 

関数 (log 2(DQS_WIDTH)) で与えられます。 

ADDR_WIDTH メモリのアドレスバス幅です。 RANK_WIDTH + 

BANK_WIDTH + ROW_WIDTH + COL_WIDTH 

と等しくなります。 

BANK_WIDTH メモリ バンクアドレスのビットの数です。選択したメモリ デバイスに基づきます。 

CS_WIDTH メモリに対する CS 出力の数です。選択した MIG ツールコンフィギュ 

レーションに基づきます。 

CK_WIDTH メモリに対する CK/CK# 出力の数です。選択した MIG ツールコンフィギュ 


CKE_WIDTH メモリに対する CKE 出力の数です。選択した MIG ツールコンフィギュ 


ODT_WIDTH メモリに対する ODT 出力の数です。選択した MIG ツールコンフィギュ 


COL_WIDTH メモリ列アドレスのビットの数です。選択したメモリ デバイスに基づきます。 

RANK_WIDTH RANK 

す。 

バスを表すために使用されるビットの数で 

シングルランクおよびデュアルランク 

の両方デバイスで 1 に設定されます。 




表 1-91 : 7 シリーズ FPGA メモリ ソリューションでコンフィギュレーション可能なパラメーター (続き) 

ROW_WIDTH DRAM コンポーネントのアドレスバス幅です。選択したメモリデバイスに基づきます。 

DM_WIDTH データマスクのビットの数です。 DQ_WIDTH/8 

DQ_WIDTH メモリの DQ バス幅です。 8 ~ 72 の DQ 幅を 8 の倍数でサポート 

します。有効な最大 DQ 幅は、選択した 

メモリ デバイスの周波数に依存します。 

DQS_WIDTH メモリの DQS バス幅です。 DQ_WIDTH/8 

BURST_MODE メモリのデータバースト長です。 DDR3 : 8 

DDR2 : 8 

BM_CNT_WIDTH バンクマシンを示すのに必要なビット数を表し、 

CEIL 関数 (log2(nBANK_MACHS)) で与えられます。 

ADDR_CMD_MODE メモリの addr/cmd バスにおけるタイミングを計算 

するためにコントローラーで使用されます。 

ORDERING (3) 


データスループットとレイテンシを最適化するた 

め、受信した要求を並べ替えるオプションです。 

STARVE_LIMIT 読み出し要求が高優先度を宣言する前に、アービト 

レーションを失うことが可能な回数を設定します。 

アービトレーションを失った実際の回数は、 

STARVE_LIMIT × nBANK_MACHS で求められ 

ます。 



1T 

NORM : メモリ コントローラーは、コ 

マンドを並べ替えて最大限に効率を上 

げる 

STRICT : 受信した順序どおりにコマ 

ンドを実行する 

1、 2、 3、 ...10 

WRLVL DDR3 デザインにおけるライトレべリングのキャ DDR3 : ON 

リブレーションを有効にします。 DDR3 で ON、 

OOR2 では OFF にしてください。 

DDR2 : OFF 

RTT_NOM 標準の ODT 値です。 DDR3_SDRAM 

120RZQ/2 

60RZQ/4 

40RZ/6 

DDR2_SDRAM 

150150 Ω 

7575 Ω 

5050 Ω 

RTT_WR RANK が複数あるデザインで使用されるダイナ 

ミック ODT 書き込み終端です。単一コンポーネン 

トデザインでは、無効にしてください。 

OUTPUT_DRV DRAM の出力ドライブを設定します。 HIGH 

LOW 

DDR3_SDRAM 

OFFRTT_WR は無効 

120RZQ/2 

60RZQ/4

表 1-91 : 7 シリーズ FPGA メモリ ソリューションでコンフィギュレーション可能なパラメーター (続き) 



REG_CTRL DIMM またはバッファーなし DIMM を選択します。 ON : レジスタ付き DIMM 

OFF : コンポーネント、SODIMM、 

UDIMM 

IODELAY_GRP メモリ デザインで使用される IDELAY グループを 

定義する ASCII 文字列です。これは ISE ツールで使 

用され、インスタンシエートされたすべての 

IDELAY を同じバンク内にグループ化します。1 つの 

FPGA に複数の IP コアがインプリメントされる場 

合、それぞれに固有の名前を付ける必要があります。 

ECC_TEST ON の場合、 UI を介して DRAM のすべてのバス幅 

へアクセス可能です。たとえば、DATA_WIDTH == 

64 の場合、 app_rd_data の幅は 288 です。 

デフォルト : IODELAY_MIG 

PAYLOAD_WIDTH ユーザーデータに使用される実際の DQ バスです。 ECC_TEST = OFF : 

PAYLOAD_WIDTH = DATA_WIDTH 

ECC_TEST = ON : 

PAYLOAD_WIDTH = DQ_WIDTH 

表 1-92 のパラメータ-は、選択したメモリクロック周波数、メモリデバイス、メモリコンフィギュ 

レーション、および FPGA のスピードグレードに依存します。これらのパラメーター値は 

memc_ui_top IP コア内に組み込まれているため、最上位で変更しないでください。ザイリンクス 

では、異なるコンフィギュレーションに対しては MIG ツールを再実行することを強く推奨してい 

ます。 



ON 

OFF 

DEBUG_PORT デバッグ信号/制御を有効にします。 ON 

OFF 

TCQ シミュレーション用の Clock-to-Q 遅延です。単位はピコ秒です。 

tCK メモリの tCK クロック周期 (ps) です。この値 (ps) は、MIG ツールで選択した 

周波数に基づきます。 

DIFF_TERM_SYSCLK TRUE、 FALSE システムクロック入力ピンの差動終端 

です。 

DIFF_TERM_REFCLK TRUE、 FALSE IDELAY 基準クロック入力ピンの差動 

終端です。 

注記 : 

1. 下位制限 (最大周波数) は現在、特性評価中です。 

2. SIM_BYPASS_INIT_CAL パラメーターを使用すると、シミュレーション中のコアの初期化時間を大幅に短縮できます。シミュレーショ 

ンモードは 3 つあります。FAST の場合、各メモリデバイスに対して 1 ビットのみライトレベリングおよび読み出しキャリブレーション 

が実行され、これが残りのデータビットに対して使用されます。SKIP の場合は、読み出しキャリブレーションが実行されず、入力ク 

ロックおよびデータは位相が揃っているものとみなされます。シミュレーション時のみ、 SIM_BYPASS_INIT_CAL を 

SIM_INIT_CAL_FULL に設定してください。インプリメンテーションでは SIM_BYPASS_INIT_CAL を OFF に設定してください。そ 

の他の設定では、コアが正常に機能しません。 

3. このパラメーターを NORM に設定すると、メモリコントローラーで並べ替えのアルゴリズムが有効になります。 STRICT に設定すると 

要求コマンドの並べ替えが無効になり、外部メモリデバイスに対するスループットが大幅に低下します。ただし、コア統合した初期段階 

では、コマンド要求を受信順に処理する STRICT モードが有用です。つまり、このモードでは、ユーザーデザインが要求のステータス ( 

保留中、処理中) を確認する必要がありません。


表 1-92 : エンベデッド 7 シリーズ FPGA のメモリ ソリューションのコンフィギュレーションパラメーター 


tFAW 最小間隔で、 4 つのアクティブコマンドです。この値 (ps) は、 MIG ツールで選択した 

デバイスに基づきます。 

tRRD ACTIVE-to-ACTIVE の最小コマンド周期です。この値 (ps) は、 MIG ツールで選択した 


tRAS メモリの ACTIVE-to-PRECHARGE の 

最小周期です。 

tRCD ACTIVE-to-READ コマンドまたは 

ACTIVE-to-WRITE コマンドの遅延です。 

この値 (ps) は、 MIG ツールで選択した 




tREFI メモリの周期的なリフレッシュ間隔の平均値です。この値 (ps) は、 MIG ツールで選択した 


tRFC REFRESH-to-ACTIVE または 

REFRESH-to-REFRESH コマンドの間隔です。 



tRP PRECHARGE コマンドの周期です。この値 (ps) は、 MIG ツールで選択した 


tRTP READ-to-PRECHARGE コマンドの遅延です。この値 (ps) は、 MIG ツールで選択した 


tWTR WRITE-to-READ コマンドの遅延です。この値 (ps) は、 MIG ツールで選択した 


tZQI 短間隔の ZQ キャリブレーションです。この値はシ 

ステムによって異なり、システムの電圧および温 

度の予測変化率に基づきます。 ZQ キャリブレー 

ションの詳細は、メモリベンダーにお問い合わせ 


tZQCS DDR3 SDRAM で ZQCS コマンドを実行する際の 

タイミングウィンドウです。 nAL メモリ クロックサイクルにおける追加レイテンシ 

です。 

CL 読み出し CAS レイテンシです。可能なオプション 

は、 MIG ツールの周波数に依存します。 

CWL 書き込み CAS レイテンシです。可能なオプション 

は、 MIG ツールの周波数に依存します。 

単位はピコ秒です。ユーザーがこの機能 

を制御する場合は、 0 に設定してくださ 

い。 

この値 (CK) は、MIG ツールで選択した 




0 

DDR3 : 5、 6、 7、 8、 9 

DDR2 : 3、 4、 5、 6 

DDR3 : 5、 6、 7、 8 

BURST_TYPE バーストのアクセス順序を指定します。 Sequential 

Interleaved 

IBUF_LPWR_MODE 入力バッファーの低電力モードを有効/無効にしま 

す。 

ON 

OFF 

IODELAY_HP_MODE IDELAY の高性能モードを有効/無効にします。 ON 

OFF


表 1-92 : エンベデッド 7 シリーズ FPGA のメモリ ソリューションのコンフィギュレーションパラメーター (続き) 


DATA_IO_PRIM_TYPE インターフェイスのバンク選択に基づいて、デー 

タ (DQ) およびストローブ (DQS) の IBUF プリミ 

ティブをインスタンシエートします。また、MIG 

ツールで設定した [I/O Power Reduction] オプショ 

ンにも依存します。 

SYSCLK_TYPE DIFFERENTIAL 

SINGLE_ENDED 

NO_BUFFER 

REFCLK_TYPE DIFFERENTIAL 

SINGLE_ENDED 

NO_BUFFER 

USE_SYSTEM_CLOCK 

HP_LP 

HR_LP 

DEFAULT 

システムがシングルエンドシステムク 

ロックを使用する、差動システムク 

ロックを使用する、または内部クロック 

で駆動される (バッファーなし) かを示 

します。選択した CLK_TYPE の設定に 

基づいて、クロックを適切な入力ポート 

に配置する必要があります。差動クロッ 

クの場合は sys_clk_p/sys_clk_n を、シ 

ングルエンドクロックの場合は sys_ 

clk_i を使用します。NO_BUFFER を選 

択した場合、ポートリストに表示され 

る sys_clk_i は内部クロックで駆動する 

必要があります。 

システムがシングルエンド基準クロッ 

クを使用する、差動基準クロックを使用 

する、内部クロックで駆動される (バッ 

ファーなし)、またはシステムクロック 

入力のみ接続できる (システムクロッ 

クを使用) かを示します。選択した 

CLK_TYPE の設定に基づいて、クロッ 

クを適切な入力ポートに配置する必要 

があります。差動クロックの場合は 

clk_ref_p/clk_ref_n を、シングルエンド 

クロックの場合は clk_ref_i を使用しま 

す。NO_BUFFER を選択した場合、ポー 

トリストに表示される clk_ref_i は内部 

クロックで駆動する必要があります。 

USE_SYSTEM_CLOCK を選択した場 

合、 clk_ref_i はユーザーデザインの最 

上位モジュールでシステムクロックに 

接続されます。 

CLKIN_PERIOD – 入力クロック周期です。 

CLKFBOUT_MULT – PLL の VCO (電圧制御オシレーター ) 

乗算器です。動作周波数に基づいて 

MIG ツールで設定します。 






CLKOUT0_DIVIDE、 



CLKOUT3_DIVIDE 

– PLL 出力用の VCO 出力分周器です。動 

作周波数に基づいて MIG ツールで設定 

します。 

CLKOUT0_PHASE – PLL 出力の CLKOUT0 の位相です。メ 

モリ インターフェイス ピンに選択した 

バンクおよび動作周波数に基づいて 

MIG で設定します。 

DIVCLK_DIVIDE – PLLE2 VCO の分周器です。動作周波数 

に基づいて MIG ツールで設定します。 

USE_DM_PORT メモリへの書き込み動作中に使用されるデータマ 

スクを有効/無効にします。 

CK_WIDTH メモリに対する CK/CK# 出力の数です。 

DQ_CNT_WIDTH CEIL 関数 (log2(DQ_WIDTH)) です。 

DRAM_TYPE メモリ コントローラーでサポートされるメモリ規 

格を示します。 

DRAM_WIDTH 各 DRAM コンポーネントの DQ バス幅です。 

AL 追加レイテンシです。 0 

nBANK_MACHS バンクマシンの数です。1 つのバンクマシンが、常 

に 1 つの DRAM バンクを管理します。 

DATA_BUF_ADDR_WIDTH メモリ コントローラーへ渡される要求タグのバス 

幅です。4:1 モードのの場合は 5、2:1 モードの場合 

は 4 に設定します。 

0:無効 

1:有効 

DDR3、 DDR2 

2、 3、 4、 5、 6、 7、 8 

SLOT_0_CONFIG ランクの割り当てです。シングルランク : 8'b0000_0001 

デュアルランク : 8'b0000_0011 

ECC エラー訂正コードであり、 72 ビットのデータ幅コ 

ンフィギュレーションに利用できます。現在、ECC 

機能はサポートされていません。 

RANKS ランクの数です。 

DATA_WIDTH 書き込みデータマスク幅を決定し、ECC 機能が有 

効であるか否かに依存します。 

APP_DATA_WIDTH この UI_INTFC パラメーターが UI でのペイロー 

ドデータ幅を指定します。 



5、 4 

72 

ECC = ON : 

DATA_WIDTH = DQ_WIDTH + 

ECC_WIDTH 

ECC = OFF : 

DATA_WIDTH = DQ_WIDTH 

APP_DATA_WIDTH = 2 x nCK_PER_ 

CLK x PAYLOAD_WIDTH

APP_MASK_WIDTH この UI_INTFC パラメーターが UI でのペイロー 

ドマスク幅を指定します。 




USER_REFRESH ユーザーがリフレッシュコマンドを管理するかを 

示します。この値は、ユーザー インターフェイスま 

たはネイティブ インターフェイスのいずれかに対 

して設定できます。 

ON、 OFF 

表 1-93 に示したパラメーターは、選択したピン配置に基づいて MIG ツールがセットアップしま 

す。ピン配置を変更する場合は、MIG ツールを再実行してパラメーターを適切に設定することを推 

奨します。151 ページの「DDR3 デザインにおけるバンクおよびピンの選択」および 159 ページの 

「DDR2 デザインにおけるバンクおよびピンの選択ガイド」を参照してください。 

ピン配置のパラメーター設定が正しくないと、シミュレーションが正しく動作しない、デザインの 

配線ができない、タイミングが満たされない、などの結果を招くことがあります。これらのパラメー 

ターで物理層をセットアップし、物理層との間に必要な信号すべての配線が行われます。次のパラ 

メーターは、選択したデータおよびアドレス/制御バイトグループに基づいて計算されます。選択 

したシステム信号 (システムクロック、基準クロック、ステータス信号) は考慮しません。 

表 1-93 : DDR2/DDR3 SDRAM メモリ インターフェイス ソリューションのピン配置パラメーター 

パラメーター内容例 

BYTE_LANES_B0、 


BYTE_LANES_B2 

DATA_CTL_B0、 


DATA_CTL_B2 

PHY_0_BITLANES、 


PHY_2_BITLANES 

I/O バンクで使用するバイトレーンを定義し 

ます。ビット位置が 1 の場合はバイトレーン 

を使用し、 0 の場合は使用しません。 

I/O バンクにおけるバイトレーンの使用モー 

ドを定義します。ビット位置が「1」の場合は 

バイトレーンをデータに、「0」の場合はアド 

レス/制御に使用します。 

各バイトレーンにつき 12 ビットのパラメー 

ターを使用し、必要な PHY の生成に使用する 

I/O 位置を決定します。このパラメーターはバ 

ンクごとに存在します。 CK/CK# および 

RESET_N ピンを除き、データおよびアドレ 

ス / 制御ピンのすべてがパラメーター生成の 

際に考慮されます。DQSCCIO ピンは、データ 

バイトグループで DQS ピンに使用される場 

合は除外されます。 

ビットの並びは MSB から LSB に向かって T0、 

T1、 T2、 T3 バイトグループの順です。 

4'b1101 : バンクでは 3 つのバイトレーンを使 

用し、 1 つは使用しません。 

4'b1100 : BYTE_LANE の例を基準にすると、 

2 つのバイトレーンをデータ用に使用し、1 つを 

アドレス/制御用に使用します。 

選択したバンクのすべてのバイトグループを表 

します。1 つのバイトレーンの 12ビットすべて 

を表します。たとえば、 1 つのバンクに対して 

48'hFFE_FFF_000_ DF6 のように指定します。 

12'hDF6 (12'b1101_1111_0110) : ビットライン 

0、3、9 は使用せず、残りのビットを使用します。 




表 1-93 : DDR2/DDR3 SDRAM メモリ インターフェイス ソリューションのピン配置パラメーター (続き) 


CK_BYTE_MAP CK/CK# のバンクおよびバイトレーン位置 

情報です。各信号ペアに 8 ビットのパラメー 

ターが用意されています。 

• [7:4] - バンク位置で、サポートされる値は 

0、 1、 2 です。 

• [3:0] - バンク内のバイトレーン位置で、 

サポートされる値は 0、 1、 2、 3 です。 

最上位のデータまたはアドレス/制御バイトグ 

ループで選択したバンクを、このパラメーターで 

はバンク 0 とします。バンクの番号は上から順に 

0、 1、 2 です。 

パラメーター内では、バイトグループ T0、 T1、 

T2、 T3 にそれぞれ 3、 2、 1、 0 の番号が付けら 

れます。 

144'h00_00_00_00_00_00_00_00_00_00_00_0 

0_00_00_00_00_00_03 : 18 のクロックペア (各 

クロックピンに 8 ビット) のパラメーターの例 

です。この場合、1 つのクロックペアのみを使用 

します。パラメーターの並びは MSB から LSB 

の順です (すなわち CK[0]/ CK#[0] はパラメー 

ターの最下位 8 ビットに該当)。 

8'h13 : CK/CK# をバンク 1、バイトレーン 3 に 

配置します。 

8'20 : CK/CK# をバンク 2、バイトレーン 0 に配 

置します。 





ADDR_MAP アドレスのバンクおよびバイトレーン位置情 

報です。各ピンに 12 ビットのパラメーターが 

用意されています。 

• [11:8] - バンク位置で、サポートされる値 

は 0、 1、 2 です。 

• [7:4] - バンク内のバイトレーン位置で、 

サポートされる値は 0、 1、 2、 3 です。 

• [3:0] - バイトレーン内のビット位置で、 

サポートされる値は [0、 1、 2、 ....A、 B] 

です。 

BANK_MAP バンクアドレスのバンクおよびバイトレー 

ン位置情報です。「ADDR_MAP」の説明を参 


CAS_MAP CAS コマンドのバンクおよびバイトレーン 

位置情報です。「ADDR_MAP」の説明を参照 

してください。 

CKE_ODT_BYTE_MAP CKE/ODT PHASER 制約のバンクおよびバイト 

レーン位置情報です。アドレス/制御バイトグ 

ループのいずれかとして見なされます。 

「CK_BYTE_MAP」の説明を参照してください。 

CS_MAP チップセレクトのバンクおよびバイトレー 

ン位置情報です。「ADDR_MAP」の説明を参 



最上位のデータまたはアドレス/制御バイトグ 

ループで選択したバンクを、このパラメーターで 

はバンク 0 とします。バンクの番号は上から順に 

0、 1、 2 です。 

パラメーター内では、バイトグループ T0、 T1、 

T2、 T3 にそれぞれ 3、 2、 1、 0 の番号が付けら 

れます。 

バイトグループ内の最下位ピンを MAP パラ 

メーターでは 0 とします。バイトグループ内の 

ピン番号は最下位ピンから最上位ピンに向かっ 

て0 ~ 9 の番号が付けられます (DQSCC I/O ピ 

ンは含まれない)。バイトグループの DQSCC_N 

ピンと DQSCC_P ピンの番号はそれぞれ A、 B 

です。 

192'h000_000_039_038_037_036_035_034_03 

3_032_031_029_028_027_026_02B : アドレス 

幅が 16 ビットで各ピンが 12 ビットであること 

を表します。この例では、アドレス幅は 14 ビッ 

トです。パラメーターの並びは MSB から LSB 

の順です (すなわち ADDR[0] はパラメーターの 

最下位 12 ビットに該当)。 

パラメーターの並びは MSB から LSB の順です 

(すなわち ADDR[0] はパラメーターの最下位 12 

ビットに該当)。アドレスピンをロケーション B 

のバンク 0、バイトレーン 2 に配置します。 

12'h235 : アドレスピンをロケーション 5 のバン 

ク 2、バイトレーン 3 に配置します。 

「ADDR_MAP」の例を参照してください。 


「CK_BYTE_MAP」の例を参照してください。 







PARITY_MAP パリティビットのバンクおよびバイトレー 

ン位置情報です。パリティビットは、RDIMM 

に対してのみ有効です。「ADDR_MAP」の説 

明を参照してください。 

RAS_MAP RAS コマンドのバンクおよびバイトレーン 



WE_MAP WE コマンドのバンクおよびバイトレーン位 

置情報です。「ADDR_MAP」の説明を参照し 

てください。 

DQS_BYTE_MAP ストローブのバンクおよびバイトレーン位置 

情報です。「CK_BYTE_MAP」の説明を参照 


DATA0_MAP、 

DATA1_MAP、 

DATA2_MAP、 

DATA3_MAP、 

DATA4_MAP、 

DATA5_MAP、 

DATA6_MAP、 

DATA7_MAP、 

DATA8_MAP 

MASK0_MAP、 

MASK1_MAP 

データバス用のバンクよびバイトレーンの 



データマスクのバンクおよびバイトレーン 






「CK_BYTE_MAP」の例を参照してください。 





設計ガイドライン 

DDR3 SDRAM 


ここでは、DDR2 および DDR3 SDRAM デザインの設計ガイドラインについて説明します。 

ここでは、バンクの選択、ピンの割り当て、ピンの配置、終端、 I/O 規格、およびトレース長など、 

DDR3 SDRAM デザインに関するガイドラインを示します。 

デザイン規則 

メモリのタイプ、 メモリ デバイス、データ幅は、選択した FPGA、 FPGA のスピードグレード、デ 

ザインの動作周波数によって制約を受けます。最終的な周波数範囲は、特性評価の結果に基づいて 

決定します。 

DDR3 コンポーネントの PCB 配線 

クロック、アドレス、制御ラインの配線にはフライバイ配線トポロジを使用する必要があります。 

フライバイとは、このライングループがデイジーチェーン接続され、末端で適切に終端処理される 

ことです。あるコンポーネントへの、このグループ内の各信号トレースの長さは一致している必要 

があります。コントローラーは、ライトべリングを使用してコンポーネント間のスキュー差を解消 

します。この手法は信号を複製する必要がないため、使用する FPGA ピンが少なくなります。 

ピンの割り当て 

MIG ツールが、物理層の規則に従って、メモリ インターフェイスのピンの割り当てを生成します。 

DDR3 デザインにおけるバンクおよびピンの選択 

ザイリンクス 7 シリーズ FPGA は非常に高性能なメモリ インターフェイスに対応するよう設計さ 

れていますが、DDR3 SDRAM 物理層を使用する際にはいくつかの規則に従う必要があります。ザ 

イリンクス 7 シリーズ FPGA は、各 DQS バイトグループに専用のロジックを備えています。 50 

ピンの各バンクそれぞれに 4 つの DQS バイトグループがあります。各バイトグループには 1 つの 

DQS クロック兼用 (CC) I/O ペアと 10 の関連 I/O があります。一般的な DDR3 コンフィギュレー 

ションでは、これら 10 個の I/O のうち 8 つを DQ に、 1 つをデータマスク (DM) に使用し、残り 

の 1 つをメモリ インターフェイスのその他の信号に使用します。ザイリンクス 7 シリーズ FPGA 

は、高速同期専用のクロック配線が I/O バンク内で垂直に配線されています。このため、 DDR3 メ 

モリインターフェイスはバンクに水平でなく垂直に配置する必要があります。また、高さは最大で 

3 バンクまでです。 

7 シリーズ DDR3 インターフェイスのピン配置は、可能な限り MIG ツールを使用して生成します。 

MIG ツールは次の規則に従います。 

• バイトグループの DQS 信号は、バンク内の指定された DQSCC ペアへ接続します。 

• DQ 信号は、対応する DQS 信号と関連付けられているバイトグループのピンへ接続します。 

• DQSCC ピンには、DDR2 および DDR3 SDRAM DQS 信号専用のストローブ接続があります。 

詳細は、『7 シリーズ FPGA クロックリソースユーザーガイド』 (UG472) を参照してくださ 

い。 

• 制御 (RAS_N、 CAS_N、 WE_N、 CS_N、 CKE、 ODT) およびアドレスラインは、データバ 

イトグループで使用されていないバイトグループへ接続します。 

• 次の条件が満たされている場合には、アドレス/制御ピンに VRN/VRP ピンを使用できます。 




• DCI カスケードが使用されている、または出力のみのようにバンクで VRN/VRP が不要な 

場合 

• 隣接するバイトグループ (T0/T3) がアドレス/制御バイトグループとして使用されている 

場合 

• 隣接するバイトグループ (T0/T3) に未使用ピンがある、または隣接するバイトグループ 

に CK 出力が含まれている場合 

• すべてのアドレス/制御バイトグループは、同じ I/O バンクに割り当てます。アドレス/制御バ 

イトグループは複数のバンクに分割できません。 

• アドレス/制御バイトグループは、3 つの I/O バンクにまたがるインターフェイスの中央の I/O 

バンクに割り当てます。 

• CK は、いずれか 1 つの制御バイトグループの p/n ペアに接続します。 SRCC、 MRCC、およ 

び DQSCC を含む、グループ内の任意の p/n ペアへ接続可能です。 

• 複数の CK 出力がデュアルランクなどに使用される場合、これらはすべて同じバイトレーン 

からのものである必要があります。 

• タイミングが満たされて適切な I/O 電圧規格が使用されている限り、 RESET_N はデバイス内 

で使用可能な任意のピンに接続できます (DCI カスケードが使用されていれば、 VRN/VRP を 

含む)。 GUI では、タイミングをサポートするために、このピンをインターフェイスに使用さ 

れるバンクに限定しますが、これは必須条件ではありません。 

• DCI をサポートしているバンクでは、DCI (デジタル制御インピーダンス) 基準用に VRN およ 

び VRP が使用されます。これにより、 DCI カスケードが可能になります。 

• インターフェイスは必ず垂直方向に配列されます。 

• シングル インターフェイスには 4 つ以上のバンクは使用できません。 

• すべてのアドレス/制御バイトグループは同一バンクに割り当てます。 • システムクロック入力はメモリ インターフェイスと同じカラムにある必要があります。また、 

可能な限りアドレス/制御バンク内に配置することを推奨します。 

• SSI テクノロジを用いているデバイスには SLR があります。メモリ インターフェイスは複数 

の SLR をまたぐことはできません。指定したデバイスおよびその他の使用可能なピン互換デ 

バイスは、この規則に必ず従う必要があります。 

複数コントローラーによるバンクの共有 

メモリ インターフェイスで使用されているバンクの未使用部分を別のメモリ インターフェイスが 

共有することはできません。 1 つのバンクにあるすべての FIFO および PHASER を制御する専用 

ロジックは、シングル メモリ インターフェイスの動作用に設計されており、別のメモリ インター 

フェイスとは共有できません。 

ピンの入れ替え 

• ピンは、それぞれのバイトグループ (データおよびアドレス/制御) 内で自由に入れ替えること 

ができますが、例外として DQS ペアはクロック兼用 DQS ペアに、 CK は p/n ペアに割り当て 

られる必要があります。 

• バイトグループ (データおよびアドレス/制御) は、互いに制限なく入れ替えることができます。 

• アドレス/制御バイトグループのピンは、それぞれのバイトグループ内で制限なく入れ替える 

ことができます。 

• その他のピンの入れ替えは許可されていません。 



内部 Vref 

外部 Vref 

[Internal Vref] オプションは、データレートが 800Mb/s 以下の場合のみ使用できます。 


ある FPGA のスピードグレードの最大データレートを実現するには、外部 Vref を使用して、 

DRAM およびグランドへ供給される V DD の中間地点を監視する必要があります。これには、抵抗 

分周器あるいは、この中間地点をモニタリングするレギュレータを使用して対応できます。 V DD 電 

圧に関係なく固定の基準電圧を供給するレギュレータは、この場合のデータレートには使用しない 

でください。 

システムクロック、 PLL、 MMCM の位置および制約 

インターフェイスのパフォーマンス仕様を満たすには、メモリにクロックを供給しているバンクに 

PLL および MMCM が必要です。また、システムクロック入力もこのバンクに配置することを強 

く推奨します。 MIG ツールは可能な限りこれら 2 つの規則に従います。ただし例外として、シン 

グルバンクの 16 ビットインターフェイスでは、クロック入力用のピンがない可能性があります。 

隣のバンクから周波数バックボーンを経由して PLL にクロックを入力する必要があります。 PLL 

へのシステムクロック入力は、クロック兼用 I/O から供給する必要があります。 

システムクロック入力は、同じカラムにあるインターフェイスにしか使用できません。このクロッ 

ク入力を別のカラムから駆動することはできません。これは、 PLL/MMCM およびクロック配線を 

追加することになり、ジッターが大きくなりすぎるためです。 

PLL からの未使用の出力はクロック出力として使用できます。これらの出力のみ、設定を変更でき 

ます。 PLL の全体的な動作や使用中の出力に関する設定は変更しないでください。 

複数のインターフェイスで 1 つの PLL を共有することはできません。 

PLL パラメーターの条件については、 89 ページの「クロッキングアーキテクチャ」を参照してく 

ださい。 

コンフィギュレーション 

UCF にはタイミング、ピン、 I/O 規格に関する情報が含まれています。インターフェイスの動作周 

波数は、 MIG の GUI で sys_clk 制約を使用して設定します。この制約を変更する場合は、ほかの 

内部パラメーターにも影響が及ぶため、 MIG の GUI を再実行する必要があります。次に例を示し 

ます。 

NET "sys_clk_p" TNM_NET = TNM_sys_clk; 

TIMESPEC "TS_sys_clk" = PERIOD "TNM_sys_clk" 1.875 ns; 

clk_ref 制約で IDELAY 基準クロックの周波数を設定します (通常は 200MHz)。次に例を示します。 

NET "clk_ref_p" TNM_NET = TNM_clk_ref; 

TIMESPEC "TS_clk_ref" = PERIOD "TNM_clk_ref" 5 ns; 

I/O 規格は、 DDR3 インターフェイスに合わせて LVCMOS15、 SSTL15、 SSTL15_T_DCI、 

DIFF_SSTL15、 DIFF_SSTL15_T_DCI から適宜設定されます。システムクロック (sys_clk) およ 

び I/O 遅延基準クロック (clk_ref) には LVDS_25 を使用します。これらの規格は、システムコン 

フィギュレーションに合わせて変更可能です。これらの信号は、システム接続のために最上位へ配 

線されます。 

• sys_rst: インシステムリセット信号です。 

• init_calib_complete : 内部キャリブレーションが完了し、インターフェイスの使用準備ができ 

たことを示す信号です。 




終端 

• tg_compare_error : 読み出しデータと書き込みデータが一致しない場合にサンプルデザインの 

トラフィックジェネレーターによって生成される信号です。 

これらの信号はすべて LVCMOS25 に設定されていますが、システムデザインに応じて変更が可能 

です。これらの信号を生成して外部ピンに出力するのではなく、内部で使用することもできます。 

16 ビット幅のインターフェイスでは、アドレス/制御およびデータがあるバンクの上下いずれかの 

バンクにシステムクロックが必要となることがあります。この場合、 MIG ツールは UCF に制約を 

追加します。次に例を示します。 

NET "sys_clk_p" CLOCK_DEDICATED_ROUTE = BACKBONE; 

PIN "*/u_ddr3_infrastructure/plle2_i.CLKIN1" CLOCK_DEDICATED_ROUTE = 

BACKBONE; 

これは、 MIG ツールで生成したメモリ インターフェイス デザインでのみ使用してください。 PAR 

の実行時に次のような警告が表示されますが、この警告は無視してかまいません。 

WARNING:Place:1402 - A clock IOB / PLL clock component pair have been 

found that are not placed at an optimal clock IOB / PLL site pair.The 

clock IOB component is placed at site .The 

corresponding PLL component 

is placed at site .The clock IO can use the fast path 

between the IOB and the PLL if the IOB is placed on a Clock Capable IOB 

site that has dedicated fast path to PLL sites within the same clock 

region.You might want to analyze why this issue exists and correct 

it.This is normally an ERROR but the CLOCK_DEDICATED_ROUTE constraint 

was applied on COMP.PIN allowing your design to 

continue.This constraint disables all clock placer rules related to the 

specified COMP.PIN.The use of this override is highly discouraged as it 

might lead to very poor timing results.It is recommended that this error 

condition be corrected in the design. 

リソースが限られるため、MIG ツールで生成したメモリインターフェイスを含む領域から I/O ク 

ロッキングバックボーン経由で隣接する領域の CMT ブロックへユーザークロックを駆動しない 

でください。詳細は、『7 シリーズ FPGA クロックリソースユーザーガイド』を参照してください。 

MIG ツールは選択したデータレートおよび電圧入力に基づいて VCCAUX_IO 制約を設定します。 

生成された UCF には、必要に応じて制約が追加されます。次に例を示します。 

NET "ddr3_dq[0]" LOC = "E16" | IOSTANDARD = SSTL15_T_DCI | VCCAUX_IO = 

HIGH ; # Bank:15 - Byte:T2 

NET "ddr3_dq[1]" LOC = "D17" | IOSTANDARD = SSTL15_T_DCI 

| VCCAUX_IO = HIGH ; # Bank:15 - Byte:T2 

詳細は、『タイミングクロージャユーザーガイド』を参照してください。 

LVDS および LVDS_25 IO 規格の使用法および必要な回路は、『7 シリーズ FPGA SelectIO リソー 

スユーザーガイド』 [参照 1] を参照してください。 

DDR3 SDRAM の終端処理を行う場合は次の規則に従ってください。 

• シミュレーション (IBIS またはほかのツールを使用) を実行することを強く推奨します。アド 

レス信号 (A、BA)、コマンド信号 (RAS_N、CAS_N、WE_N)、および制御信号 (CS_N、ODT) 

のローディングは、スピード要件、終端トポロジ、バッファーなし DIMM の使用、複数ラン 

ク DIMM など、さまざまな要因に依存し、パフォーマンス目標の達成の妨げとなる場合もあ 

ります。 




• 1333Mb/s 以上のデータレートに対しては 40Ω のトレースインピーダンスが必要です。 

1333Mb/s 未満の場合は 50Ω のインピーダンスを使用できます。図 1-70 および図 1-71 は、 

1333Mb/s 以上の場合を示しています。 

• 単一方向の信号は、メモリデバイスの内部終端またはロード側の V TT に 0Ω のプルアップ抵 

抗を使用して終端します (図 1-70)。 V CCO と GND それぞれに 80Ω の分割抵抗を付けて終端 

処理できますが、この方法は消費電力が高くなります (図 1-71)。双方向信号は、その両端に終 

端抵抗を付ける必要があります。メモリ側には必ず ODT が必要です。HP バンクで最高性能を 

実現するには DCI を使用し、 HR バンクには IN_TERM (内部終端) を使用してください。上 

記のとおり、 1333Mb/s 未満の場合は 50Ω の終端を使用できます。 



• 差動信号には、メモリデバイスの内部終端またはロード側の 80Ω 差動終端を使用します 

(図 1-72)。双方向信号は、その両端に終端抵抗を付ける必要があります。メモリ側には必ず 

ODT が必要です。 HP バンクで最高性能を実現するには DCI を使用し、 HR バンクには 

IN_TERM (内部終端) を使用してください。 1333Mb/s 未満の場合は 100Ω を使用できます。 


Source 

Source 

図 1-70 : V TT への 40Ω 終端 

図 1-71 : V CCO および GND への 80Ω の分割終端 

Source_P 

Source_N 

図 1-72 : 80Ω の差動終端 

• すべての終端は、できる限りロードに接近させて配置します。終端は、ロードピンから離れな 

ければその前後どちらに配置しても問題ありません。この距離はシミュレーションで決定でき 

ます。 



ZQ = 

40Ω 

ZQ = 

40Ω 

ZQ = 

40Ω 

ZQ = 

40Ω 

V TT 

VCCO 

RT = 40Ω 

Load 

2 x ZQ = 

80Ω 

Load 

2 x ZQ = 

80Ω 


2 x ZQ = 

80Ω 

Load_P 

Load_N 



I/O 規格 

• パフォーマンス仕様を満たすには、 FPGA に DCI (HP バンクの場合) または IN_TERM (HR 

バンクの場合) が必要です。 

• RESET_N 信号は、終端処理されません。この信号は、メモリ初期化時に GND への 4.7kΩ の 

抵抗を付けてプルダウンする必要があります。 

• メモリで信号を終端する ODT が必要です。モードレジスタを適切に設定するため、モードレ 

ジスタを適切に設定するため、 MIG ツールを使用してメモリシステムのコンフィギュレー 

ションを指定します。ODT の詳細は、 Micron 社のテクニカルノート TN-47-01 [参照 7] を参 

照してください 

• ODT は、 DQ、 DQS、および DM 信号にのみ適用します。 ODT を使用する場合は、モードレ 

ジスタでメモリの ODT を有効に設定します。 ODT の使用時には、 DM を GND にプルダウン 

する必要がありますが、DM は FPGA で駆動されません (データマスクが未使用または無効に 

設定されている場合)。この際、DM に使用するプルダウン抵抗の値は、 ODT 値の 4 倍より低 

くしてください。詳細は、 メモリ ベンダーへ確認してください。詳細は、メモリベンダーへ 

確認してください。 ODT のデフォルト設定は、表 1-94 および表 1-95 を参照してください。 

表 1-94 : サポートされている ODT のデフォルト設定 - 書き込み 

FPGA DCI スロット 1 スロット 2 

スロット 1 スロット 2 

書き込み先または 

IN_TERM ランク 1 ランク 2 ランク 1 ランク 2 

SR SR 

DR 

SR 

スロット 1 OFF 120Ω (1) na 40Ω na 

スロット 2 OFF 40Ω na 120Ω (1) na 

na (シングル 

スロット) スロット 1 OFF 120Ω ODT OFF na na 


スロット) スロット 1 OFF 120Ω na na na 

注記 : 

1. 動的 ODT を使用しています。 

表 1-95 : サポートされている ODT のデフォルト設定 - 読み出し 

FPGA DCI スロット 1 スロット 2 

スロット 1 スロット 2 

書き込み先または 

IN_TERM ランク 1 ランク 2 ランク 1 ランク 2 

SR SR 

DR 

SR 

スロット 1 40Ω ODT OFF na 40Ω na 

スロット 2 40Ω 40Ω na ODT OFF na 


スロット) スロット 1 40Ω ODT OFF ODT OFF na na 


スロット) スロット 1 40Ω ODT OFF na na na 

DDR3 SDRAM の I/O 規格を選択する際は、次の規則に従ってください。 




• MIG ツールで生成したデザインでは、 High-Performance バンクにあるすべての双方向 I/O 

(DQ、DQS) に SSTL15_T_DCI および DIFF_SSTL15_T_DCI 規格を使用します。High-Range 

バンクでは、GUI で設定した内部終端 (IN_TERM) 属性付きの SSTL15 および DIFF_SSTL15 

規格を使用します。 

• 制御/アドレス信号や転送メモリ 

DIFF_SSTL15 規格を使用します。 

クロック信号などの単一方向出力には、 SSTL15 および 

• DDR3 メモリへ駆動される RESET_N 信号には LVCMOS15 規格を使用します。 

MIG ツールは、GUI からの入力情報に基づいて、適切な I/O 規格を使用して UCF ファイルを作成 

します。 

トレース長 

ここで説明するトレース長は、高速動作が必要なアプリケーションを前提としています。実効トレー 

ス長を決定する際は、パッケージ遅延を考慮に入れる必要があります。同じパッケージの異なるデ 

バイスでは、内部パッケージスキューの値が異なることに留意してください。同一パッケージの別 

デバイスを使用する場合は、 MIG の [Controller Options] ページで最小周期を適切な値まで下げて 


遅延値を決定する方法として、 IBIS モデルで提供される各ピンの L および C 値を使用する方法が 

あります。遅延値は、 (L × C) の平方根で求めることができます。 

その他に PARTGen を使用する方法もあります。 PARTGen ユーティリティを使用して、ターゲッ 

トデバイスの全ピンに対するパッケージ遅延値を含む PKG ファイルを生成します。たとえば、7 シ 

リーズ FPGA XC7K160T-FF676 のパッケージ遅延情報を取得するには、次のコマンドを使用しま 

す。 

partgen -v xc7k160t-ff676 

これで、各ピンのパッケージトレース遅延情報を含む xc7k160tff676.pkg という名前のファイ 

ルが現在のディレクトリに生成されます。DDR3 SDRAM インターフェイスにおけるトレース一致 

のガイドラインに従うと同時に、全体的な電気的伝搬遅延にはこのパッケージ遅延を考慮します。 

同一パッケージの異なるダイでは、パッケージピンが同じでも遅延値が異なる可能性があります。 

そのような結果が予想される場合は、値を適切に平均化する必要があります。これにより、ターゲッ 

トデバイスの最大パフォーマンスが低下する場合があります。 

DDR3 SDRAM 信号間の最大電気的遅延に関する規則は次のとおりです 

• すべての DQ と関連する DQS/DQS# との電気的遅延の最大値は ±5ps とします。 

• すべてのアドレス/制御信号と関連する CK/CK# との電気的遅延の最大値は ±25ps とします。 

• CK/CK# 信号は DQS/DQS# 信号の後に各メモリデバイスに到達する必要があります。 

DQS/DQS# に対する CK/CK# の追加の伝搬遅延は 150ps 以上を推奨しますが、 0 よりも大き 

く 1600ps よりも小さい値であればすべてのデータレートで受け入れられます。 DIMM モ 

ジュールでは、この要件に合わせて設計する際に FPGA から DIMM のメモリ コンポーネント 

までの CK/CK# および DQS/DQS# の総伝搬遅延を考慮する必要があります。 

メモリ インターフェイスが最大周波数で動作していない場合、特定の DQ-DQS のスキュー制限値 

が高くなります。表 1-96 に、このような場合の緩和されたスキュー制限 (+/-) に示します。縦の列 

にはビットレートを Mb/s 単位で示し、横の列には DDR3 SDRAM コンポーネントのレートを示 

しています。表の上半分は 1867Mb/s から変化するスキュー値を、下半分は 1600Mb/s から変化す 

るスキュー値を示しています。 FPGA のデータシートを確認し、選択したデバイスの最大レートを 

決定してください。 




表 1-96 : DQ - DQS のスキュー制限 

メモリ コンポーネントのレート 

1867 1600 1333 1066 800 

1867 ~ 

1600 49.6 31.4 

1333 112.1 93.9 66.4 

1066 150.0 150.0 150.0 125.2 

800 150.0 150.0 150.0 150.0 150.0 

1600 ~ 

1333 67.5 40.0 

1066 150.0 133.8 98.8 

800 150.0 150.0 150.0 150.0 

たとえば、1867 レートの -3 FPGA が 1600 レートの DDR3 コンポーネントと 1600Mb/s で動作す 

る場合の DQ-DQS スキュー制限は ±31.4ps となります。このインターフェイスが 1333 レートの 

DDR3 コンポーネントに対して 1066Mb/s で動作すると、スキュー制限は ±150ps となります。 

同様に、メモリインターフェイスが最大周波数で動作していない場合、特定の CK とアドレス/制 

御のスキュー制限値が高くなります。に、このような場合のスキューリミットをおおまか (+/-) に 

示します。表 1-97 に、このような場合の緩和されたスキュー制限 (+/-) に示します。縦の列には 

ビットレートを Mb/s 単位で示し、横の列には DDR3 SDRAM コンポーネントのレートを示して 

います。表の上半分は 1867Mb/s から変化するスキュー値を、下半分は 1600Mb/s から変化するス 

キュー値を示しています。 

表 1-97 : CK とアドレス/制御のスキューリミット 

メモリ コンポーネントのレート 

1867 1600 1333 1066 800 

1867 ~ 

1600 114.3 94.3 

1333 150.0 150.0 150.0 

1066 150.0 150.0 150.0 150.0 

800 150.0 150.0 150.0 150.0 150.0 

1600 ~ 

1333 150.0 130.0 

1066 150.0 150.0 150.0 

800 150.0 150.0 150.0 150.0 

たとえば、1867Mb/s レートの FPGA が 1600 レートの DDR3 コンポーネントと 1600Mb/s で動作 

する場合の CK とアドレス/制御のスキュー制限は ±94.3ps となります。1600Mb/s レートの FPGA 



DDR2 SDRAM 


が 1333 レートの DDR3 コンポーネントに対して 1066Mb/s で動作すると、スキュー制限は ±150ps 

となります。 

DIMM とコンポーネントの両方でライトレべリングを実行する必要があります。複数のコンポー 

ネントを使用するデザインは、 DIMM と同様にフライバイ配線トポロジでコンポーネントを構成 

する必要があります。つまり、アドレス、制御、およびクロックがコンポーネント間で共有され、 

信号は異なるタイミングでそれぞれのコンポーネントへ到達します。各コンポ―ネントのデータバ 

ス配線は、可能な限り短くしてください。ビアの追加による配線の不連続を最小限に抑えるため、 

1 つの PCB レイヤーに各信号を配線してください。 I/O バンク内のバイト間スキューは、 1ns 以下 

に抑えます。 

ここでは、バンクの選択、ピンの割り当て、ピンの配置、終端、 I/O 規格、およびトレース長など、 

DDR2 SDRAM デザインに関するガイドラインを示します。 

デザインの規則 




ピンの割り当て 

MIG ツールが、物理層の規則に従って、メモリ インターフェイスのピンの割り当てを生成します。 

DDR2 デザインにおけるバンクおよびピンの選択ガイド 

ザイリンクス 7 シリーズ FPGA は非常に高性能なメモリ インターフェイスに対応するよう設計さ 

れていますが、DDR2 SDRAM 物理層を使用する際にはいくつかの規則に従う必要があります。ザ 

イリンクス 7 シリーズ FPGA は、各 DQS バイトグループに専用のロジックを備えています。 50 

ピンの各バンクそれぞれに 4 つの DQS バイトグループがあります。各バイトグループには 1 つの 

DQS クロック兼用 (CC) I/O ペアと 10 の関連 I/O があります。一般的な DDR2 コンフィギュレー 

ションでは、これら 10 個の I/O のうち 8 つを DQ に、 1 つをデータマスク (DM) に使用し、残り 

の 1 つをメモリ インターフェイスのその他の信号に使用します。ザイリンクス 7 シリーズ FPGA 

は、高速同期専用のクロック配線が I/O バンク内で垂直に配線されています。このため、 DDR2 メ 

モリインターフェイスはバンクに水平でなく垂直に配置する必要があります。また、高さは最大で 

3 バンクまでです。 

7 シリーズ DDR2 インターフェイスのピン配置は、可能な限り MIG ツールを使用して生成します。 

MIG ツールは次の規則に従います。 

• バイトグループの DQS 信号は、バンク内の指定された DQS CC ペアへ接続します。 

• DQ および DM 信号は、対応する DQS 信号と関連付けられているバイトグループのピンへ接 

続します。 

• 制御 (RAS_N、 CAS_N、 WE_N、 CS_N、 CKE、 ODT) およびアドレスラインは、データバ 

イトグループで使用されていないバイトグループへ接続します。 

• 次の条件が満たされている場合には、アドレス/制御ピンに VRN/VRP ピンを使用できます。 

• DCI カスケードが使用されている、または出力のみのようにバンクで VRN/VRP が不要な 

場合 

• 隣接するバイトグループ (T0/T3) がアドレス/制御バイトグループとして使用されている 

場合 




• 隣接するバイトグループ (T0/T3) に使用ピンがある、または隣接するバイトグループに 

CK 出力が含まれている場合 

• すべてのアドレス/制御バイトグループは、同じ I/O バンクに割り当てます。アドレス/制御バ 

イトグループは複数のバンクに分割できません。 

• アドレス/制御バイトグループは、3 つの I/O バンクにまたがるインターフェイスの中央の I/O 

バンクに割り当てます。 

• CK は、いずれか 1 つの制御バイトグループの p/n ペアに接続します。 SRCC、 MRCC、およ 

び DQSCC を含む、グループ内の任意の p/n ペアへ接続可能です。これらのピンは、各コン 

ポーネントに対して生成され、 I/O ピンの制限によって最大 4 つのポート /ペアのみ生成されま 

す。 1 つのバイトグループでは、 1 つの CK ペアのみ接続される必要があります。 CK ペアは 

各コンポーネントに対して生成され、 I/O ピンの制限によって最大で 4 つのペアのみ生成され 

ます。この値は、MIG GUI の [Memory Options] ページの [Memory Clock Selection] の設定 

に基づいて決定されます。 

• CS_N ピンは、各コンポーネントに対して生成されますが、 I/O ピンの制限によって最大で 4 

ポート /ペアのみ生成可能です。 

• シングルランクコンポーネントおよび DIMM の場合、CKE ポートは 1 つのみ生成されます。 

• シングルランクコンポーネントおよび DIMM の場合、 ODT ポートはコンポーネント数に基 

づいて繰り返し生成されます。最大ポート数は 3 です。 

• x8 デバイスでデータ幅が 16 の場合は、 CK/CK#、 CS、 ODT ポートを 1 セットのみ生成し、 1 

つのバンクにデザインを収めます。 

• DCI をサポートしているバンクでは、DCI (デジタル制御インピーダンス) 基準用に VRN およ 

び VRP が使用されます。これにより、 DCI カスケードが可能になります。 

• インターフェイスは必ず垂直方向に配列されます。 

• シングル インターフェイスには 4 つ以上のバンクは使用できません。選択するすべてのバンク 

は論理的に正しい組み合わせとなる必要があります。 

• システムクロック入力はメモリ インターフェイスと同じカラムにある必要があります。また、 

可能な限りアドレス/制御バンク内に配置することを推奨します。 

• SSI テクノロジで実装されたデバイスには、SLR があります。メモリ インターフェイスは複数 

の SLR をまたぐことはできません。指定したデバイスおよびその他の使用可能なピン互換デ 

バイスは、この規則に必ず従う必要があります。 

複数コントローラーによるバンクの共有 

メモリ インターフェイスで使用されているバンクの未使用部分を別のメモリ インターフェイスが 

共有することはできません。 1 つのバンクにあるすべての FIFO および PHASER を制御する専用 

ロジックは、シングル メモリ インターフェイスの動作用に設計されており、別のメモリ インター 

フェイスとは共有できません。 

ピンの入れ替え 

• ピンは、それぞれのバイトグループ (データおよびアドレス/制御) 内で自由に入れ替えること 

ができますが、例外として DQS ペアはクロック兼用 DQS ペアに、 CK は p/n ペアに割り当て 

られる必要があります。 

• バイトグループ (データおよびアドレス/制御) は、互いに制限なく入れ替えることができます。 

• アドレス/制御バイトグループのピンは、それぞれのバイトグループ内で制限なく入れ替える 


• その他のピンの入れ替えは許可されていません。 



内部 Vref 

[Internal Vref] オプションは、データレートが 800Mb/s 以下の場合のみ使用できます。 

システムクロック、 PLL の位置および制約 



PLL が必要です。また、システムクロック入力もこのバンクに配置することを強く推奨します。 

MIG ツールは可能な限りこれら 2 つの規則に従います。ただし例外として、シングルバンクの 16 

ビットインターフェイスでは、クロック入力用のピンがない可能性があります。隣のバンクから周 

波数バックボーンを経由して PLL にクロックを入力する必要があります。 PLL へのシステムク 

ロック入力は、クロック兼用 I/O から供給する必要があります。 





ます。 PLL の全体的な動作や使用中の出力に関する設定は変更しないでください。 

複数のインターフェイスで 1 つの PLL を共有することはできません。 


ださい。 



波数は、 MIG の GUI で sys_clk 制約を使用して設定します。この制約を変更する場合は、ほかの 

内部パラメーターにも影響が及ぶため、 MIG の GUI を再実行する必要があります。次に例を示し 

ます。 






I/O 規格は、 DDR2 インターフェイスに合わせて LVCMOS18、 SSTL18_II、 SSTL18_II_T_DCI、 

DIFF_SSTL18_II、 DIFF_SSTL18_II_T_DCI から適宜設定されます。システムクロック (sys_clk) 

および I/O 遅延基準クロック (clk_ref) には LVDS_25 を使用します。これらの規格は、システム 

コンフィギュレーションに合わせて変更可能です。これらの信号は、システム接続のために最上位 

へ配線されます。 

• sys_rst :メインシステムリセット信号です。 







16 ビット幅のインターフェイスでは、アドレス/制御およびデータがあるバンクの上下いずれかの 

バンクにシステムクロックが必要となることがあります。この場合、 MIG ツールは UCF に制約を 

追加します。次に例を示します。 




終端 


PIN "*/u_ddr2_infrastructure/plle2_i.CLKIN1" CLOCK_DEDICATED_ROUTE = 

BACKBONE; 

これは、 MIG ツールで生成したメモリ インターフェイス デザインでのみ使用してください。 PAR 

の実行時に次のような警告が表示されますが、この警告は無視してかまいません。 

WARNING:Place:1402 - A clock IOB/PLL clock component pair have been found that are not 

placed at an optimal clock IOB/PLL site pair.The clock IOB component is placed 

at site .The corresponding PLL component 

is placed at site .The clock 

IO can use the fast path between the IOB and the PLL if the IOB is placed on a Clock Capable 

IOB site that has dedicated fast path to PLL sites within the same clock region.You might want 

to analyze why this issue exists and correct it.This is normally an ERROR but the 

CLOCK_DEDICATED_ROUTE constraint was applied on COMP.PIN 

allowing your design to continue.This constraint disables all clock placer rules related to the 

specified COMP.PIN.The use of this override is highly discouraged as it might lead to very poor 

timing results.It is recommended that this error condition be corrected in the design. 



でください。詳細は、『7 シリーズ FPGA クロックリソースユーザーガイド』 [参照 18] を参照し 


MIG ツールは選択したデータレートおよび電圧入力に基づいて Vccaux_io 制約を設定します。生 

成された UCF には、必要に応じて制約が追加されます。次に例を示します。 

NET "ddr2_dq[0]" LOC = "E16" | IOSTANDARD = SSTL18_II_T_DCI | VCCAUX_IO = 

HIGH ; # Bank:15 - Byte:T2 

NET "ddr2_dq[1]" LOC = "D17" | IOSTANDARD = SSTL18_II_T_DCI 

| VCCAUX_IO = HIGH ; # Bank:15 - Byte:T2 

詳細は、『タイミングクロージャユーザーガイド』 [参照 13] を参照してください。 



DDR2 SDRAM の終端処理を行う場合は次の規則に従ってください。。 

• シミュレーション (IBIS またはほかのツールを使用) を実行することを強く推奨します。アド 

レス信号 (A、BA)、コマンド信号 (RAS_N、CAS_N、WE_N)、および制御信号 (CS_N、ODT) 

のローディングは、スピード要件、終端トポロジ、バッファーなし DIMM の使用、複数ラン 

ク DIMM など、さまざまな要因に依存します。ローディングがパフォーマンス目標の達成の 

妨げとなる場合もあります。 

• 単一方向の信号は、メモリデバイスの内部終端またはロード側の VTT に 50Ω のプルアップ 

抵抗を使用して終端します (図 1-70 では 40Ω ではなく 50Ω)。VCCO と GND それぞれに 100Ω 

の分割抵抗を付けて終端処理できますが、この方法は消費電力が高くなります (図 1-71 では 

80Ω ではなく 100Ω)。双方向信号は、その両端に終端抵抗を付ける必要があります。メモリ側 

には必ず ODT が必要です。 HP バンクで最高性能を実現するには DCI を使用し、 HR バンク 

には IN_TERM (内部終端) を使用してください。 

• 差動信号には、メモリデバイスの内部終端またはロード側の 100Ω 差動終端を使用します 

(図 1-72)。双方向信号は、その両端に終端抵抗を付ける必要があります。メモリ側には必ず 



I/O 規格 


ODT が必要です。 HP バンクで最高性能を実現するには DCI を使用し、 HR バンクには 

IN_TERM (内部終端) を使用してください。 

• すべての終端は、できる限りロードに接近させて配置します。終端は、ロードピンから離れな 

ければその前後どちらに配置しても問題ありません。この距離はシミュレーションで決定でき 

ます。 

• パフォーマンス仕様を満たすには、 FPGA に DCI (HP バンクの場合) または IN_TERM (HR 

バンクの場合) が必要です。 

• ODT および CKE 信号は終端されません。これらの信号は、メモリ初期化時に GND への 

4.7kΩ の抵抗を付けてプルダウンする必要があります。 

• メモリで信号を終端する ODT が必要です。モードレジスタを適切に設定するため、MIG ツー 

ルを使用してメモリシステムのコンフィギュレーションを指定します。ODT の詳細は、Micron 

社のテクニカルノート TN-47-01 [参照 7] を参照してください 

• ODT は、 DQ、 DQS、および DM 信号にのみ適用します。 ODT を使用する場合は、モードレ 

ジスタでメモリの ODT を有効に設定します。 ODT の使用時には、 DM を GND にプルダウン 

する必要がありますが、DM は FPGA で駆動されません (データマスクが未使用または無効に 

設定されている場合)。 

• ODT が使用されているが FPGA で駆動されていない場合 (データマスクが未使用または無効 

に設定されている場合) は、 DM を GND にプルダウンする必要があります。 

DDR2 SDRAM の I/O 規格を選択する際は、次の規則に従ってください。 

• MIG ツールで生成したデザインは、 High-Performance バンクのすべての双方向 I/O (DQ、 

DQS) に SSTL18_II_T_DCI および DIFF_SSTL18_II_T_DCI 規格を使用します。High-Range 

バンクでは、 SSTL18_II_T_DCI および DIFF_SSTL18_II_T_DC 規格を使用し、内部終端 

(IN_TERM) 属性は GUI で選択します。 

• 制御/アドレス信号や転送メモリクロック信号などの単一方向出力には、 SSTL18_II および 

DIFF_SSTL18_II 規格を使用します。 

• DDR2 メモリ RDIMM へ駆動される RESET_N 信号には LVCMOS18 規格を使用します。 

MIG ツールは、GUI からの入力情報に基づいて、適切な I/O 規格を使用して UCF ファイルを 

作成します。 

トレース長 

ここで説明するトレース長は、高速動作が必要なアプリケーションを前提としています。効率的な 

トレース長を決定する際には、パッケージ遅延を考慮する必要があります。同じパッケージの異な 

るデバイスでは、内部パッケージスキューの値が変ります。同一パッケージの別デバイスを使用す 

る場合は、 MIG の [Controller Options] ページで最小周期を適切な値まで下げてください。 

遅延値を決定する方法として、 IBIS モデルで提供される各ピンの L および C 値を使用する方法が 

あります。遅延値は、 (L×C) の平方根で求めることができます。 

その他に PARTGen を使用する方法もあります。 PARTGen ユーティリティを使用して、ターゲッ 

トデバイスの全ピンに対するパッケージ遅延値を含む PKG ファイルを生成します。たとえば、7 

シリーズ FPGA XC7K160T-FF676 のパッケージ遅延情報を取得するには、次のコマンドを使用し 

ます。 

partgen -v xc7k160tffg676 




これで、各ピンのパッケージトレース遅延情報を含む xc7k160tff676.pkg という名前のファイ 

ルが現在のディレクトリに生成されます。DDR2 SDRAM インターフェイスにおけるトレース一致 

のガイドラインに従うと同時に、全体的な電気的伝搬遅延にはこのパッケージ遅延を考慮します。 

同一パッケージの異なるダイでは、パッケージピンが同じでも遅延値が異なる可能性があります。 

そのような結果が予想される場合は、遅延値を適切に平均化する必要があります。 

DDR2 SDRAM 信号間の最大電気的遅延に関する規則は次のとおりです。 

DDR3 ピン配置の例 

• すべての DQ と関連する DQS/DQS# との電気的遅延の最大値は ±5ps 以下とします。 

• すべてのアドレス/制御信号と関連する CK/CK# との電気的遅延の最大値は ±25ps 以下としま 

す。 

• すべての DQS/DQS# と CK/CK# との電気的遅延の最大値は ±25ps 以下とします。 

表 1-98 に、1 つのバンクに含まれる 16 ビットの DDR3 インターフェイスの例を示します。この例 

は、 1Gb の x16 デバイスを使用するコンポーネント インターフェイスを表しています。 x8 コン 

ポーネントを使用する場合、またはさらに多数のアドレスピンが必要な高集積デバイスが必要な場 

合には、次のオプションがあります。 

• バンクを 1 つ追加で使用できます。 

• タイミングが満たされている場合に限り、RESET_N を別のバンクへ移動させることができま 

す。この信号の外部タイミングはクリティカルではなく、レベルシフターが使用できます。 

• DCI マスター用に別のバンクが使用できる場合は、 DCI をカスケードして VRN/VRP ピンを 

空けることができます。 

この例では内部 Vref を使用しています。 

表 1-98 : 1 つのバンクに含まれる 16 ビットの DDR3 インターフェイス 

バンク信号名バイトグループ I/O タイプ I/O 番号特記 

1 VRP N/A SE 49 

1 DQ15 D_11 P 48 

1 DQ14 D_10 N 47 

1 DQ13 D_09 P 46 

1 DQ12 D_08 N 45 

1 DQS1_P D_07 P 44 DQSCC-P 

1 DQS1_N D_06 N 43 DQSCC-N 

1 DQ11 D_05 P 42 

1 DQ10 D_04 N 41 

1 DQ9 D_03 P 40 

1 DQ8 D_02 N 39 

1 DM1 D_01 P 38 

1 D_00 N 37 



表 1-98 : 1 つのバンクに含まれる 16 ビットの DDR3 インターフェイス (続き) 

1 DQ7 C_11 P 36 

1 DQ6 C_10 N 35 

1 DQ5 C_09 P 34 

1 DQ4 C_08 N 33 



1 DQS0_P C_07 P 32 DQSCC-P 

1 DQS0_N C_06 N 31 DQSCC-N 

1 DQ3 C_05 P 30 

1 DQ2 C_04 N 29 

1 DQ1 C_03 P 28 CCIO-P 

1 DQ0 C_02 N 27 CCIO-N 

1 DM0 C_01 P 26 CCIO-P 

1 RESET_N C_00 N 25 CCIO-N 

1 RAS_N B_11 P 24 CCIO-P 

1 CAS_N B_10 N 23 CCIO-N 

1 WE_N B_09 P 22 CCIO-P 

1 BA2 B_08 N 21 CCIO-N 

1 CK_P B_07 P 20 DQSCC-P 

1 CK_N B_06 N 19 DQSCC-N 

1 BA1 B_05 P 18 

1 BA0 B_04 N 17 

1 CS_N B_03 P 16 

1 ODT B_02 N 15 

1 CKE B_01 P 14 

1 A12 B_00 N 13 

1 A11 A_11 P 12 

1 A10 A_10 N 11 

1 A9 A_09 P 10 

1 A8 A_08 N 9 

1 A7 A_07 P 8 DQSCC-P 

1 A6 A_06 N 7 DQSCC-N 

1 A5 A_05 P 6 

1 A4 A_04 N 5 






1 A3 A_03 P 4 

1 A2 A_02 N 3 

1 A1 A_01 P 2 

1 A0 A_00 N 1 

1 VRN N/A SE 0 

表 1-99 は、 2 つのバンクに含まれる 32 ビットの DDR3 インターフェイスの例です。この例は、 

2Gb の x8 コンポーネントを使用しています。 




1 D_11 P 48 

1 D_10 N 47 

1 D_09 P 46 

1 D_08 N 45 

1 D_07 P 44 DQSCC-P 

1 D_06 N 43 DQSCC-N 

1 D_05 P 42 

1 D_04 N 41 

1 D_03 P 40 

1 D_02 N 39 

1 D_01 P 38 

1 D_00 N 37 

1 C_11 P 36 

1 C_10 N 35 

1 C_09 P 34 

1 C_08 N 33 

1 C_07 P 32 DQSCC-P 

1 C_06 N 31 DQSCC-N 

1 C_05 P 30 

1 C_04 N 29 

1 C_03 P 28 CCIO-P 






1 C_02 N 27 CCIO-N 

1 CKE C_01 P 26 CCIO-P 

1 ODT C_00 N 25 CCIO-N 




1 BA2 B_08 N 21 CCIO-N 



1 BA1 B_05 P 18 

1 BA0 B_04 N 17 

1 CS_N B_03 P 16 

1 A14 B_02 N 15 

1 A13 B_01 P 14 

1 A12 B_00 N 13 

1 A11 A_11 P 12 

1 A10 A_10 N 11 

1 A9 A_09 P 10 

1 A8 A_08 N 9 



1 A5 A_05 P 6 

1 A4 A_04 N 5 

1 A3 A_03 P 4 

1 A2 A_02 N 3 

1 A1 A_01 P 2 

1 A0 A_00 N 1 



2 DQ31 D_11 P 48 

2 DQ30 D_10 N 47 

2 DQ29 D_09 P 46 






2 DQ28 D_08 N 45 



2 DQ27 D_05 P 42 

2 DQ26 D_04 N 41 

2 DQ25 D_03 P 40 

2 DQ24 D_02 N 39 

2 DM3 D_01 P 38 

2 D_00 N 37 

2 DQ23 C_11 P 36 

2 DQ22 C_10 N 35 

2 DQ21 C_09 P 34 

2 DQ20 C_08 N 33 



2 DQ19 C_05 P 30 

2 DQ18 C_04 N 29 

2 DQ17 C_03 P 28 CCIO-P 

2 DQ16 C_02 N 27 CCIO-N 

2 DM2 C_01 P 26 CCIO-P 

2 C_00 N 25 CCIO-N 

2 DQ15 B_11 P 24 CCIO-P 

2 DQ14 B_10 N 23 CCIO-N 

2 DQ13 B_09 P 22 CCIO-P 

2 DQ12 B_08 N 21 CCIO-N 

2 DQS1_P B_07 P 20 DQSCC-P 

2 DQS1_N B_06 N 19 DQSCC-N 

2 DQ11 B_05 P 18 

2 DQ10 B_04 N 17 

2 DQ9 B_03 P 16 

2 DQ8 B_02 N 15 

2 DM1 B_01 P 14 




2 B_00 N 13 

2 DQ7 A_11 P 12 

2 DQ6 A_10 N 11 

2 DQ5 A_09 P 10 

2 DQ4 A_08 N 9 



2 DQS0_P A_07 P 8 DQSCC-P 

2 DQS0_N A_06 N 7 DQSCC-N 

2 DQ3 A_05 P 6 

2 DQ2 A_04 N 5 

2 DQ1 A_03 P 4 

2 DQ0 A_02 N 3 

2 DM0 A_01 P 2 

2 RESET_N A_00 N 1 



2Gb の x16 コンポーネントを 4 個使用しています。 




1 DQ63 D_11 P 48 

1 DQ62 D_10 N 47 

1 DQ61 D_09 P 46 

1 DQ60 D_08 N 45 



1 DQ59 D_05 P 42 

1 DQ58 D_04 N 41 

1 DQ57 D_03 P 40 

1 DQ56 D_02 N 39 

1 DM7 D_01 P 38 

1 D_00 N 37 






1 DQ55 C_11 P 36 

1 DQ54 C_10 N 35 

1 DQ53 C_09 P 34 

1 DQ52 C_08 N 33 



1 DQ51 C_05 P 30 

1 DQ50 C_04 N 29 

1 DQ49 C_03 P 28 CCIO-P 

1 DQ48 C_02 N 27 CCIO-N 

1 DM6 C_01 P 26 CCIO-P 

1 C_00 N 25 CCIO-N 

1 DQ47 B_11 P 24 CCIO-P 

1 DQ46 B_10 N 23 CCIO-N 

1 DQ45 B_09 P 22 CCIO-P 

1 DQ44 B_08 N 21 CCIO-N 



1 DQ43 B_05 P 18 

1 DQ42 B_04 N 17 

1 DQ41 B_03 P 16 

1 DQ40 B_02 N 15 

1 DM5 B_01 P 14 

1 B_00 N 13 

1 DQ39 A_11 P 12 

1 DQ38 A_10 N 11 

1 DQ37 A_09 P 10 

1 DQ36 A_08 N 9 



1 DQ35 A_05 P 6 

1 DQ34 A_04 N 5 




1 DQ33 A_03 P 4 

1 DQ32 A_02 N 3 

1 DM4 A_01 P 2 

1 A_00 N 1 



2 D_11 P 48 

2 D_10 N 47 

2 D_09 P 46 

2 D_08 N 45 



2 D_07 P 44 DQSCC-P 

2 D_06 N 43 DQSCC-N 

2 D_05 P 42 

2 D_04 N 41 

2 D_03 P 40 

2 D_02 N 39 

2 D_01 P 38 

2 D_00 N 37 

2 C_11 P 36 

2 C_10 N 35 

2 C_09 P 34 

2 C_08 N 33 



2 C_05 P 30 

2 C_04 N 29 

2 C_03 P 28 CCIO-P 

2 C_02 N 27 CCIO-N 

2 C_01 P 26 CCIO-P 

2 ODT C_00 N 25 CCIO-N 









2 BA2 B_08 N 21 CCIO-N 



2 BA1 B_05 P 18 

2 BA0 B_04 N 17 

2 CS_N B_03 P 16 

2 CKE B_02 N 15 

2 A13 B_01 P 14 

2 A12 B_00 N 13 

2 A11 A_11 P 12 

2 A10 A_10 N 11 

2 A9 A_09 P 10 

2 A8 A_08 N 9 



2 A5 A_05 P 6 

2 A4 A_04 N 5 

2 A3 A_03 P 4 

2 A2 A_02 N 3 

2 A1 A_01 P 2 

2 A0 A_00 N 1 



3 DQ31 D_11 P 48 

3 DQ30 D_10 N 47 

3 DQ29 D_09 P 46 

3 DQ28 D_08 N 45 



3 DQ27 D_05 P 42 

3 DQ26 D_04 N 41 




3 DQ25 D_03 P 40 

3 DQ24 D_02 N 39 

3 DM3 D_01 P 38 

3 D_00 N 37 

3 DQ23 C_11 P 36 

3 DQ22 C_10 N 35 

3 DQ21 C_09 P 34 

3 DQ20 C_08 N 33 





3 DQ19 C_05 P 30 

3 DQ18 C_04 N 29 

3 DQ17 C_03 P 28 CCIO-P 

3 DQ16 C_02 N 27 CCIO-N 

3 DM2 C_01 P 26 CCIO-P 

3 C_00 N 25 CCIO-N 

3 DQ15 B_11 P 24 CCIO-P 

3 DQ14 B_10 N 23 CCIO-N 

3 DQ13 B_09 P 22 CCIO-P 

3 DQ12 B_08 N 21 CCIO-N 



3 DQ11 B_05 P 18 

3 DQ10 B_04 N 17 

3 DQ9 B_03 P 16 

3 DQ8 B_02 N 15 

3 DM1 B_01 P 14 

3 B_00 N 13 

3 DQ7 A_11 P 12 

3 DQ6 A_10 N 11 

3 DQ5 A_09 P 10 

3 DQ4 A_08 N 9 








3 DQ3 A_05 P 6 

3 DQ2 A_04 N 5 

3 DQ1 A_03 P 4 

3 DQ0 A_02 N 3 

3 DM0 A_01 P 2 




4Gb の x8 コンポーネントを 9 個使用する 4GB UDIMM を表しています。 SPD (Serial Presence 

Detect) ピンは使用していません。164 ページの表 1-98、 166 ページの表 1-99、および 169 ページ 

の表 1-100 のコンポーネントデザイン例と一貫性を持たせるために、 CB[7:0] を DQ[71:64] とし 

て、 S0# を CS_N として表しています。 

表 1-101 : 3 つのバンクに含まれる 72 ビットの DDR3 UDIMM インターフェイス 



1 DQ63 D_11 P 48 

1 DQ62 D_10 N 47 

1 DQ61 D_09 P 46 

1 DQ60 D_08 N 45 



1 DQ59 D_05 P 42 

1 DQ58 D_04 N 41 

1 DQ57 D_03 P 40 

1 DQ56 D_02 N 39 

1 DM7 D_01 P 38 

1 D_00 N 37 

1 DQ55 C_11 P 36 

1 DQ54 C_10 N 35 

1 DQ53 C_09 P 34 




表 1-101 : 3 つのバンクに含まれる 72 ビットの DDR3 UDIMM インターフェイス (続き) 


1 DQ52 C_08 N 33 



1 DQ51 C_05 P 30 

1 DQ50 C_04 N 29 

1 DQ49 C_03 P 28 CCIO-P 

1 DQ48 C_02 N 27 CCIO-N 

1 DM6 C_01 P 26 CCIO-P 

1 C_00 N 25 CCIO-N 

1 DQ47 B_11 P 24 CCIO-P 

1 DQ46 B_10 N 23 CCIO-N 

1 DQ45 B_09 P 22 CCIO-P 

1 DQ44 B_08 N 21 CCIO-N 



1 DQ43 B_05 P 18 

1 DQ42 B_04 N 17 

1 DQ41 B_03 P 16 

1 DQ40 B_02 N 15 

1 DM5 B_01 P 14 

1 B_00 N 13 

1 DQ39 A_11 P 12 

1 DQ38 A_10 N 11 

1 DQ37 A_09 P 10 

1 DQ36 A_08 N 9 



1 DQ35 A_05 P 6 

1 DQ34 A_04 N 5 

1 DQ33 A_03 P 4 

1 DQ32 A_02 N 3 

1 DM4 A_01 P 2 






1 A_00 N 1 



2 DQ71 D_11 P 48 

2 DQ70 D_10 N 47 

2 DQ69 D_09 P 46 

2 DQ68 D_08 N 45 



2 DQ67 D_05 P 42 

2 DQ66 D_04 N 41 

2 DQ65 D_03 P 40 

2 DQ64 D_02 N 39 

2 DM8 D_01 P 38 

2 D_00 N 37 

2 C_11 P 36 

2 C_10 N 35 

2 C_09 P 34 

2 C_08 N 33 



2 C_05 P 30 

2 C_04 N 29 

2 C_03 P 28 CCIO-P 

2 ODT0 C_02 N 27 CCIO-N 

2 CKE0 C_01 P 26 CCIO-P 

2 CS_N0 C_00 N 25 CCIO-N 




2 BA2 B_08 N 21 CCIO-N 








2 BA1 B_05 P 18 

2 BA0 B_04 N 17 

2 A15 B_03 P 16 

2 A14 B_02 N 15 

2 A13 B_01 P 14 

2 A12 B_00 N 13 

2 A11 A_11 P 12 

2 A10 A_10 N 11 

2 A9 A_09 P 10 

2 A8 A_08 N 9 



2 A5 A_05 P 6 

2 A4 A_04 N 5 

2 A3 A_03 P 4 

2 A2 A_02 N 3 

2 A1 A_01 P 2 

2 A0 A_00 N 1 



3 DQ31 D_11 P 48 

3 DQ30 D_10 N 47 

3 DQ29 D_09 P 46 

3 DQ28 D_08 N 45 



3 DQ27 D_05 P 42 

3 DQ26 D_04 N 41 

3 DQ25 D_03 P 40 

3 DQ24 D_02 N 39 

3 DM3 D_01 P 38 






3 D_00 N 37 

3 DQ23 C_11 P 36 

3 DQ22 C_10 N 35 

3 DQ21 C_09 P 34 

3 DQ20 C_08 N 33 



3 DQ19 C_05 P 30 

3 DQ18 C_04 N 29 

3 DQ17 C_03 P 28 CCIO-P 

3 DQ16 C_02 N 27 CCIO-N 

3 DM2 C_01 P 26 CCIO-P 

3 C_00 N 25 CCIO-N 

3 DQ15 B_11 P 24 CCIO-P 

3 DQ14 B_10 N 23 CCIO-N 

3 DQ13 B_09 P 22 CCIO-P 

3 DQ12 B_08 N 21 CCIO-N 



3 DQ11 B_05 P 18 

3 DQ10 B_04 N 17 

3 DQ9 B_03 P 16 

3 DQ8 B_02 N 15 

3 DM1 B_01 P 14 

3 B_00 N 13 

3 DQ7 A_11 P 12 

3 DQ6 A_10 N 11 

3 DQ5 A_09 P 10 

3 DQ4 A_08 N 9 



3 DQ3 A_05 P 6 



DDR3 デザインのデバッグ 

DDR3 デザインのデバッグ 



3 DQ2 A_04 N 5 

3 DQ1 A_03 P 4 

3 DQ0 A_02 N 3 

3 DM0 A_01 P 2 



デバッグ情報については、ザイリンクスのウェブサイト (www.xilinx.com/support/answerss) で「7 

シリーズ MIG DDR3/DDR2 - ハードウェアデバッグガイド」というタイトル名のザイリンクスア 

ンサーを検索して参照してください。また、MIG ツールを使用するすべての設計プロセスに関する 

サポートは、ザイリンクス MIG ソリューションセンターを参照してください。 






QDRII+ メモリ インターフェイス 

ソリューション 

はじめに 

第 2 章 

QDR II+ SRAM メモリ インターフェイス ソリューションは、ザイリンクス 7 シリーズ FPGA を 

使用したユーザーデザインと QDR II+ SRAM デバイスのインターフェイスとなる物理層です。 

QDR II+ SRAM は最新世代の QDR SRAM デバイスで、クロックの立ち上がりおよび立ち下がり 

の両エッジで独立した読み出しバスと書き込みバスを使用する高速のデータ転送が可能です。この 

メモリ デバイスは、次のような高性能システムで一時的なデータストレージとして使用されます。 

• ネットワークシステムのルックアップテーブル 

• ネットワークスイッチのパケットバッファー 

• 高速演算のキャッシュ メモリ 

• 高性能テスターのデータバッファー 

QDR II+ SRAM メモリ ソリューションコアは、シンプルなユーザーコマンドを受信して QDR II+ 

プロトコルに変換し、変換後のコマンドをメモリに送信する PHY です。 PHY が 1/2 の周波数で動 

作するデザインの場合、 1 サイクルで読み出しおよび書き込み要求を 1 回ずつ発行できるため、メ 

モリコントローラーとそれに伴うオーバーヘッドが不要で、コア内部のレイテンシが削減されま 

す。 7 シリーズファミリ特有の機能を利用することにより、PHY は最大限の性能を実現すると共 

に、 FPGA 内での読み出しデータキャプチャを簡略化します。このソリューションは、合成可能な 

リファレンスデザインを含め完全な形で提供されます。 

この章では、7 シリーズ FPGA 用の LogiCORE IP QDR II+ SRAM メモリ インターフェイス コ 

アのアーキテクチャ、およびその使用、カスタマイズ、シミュレーションの方法について説明しま 

す。このソフト メモリ コントローラーコアは完全な検証が行われており、性能が保証されていま 

すが、最良のデザインを実現するには PCB デザインの終端およびトレース配線に関する規則に 

従った設計を行う必要があります。 PCB デザインガイドラインの詳細は、 231 ページの「設計ガ 

イドライン」を参照してください。 

注記 : 現時点では、 QDRII+ SRAM デザインはメモリマップ方式の AXI4 インターフェイスをサ 

ポートしていません。 

7 シリーズ FPGA の QDR II+ SRAM メモリ インターフェイス コアの詳細および最新情報は、ザ 

イリンクス 7 シリーズ FPGA データシート [参照 15] を参照してください。 






ここでは、CORE Generator ツールを使用して 7 シリーズ FPGA で QDR II+ SRAM メモリ イ 

ンターフェイスを生成し、ザイリンクスのツールでデザインをインプリメントして、合成可能なテ 

ストベンチを用いてサンプルデザインのシミュレーションを実行する方法を順を追って説明しま 

す。 


または 





ルで、 CORE Generator ツールから起動できます。ここでは、 MIG ツールの使用方法を順に説明し 

ます。 Vivado ツールを使用してコアを生成する方法は、第 5 章「Vivado Design Suite への移行」 


7 シリーズ FPGA で QDR II+ SRAM デザインを生成するには、次の手順に従います。 

1. CORE Generator ツールの [Search IP Catalog] に「mig」と入力し、MIG ツールを起動します 

(図 2-1)。 






































図 2-6 : MIG 7 Series デザインプロジェクトページ 


















定したコントローラーの数だけ設定を繰り返す必要があります。 




注記 : で使用される文字は英数字のみです。特殊文字は使用できません。 





















7 リーズ FPGA QDRII+ SRAM メモリ デザインの作成 



このページには、選択した FPGA ファミリでサポートされるすべてのメモリ タイプが表示されま 

す。 

1. [Select the Controller Type] に [QDRII+ SRAM] を選択します。 

2. [Next] をクリックして [Controller Options] ページへ進みます。 



QDRII+ SRAM デザインはメモリマップ方式の AXI4 インターフェイスをサポートしていません。 






このページには、選択可能なコントローラーオプションが表示されます。 

図 2-11 : [Controller Options] ページ 


囲は、選択した FPGA デバイスやそのスピードグレードなどの要因に依存します。 





ユーザーガイド』 [参照 1] を参照してください。 


か、リストにない場合は [Create Custom Part] をクリックして新規デバイスを作成します。こ 

のデザインでは、読み出しレイテンシが 2.0 で 2.5 クロックサイクルの QDRII+ SRAM デバ 

イスがサポートされています。使用するデバイスがリストにない場合は、同等のデバイスを生 

成または作成して目的のメモリデバイスをサポートできるように出力を変更します。 

• [Data Width] – 選択したメモリデバイスに基づいてデータ幅の値を選択します。デバイスの 

データ幅の倍数を指定できます。 

• [Latency Mode] – コアのレイテンシを固定する場合は、[Fixed Latency Mode] を選択して任 

意のレイテンシを選択します。このオプションは、ユーザーデザインで読み出し応答が返され 

るまでのクロックサイクル数を予測可能にする場合に使用します。このモードを使用するに 

は、 [Fixed Latency Mode] を ON にします。次に、読み出し応答がユーザーに返されるまで 

のサイクル数をドロップダウンリストから選択します。指定できる値は 21 ~ 30 サイクルの 

範囲です。実際のハードウェア条件によってシステム全体でのレイテンシがこれよりも大きく 




なる場合は、最上位の RTL ファイルでこの値を適宜修正してください。[Fixed Latency Mode] 

を OFF にすると、コアはシステムの最小サイクル数を使用します。 

• [Memory Details] – [Controller Options] ページの下部に、選択したメモリのコンフィギュ 

レーションに関する詳細が表示されます (図 2-12)。 


カスタムデバイスの作成 

1. [Controller Options] ページで周波数を正しく選択します。ドロップダウンリストを使用する 

か、キーボードから有効な値を入力します。入力値は、サポートされる最大/最小周波数範囲内 

に制限されます。 

2. [Memory Part] リストから目的のメモリ デバイスを選択します。希望するデバイスがリストに 

ない場合は、新規メモリデバイスを作成できます。カスタムデバイスを作成するには、 

[Memory Part] のプルダウンリストの下にある [Create Custom Part] をクリックします。 

図 2-13 のような画面が表示されます。 



図 2-13 : [Create Custom Part] ページ 

[Create Custom Part] ページには、 [Select Base Part] プルダウンリストで選択したメモリ コン 

ポーネントのすべての仕様が表示されます。 

1. [Enter New Memory Part Name] に新しいメモリデバイスの名前を入力します。 

2. 基準となるメモリデバイスを [Select Base Part] プルダウンリストから選択します。 

3. [Address Width] で行アドレスの値を選択します。 

4. すべてのフィールドの編集が終わったら、 [Save] をクリックします。指定した名前で新しいデ 

バイスが保存されます。ここで作成したデバイスは、[Controller Options] ページの [Memory 

Part] リストに追加されます。データベースにも保存されるため、再利用してデザインを作成す 

ることができます。 

5. [Next] をクリックして [FPGA Options] ページへ進みます。 




メモリ オプション 

図 2-14 に、 [Memory Options] ページを示します。 


図 2-14 : メモリ オプションの設定 


択したメモリ クロック周期の値と PLL パラメーターの制限値によって決まります。 PLL パラ 

メーターの制限値の詳細は、 214 ページの「クロッキングアーキテクチャ」を参照してくださ 

い。 









[Differential] (差動)、または [No Buffer] (バッファーなし)) を選択します。[No Buffer] を選択 

すると、 IBUF プリミティブが RTL コードでインスタンシエートされず、システムクロック 

にピンが割り当てられません。 



ロックを使用)) を選択します。 [Use System Clock] オプションは、入力周波数が 200MHz の 

場合 ([Input Clock Period] が 5000ps (200MHz)) に表示されます。 [No Buffer] を選択すると、 

IBUF プリミティブが RTL コードでインスタンシエートされず、基準クロックにピンが割り当 

てられません。 

• [Debug Signals Control] - このオプションを有効にすると、キャリブレーションステータス 

とユーザーポート信号を design_top モジュールの ChipScope Analyzer モジュールにポー 

トマップできます。これにより、ユーザー インターフェイス ポートのトラフィックを 

ChipScope Analyzer で簡単に確認できます。生成したデザインをデザインの par フォルダー 

にある ise_flow.bat を使用してバッチモードで実行すると、 CORE Generator ツールが 

呼び出されて ChipScope Analyzer モジュール (NGC ファイル) を生成します。このオプショ 

ンを [OFF] にするとデバッグ信号は design_top モジュールには接続されません。この場合、 

ChipScope Analyzer モジュールは design_top モジュールにインスタンシエートされず、 

CORE Generator ツールは ChipScope Analyzer モジュールを生成しません。論理シミュレー 

ションでは、デバッグポートは常に無効です。 




• [Sample Data Depth] – デバッグロジックで使用する ChipScope ILA コアのサンプルデータ 

の深さを選択します。このオプションは [Debug Signals for Memory Controller] オプションを 

ON にすると選択可能となります。 

• [Internal Vref Selection] – データグループバイトで内部 Vref を使用すると、 VREF ピンを通 

常の I/O ピンとして使用できます。[Internal Vref] オプションは、データレートが 800Mb/s 以 

下の場合のみ使用してください。 

[Next] をクリックして [Extended FPGA Options] ページへ進みます。 

拡張 FPGA オプション 

図 2-16 に、 [Extended FPGA Options] ページを示します。 



• [Digitally Controlled Impedance (DCI)] – このオプションを選択すると、 QDRII+ SRAM の 

読み出しパスからの信号が内部終端処理されます。DCI は HP (High Performance) バンクで利 

用できます。 


たは無効に設定できます。この終端は、 QDRII+ SRAM からの読み出しデータパス用です。こ 

のオプションは HR (High Range) バンクでのみ選択できます。 



I/O プランニングオプション 

図 2-17 に、 [I/O Planning Options] ページを示します。 


図 2-17 : I/O プランオプションの選択 


• [Pin/Bank Selection Mode] – ここでは、既存のピン配置を指定してそのピン配置に合わせた 

RTL を生成するか、新規デザイン用のバンクを選択できます。図 2-18 に、既存のピン配置を 

使用した場合のオプションを示します。各信号に対して適切なピンを割り当てる必要がありま 

す。バンクを選択すると、リストに表示されるピンが絞り込まれます。ピンを選択する前に必 

ずしもバンクを選択する必要はありません。 [Validate] をクリックすると、MIG のピン配置規 

則に基づいてチェックが行われます。 [Validate] をクリックして MIG DRC 検証が完了するま 

で次のページへ進むことはできません。 









• データ読み出し信号 

• データ書き込み信号 

図 2-18 : ピン/バンクの選択 


を選択しますデフォルトの設定を使用する場合は [Next] をクリックして次のページへ進みます。バ 

ンクの選択を解除するには、 [Deselect Banks] をクリックします。デフォルト設定に戻すには、 

[Restore Defaults] をクリックします。デバイスの HP バンクの Vccaux_io グループは ... で表示さ 

れています。これらのグループで Vccaux_io はすべてのバンクに共通です。メモリインターフェ 

イスでは、使用するすべてのバンクで Vccaux_io が共通の必要があります。 VCCAUX_IO の制約 

は、要求されたデータレートに合わせて MIG が自動的に設定します。 



SLR を持たないデバイスもあります。 










システムピンの選択 

このページでは、システム信号のピンを選択します。 MIG ツールでは、必要に応じて外部ピンと内 

部接続のどちらも選択できます。 



ロックソースに接続します。 [FPGA Options] ページ (図 2-15) の [System Clock] の選択に基 



接続した場合、 MIG ツールは DIFF_HSTL_I や HSTL_I などメモリ インターフェイスと互換 





生成することも、外部ソースに接続することもできます。[FPGA Options] ページ (図 2-15) で 

選択した [System Clock] に基づいてシングル入力または差動ペアのいずれかを選択できます 

I/O 規格は上記の sys_clk と同様の方法で選択されます。 




サマリ 













[Summary] ページには、7 シリーズ FPGA のメモリ コアの選択、インターフェイスパラメーター、 

CORE Generator ツールのオプション、アクティブプロジェクトの FPGA オプションなど、すべ 

ての詳細が表示されます。 

図 2-21 : サマリ 





PCB 情報 




完了 

[Generate] をクリックしてデザインファイルを生成します。MIG ツールでは、2 つの出力ディレク 

トリ(example_design と user_design) が生成されます。デザインの生成が完了すると MIG の 

GUI 画面が閉じます。 

デザインが生成されると、さらに詳しい情報を記載した [README] ページが表示されます。 

[Close] をクリックして MIG ツールフローを終了します。 


ここでは、MIG ツールのディレクトリ構造および出力ファイルについて詳しく説明します。 


MIG ツールで出力されるファイルとディレクトリはすべてフォルダーの下 

に格納されます ( は MIG デザイン作成フローの 189 ページの「MIG の出力 

オプション」で指定した名前)。 

図 2-22 に、メモリコントローラーデザインの出力ディレクトリ構造を示します。ディレクトリには、次の 3 つのフォルダーが作成されます。 

• docs 

• example_design 







ここでは、7 シリーズ FPGA コアのディレクトリと関連ファイルについて説明します。 

/docs 



図 2-22 : MIG のディレクトリ構造 

このディレクトリには、テストベンチを含む完全な MIG サンプルデザインのシミュレーションお 

よびインプリメンテーションに必要なすべての RTL、制約ファイル、スクリプトファイルが格納 

されています。オプションの ChipScope ツールモジュールも、このディレクトリに含まれます。 

表 2-1 に、 example_design/rtl ディレクトリに含まれモジュールの一覧を示します。 

表 2-1 : example_design/rfl ディレクトリに含まれるモジュール 

名前説明 

example_top.v ユーザーデザインを 7 シリーズ FPGA のメモリ インターフェイス 

コアに接続するサンプルデザインの最上位モジュールです。 




表 2-2 に、example_design/rtl/traffic_gen ディレクトリに含まれるモジュールの一覧を示 

します。 


名前説明 

memc_traffic_gen.v/vhd トラフィックジェネレーターの最上位モジュールです。 

cmd_gen.v/vhd 

cmd_prbs_gen.v/vhd 

memc_flow_vcontrol.v/vhd 

コマンドジェネレーターです。コマンド、アドレスおよびバー 

スト長を個別に生成するように制御します。 

PRBS (Pseudo-Random Binary Sequence) コマンド、アドレス、 

バースト長を生成する PRBS ジェネレーターです。 

メモリ コントローラーコアと cmd_gen、 read_data_path およ 

び write_data_path モジュール間のフロー制御ロジックを生成 

します。 

read_data_path.v/vhd 読み出しデータパスの最上位モジュールです。 

read_posted_fifo.v/vhd 

rd_data_gen.v/vhd 

メモリ コントローラーへ送信された読み出しコマンドを格納 

するモジュールです。この FIFO 出力を使用して、読み出しデー 

タの比較用の予想データを生成します。 

mcb_flow_control.v/vhd モジュールに対する読み出し信 

号および Ready 信号のタイミングを制御します。 

write_data_path.v/vhd 書き込みデータパスの最上位モジュールです。 

wr_data_gen.v/vhd 

mcb_flow_control.v/vhd モジュールに対する書き込み信 

号および Ready 信号のタイミングを制御します。 

s7ven_data_gen.v/vhd 複数の異なるデータパターンを生成します。 

a_fifo.v/vhd LUT RAM を使用した同期 FIFO です。 

data_prbs_gen.v/vhd 

init_mem_pattern_ctr.v/vhd 

traffic_gen_top.v/vhd 

tg_prbs_gen.v/vhd 

PRBS データパターンを生成する 32 ビット LFSR ( リニア 

フィードバックシフトレジスタ) です。 

トラフィックジェネレーター用のフロー制御ロジックを生成 

します。 

トラフィックジェネレーターの最上位モジュールで、 



この PRBS はフィードバック用に常にシングルレベルの XOR 

(XNOR) を持つため、1 対多のフィードバックメカニズムを使 

用します。TAP は、アプリケーションノート XAPP052 『効率 

的なシフトレジスタ、LFSR カウンター、および仮想ロングラ 

ンダムシーケンスジェネレーター』に記載の表から選択しま 

す。 TAP の位置はパラメーターで定義できます。 




表 2-2 : example_design/rtl/traffic_gen ディレクトリに含まれるモジュール (続き) 

tg_status.v/vhd 

vio_init_pattern_bram.v/vhd 

メモリ読み出しデータと data_gen モジュールで生成した比較 

用データを比較します。一致しない場合はエラー信号がアサー 

トされます。 

外部の定義済みデータ入力をブロック RAM 初期化パターン 

として取り込みます。これにより、シンプルなテストデータパ 

ターンを再コンパイルせずに変更できます。 



名前説明 


sim_tb_top.v シミュレーションの最上位ファイルです。 

表 2-4 に、 example_design/par ディレクトリに含まれるファイルの一覧を示します。 


名前説明 

example_top.ucf サンプルデザインのコアの UCF ファイルです。 

create_ise.bat ダブルクリックすると、ISE プロジェクトが作成されます。デザインに推奨 

されるビルドオプションを含む ISE プロジェクトが作成されます。プロ 

ジェクトを GUI モードで実行するには、ISE プロジェクトをダブルクリッ 

クします。これにより、すべてのプロジェクト設定が完了した状態で GUI 

モードの ISE プロジェクトが開きます。 

ise_flow.bat このスクリプトファイルは、デザインの合成、ビルド、マップ、配置配線 

を実行し、必要なオプションをすべて設定します。推奨されるビルドオプ 

ションを確認するには、このファイルを参照してください。 

rem_files.bat インプリメンテーション時に生成されたすべてのインプリメンテーション 

ファイルを削除します。 

set_ise_prop.tcl ISE のプロパティの一覧です。 

xst_options.txt 合成ツールのプロパティの一覧です。 

ila_cg.xco、 

icon_cg.xco、 

vio_cg.xco 

名前説明 

デバッグを有効にしたときに生成される ChipScope モジュールの XCO 

ファイルです。 

注意 : ディレクトリの par フォルダーにある ise_flow.bat ファイルに 






表 2-5 に、 example_design/synth ディレクトリに含まれるファイルの一覧を示します。 

表 2-5 : example_design/synth ディレクトリに含まれるファイル 

名前説明 

example_top.prj XST ツールでコンパイルするすべての RTL ファイルの一覧です。 

/user_design/ 

このディレクトリには、サンプルデザインと UCF にインスタンシエートされる メモリ コントロー 

ラーの RTL ファイルが含まれます。 

表 2-6 に、 user_design/rtl ディレクトリに含まれるモジュールの一覧を示します。 

表 2-6 : user_design/rtl ディレクトリに含まれるモジュール 

名前説明 

.v ユーザーデザインを 7 シリーズ FPGA のメモリ インターフェイス コ 

アに接続するサンプルデザインの最上位モジュールです。 

表 2-7 に、user_design/rtl/clocking ディレクトリに含まれるモジュールの一覧を示します。 

表 2-7 : user_design/rtl/clocking ディレクトリに含まれるモジュール 

名前説明 

infrastructure.v クロックの生成および分配に使用します。 

clk_ibuf.v システムクロック入力バッファーをインスタンシエートします。 

iodelay_ctrl.v IODELAY の使用に必要な IDELAYCTRL プリミティブをインスタ 

ンシエートします。 

表 2-8 に、 user_design/rtl/phy ディレクトリに含まれるモジュールの一覧を示します。 


名前説明 

qdr_phy_top.v 物理層の最上位モジュールです。 

qdr_phy_write_top.v 書き込みパスの最上位ラッパーです。 

qdr_rld_phy_read_top.v 読み出しパスの最上位モジュールです。 

qdr_rld_mc_phy.v 最大 3 つの I/O バンク (それぞれ 4 レーンの PHY プリミ 

ティブを使用) をインスタンシエートするパラメーター 

指定可能なラッパーです。 

qdr_phy_write_init_sm.v 初期化ステートマシンのロジックを含みます。 

qdr_phy_write_control_io.v メモリへ送信される制御信号のロジックを含みます。 

qdr_phy_write_data_io.v メモリへ送信されるデータおよびバイト書き込み信号の 

ロジックを含みます。 





qdr_rld_prbs_gen.v この PRBS モジュールは多対 1 のフィードバックメカニ 

ズムを使用して 2n シーケンスを生成します。 

qdr_rld_phy_ck_addr_cmd_delay.v アドレスおよび制御信号に必要な遅延を与えるロジック 

を含みます。 

表 2-9 に、 user_design/ucf ディレクトリに含まれるファイルの一覧を示します。 

ピン変更の検証およびデザインの更新 

名前説明 

qdr_rld_phy_rdlvl.v 工程 1 キャリブレーションのロジックを含みます。 

qdr_rld_phy_read_stage2_cal.v 工程 2 キャリブレーションのロジックを含みます。 

qdr_rld_phy_read_data_align.v 受信データの位相を揃えます。 

qdr_rld_phy_read_vld_gen.v ユーザーインターフェイスに返された読み出しデータの 

Valid 信号を生成するロジックを含みます。 

qdr_phy_byte_lane_map.v このラッパーファイルは mc_phy モジュールのポートと 

ユーザーのメモリポート間でのベクターの再マッピング 

を処理します。 

qdr_rld_phy_4lanes.v I/O バンクのパラメーター指定可能な 4 レーン PHY です。 

qdr_rld_byte_lane.v 出力または入力バイトレーン内で必要なプリミティブ 

インスタンシエーションを含みます。 

qdr_rld_byte_group_io.v シングルバイトレーン用のパラメーター指定可能な I/O 

ロジックインスタンシエーションと I/O 終端を含みます。 

表 2-9 : user_design/ucf ディレクトリに含まれるファイル 

名前説明 

.ucf ユーザーデザインのコアの UCF ファイルです。 

この機能は、バンクの選択、バイトの選択、ピンの割り当てに関して入力 UCF を検証します。[Verify 

Pin Changes and Update Design] ページの [Validate] をクリックすると、エラーと警告が別のダイア 

ログボックスに表示されます。この機能は、 MIG ツールでデザインを生成後にピン配置を変更した 

場合に UCF を検証する際に有用です。生成した .prj ファイル (未修正の元の .prj ファイル) を 

MIG ツールで読み込みます。 CORE Generator ツールで再カスタマイズのオプションを選択してプ 

ロジェクトを再ロードします。 MIG の DRC にパスしなければデザインは生成できません。ピン配 

置の検証に関する警告は、ここでは関係ないので無視します。 UCF の検証のみでは不十分なため、 

実際にデザインを生成し、クロックおよび PHASER に関する制約を更新した UFC、および各種 

MAP パラメーターを更新した最上位の RTL モジュールを得る必要があります。 

入力 UCF から検証された規則を次に示します。 

• 1 つのピンが複数の信号に割り当てられている場合、エラーが報告されます。 UCF が一意性の 

属性を満たしていない場合、それ以上の検証は行われません。 

• 検証済みの共通規則 




• 1 つのインターフェイスは、最大で 3 つの連続したバンクをまたぐことができます。 

• インターフェイス バンクは FPGA の同じカラムにある必要があります。 

• インターフェイス バンクは HP (High Performance) バンクでも HR (High Range) バンク 

でもかまいません。 HP バンクは高周波数用に使用します。 

• 選択したデバイスがスタックドシリコンインターコネクトテクノロジを使用している場 

合、選択したインターフェイスバンクは同じ SLR 領域を持っている必要があります。 

• 内部 VREF を使用する場合、またはバンクに入出力/入力ポートがない場合は、 VREF I/O 

を GPIO として使用する必要があります。 

• 各信号の I/O 規格は、選択したコンフィギュレーションに従って検証されます。 

• 各信号の VCCAUX I/O を検証し、供給される VCCAUX I/O が有効でない場合はエラー 

メッセージが表示されます。 

• 検証済みのデータ読み出しピンの規則 

• 1 つのコンポーネントに関連するピンは同じバンクに割り当てる必要があります。 

• ストローブペア (CQ) は MRCC P または MRCC N ピンに割り当てる必要があります。 

• 読み出しデータピンは、必要なバイトレーンより多くまたぐことはできません。たとえ 

ば、 18 ビットのコンポーネントが占有できるのは 2 バイトレーンまでです。 

• 1 つのバイトレーンには 1 つの読み出しバイト (Q[0-8] や Q[9-17] など) のピンしか含め 

ることはできません。 

• 1 つのバイトレーンに複数のコンポーネントのピンを含めることはできません。 

• 1 つの FPGA バイトレーンに 2 つの異なるストローブセットに関連するピンを含めるこ 

とはできません。 

• VREF I/O は内部 VREF を選択した場合のみ使用できます。 

• 検証済みのデータ書き込みピンの規則 

• 1 つのコンポーネントに関連したピンは 1 つのバンクにしか割り当てることができませ 

ん。 

• 書き込みクロック (K/K#) ペアは DQS CC I/O に割り当てる必要があります。 

• 書き込みデータピンは、必要なバイトレーンより多くまたぐことはできません。たとえ 

ば 18 ビットのコンポーネントは 2 バイトレーンまでしか占有できません。 

• 1 つのバイトレーンに複数のコンポーネントのピンを含めることはできません。 

• 1 つのバイトレーンには 1 つの書き込みバイト (D[0-8] や D[9-17] など) のピンしか含め 

ることはできません。 

• 内部 Vref を使用するかどうかにかかわらず、バンクにほかの入力信号がなければ VREF 

ピンを GPIO として使用できます。 

• 検証済みのアドレスピンの規則 

• アドレス信号を qdriip_dll_off_n 信号以外のデータバイトと混在させることはできませ 

ん。 

• 孤立したバイトレーンはいくつでも使用できます。 

• 検証済みのシステムピンの規則 

• システムクロック 


- メモリ バンクカラムに割り当てる必要があります。 






ます。 

• 基準クロック 




ます。 

• ステータス信号 

- sys_rst 信号は VREF I/O が割り当てられていないバンクに割り当てるか、内部 VREF 

を使用する必要があります。 

- I/O 規格に互換性がないため、これらの信号はメモリ以外のバンクに割り当てる必要 

があります。 I/O 規格は I/O 電圧 1.8V の LVCMOS とする必要があります。 

- これらの信号は 1 つのメモリカラムに属するため、ハード制約はなく任意のカラムに 

割り当てることができますが、選択したメモリバンクの近くにすることを推奨しま 

す。 





概要 

図 2-23 に、 7 シリーズ FPGA の QDRII+ SRAM メモリ インターフェイス ソリューションの概略 

ブロック図を示します。この図には、読み出し/書き込みコマンドを開始するためのクライアントイ 

ンターフェイスへの内部 FPGA 接続、およびメモリデバイスへの外部インターフェイスを示して 

あります。 


Client 

Interface 

clk 

sys_rst 

rst_dk 

clk_wr 

clk_mem 

mmcm_locked 

iodelay_ctrl_rdy 

app_wr_cmd 

app_wr_addr 

app_wr_data 

app_wr_bw_n 

app_rd_cmd 

app_rd_addr 

app_rd_valid 

app_rd_data 


7 Series FPGA 

qdr_k_p 

qdr_k_n 

qdr_w_n 

qdr_r_n 

qdr_bw_n 

qdr_cq_p 

qdr_cq_n 

Physical 

Interface 

図 2-23 : QDRII+ インターフェイス ソリューションの概略ブロック図 




qdr_sa 

qdr_d 

qdr_q 

K 

K 

W 

R 

SA 

D 

BW 

CQ 

CQ 

Q 

QDR II+ SRAM


User 

Device 

Client Interface 

PHY は次の要素で構成されています (図 2-24)。 

• ユーザー インターフェイス 

• 物理インターフェイス 

clk_wr 

ck_mem 

clk 

sys_rst 

rst_dk 

a. 書き込みパス 

b. 読み出しデータパス 

mmcm_locked 

iodelay_ctrl_rdy 

app_wr_cmd 

app_rd_cmd 

app_wr_addr 

app_rd_addr 

app_wr_data 

app_wr_bw_n 

app_rd_valid 

app_rd_data 


Reset 

Module 

Clock 

Generation 

Write Path 

Read Path 

phy_top 

Physical Interface 

qdr_k_p 

qdr_k_n 

qdr_dll_off_n 

qdr_w_n 

qdr_r_n 

qdr_sa 

qdr_d 

qdr_bw_n 

qdr_cq_p 

qdr_cq_n 

qdr_q 

user_top 

図 2-24 : QDRII+ SRAM メモリ インターフェイス ソリューションの構成 


QDR II+ SRAM 

Device 


クライアント インターフェイス (ユーザー インターフェイスとも呼ぶ) は、完全に SDR (シングル 

データレート) 信号ベースのシンプルなプロトコルを用いて読み出しおよび書き込み要求を生成し 

ます。このプロトコルの詳細は、「ユーザー インターフェイス」で説明します。物理インターフェ 

イスは、QDRII+ プロトコルとタイミング要件を満たしながら外部メモリデバイスと通信できるよ 

うに、適切なタイミング関係と DDR 信号を生成します。詳細は、「物理インターフェイス」を参照 





PHY のロジックは、読み出しパスと書き込みパスに分割されています。書き込みパスは、読み出し 

/書き込み要求の生成に必要な QDRII+ 信号を生成します。これには、制御信号、アドレス、デー 

タ、バイト書き込みが含まれます。読み出しパスにはキャリブレーションの役割もあり、読み出し 

応答を Valid 信号と一緒にユーザーに返します。このプロセスの詳細は、「キャリブレーション」を 

参照してください。 


クライアント インターフェイスは 7 シリーズ FPGA のユーザーデザインを QDRII+ SRAM メモ 

リソリューションコアに接続し、ユーザーと外部メモリデバイス間のやりとりを簡略化します。 


クライアント インターフェイスには、 メモリ デバイスに対する読み出し/書き込みコマンドを発行 

するための信号があります。表 2-10 に、これらの信号をまとめます。バースト長 4 のデバイスを 

サポートするため、クライアント インターフェイスには読み出しポートと書き込みポートがそれぞ 

れ 2 つずつあります。バースト長 4 を使用する場合は、末尾が 0 のポートのみを使用してください。 

表 2-10 : クライアントインターフェイスの要求信号 


init_calib_complete 出力 Calibration Done。キャリブレーションが完了したことを 

ユーザーデザインに通知する信号です。これによってユー 

ザーはクライアントインターフェイスから読み出し/書き 

込み要求を開始できます。 

app_rd_addr0[ADDR_WIDTH - 1:0] 入力 Read Address。読み出し要求に使用するアドレスを供給し 

ます。 app_rd_cmd0 がアサートされると有効になります。 

app_rd_cmd0 入力 Read Command。読み出し要求を発行するための信号で、 

ポート 0 のアドレスが有効であることを示します。 

app_rd_data0[DATA_WIDTH × BURST_LEN - 1:0] 出力 Read Data。app_rd_cmd0 で発行された読み出しコマンド 

から読み出したデータを送信します。 

app_rd_valid0 出力 Read Valid。メモリから読み出したデータが app_rd_data0 

で有効で、サンプル可能になったことを示します。 

app_rd_addr1[ADDR_WIDTH - 1:0] 入力 Read Address。読み出し要求に使用するアドレスを供給し 

ます。 app_rd_cmd1 がアサートされると有効になります。 

app_rd_cmd1 入力 Read Command。読み出し要求を発行するための信号で、 

ポート 1 のアドレスが有効であることを示します。 

app_rd_data1[DATA_WIDTH × 2 - 1:0] 出力 Read Data。app_rd_cmd1 で発行された読み出しコマンド 

から読み出したデータを送信します。 

app_rd_valid1 出力 Read Valid。メモリから読み出したデータが app_rd_data1 

で有効で、サンプル可能になったことを示します。 

app_wr_addr0[ADDR_WIDTH - 1:0] 入力 Write Address。書き込み要求に対するアドレスを供給し 

ます。app_wr_cmd0 がアサートされると有効になります。 



表 2-10 : クライアントインターフェイスの要求信号 (続き) 


クライアント インターフェイスを介したコアとのインターフェイス 


app_wr_bw_n0[BW_WIDTH × BURST_LEN - 1:0] 入力 Write Byte Writes。書き込み要求に使用するバイト書き 

込み信号を供給します。 app_wr_cmd0 がアサートされる 

と有効になります。これらのイネーブル信号はアクティブ 

Low です。 

app_wr_cmd0 入力 Write Command。書き込み要求を発行するための信号 

で、書き込みポート 0 の対応するサイドバンド信号が有効 


app_wr_data0[DATA_WIDTH ⋅ BURST_LEN - 1:0] 入力 Write Data。書き込み要求に使用するデータを供給しま 

す。 app_wr_cmd0 がアサートされると有効になります。 

app_wr_addr1[ADDR_WIDTH - 1:0] 入力 Write Address。書き込み要求に対するアドレスを供給し 

ます。app_wr_cmd1 がアサートされると有効になります。 

app_wr_bw_n1[BW_WIDTH ⋅ 2 - 1:0] 入力 Write Byte Writes。書き込み要求に使用するバイト書き 

込み信号を供給します。 app_wr_cmd1 がアサートされる 

と有効になります。これらのイネーブル信号はアクティブ 

Low です。 

app_wr_cmd1 入力 Write Command。書き込み要求を発行するための信号 

で、書き込みポート 1 の対応するサイドバンド信号が有効 


app_wr_data1[DATA_WIDTH ⋅ 2 - 1:0] 入力 Write Data。書き込み要求に使用するデータを供給しま 

す。 app_wr_cmd1 がアサートされると有効になります。 


clk 

app_wr_cmd 

app_wr_addr 

app_wr_data 

app_wr_bw_n 

app_rd_cmd 

app_rd_addr 

app_rd_vld 

app_rd_data 


クライアント インターフェイスのプロトコルは、ポート 0 とポート 1 のどちらのインターフェイス 

信号を使用する場合も共通です (図 2-25)。 

WR_ADDR WR_ADDR 

WR_DATA WR_DATA 

WR_BW_N WR_BW_N 

RD_ADDR RD_ADDR 

図 2-25 : QDRII+ SRAM メモリ インターフェイス ソリューションの構成 

RD_DATA 


要求を発行する前に、init_calib_complete 信号が High にアサートされている必要があります (図 2-25)。 

アサートされていない場合は読み出し/書き込み要求を発行できず、クライアントインターフェイ 

ス側では app_wr_cmd または app_rd_cmd のアサートが無視されます。app_wr_cmd を 1 サイクル 




パルスとしてアサートすると書き込み要求が発行されます。このとき、app_wr_addr、app_wr_data、 

app_wr_bw_n 信号がいずれも有効である必要があります。直後のサイクルで app_rd_cmd を 1 サ 

イクルパルスとしてアサートすると読み出し要求が発行されます。このとき、 app_rd_addr が有効 

である必要があります。 1 サイクルのアイドル時間の後、同じクロックサイクルで読み出し要求と 

書き込み要求が同時にアサートされます。この場合、メモリの読み出しが先に実行され、次に書き 

込みが実行されます。 

図 2-25 には、メモリデバイスからユーザーデザインにデータが返されるタイミングも示していま 

す。 app_rd_vld 信号がアサートされると、 app_rd_data は有効です。コアは返されたデータをバッ 

ファーしないため、app_rd_vld がアサートされているサイクルで app_rd_data をサンプルする必要 

があります。データのバッファー機能は、必要に応じてユーザーが追加できます。図 2-25 はプロ 

トコルの説明のためのものであり、必ずしもこの読み出しコマンドからデータが返されるわけでは 

ありません。 


PHY デザインでは、PLL モジュールを使用してさまざまなクロックを生成する必要があります。ク 

ロックをデザイン全体に分配するために、グローバルクロックネットワークとローカルクロック 

ネットワークの両方を使用します。 



• 内部 FPGA ロジック 

• 書き込みパス (出力) ロジック 

• 読み出しパス (入力) および遅延ロジック 

• IDELAY 基準クロック (200MHz) 

PHY には PLL が 1 つ必要です。ほとんどの内部ロジック用のクロック、PHASER への入力クロッ 

ク、そしてマルチ I/O バンクインプリメンテーションで複数の PHASER ブロックの同期のために 

必要な同期パルスは、この PLL を使用して生成します。 

PHASER ブロックには、メモリ基準クロック、周波数基準クロック、位相基準クロックの 3 つを 

PLL から供給する必要があります。メモリ基準クロックは、 QDRII+ メモリ インターフェイス ク 

ロックと同じ周波数である必要があります。周波数基準クロックは、 400 ~ 1066MHz の周波数と 

なるようにメモリのクロック周波数の 2 倍または 4 倍のいずれかとします。位相基準クロックは読 

み出しバンクで使用します。このクロックは内部配線されたメモリ読み出しクロック (CQ/CQ#) を 

使用して生成され、 PHASER ロジックでデータキャプチャに使用されます。 

PLL によって生成される内部ファブリッククロックは、グローバルクロッキングリソースで 

QDII+ メモリの半分の周波数でクロッキングされます。 

IDELAYCTRL モジュールには 200MHz の IDELAY 基準クロックを供給する必要があります。こ 

のモジュールは、環境の変化に合わせて I/O 領域内の IDELAY エレメントのキャリブレーション 

を常時実行します。 IP コアは、外部クロック信号が IDELAYCTRL モジュールを駆動することを 

前提としています。 IDELAYCTRL 入力クロックを PLL クロックで駆動する場合は、PLL ロック 

信号を IODELAY_CTRL モジュール内の rst_tmp_idelay 信号に組み込む必要があります。これに 

より、クロックを使用前に安定させることができます。 

表 2-11 に、インフラストラクチャモジュールで使用する信号をまとめます。これらは、デザイン 

で必要なクロックおよびリセット信号を供給します。 



表 2-11 : インフラストラクチャのクロッキング/ リセット信号 


mmcm_clk 入力システムクロック入力です。 

物理インターフェイス 


sys_rst 入力ユーザーアプリケーションからのコアリセットです。 

iodelay_ctrl_rdy 入力 IDELAYCTRL ロックステータスです。 

clk 出力半分の周波数のファブリッククロックです。 

mem_refclk 出力メモリクロックと同じ周波数の PLL 出力クロックです。 

freq_refclk 出力 PHASER の FREQREFCLK 入力を供給する PLL 出力クロック 

です。周波数が 400 ~ 1066MHz の範囲となるように生成され 

ます。 

sync_pulse 出力 mem_Refclk の 1/16 で生成される PLL 出力です。マルチバン 

クインプリメンテーションで同期信号として PHY ハードブ 

ロックに送信されます。 

pll_locked 出力 PLLE2_ADV からのロック出力です。 

rstdiv0 出力内部ファブリックの 1/2 周波数クロックに同期したリセット出 

力です。 

物理インターフェイスは、 FPGA メモリ インターフェイス ソリューションを外部 QDRII+ SRAM 

デバイスに接続する部分です。表 2-12 に、このインターフェイスで使用される I/O 信号を示しま 

す。これらの信号は、 QDRII+ SRAM デバイスの対応する信号へ直接接続できます。 

表 2-12 : 物理インターフェイスの信号 


qdr_cq_n 入力 QDR CQ#。 メモリから返されるエコークロックです。 

qdr_cq_p 入力 

qdr_k_n から派生します。 

QDR CQ。メモリから返されるエコークロックです。qdr_k_p 

から派生します。 

qdr_d 出力 QDR Data。PHY から QDRII+ メモリ デバイスへの書き込み 

データです。 

qdr_dll_off_n 出力 QDR DLL Off。 メモリ デバイスの DLL を OFF にする信号で 

す。 

qdr_bw_n 出力 QDR Byte Write。 PHY から QDR II+ SRAM デバイスへの 

バイト書き込み信号です。 

qdr_k_n 出力 QDR Clock K#。 メモリ デバイスへ供給される反転入力ク 

ロックです。 

qdr_k_p 出力 QDR Clock K。 メモリ デバイスへ供給される入力クロックです。 

qdr_q 入力 QDR Data Q。メモリの読み出しから返されるデータです。 




表 2-12 : 物理インターフェイスの信号 (続き) 

qdr_qvld 入力 QDR Q Valid。 qdr_q のデータが有効であることを示す信号 

です。 QDR II+ SRAM デバイスにのみ存在します。 

qdr_sa 出力 QDR Address。メモリの操作で使用するアドレスです。 

qdr_w_n 出力 QDR Write。メモリへの書き込みコマンドです。 

qdr_r_n 出力 QDR Read。メモリへの読み出しコマンドです。 

メモリ デバイスとのインターフェイス 

図 2-26 に、 4 ワード メモリ デバイスの物理インターフェイスプロトコルを示します。 



qdr_k_p 

qdr_k_n 

qdr_w_n 

qdr_r_n 

qdr_sa 

qdr_d 

qdr_bw_n 

qdr_cq_p 

qdr_cq_n 

qdr_qvld 

qdr_q 

4 ワードバーストモード 

RD_ADDR WR_ADDR 

図 2-26 : バースト長 4 ワードのメモリデバイスのプロトコル 

• アドレスは SDR フォーマットです。 

DW1 DW2 DW3 DW4 

BW1 BW2 BW3 BW4 

DW1 DW2 DW3 DW4 

• メモリへのすべての入力信号は qdr_k_p に対して中央に位置しています。 


• qdr_w_n がアサートされた後の qdr_k_p の立ち上がりエッジで書き込み要求に対するデータ 

が現れます。 

• バイト書き込み信号がデータと一緒にサンプルされます。 

• qdr_qvld 信号は、 qdr_cq_n クロックに揃ったデータエッジが返される 1/2 サイクル前にア 


• qdr_q 信号のエッジは qdr_cq_p および qdr_cq_n と揃っています。 



PHY のアーキテクチャ 


7 シリーズ FPGA の PHY は専用のブロックとソフトキャリブレーションロジックで構成されて 

います。専用ブロックは隣接して配置され、クロックおよびデータパスの配線を最短に抑え、高性 

能な物理層を構築するためにインターコネクトで直接接続されています。 

QDRII+ SRAM PHY で使用されている主な専用ブロックとその機能は次のとおりです。 

• 7 シリーズの各バンクで利用可能な I/O は 4 つのバイトグループに分けられ、 1 つのグループ 

は最大 12 の I/O で構成されています。 

• 各バイトグループに PHASER_IN/PHASER_OUT ブロックがあり、クロック位相を高精度で 

調整できるマルチステージのプログラマブル遅延ラインループを形成します。 PHASER に 

よって生成される I/O バンク内の専用クロックはバイトグループクロックと呼ばれ、このド 

ライバーによって駆動されるロード数を最小に抑えます。 

• OUT_FIFO と IN_FIFO は各バイトグループが備える、深さが 8 の浅い FIFO で、データを 

ファブリックドメインから I/O クロックドメインへ転送する役割を果たします。 OUT_FIFO 

はメモリに送信する出力データとアドレス/制御信号を格納するために使用し、 IN_FIFO は 

キャプチャした読み出しデータを FPGA ファブリックに転送する前に格納するために使用し 

ます。 

メモリ インターフェイス信号をバイトグループ内に配置する際の規則については、「ピン配置の要 

件」で説明します。 





 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 


 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 2-27 : 36 ビット QDRII+ インターフェイスの PHY の概略ブロック図 

 

QDRII+ SRAM への書き込みパスには、書き込み処理の実行に必要なアドレス信号、データ信号、 

制御信号が含まれます。 4 ワードバースト長モードのアドレス信号、およびメモリへの制御信号は 

SDR フォーマットを使用します。書き込みデータの値 (qdr_d および qdr_bw_n) は、必要な 4 ワー 

ドバーストをクロック周期内で実現するために DDR フォーマットを使用します。図 2-28 に、書 

き込みパスとそのサブモジュールの概略ブロック図を示します。 

出力アーキテクチャ 

QDRII+ インターフェイス ソリューションの出力パスは、7 シリーズ FPGA が備える OUT_FIFO、 

PHASER_OUT_PHY、および OSERDES プリミティブを使用します。これらのブロックは、メモ 

リデバイスへのすべての PHY 出力をクロッキングする目的で使用します。 

PHASER_OUT は、メモリへの出力に必要なクロックを供給します。各バイトグループの 

OUT_FIFO と OSERDES/ODDR に同期クロックを供給します。 PHASER_OUT は、それぞれの 




 

 

 

 

 

 


バイトグループのバイトクロック (OCLK)、分周バイトクロック (OCLKDIV)、遅延バイトク 

ロック (OCLK_DELAYED) を生成します。バイトクロック (OCLK) はメモリ インターフェイス 

クロックと同じ周波数で、分周バイトクロック (OCLKDIV) はメモリ インターフェイス クロック 

の半分の周波数です。バイトクロック (OCLK) を使用して、書き込みデータ (D) とバイト書き込 

み (BW) 信号を OSERDES から メモリへクロッキングします。 PHASER_OUT から出力される 

OCLK_DELAYED はバイトクロック (OCLK) に対して 90° 位相シフトした出力で、メモリへの 

書き込みクロック (K/K#) の生成に使用されます。 

書き込みキャリブレーションロジックは、 K クロック出力を含む書き込みデータバイトの左右両 

端を検出し、PHASER_OUT の OCLK_DELAYED のタップ位置を調整します。最終的にそのタッ 

プ位置を可能な限り中央近くに調整します。残りの書き込みデータバイトは、キャリブレーション 

されたバイトレーンを基準にしてスキュー調整されます。 

OUT_FIFO は書き込みデータをファブリックドメインから PHASER クロックドメインへ変換す 

る一時バッファーとして機能し、 I/O ロジックからの出力データをクロックで出力します。ファブ 

リックロジックは、 OUT_FIFO からの FULL フラグ出力に基づき、周波数が 1/2 のファブリック 

クロックで OUT_FIFO への書き込みを実行します。 OUT_FIFO および OSERDES の操作に必要 

なクロックは PHASER_OUT から供給されます。 

図 2-28 に、 PHASER_OUT を使用した書き込みパスのクロッキングの詳細を示します。 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 2-28 : 書き込みパス 





 

 

 

 

 

 

出力パス 

図 2-29 に、 PHASER_OUT を使用したアドレス/制御のクロッキングの詳細を示します。 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 2-29 : アドレスパス 

アドレス/コマンドおよび書き込みデータはユーザーバックエンドから供給されるため、QDR PHY 

はこれらの信号をファブリックドメインから内部 PHASER クロックドメインへ転送した後、 

OSERDES から メモリへ与えます。 OUT_FIFO は主にデザインにおけるドメイン転送エレメント 

として使用されるため、このライトイネーブルおよびリードイネーブル信号は常に有効にしてお 

く必要があります。この要件を満たすために使用されているのが PHY 制御ブロックです。 

PHY 制御ブロック 

QDR PHY は、OUT_FIFO および PHASER_OUT_PHY とのインターフェイスに PHY 制御ブロッ 

クを使用します。OUT_FIFO の状態が EMPTY に近づくと (電圧と温度の変動によって WRCLK 

と RDCLK が OUT_FIFO でどの程度揃えられるかによって) OUT_FIFO がストールする可能性が 

あります。このため、PHY 制御ブロックを使用して 1 つ以上の OUT_FIFO が EMPTY に近い状 

態になることのないように制御します。 PHY 制御ブロックは、 OUT_FIFO がなるべく FULL に近 

い状態で動作するようにします。 

初期化するには、次の手順に従います。 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 




1. Phy_control_Ready がアサートされた後、PHY_CONTROL の pc_phy_counters に十分大きな 

遅延の値をプログラミングします。制御ワードのフォーマットを図 2-29 と図 2-30 に示しま 

す。 

ビット 35:32 31 30 29:25 24:23 22:17 16:15 14:12 11:8 7:3 2 1 0 

フィールド AO1 Major 

OP 

Minor 

OP 

Event 

Delay 

Seq 

Data 

Offset 

IndexHi 

(Rank) 

遅延カウンターを使用して PHY 制御ブロックが PHY 制御ワード FIFO から次のコマンドを 

フェッチするのを遅らせ、その間に PHY 制御ワード FIFO が FULL になるようにします。PHY 制 

御ワード FIFO が空になると PHY_CONTROL がストールし、その結果 OUT_FIFO のリードイ 

ネーブル信号を常時アサートできなくなるため、この FIFO は EMPTY にならないようにします。 

OUT_FIFO は ASYNC_MODE と 4x4 モードで使用します。 

PHY 制御ワードには次の値を割り当てます。 

IndexLo 

(Bank) 

図 2-29 : 制御ワードのフォーマット 

• 制御ワード [31:30] は 01 に設定します。 

• 制御ワード [29:25] は 5'b11111 に設定し、 pc_phy_Counters に十分に大きな遅延値をプログ 

ラムします。 



AO0 

Command 

Offset 

MajorOP MinorOP EventDelay IndexHi IndexLo レジスタ 

0-REGPRE 0 - REG Register Data[4:0] IndexHi[16] = 

Register Data[5] 

IndexHi[15] = 

Register Addr[3] 

Register Address 

Bits [2:0] 

Non- 

Data 

4'b0000 - 4'b0011 : 予約 

4'b0100 : CTLCORR 

4'b0101 : RRDCNTR 

4'b0110 : REF2ACT 

4'b0111 : TFAW 

4'b1000 : A2ARD 

4'b1001 : A2AWR 

4'b1010 : PRE2ACT 

4'b1011 : ACT2PRE 

4'b1100 : RDA2ACT 

4'b1101 : RD2PRE 

4'b1110 : WRA2ACT 

4'b1111 : WR2PRE 

Read Data 

1 - PRE 5'b000xx - STALL DC DC STALL オペレーションは、 pc_ 

5'b010xx - REF 

5'b100xx - PREBANK 

ランク 

ランク 

DC 

バンク 

phy_counters からシーケンス制 

御用ステートマシンへの Ready 

信号の発行を遅らせます。 

5'b110xx - PREALL ランク DC 

その他 - NOP DC DC 

1-ACTRDWR ACT 29:28 : ACT Slot 

27 : AP 

26:25 : RDWR Slot 

ランクバンク 

図 2-29 : 制御ワードのデコード


プリ FIFO 


• 制御ワード [2] をアサートすると Non-Data コマンドが発行されます。 

• Command Offset と Data Offset は 0 に設定します。 

• PHY 制御ワード FIFO (phy_ctl_fifo) が FULL の場合を除き、 Phy_ctl_wr は 1 に設定します。 

2. OUT_FIFO にエントリ (コマンド/アドレスおよび書き込みデータ) を書き込みます。これらの 

エントリは FULL 状態に達するまで NOP です。 

3. 9 回の書き込みによって FULL フラグが High になると、 FULL フラグがディアサートされる 

まで FIFO への書き込みはすべて停止します (手順 4)。 

4. その後、 PHY_CONTROL が (十分に大きい遅延が経過後) OUT_FIFO の RDENABLE をア 

サートします。 

5. 読み出しが開始すると、 FULL フラグがディアサートされます。 

6. FULL フラグのディアサートから 2 クロックサイクル後に OUT_FIFO への書き込みが再開し 

ます。PHY 制御ブロックへのデータコマンドの送信を続けます。制御ワード [2:0] を 001 に設 


7. 以上の手順により、 WRENABLE と RDENABLE はどちらも常時アサートされます。 

OUT_FIFO が ALMOST_FULL 状態に近づくと、電圧と温度の変動によって wr/rd クロック位相 

が変化し、 OUT_FIFO が一時的に FULL の状態になる可能性があります。低レイテンシのプリ 

FIFO を使用してユーザーからのコマンド要求/書き込みデータを格納し、 OUT_FIFO が実際に 

FULL になると信号を格納します。 

OSERDES ブロックはすべての I/O にあり、メモリデバイスとの通信に必要なクロック、アドレ 

ス、データ、および制御信号の生成を簡潔にする役割を果たします。 OSERDES のフローでは 2 つ 

の異なる入力クロックを使用してこの機能を実現します。データ入力ポート D1/D2 または D3/D4 

のデータは CLKDIV 入力ポートに供給されるクロック (この場合は clk) で入力され、パラレル-シ 

リアル変換ブロックを通過します。 PHY から メモリ デバイスへの出力はすべて OSERDES を使用 

して駆動します。 OSERDES から出力された信号はすべて、生成した K/K# クロックに対して中央 

に揃える必要があります。このため、 OSERDES と PHASER_OUT ブロックを組み合わせて使用 

することでこのアライメントを実現しています。アドレスおよび制御信号を駆動する出力クロック 

は、出力信号がメモリ側で K/K# クロックに対して中央に位置するようにシフトされます。 

読み出しパスはメモリから供給された読み出しクロックを使用してデータキャプチャを実行する 

と共に、読み出しクロックをデータウィンドウの中央に位置させてデータキャプチャ時に十分な 

マージンを確保する役割を果たします。読み出しを実行する前には、キャリブレーションが必要で 

す。キャリブレーションは読み出しパスの主要な機能であり、ユーザー インターフェイスがメモリ 

に対するトランザクションを開始する前に実行する必要があります。 

データキャプチャ 

図 2-30 に、読み出しクロックと読み出しデータが FPGA に入力されてからユーザーに到達するま 

でのパスの概略ブロック図を示します。読み出しクロックは ILOGIC をそのまま通過し、マルチ領 

域 BUFMR を経由して各バイトグループの PHASER に入力されます。 BUFMR の出力は直後に 

ある PHASER の PHASEREFCLK 入力だけでなく、その上下に位置するバンクで利用可能な 

PHASER の PHASEREFCLK 入力も駆動できます。次に、 ISERDES ブロックで PHASER によっ 

て生成したバイトグループクロック (ICLK、 OCLK、 ICLKDIV) を用いて、バイトグループ内の 

読み出しデータ (Q) をキャプチャします。キャリブレーションロジックは、 PHASER によって提 




 

 

 

 

 

 

 

 

 

 

 

 


供される細精度の遅延タップをインクリメントしてバイトグループクロックを読み出しデータ 

ウィンドウの中央に揃え、最大限のデータキャプチャマージンを確保します。 

各バイトグループの IN_FIFO (図 2-30) は、それぞれのバイトグループの ISERDES でキャプチャ 

した各 Q ビットから 4 ビットデータを受信し、ストレージアレイに書き込みます。 PHASER_IN 

で生成した周波数が 1/2 のバイトグループクロック (ICLKDIV) は、 ISERDES のデータキャプ 

チャのほか、キャプチャした読み出しデータを IN_FIFO に書き込む際にも使用します。 IN_FIFO 

に対するライトイネーブル信号は常にアサートされ、データを連続して書き込むことができます。 

IN_FIFO でフラグがアサートされると IN_FIFO からのデータフローがストールしてしまう可能 

性がありますが、その場合でも IN_FIFO の受信側では浅い同期 post_fifo を使用しているため、キャ 

プチャしたデータは FPGA ロジックから連続して読み出すことができます。また、キャリブレー 

ションにより、読み出しデータを周波数が 1/2 のファブリッククロックの立ち上がりエッジに揃え 

ると共に、すべてのバイトグループからの読み出しデータの遅延が同じになるようにします。実際 

のキャリブレーションおよびアライメントロジックの詳細は、「キャリブレーション」で説明しま 

す。 

 

 

 

 

キャリブレーション 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 2-30 : 読み出しデータパス 

キャリブレーションロジックは、クロックがデータ有効ウィンドウの中心に揃うように、読み出し 

クロックおよび読み出しデータに遅延を与えます。クロックのセンタリングには、クロックに対し 




て非常に細精度の遅延タップを与えることのできる PHASER を使用します。 PHASER_IN の各遅 

延タップは、データ周期の 1/64 ずつクロックに対してインクリメントします。 

メモリ デバイスからのエコークロックが安定すると、キャリブレーションが開始します。エコー 

クロックが安定するまでの時間はメモリベンダーによって異なるため、コアの CLK_STABLE パ 

ラメーターで指定する必要があります。安定するまでは、すべての読み出しパスロジックがリセッ 

ト状態となります。キャリブレーションは次の 2 段階で実行されます。 

1. Q を基準にした読み出しクロックのキャリブレーション 

2. データアライメントの実行と Valid 信号の生成 

読み出しクロックとデータのキャリブレーション 

各バイトグループ内の PHASER_IN/PHASER_OUT クロックは、対応するバイトグループの読み 

出しデータ (Q) のキャプチャに使用するすべての ISERDES をクロッキングします。 ICLKDIV も 

読み出しデータ IN_FIFO の書き込みクロックとして使用します。1 つの PHASER_IN ブロックは、 

12 の I/O からなる 1 つのグループに関連付けられています。 7 シリーズ FPGA の各 I/O バンクに 

は 4 つの PHASER_IN ブロックがあるため、 1 つのバンクに 4 つの読み出しデータバイトを置く 



リードレベリングのこの工程では、1 バイトずつ読み出しクロックをそのバイトグループの対応す 

る読み出しデータの中央に揃えます。この工程では最初に特定の QDRII+ SRAM アドレス位置に 

対して決まったデータパターンを使用した書き込みコマンドを発行します。この書き込みコマンド 

の後、連続した読み出しコマンドを発行し、書き込み先と同じアドレス位置から連続してデータを 

読み出します。 


す。このロジックは読み出したデータパターンのシーケンスを確認し、クロックとデータが揃って 

いるかどうかを判断します。細精度の遅延ラインでタップが 0 の場合におけるキャプチャクロック 

とデータウィンドウの最初の位置関係はわかっていません。アルゴリズムは、 IDELAY エレメン 

トを介して読み出しデータに遅延を与えることで、クロックの立ち上がりおよび立ち下りエッジが 

対応するデータウィンドウの左端に揃うようにします。 

次に、 PHASER タップを使用してクロックを遅延させ、対応するデータウィンドウの中央に位置 

するようにします。 PHASER_TAP の精度は FREQ_REF_CLK 周期によって決まり、 1 タップは 

(FREQ_REFCLK_PERIOD/2)/64ps となります。周波数が 400MHz 以上のメモリインターフェイ 

スの場合、最大値の 64 PHASER タップを使用すると遅延は 1 データ周期、すなわち 1/2 クロック 

周期となります。これにより、キャリブレーションロジックはクロックを正確にデータウィンド 

ウの中央に揃えることができます。 

周波数が 400MHz 未満の場合は、FREQ_REF_CLK の周波数が MEM_REF_CLK の周波数の 2 倍 

であるため、 PHASER から得られる最大遅延はデータ周期の 1/2、すなわちクロック周期の 1/4 と 

なります。このため周波数が 400MHz 未満では PHASER の遅延タップを使用しただけではクロッ 

クをデータウィンドウの中央に正確に揃えることができない場合があります。したがって、このよ 

うな周波数範囲のときは IDELAY タップと PHASER タップによるデータ遅延を組み合わせて使 

用します。キャリブレーションロジックは、クロックとデータの最初のアライメントに基づいて最 

適な遅延を決定します。 



化以外にも、読み出しキャプチャクロックが不安定なジッター領域に位置しているかどうかカウン 

ターを使用して追跡します。カウンター値が 3 の場合は、タップを 3 回インクリメントしてもサン 





プルしたデータ値が変わらなかったことを意味しており、読み出しキャプチャクロックが安定領域 

にあると考えられます。直前の値と異なる値が検出されると、カウンター値は 0 にリセットされま 

す。次に、データ不一致が検出されるまで PHASER_IN および PHASER_OUT ブロックの細精度 

の位相シフト遅延ラインを 1 タップずつインクリメントします。所定の安定時間の後、IN_FIFO か 

ら読み出したデータを直前のタップ値で記録したデータと比較します。この比較を、データ不一致 

が検出されるまで、すなわち有効なデータウィンドウのエッジが検出されるまで繰り返します。安 

定したカウンター値が定数 3 になったときの PHASER の細精度の位相シフトタップの数が有効 

ウィンドウです。このアルゴリズムにより、不安定なジッター領域で有効エッジを誤検出する可能 

性が抑えられます。 

データアライメントと Valid 信号の生成 

キャリブレーションの第 2 工程としてここでは次を実行します。 

• すべての読み出しバイトグループからの読み出しデータを ISERDES の CLKDIV キャプチャ 

クロックの立ち上がりエッジに揃える。 

• 固定レイテンシモードのレイテンシを設定する。 

• 幅の狭いメモリを接続して幅の広いメモリを構築する場合は、各メモリのレイテンシを一致さ 

せる。 

• 決定したレイテンシを読み出し Valid 生成ロジックに送信する。 

読み出しデータキャプチャクロックが中央に揃うと、キャリブレーションロジックは既知のデー 

タパターンを QDRII+ メモリに書き込み、このメモリから連続した読み出しを実行します。これに 

より、PHASER_IN の ICLKDIV 出力の立ち上がりエッジまたは立ち下がりエッジに揃った状態で 

データが読み出されるかどうかを確認します。バイトグループからのキャプチャデータが立ち下 

がりエッジに揃っている場合、 PHASER_IN への EDGE_ADV 入力 (ICLKDIV 出力を高速クロッ 

クの 1 サイクル分シフト) を使用して立ち上がりエッジに揃えます。 

次に、クライアントインターフェイスのデータに関連付けた Valid 信号を生成します。このキャリ 

ブレーション工程では、既知のデータパターンを 1 回メモリに書き込み、これを読み出します。そ 

して、期待されたデータが返されるまでのサイクル数を読み出しロジックでカウントします。この 

工程の基本的なフローは次のとおりです。 

1. 各メモリ デバイスで読み出しデータが到達するまでのサイクル数をカウントする。 

2. 固定レイテンシとして使用する値を決定する。この値は PHY_LATENCY パラメーターでユー 

ザーが指定するか、またはすべてのメモリデバイスにおける最大レイテンシに設定します。 

3. 読み出し Valid 信号の生成をキャリブレーションする。上の手順で決定した値を使用し、読み出 

し Valid 信号に遅延を与えてユーザーの読み出しデータに揃える。 

4. cal_done をアサートする。 

7 シリーズ FPGA の QDRII+ SRAM メモリ インターフェイス ソリューションは、カスタマイズす 

ることで複数のコンフィギュレーションをサポートします。各コンフィギュレーションは、コアの 

最上位の Verilog パラメーターで定義します。表 2-13 に、これらのパラメーターをまとめます。 




表 2-13 : 7 シリーズ FPGA の QDRII+ SRAM メモリ インターフェイス ソリューションで 

コンフィギュレーション可能なパラメーター 

パラメーター値説明 

MEM_TYPE QDR2PLUS メモリのアドレスバス幅です。 

CLK_PERIOD メモリのクロック周期 (ps) です。 

BURST_LEN 4 メモリのデータバースト長です。 

DATA_WIDTH メモリのデータバス幅で、MIG ツールで設定します。サポートさ 

れる最大値は 36 です。 

BW_WIDTH 必ず DATA_WIDTH/9 に設定します。 

NUM_DEVICES 使用するメモリデバイスの数です。 

MEM_RD_LATENCY 2.0 

2.5 

使用するメモリデバイスの読み出しレイテンシをメモリクロッ 

クサイクル数で指定します。メモリベンダー提供のデータシート 

に記載の値を使用してください。 

FIXED_LATENCY_MODE 0、 1 メモリからクライアントインターフェイスへの読み出し応答に、 

定義済みのレイテンシの値を使用するかどうかを示します。 0 の 

みをサポートし、この値に指定すると、設定可能なレイテンシの 

最小値が使用されます。 

CPT_CLK_CQ_ONLY TRUE メモリから供給される読み出しクロックの 1 つ (立ち上がりク 

ロック) のみを使用してデータをキャプチャすることを示します。 

PHY_LATENCY 読み出しコマンドを発行してから読み出しデータがクライアン 

ト インターフェイスに返されるまで PHY が待機するレイテンシ 

を示します。 

CLK_STABLE ( メモリ ベンダーの 

データシート参照) 

エコークロックが安定するまでのサイクル数です。 

IODELAY_GRP デザインで複数の IP コアを使用する場合のみの IODELAY_ 

CTRL の特別な名前です。 

REFCLK_FREQ 200.0 

300.0 

IDELAYCTRL の基準クロック周波数です。 

RST_ACT_LOW 0、 1 アクティブ Low またはアクティブ High リセットです。 

IBUF_LPWR_MODE ON 

OFF 

IODELAY_HP_MODE ON 

OFF 

入力バッファーの低消費電力モードの有効または無効を指定し 

ます。 

IODELAY プリミティブの高性能モードの有効または無効を指 

定します。OFF にすると、IODELAY は低消費電力モードで動作 

するため性能が低下します。 




コンフィギュレーション可能なパラメーター (続き) 


SYSCLK_TYPE DIFFERENTIAL 

SINGLE_ENDED 

NO_BUFFER 

REFCLK_TYPE DIFFERENTIAL 

SINGLE_ENDED 

NO_BUFFER 


DIFF_TERM TRUE 

FALSE 



システムがシングルエンドシステムクロックを使用する、差動シ 

ステムクロックを使用する、または内部クロックで駆動される ( 

バッファーなし) かを示します。選択した CLK_TYPE の設定に 

基づいて、クロックを適切な入力ポートに配置する必要がありま 

す。差動クロックの場合は sys_clk_p/sys_clk_n を、シングルエン 

ドクロックの場合は sys_clk_i を使用します。NO_BUFFER を選 

択した場合、ポートリストに表示される sys_clk_i は内部クロッ 

クで駆動する必要があります。 

システムがシングルエンド基準クロック、差動基準クロックを使 

用するか、内部クロックによって駆動されるか (バッファーなし)、 

またはシステムクロック入力にのみ接続できるか (システムク 

ロックを使用) を示します。選択した CLK_TYPE の設定に基づ 

いて、クロックを適切な入力ポートに配置する必要があります。 

差動クロックの場合は clk_ref_p/clk_ref_n を、シングルエンドク 

ロックの場合は clk_ref_i を使用します。 NO_BUFFER を選択し 

た場合、ポートリストに表示される clk_ref_i は内部クロックで 

駆動する必要があります。 USE_SYSTEM_CLOCK を選択した場 

合、clk_ref_i はユーザーデザインの最上位モジュールでシステム 

クロックに接続されます。 

システムクロック入力に差動終端が必要かどうかを示します。 

CLKFBOUT_MULT – PLL の VCO (電圧制御オシレーター) 乗算器です。動作周波数に 

基づいて MIG ツールで設定します。 





– PLL 出力用の VCO 出力分周器です。動作周波数に基づいて MIG 

ツールで設定します。 

CLKOUT0_PHASE – PLL 出力の CLKOUT0 の位相です。メモリ インターフェイス ピ 

ンに選択したバンクおよび動作周波数に基づいて MIG で設定し 

ます。 

DIVCLK_DIVIDE – PLLE2 の VCO 分周器です。動作周波数に基づいて MIG ツール 

で設定します。 





コンフィギュレーション可能なパラメーター (続き) 


SIM_BYPASS_INIT_CAL SKIP 

FAST 

OFF 

シミュレーションを高速に行うためのシミュレーション専用パ 

ラメーターです。 

DEBUG_PORT ON、 OFF デバッグポートを有効にすると、ChipScope Analyzer の VIO (仮 

想 I/O) が使用可能になります。これにより、物理層のタップ設定 

を VIO での選択に基づいて変更できます。論理シミュレーション 

ではデバッグモードは不要なため、sim フォルダーの sim_tb_top 

モジュールでは必ず OFF に設定します。 


す。ピン配置を変更する場合は、MIG ツールを再実行してパラメーターを適切に設定することを推 

奨します。詳細は、231 ページの「ピン配置の要件」を参照してください。ピン配置のパラメーター 

設定が正しくないと、シミュレーションが正しく動作しない、デザインの配線ができない、タイミ 

ングが満たされない、などの結果を招くことがあります。これらのパラメーターで物理層をセット 

アップし、物理層との間に必要な信号すべての配線が行われます。パラメーターは、選択したデー 

タ書き込み、データ読み出し、アドレス/制御バイトグループに基づいて計算されます。選択した 

システム信号 (システムクロック、基準クロック、ステータス信号) は考慮しません。 

表 2-14 : QDRII+ SRAM メモリ インターフェイス ソリューションのピン配置パラメーター 




BYTE_LANES_B2 



DATA_CTL_B2 




I/O バンクで使用するバイトレーンを 

定義します。ビット位置が 1 の場合は 

バイトレーンを使用し、 0 の場合は使 

用しません。 

I/O バンクにおけるバイトレーンの使 

用モードを定義します。ビット位置が 

「1」の場合はバイトレーンをデータに、 

「0」の場合はアドレス/制御に使用しま 

す。 

各バイトレーンにつき 12 ビットのパ 

ラメーターを使用し、必要な PHY の生 

成に使用する I/O 位置を決定します。 

このパラメーターはバンクごとに存在 

します。 CQ_P/CQ_N、 K_P/K_N、 

QVLD、DLL_OFF_N ピンを除き、デー 

タ書き込み、データ読み出し、アドレス 

/制御のすべてのピンがパラメーター生 

成の際に考慮されます。 

ビットの並びは MSB から LSB に向かって T0、 T1、 

T2、 T3 バイトグループの順です。 

4'b1101 : バンクでは 3 つのバイトレーンを使用し、 

1 つは使用しません。 

4'b1100 : BYTE_LANE の例を基準にすると、 2 つ 

のバイトレーンをデータ用に使用し、 1 つをアドレス 

/制御用に使用します。 

選択したバンクのすべてのバイトグループを表しま 

す。 1 つのバイトレーンの 12 ビットすべてを MSB : 

LSB の順に BA98_7654_3210 として表します。たと 

えば 1 つのバンクに対して、 48'hFFE_FFF_ 

000_2FF のように指定します。 

12'hDF6 (12'b1101_1111_0110):ビットライン 

0、 3、 9 は使用せず、残りのビットを使用します。 



表 2-14 : QDRII+ SRAM メモリ インターフェイス ソリューションのピン配置パラメーター (続き) 


BYTE_GROUP_TYPE_B0、 

BYTE_GROUP_TYPE_B1、 

BYTE_GROUP_TYPE_B2 

各 I/O バンクのバイトレーンを 

INPUT または OUTPUT として定義し 

ます。ビット位置が 1 の場合はバイト 

レーンに INPUT ピンが、 0 の場合は 

OUTPUT ピンが含まれることを示し 

ます。 

K_MAP 書き込みクロック (K/K#) のバンクお 

よびバイトレーン位置情報です。各信 

号ペアに 8 ビットのパラメーターが用 

意されています。 

• [7:4] - バンク位置で、サポートされ 

る値は 0、 1、 2 です。 

• [3:0] - バンク内のバイトレーン位 

置で、サポートされる値は 0、 1、 

2、 3 です。 

CQ_MAP 読み出しクロックの (CQ/CQ#) バンクお 

よびバイトレーン位置情報です。 

「K_MAP」の説明を参照してください。 


4'b0110 : 中央 2 つのバイトレーンに INPUT ピンが 

含まれ、それ以外のバイトレーンに OUTPUT ピンが 

含まれます。 

最上位のデータ書き込み / データ読み出しまたはアド 

レス/制御バイトグループで選択したバンクを、この 

パラメーターではバンク 0 とします。バンクの番号は 

上から順に 0、 1、 2 です。 

パラメーター内では、バイトグループ T0、T1、T2、T3 

にそれぞれ 3、 2、 1、 0 の番号が付けられます。 

48'h00_00_00_00_03_13 : 6 つの書き込みク 

ロックペア (各クロックピンに 8 ビット) のパラメー 

ターの例です。この場合、 2 つの書き込みクロックペ 

アのみを使用します。パラメーターの並びは MSB か 

ら LSB の順です (すなわち K[0]/K#[0] はパラメー 

ターの最下位 8 ビットに該当)。 

8'h13 :K/K# をバンク 1、バイトレーン 3 に配置し 

ます。 

8'h20 :K/K# をバンク 2、バイトレーン 0 に配置し 

ます。 

「K_MAP」の例を参照してください。 






ADD_MAP アドレスのバンクおよびバイトレーン 

位置情報です。各ピンに 12 ビットのパ 

ラメーターが用意されています。 

• [11:8] - バンク位置で、サポートさ 

れる値は 0、 1、 2 です。 

• [7:4] - バンク内のバイトレーン位 

置で、サポートされる値は 0、 1、 

2、 3 です。 

• [3:0] - バイトレーン内のビット位 

置で、サポートされる値は [0、 1、 

2、 ... A、 B] です。 

RD_MAP リードイネーブルのバンクおよびバイ 

トレーン位置情報です。「ADD_MAP」 

の説明を参照してください。 

WR_MAP ライトイネーブルのバンクおよびバイ 

トレーン位置情報です。「ADD_MAP」 

の説明を参照してください。 

ADDR_CTL_MAP アドレスバイトグループのバンクお 

よびバイトレーン位置情報です。アド 

レスには 3 つのバイトグループが必要 

で、このパラメーターは 3 つすべての 

アドレスバイトグループを選択した 

バイトグループを表します。 

「K_MAP」の説明を参照してください。 

D0_MAP、 D1_MAP、 



D6_MAP、 D7_MAP 

データ書き込みバス用のバンクよびバ 

イトレーンの位置情報です。 

「ADD_MAP」の説明を参照してくださ 

い。 

最上位のデータ書き込み/データ読み出し、またはアド 

レス/制御バイトグループで選択したバンクを、この 

パラメーターではバンク 0 とします。バンクの番号は 

上から順に 0、 1、 2 です。 


にそれぞれ 3、2、1、0 の番号が付けられます。バイト 

グループ内の最下位ピンを MAP パラメーターでは 0 

とします。 

バイトグループ内の最下位ピンを MAP パラメー 

ターでは 0 とします。バイトグループ内のピン番号は 

最下位ピンから最上位ピンに向かって 0 ~ 9 の番号が 

付けられます (DQSCC I/O ピンは含まれない)。バイ 

トグループの DQSCC_N ピンと DQSCC_P ピンの番 

号はそれぞれ A、 B です。 

264'h000_000_239_238_237_236_23B_23A_235_23 

4_233_232_231_230_229_228_227_226_22B_22A_ 

225_224 : アドレス幅が 22 ビットで各ピンが 12 ビッ 

トであることを表します。この例では、アドレス幅は 

20 ビットです。パラメーターの並びは MSB から LSB 

の順です (すなわち SA[0] はパラメーターの最下位 

12 ビットに該当)。 

12'h224 : アドレスピンをロケーション 4 のバンク 2、 

バイトレーン 2 に配置します。 

12'h11A : アドレスピンをロケーション A のバンク 

1、バイトレーン 1 に配置します。 

「ADD_MAP」の例を参照してください。 


「K_MAP」の例を参照してください。 






BW_MAP バイト書き込み信号のバンクおよびバ 

イトレーン位置情報です。 


い。 

Q0_MAP、 Q1_MAP、 



Q6_MAP、 Q7_MAP 



トレース長の要件 

ピン配置の要件 

データ読み出しバス用のバンクよびバ 

イトレーンの位置情報です。 


い。 







ここで説明するトレース長の要件は、高速動作が必要なアプリケーションを前提としています。ター 

ゲットアプリケーションの帯域幅によっては要件を緩和できる場合があります。実効トレース長を 

決定する際は、パッケージ遅延を考慮に入れる必要があります。これらの内部遅延は PACE (Pinout 

and Area Constraints Editor) を使用して求めることができます。 QDR II+ SRAM 信号間の最大電 

気的遅延に関する規則は次のとおりです。 

• データバス D のすべてのビットと関連する K/K# クロックとの電気遅延の最大値は ±15ps と 

します。 

• すべての Q と関連する CQ/CQ# との電気遅延の最大値は ±15ps とします。 

• すべてのアドレス/制御信号と関連する K/K# との電気遅延の最大値は ±50ps とします。 

• CQ と K クロック間に位相関係はありません。 K と D が一致し、 CQ と Q (読み出しデータ) 

が一致する必要があります。 


れていますが、 QDRII+ 物理層を使用する際にはいくつかの規則に従う必要があります。ザイリン 

クス 7 シリーズ FPGA は、各バイトグループに専用のロジックを備えています。 50 ピンの各バン 

クそれぞれに 4 つのバイトグループがあります。各バイトグループには 1 つの DQS クロック兼用 

(CC) I/O ペアと 10 の関連 I/O があり、このバイトグループが 4 つで 1 つの 50 ピンバンクを構成 

しています。各バンクにはマルチ領域クロック兼用 (MRCC) I/O ピンのペアが 2 組あり、これらは 

読み出しクロック (CQ と CQ#) の配置に使用します。 

一般的な QDRII+ 書き込みバンク構成では、これら 10 個の I/O のうち 9 つを書き込みデータ (D) 

に使用し、残りの 1 つをバイト書き込み (BW) に使用します。書き込みクロック (K/K#) は、書き 

込みバンク内の DQSCCIO ペアのうち 1 つを使用します。読み出しバンク内では、読み出しデータ 




は 10 個の I/O のうち 9 つに配置され、 QVLD は任意の読み出しデータバイトグループに配置さ 

れ、 CQ/CQ# クロックは読み出しバンク内で利用可能な MRCC_P ピンに配置されます。 

ザイリンクス 7 シリーズ FPGA は、高速同期専用のクロック配線が I/O バンク内で垂直に配線され 

ています。このため、 QDRII+ メモリ インターフェイスはバンクに水平でなく垂直に配置する必要 

があります。また、高さは最大で 3 バンクまでです。 

MIG ツールで生成したコアは、デザインで最適なピン配置が選択されています。 UCF による手動 

での変更は推奨しませんが、 UCF を変更する必要がある場合は、次の規則に従ってください。 

• メモリ インターフェイスの書き込みデータバス (D) は 1 つのバンクに配置します。書き込み 

データバスは、 FPGA バイトグループ内でバイト単位 (9 ビット幅) で配置する必要がありま 

す。また、インターフェイスのバイト書き込み (BW) 信号はすべて同じバンクに配置する必要 

があります。 

• K/K# クロックは書き込みデータバンクと同じバンクに配置します。これらのクロックは 

• 

DQSCCIO ピンペアに配置します。 

読み出しデータバス (Q) は、 FPGA バイトグループ内でバイト単位 (9 ビット幅) で配置しま 

す。 1 つのメモリコンポーネントの読み出しデータバスはすべて、同じバンクに配置すること 

を推奨します。 

• 読み出しデータクロック (CQ および CQ#) は、読み出しデータと同じバンクまたはそれに隣 

接するバンクで利用可能な 2 本の MRCC_P または MRCC_N ピンに配置します。読み出し 

データと読み出しクロックは同じバンクに配置することを推奨します。 

• アドレス/制御信号はすべて 1 つのバンクに配置します。アドレスバンクはデータ書き込み (D) 

バンクの隣に配置します。 

• dll_off_n 信号は、メモリ インターフェイスに使用しているバンク内の空き I/O に自由に配置 

できます。 

• システムクロックピンは、データ書き込みバンクに配置することを推奨します。 




MIG ツールは可能な限りこれら 2 つの規則に従います。ただし例外として、 PLL へのクロック入 

力用のピンがバンクにない場合は、隣のバンクから周波数バックボーンを経由して PLL にクロッ 

クを入力する必要があります。PLL へのシステムクロック入力は、クロック兼用 I/O から供給す 






ます。PLL の全体的な動作や使用中の出力に関する設定は変更しないでください。複数のインター 

フェイスで 1 つの PLL を共有することはできません。 


ださい。 






波数は sys_clk 制約で設定します。この設定は、 MIG の GUI で行います。この制約を変更する場 

合は、ほかの内部パラメーターにも影響が及ぶため、 MIG の GUI を再実行する必要があります。 

次に例を示します。 






I/O 規格は、 QDRII+ SRAM インターフェイスに合わせて LVCMOS15、 HSTL15_I、 

HSTL15_I_DCI、 DIFF_HSTL15_I、 DIFF_HSTL15_I_DCI の中から適宜設定されます。システム 

クロック (sys_clk) および I/O 遅延基準クロック (clk_ref) には LVDS_25 を使用します。これらの 

規格は、システムコンフィギュレーションに合わせて変更可能です。これらの信号は、システム接 

続のために最上位へ配線されます。 

• sys_rst :メインシステムリセット信号です。 







インターフェイスによっては、アドレス/制御およびデータがあるバンクの上下いずれかのバンクに 

システムクロックが必要となることがあります。この場合、 MIG ツールは UCF に制約を追加しま 

す。次に例を示します。 


PIN "*/u_infrastructure/plle2_i.CLKIN1" CLOCK_DEDICATED_ROUTE = 

BACKBONE; 

これは、 MIG ツールで生成したメモリ インターフェイス デザインでのみ使用してください。配置 

配線の実行時に次のような警告が表示されますが、この警告は無視してかまいません。 




corresponding PLL component is 

placed at site .The clock IO can use the fast path 



region.You may want to analyze why this problem exists and correct 





may lead to very poor timing results.It is recommended that this error 







I/O 規格 





NET "sys_clk_p" LOC = "Y5" | IOSTANDARD = DIFF_HSTL_I | 

VCCAUX_IO = DONTCARE; 

NET "sys_clk_n" LOC = "W5" | IOSTANDARD = DIFF_HSTL_I | 





MIG ツールは、 7 シリーズ FPGA に対する入力または出力に応じて SelectIO インターフェイス 

規格を選択し、コアの UCF を適切に生成します。これらの規格は変更しないでください。表 2-15 

に、ポートと使用される I/O 規格の一覧を示します。 

表 2-15 : I/O 規格 

信号 (1) 方向 I/O 規格 

qdr_bw_n 出力 HSTL_I 

qdr_cq_p、 qdr_cq_n 入力 HSTL_I_DCI 

qdr_d 出力 HSTL_I 

qdr_k_p、 qdr_k_n 出力 HSTL_I 

qdr_q 入力 HSTL_I_DCI 

qdr_r_n 出力 HSTL_I 

qdr_sa 出力 HSTL_I 

qdr_w_n 出力 HSTL_I 

注記 : 

1. これらの信号の動作電圧はすべて 1.5V です。 

パフォーマンス仕様を満たすには、 FPGA に DCI (HP バンクの場合) または IN_TERM (HR バン 

クの場合) が必要です。 MIG ツールで生成したデザインは、 High-Performance バンクでのデータ 

読み出し (Q) および読み出しクロック (CQ_P と CQ_N) に DCI 規格を使用します。High-Range バ 

ンクでは HSTL_I 規格を使用し、内部終端 (IN_TERM) 属性は MIG の GUI で選択します。 

QDRII+ SRAM デザインのデバッグ 

ここでは、メモリ インターフェイスの設計プロセスで生じる問題を特定し、修正するためのデバッ 

グ方法を手順を追って説明します。 



概要 

デバッグツール 


Virtex-7 FPGA の QDRII+ メモリ インターフェイスでは、 メモリ インターフェイス デザインの複 

雑な点が単純になっていますが、アプリケーション環境はそれぞれに異なるため、堅牢なデザイン 

を構築するには適切な配慮が必要です。シミュレーション、適切な合成とインプリメンテーション、 

PCB レイアウトガイドラインの順守などの機能検証や、IBIS シミュレーションやシグナルインテ 

グリティ解析などのボード検証を注意深く実行してください。 

ここでは、設計プロセスで生じる問題を特定し、修正するためのデバッグ方法を手順を追って説明 

します。特に、次の内容について詳しく説明します。 

• UNISIM シミュレーションモデルを使用した機能検証 

• デザインインプリメンテーションの検証 

• ボードレイアウトの検証 

• QDRII+ SRAM 物理層を使用したボードレベル問題のデバッグ 

• 一般的なボードレベルデバッグ手法 

メモリ インターフェイスの検証時に直面する主な問題としては、次の 2 つがあります。 

• キャリブレーションが正常に完了しない 

• 通常動作時にデータが破損する 

問題はその原因により、シミュレーションあるいはハードウェアでのみ発生する場合と、これら両 

方で発生する場合があります。 

図 2-31 に、これら 2 つの一般的な問題をデバッグする際の概略フローを示します。 


 

 

 

 

 

 

図 2-31 : MIG を利用した Virtex-7 FPGA QDRII+ SRAM のデバッグフロー図 

メモリ インターフェイス デザインのデバッグツールは数多くあります。ここでは、状況に応じて 

最適なデバッグリソースを紹介します。 

サンプルデザイン 

MIG ツールで QDRII+ SRAM デザインを生成すると、サンプルデザインとユーザーデザインが 

生成されます。サンプルデザインには、シミュレーションおよびハードウェアで完全に検証済みの 

合成可能なテストベンチが含まれます。このデザインは、MIG ツールで生成したデザインの動作を 

確認するために使用でき、ボード関連の問題を特定する際にも有用です。 




デバッグ信号 

MIG の [FPGA Options] ページには [Debug Signals Control] オプションがあります。この機能を 

有効にすると、キャリブレーション、タップ遅延、読み出しデータ信号を ChipScope Analyzer で 

確認できます。また、デバッグ信号がデザインの最上位モジュールで ChipScope Analyzer の VIO 

モジュールにポートマップされます。 

MIG で [Debug Signals for Memory Controller] オプションを有効にすると、デバッグポートを 

ChipScope ツールのコア (ILA、 ICON、 VIO) に接続するサンプルデバッグロジックがサンプル 

デザインのトップ (example_top) モジュールに作成されます。ユーザーデザインのトップでは、す 

べてのデバッグポート信号がいくつかのバスにグループ化され、ポートリストに表示されます。 

ChipScope ツールのすべてのデバッグポートが ChipScope ツールの各種コアに接続されているこ 

とを確認するには、リファレンスサンプルデザインのトップモジュールを確認してください。デ 

バッグポート対応のデザイン用にユーザーデザインのトップモジュールで生成されるデバッグ 

ポートは、「qdriip_ila0_data」、「qdriip_ila0_trig」、「qdriip_ila1_data」、「qdriip_ila1_trig」、 

「qdriip_vio2_async_in」、「qdriip_vio2_sync_out」です。 

ChipScope Pro 

ChipScope Pro ツールを使用し、ロジックアナライザー、バスアナライザー、 VIO ソフトウェア 

のコアをデザインへ直接組み込みます。 ChipScope Pro ツールではアプリケーションや MIG の信 

号をハードウェアでキャプチャするトリガー条件をユーザーが設定できます。キャプチャした信号 

は、 ChipScope Pro Logic Analyzer で解析できます ([参照 8])。 

シミュレーションのデバッグ 

図 2-32 に、シミュレーションのデバッグフローを示します。 


 

 

 

 

 

図 2-32 : シミュレーションのデバッグフロー図 

サンプルデザインを使用したシミュレーション検証 

MIG ツールで生成したサンプルデザインには、シミュレーションテストベンチ、MIG ツールで選 

択したメモリに基づくパラメーターファイル、および ModelSim の .do スクリプトファイルが含 

まれます。 

QDRII+ メモリ モデルは MIG では生成されません。 QDRII+ メモリ モデルはユーザーが用意し、 

シミュレーションに追加する必要があります。このサンプルデザインのシミュレーションが正常に 

完了すると、適切なシミュレーション環境であることが保証されます。 

これで、シミュレーションツールおよびザイリンクスライブラリが正しくセットアップされてい 

ることになります。ザイリンクスライブラリの設定方法は、『コマンドラインツールユーザーガ 

イド』 [参照 9] の「COMPXLIB」および『合成/シミュレーションデザインガイド』 [参照 10] を 

参照してください。シミュレーションツールのサポートについては、『7 シリーズ FPGA メモリ イ 

ンターフェイスソリューションデータシート』 [参照 11] を参照してください。 




サンプルデザインのシミュレーションでは、メモリ初期化を完了した後、テストベンチのスティ 

ミュラスに対応してトラフィックを実行します。メモリの初期化およびキャリブレーションが完了 

すると、cal_done 信号がアサートされます。この信号がアサートされるとトラフィックジェネレー 

ターに制御が移り、パラメーター値に基づいて読み出しおよび書き込みを開始します。 

表 2-16 に、シミュレーションで使用する信号およびパラメーターを示します。 

表 2-16 : シミュレーションで使用する信号 

信号名使用法 

tg_compare_error UI から書き込まれたデータと UI の読み出し時に受信したデータが一致 

していないことを示します。この信号はサンプルデザインの一部です。1 

回のエラーで信号がアサートされ、デザインがリセットされるまでその 

状態が続きます。 

tg_cmp_error UI から書き込まれたデータと UI の読み出し時に受信したデータが一致 

していないことを示します。この信号はサンプルデザインの一部です。 

データの不一致が生じるごとにアサートされます。 

app_wr_cmd 書き込みコマンドの書き込みアドレスおよび書き込みデータが有効であ 

ることを示します。 

app_wr_addr 書き込みコマンドのアドレスです。 

app_wr_data 書き込みコマンドの書き込みデータです。 

app_wr_bw_n バイト書き込み制御です。 

app_rd_cmd 読み出しコマンドの読み出しアドレスが有効であることを示します。 

app_rd_addr 読み出しコマンドのアドレスです。 

app_rd_data メモリ デバイスから返される読み出しデータです。 

app_rd_valid app_rd_data が有効な間アサートされる信号です。 


QDRII+ メモリの初期化に複雑な手順はありません。ただし、 Doff_n 信号がメモリベンダーの規 

定どおりにメモリに供給されていることを確認する必要があります。 MIG ツールで生成した 

QDRII+ SRAM インターフェイス デザインは、 FPGA から Doff_n 信号を駆動します。 200μs の待 

機時間の後に内部 MMCM がロックすると、 Doff_n 信号が High にアサートされます。 Doff_n が 

アサートされてから CLK_STABLE (2048 CQ クロックサイクル) が経過すると、メモリへのコマ 

ンドが発行されます。 

Doff_n 信号をメモリ側で終端し、 FPGA から駆動しないメモリ デバイスの場合、必要な終端手順 

はユーザーが実行する必要があります。 


キャリブレーションは、リードレベリング、書き込みキャリブレーション、リードイネーブルキャ 

リブレーションで構成されます。これは 2 段階で実行します。キャリブレーションプロセスが正し 

く完了すると、 cal_done 信号がアサートされます。詳細は、 215 ページの「物理インターフェイス」 







最初の工程では、ビット単位のリードレベリングキャリブレーションを実行します。この工程で 

使用するデータパターンは 00ff00ff00ffff00 です。このデータパターンをまずメモリに書き込みま 

す (図 2-33)。 

図 2-33 : 第 1 工程の読み出しキャリブレーションにおける書き込み 

このパターンを、ビット単位のキャリブレーション実行中に連続して読み出します (図 2-34)。 

図 2-34 : 第 1 工程の読み出しキャリブレーションにおける読み出し 

第 2 工程ではリードイネーブル信号のキャリブレーションを実行します。この工程で使用するデー 

タパターンは、「..55..AA」です。このデータパターンをメモリに書き込んでから読み出し、リー 

ドイネーブル信号のキャリブレーションを実行します (図 2-35)。 





図 2-35 : 第 2 工程の読み出しキャリブレーションにおける書き込みと読み出し 


再度読み出しを実行すると読み出しバスは別の値に駆動されます。これは、読み出しキャリブレー 

ションで正しいデータパターンを識別できるようにするため、主にハードウェアで必要です。 

第 2 工程のキャリブレーションが完了すると cal_done 信号がアサートされ、キャリブレーション 

プロセスが正しく完了したことを示します。 

テストベンチ 

cal_done がアサートされるとテストベンチに制御が移り、メモリへの書き込みおよび読み出しを実 

行します。書き込んだデータと読み出したデータが比較され、その結果が一致しない場合はエラー 

信号がアサートされます。図 2-36 に、エラーがアサートされずにテストベンチのインプリメンテー 

ションが成功した様子を示します。 

図 2-36 : キャリブレーション完了後のテストベンチの動作 

正しい書き込みおよび読み出しコマンド 

書き込みおよび読み出しコマンドを送信する際は、対応する UI 入力を適切にアサートまたはディ 

アサートする必要があります。詳細は、212 ページの「ユーザー インターフェイス」および 213 ペー 

ジの「クライアント インターフェイスを介したコアとのインターフェイス」を参照してください。 

サンプルデザインに付属するテストベンチデザインを使用して、 UI の動作を検証できます。 

QDRII+ SRAM インターフェイスのデータエラーをデバッグするには、 UI 信号をシミュレーショ 

ン波形を取得する必要があります。 






ModelSim の [Instance] ウィンドウで u_ip_top を選択すると、[Objects] ウィンドウに必要な UI 信 

号が表示されます (図 2-37)。 237 ページの表 2-16 に示した UI 信号で右クリックし、 [Add] → [To 

Wave] → [Selected Signals] をクリックします。 


図 2-37 : ModelSim の [Instance] ウィンドウ 

図 2-38 と図 2-39 に、 UI と QDRII+ インターフェイスの書き込み/読み出し波形の例を示します。 

図 2-38 : UI の書き込み/読み出し 

図 2-39 : QDRII+ インターフェイスの書き込み/読み出し 



合成およびインプリメンテーションのデバッグ 

図 2-40 に、合成およびインプリメンテーションのデバッグフローを示します。 


合成およびインプリメンテーションの検証 


MIG ツールによって生成されるサンプルデザインおよびユーザーデザインには、合成/インプリメ 

ンテーションスクリプトファイルとユーザー制約ファイル (.ucf) が含まれます。これらのファイ 

ルを使用してターゲットデザインを合成およびインプリメントすると、ビットストリームが生成さ 

れます。 

合成/ インプリメンテーションスクリプトファイル (ise_flow.bat/ise_flow.sh) は、 

example_design/par ディレクトリと user_design/par ディレクトリの両方にあります。こ 

のスクリプトを実行すると、サンプルデザインまたはユーザーデザインに対してインプリメンテー 

ションプロセス (合成、変換、 MAP、 PAR、 TRACE、および BITGEN) が実行されます。これら 

の各プロセスに設定したオプションのみが、QDRII+ SRAM MIG デザインで検証されています。イ 

ンプリメンテーションが正常に完了したデザインは、すべてのプロセスにエラーがない (タイミン 

グエラーがゼロ) ということになります。 

MIG 出力の変更を検証 

 

 

 

 

 

 

 

図 2-40 : 合成およびインプリメンテーションのデバッグフロー図 

MIG ツールではメモリインターフェイス信号の FPGA バンクをユーザーが選択できます。選択し 

たバンクに基づいて、 MIG ツールは必要なすべてのロケーション制約を記述した UCF ファイルを 

出力します。このファイルは、 example_design/par ディレクトリと user_design/par ディ 

レクトリに生成され、変更できません。 

MIG ツールは最上位の HDL パラメーターでパラメーターが指定されたオープンソース RTL コー 

ドを出力します。これらのパラメーターは MIG ツールによって設定されるため、手動で変更しな 

いでください。周波数の増減などの変更が必要な場合は MIG ツールを再実行してアップデートし 

たデザインを作成します。手動での変更はサポートされていないため、変更する場合はビヘイビアー 

シミュレーション、合成、およびインプリメンテーションをそれぞれ実行して検証する必要があり 

ます。 

タイミングエラーの検出と解析 

MIG の QDRII+ SRAM デザインは、サンプルデザインを使用して幅広いコンフィギュレーション 

でタイミングを満たすことが検証されています。ただし、 MIG ツールで生成したデザインにユー 




ザー固有のアプリケーションロジックを統合した場合などはタイミング違反が生じることがあり 

ます。 

タイミング違反が発生した場合は、それを解決する必要があります。 TRACE で出力されるタイミ 

ングレポート (.twx/.twr) を解析し、タイミング違反のパスが MIG ツールの QDRII+ SRAM デ 

ザインと MIG デザインへの UI (バックエンドアプリケーション) のどちらにあるのかを確認しま 

す。エラーが確認された場合は、 ise_flow.bat ファイルで指定したビルドオプション (XST、 

MAP、 PAR) が適切に使用されているかを確認します。 

それでもエラーが解消されない場合は、さまざまなザイリンクスリソースを使用し、タイミングク 

ロージャを達成します。 PlanAhead [参照 12] は、デザイン全体のパフォーマンスと品質を改善 

します。ザイリンクスの制約に関する詳細は、『タイミングクロージャユーザーガイド』 [参照 13] 


ハードウェアのデバッグ 

図 2-41 に、ハードウェアのデバッグフローを示します。 


クロッキング 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 2-41 : ハードウェアのデバッグフロー図 

周波数、安定性 (ジッター)、および FPGA ピンの使用率をすべて実現するには、外部クロックソー 

スを評価する必要があります。設計者は、デザインがすべてのクロッキングガイドラインに準拠し 

ていることを確認する必要があります。クロッキングガイドラインに従っていても問題が発生する 

場合は、インターフェイスの動作速度を引き下げます。デザインやボードによっては、周波数を下 

げると適切に動作しない場合があります。周波数が低下すると、 PCB トレースの不一致、シグナル 

インテグリティの低下、または過剰負荷によって、セットアップタイムやホールドタイムのマー 

ジンがわずかに増加します。周波数を下げる場合は、MIG を再実行して低周波数に対応したデザイ 

ンを生成し直してください。キャリブレーションロジックには CLK_PERIOD パラメーターの影 

響を受ける部分があるため、このパラメーターを手動で変更することは推奨できません。 



ボード上のピン配置の検証 


MIG ツールで出力されたピン配置を変更せずそのまま使用しているかどうかを確認します。次に、 

ボード回路図と PAR で生成された .pad レポートを比較します。これにより、 

ボードのピン配置とインプリメンテーション済みデザインで割り当てられたピンが一致しているこ 

とを確認します。 

IBIS モデルを使用したシグナルインテグリティシミュレーションの実行 

ボードレイアウトのガイドラインに準拠しているかを検証するには、IBIS (I/O Buffer Information 

Specification) を使用してシグナルインテグリティシミュレーションを実行する必要があります。 

これらのシミュレーションは、ボードレイアウトの前後の両方で実行します。目的は、ボード上の 

シグナルインテグリティの検証です。 

『Virtex-5 FPGA ML561 メモリ インターフェイス開発ボードユーザーガイド』 [参照 14] の 

「ML561 Hardware-Simulation Correlation」の章に記載の説明をガイドラインとして使用できます。 

この章では、 ML561 ボードのシグナルインテグリティの相関結果を詳しく解説しています。これ 

は、シグナルインテグリティ解析の例として使用できます。また、デザイン固有の IBIS モデルを 

生成する手順も説明されており、シミュレーションのセットアップに役立ちます。このユーザーガ 

イドは Virtex-5 デバイスと ML561 開発ボードをターゲットとして説明していますが、基本的な考 

え方は 7 シリーズ FPGA を使用した MIG デザインにも適用できます。 

サンプルデザインの実行 

MIG ツールで生成されるサンプルデザインは完全に検証済みであり、ボード上のメモリインター 

フェイスの検証に使用できます。このサンプルデザインを使用することにより、 MIG ツールコア 

と接続するバックエンドロジックの問題を解決できます。さらに、 MIG ツールで提供されるテス 

トベンチを変更して異なるデータパターンを送信し、ボードレベルのさまざまな問題をテストでき 

ます。 

一般的なハードウェア問題のデバッグ 

ハードウェアでキャリブレーションエラーやデータエラーが生じた場合は、 ChipScope Analyzer 

を使用して MIG ツールコア信号の動作を解析する必要があります。ChipScope Analyzer の使用方 

法の詳細は、『ChipScope Pro 11.1 ソフトウェアおよびコアユーザーガイド』 [参照 8] を参照して 


ハードウェアデバッグの始めるにあたっては、まず付属の example_design をボードにロードする 

ことを推奨します。これは、テストベンチデザインを使用してデータエラーをチェックできる確 

実なソリューションです。このデザインは、 compare_error がアサートされずに cal_done 信号がア 

サートされて正しく完了するはずです。cal_done 信号がアサートされていればキャリブレーション 

が正常に完了しており、 compare_error 信号がアサートされていなければメモリに書き込んだデー 

タとメモリから読み出したデータが一致していることを示します。 

データ比較の不一致が 1 回発生したのか複数回発生したのかは、 cmp_err 信号からわかります。 

cmp_err はエラーが発生するごとにアサートされるため、データを手動で検査することで問題を追 

跡できます。 

ビットエラーの特定 

ハードウェアデバッグでは、ビットエラーが生じるタイミングおよび位置を特定することが重要 

です。ビットエラーをモニタリングする際は、次を確認する必要があります。 

• エラーは、特定の CQ クロックグループのデータビットで発生しているか 

• エラーは、特定のメモリ アドレスへのアクセス時に発生しているか 




コアのデバッグ 

表 2-17 : 物理層のシンプルステータスバスの説明 

• エラーは、特定のデータパターンまたはシーケンスでのみ発生しているか 

これで、 PCB 上の短絡またはオープン接続を特定できます。また、 SSO やクロストークの問題も 

特定できます。データ破損が書き込みによるものか、または読み出しによるものかを特定すること 

が必要な場合があります。書き込みが原因の場合は、読み出したデータも破損しているため、その 

特定は容易ではありません。また、制御/アドレスのタイミングの問題は、書き込みと読み出しの両 

方に影響を及ぼします。 

次に示すいずれかの方法を使用し、問題を特定してください。 

• エラーが断続的な場合は、デザインに書き込みコマンドをいくつか発行させた後、それらの位 

置から連続して読み出しを実行します。読み出しに断続的な破損データが含まれる場合は、読 

み出しに問題があると考えられます。 

• 書き込みタイミングのみを確認/変化させます。 

• PCB に外部終端抵抗が配置されていることを確認する。 

• ODELAY を使用して K クロックに対する D の位相を変化させる。 

• 読み出しタイミングのみを変化させます。 

• キャリブレーション後に IDELAY の値を確認する。 IDELAY 値の変化を確認する。 

• 

IDELAY の値は同じ CQS グループの Q と非常に近いはずです。 

データエラーとなっているビットのキャリブレーション完了後に、 IDELAY タップの値 

を変化させる。 

これは、読み出しキャプチャのタイミングにのみ影響します。 

デバッグポートは、ステータスを知らせる出力信号とデザインの動作中にユーザーが調整を行うた 

めの入力信号で構成されています。 MIG には、 QDRII+ SRAM デザインを生成する際にデバッグ 

ポートの ON または OFF を指定するオプションがあります。デバッグポートを OFF にすると、デ 

バッグポートの出力は生成されますが入力は無視されます。これを ON にすると入力も有効にな 

り、論理値に駆動する必要があります。デバッグポートで信号を正しく駆動しないとデザインにエ 

ラーが生じたり、読み出しデータキャプチャのマージンが小さくなることがあります。 

コアをハードウェアで実行する場合、いくつかの重要な信号を検査することでデザインのステータ 

スがわかります。表 2-17 に示す dbg_phy_status バスには、キャリブレーションの各工程の状態を 

表すステータスビットがあります。dbg_phy_status バスを確認すると、潜在的な問題のデバッグ、 

問題のある部分の特定、さらには一般的な問題点の洗い出しに役立つ情報の糸口が得られます。 

デバッグポート信号名前説明問題が発生した場合 

dbg_phy_status[0] rst_wr_clk PLL ロックおよびシステム入力 

リセットに基づくファブリック 

リセット 

dbg_phy_status[1] io_fifo_rden_cal_done & 

po_ck_addr_cmd_delay_ 

done 

I/O FIFO をほぼフルの状態にす 

るための I/O FIFO 初期化、およ 

び phaser_out 遅延によるアドレ 

ス/制御信号の 90° 位相シフトが 

完了したことを示します。 

この信号がアサートされたままの 

場合、クロックソースとシステム 

リセット入力を確認します。 

PHY 制御 Ready 信号がアサートさ 

れているかどうかを確認します。 



表 2-17 : 物理層のシンプルステータスバスの説明 (続き) 

dbg_phy_status[2] init_done QDRII+ SRAM 初期化シーケン 

スが完了 



dbg_phy_status[3] cal_stage1_start 工程 1 読み出しキャリブレー 

ション開始信号 

dbg_phy_status[4] edge_adv_cal_done 工程 1 キャリブレーションが完 

了し、 edge_adv キャリブレー 

ションが完了 

dbg_phy_status[5] cal_stage2_start pi_edge_adv キャリブレーショ 

ン完了後のレイテンシキャリブ 

レーション開始信号 

dbg_phy_status[6] cal_stage2_start & 

cal_done 

読み出しキャリブレーションの結果は、デバッグポートに含まれるさまざまな出力信号として出力 

されます。これらの信号を使用して読み出しキャリブレーションの結果をキャプチャおよび評価で 

きます。 

読み出しキャリブレーションは、 IODELAY を使用してキャプチャクロックをキャプチャデータ 

の有効ウィンドウ中央に揃えます。キャリブレーション手順の一環として、アルゴリズムが 

IODELAY の値をシフトしてバイト単位でデータ有効ウィンドウのエッジを検出します。 

DEBUG_PORT 信号 

レイテンシキャリブレーション 

開始信号 

dbg_phy_status[7] Cal_done キャリブレーション完了 N/A 

注記 : 

1. 「N/A」は、直前の工程が完了していればこの工程も完了していることを示します。 

表 2-18 : DEBUG_PORT 信号の説明 

N/A (1) 

MIG ツールでデザインを生成する際にデバッグオプションを ON にした場合、最上位ラッパーの 

user_top にはコアのデバッグに使用できるいくつかの出力信号が提供されます。これらのデバッ 

グ信号出力はすべて「dbg_」で開始します。 sim フォルダーにある sim_tb_top モジュールでは 

DEBUG_PORT パラメーターが常に OFF に設定され、論理シミュレーション時にはデバッグオプ 

ションは無効になります。表 2-18 に、これらの信号と関連するデータを示します。 



N/A 

工程 1 キャリブレーションが正し 

く実行されていません。工程 1 キャ 

リブレーション時に有効な読み出 

しデータが検出されていることを 

確認してください。 

この信号が High にならない場合 

は、工程 1 が完了していません。メ 

モリから予想データが返されてい 

ることを確認してください。 

N/A 


dbg_phy_wr_cmd_n[1:0] 出力 ChipScope Analyzer でのデバッグに使用するアクティブ Low の内 

部 wr_cmd 信号です。 

dbg_phy_rd_cmd_n[1:0] 出力 ChipScope Analyzer でのデバッグに使用するアクティブ Low の内 

部 rd_cmd 信号です。 

dbg_phy_addr[ADDR_WIDTH × 4 - 1:0] 出力 ChipScope Analyzer でのデバッグに使用する制御アドレスバスです。


表 2-18 : DEBUG_PORT 信号の説明 (続き) 


dbg_phy_wr_data[DATA_WIDTH× 4 - 1:0] 出力 ChipScope Analyzer でのデバッグに使用する書き込みデータです。 

dbg_phy_init_wr_only 入力この入力が High の間、qdr_phy_write_init_sm のステートマシンは 

QDRII+ メモリへのキャリブレーションパターン書き込みの状態 

のままです。これによりキャリブレーション書き込みタイミングを 

検証します。通常動作時は Low である必要があります。 

dbg_phy_init_rd_only 入力この入力が High の間、qdr_phy_write_init_sm のステートマシンは 

QDRII+ メモリからのキャリブレーション読み出しの状態のままで 

す。これにより、キャリブレーション読み出しタイミングと返され 

たキャリブレーションデータを検証します。通常動作時は Low で 

ある必要があります。 

dbg_byte_sel 入力ユーザーが PHASER/IDELAY タップ値を制御するバイトレーン 

を選択します。 

dbg_pi_f_inc 入力 phaser_in で生成された立ち上がりデータキャプチャ用の 

ISERDES clk をインクリメントします。 

dbg_pi_f_dec 入力 phaser_in で生成された立ち上がりデータキャプチャ用の 

ISERDES clk をデクリメントします。 

dbg_po_f_inc 入力 phaser_out で生成された立ち下がりデータキャプチャ用の 

OSERDES clk をインクリメントします。 

dbg_po_f_dec 入力 phaser_out で生成された立ち下がりデータキャプチャ用の 

OSERDES clk をインクリメントします。 

dbg_phy_pi_fine_cnt 出力現在の phaser_in のタップカウント位置を示します。 

dbg_phy_po_fine_cnt 出力現在の phaser_out のタップカウント位置を示します。 

dbg_cq_num 出力キャリブレーションされている現在の CQ/CQ# を示します。 

dbg_q_bit 出力キャリブレーションされている現在の Q を示します。 

dbg_valid_lat[4:0] 出力レイテンシを読み出しコマンドの遅延サイクル数で示します。 

dbg_q_tapcnt 出力各デバイスの現在の Q タップ設定です。 

dbg_inc_latency 出力読み出しデータをユーザー インターフェイスに正しく揃えるする 

ために対応するバイトレーンのレイテンシがインクリメントされ 

たことを示します。 

dbg_error_max_latency 出力カウンターがオーバーフローする前にレイテンシを計測できなかっ 

たことを示します。各デバイスに 1 つのエラービットがあります。 

dbg_error_adj_latency 出力 PHY_LATENCY の目標値を達成できなかったことを示します。 

dbg_align_rd0 [DATA_WIDTH-1:0] 出力最初の立ち上がりデータをキャプチャした出力を示します。 

dbg_align_rd1 [DATA_WIDTH-1:0] 出力 2 番目の立ち上がりデータをキャプチャした出力を示します。 

dbg_align_fd0 [DATA_WIDTH-1:0] 出力最初の立ち下がりデータをキャプチャした出力を示します。 

dbg_align_fd1 [DATA_WIDTH-1:0] 出力 2 番目の立ち下がりデータをキャプチャした出力を示します。 



書き込み初期化デバッグ信号 

表 2-19 : 書き込み初期化デバッグ信号マップ 


表 2-19 に、dbg_wr_init バスの書き込み初期化デバッグ信号と物理層のデバッグ信号のマッピング 

を示します。これらの信号はすべて qdr_phy_write_init_sm モジュール内にあり、 clk ドメイ 

ンで有効です。 

ビット PHY 信号名説明 

dbg_wr_init[0] init_cnt_done 初期化カウントの完了を示します。 

dbg_wr_init[1] cq_stable メモリからの cq クロックが安定しており、コマンドを発行できます。 

dbg_wr_init[2] ck_addr_cmd_delay_done アドレス/コマンドに対する 90° 位相シフトが完了したことを示しま 

す。 

dbg_wr_init[3] rdlvl_stg1_start 工程 1 キャリブレーションの開始を示します。 

dbg_wr_init[4] rdlvl_stg1_done 工程 1 キャリブレーションの完了を示します。 

dbg_wr_init[5] edge_adv_cal_done 位相アライメントが完了し、レイテンシキャリブレーションへ進む 

ことを示します。 

dbg_wr_init[6] cal_stage2_start レイテンシ計算工程の開始を示します。 

dbg_wr_init[14:7] phy_init_cs 初期化ステートマシンです。 

dbg_wr_init[15] rdlvl_stg1_done 第 1 工程のセンタリングが完了したことを示します。 

dbg_wr_init[18:16] addr_cntr コマンド生成用の内部カウンターです。 

dbg_wr_init[19] dbg_phy_init_wr_only この信号が 1 の間、ステートマシンはキャリブレーション書き込み 

状態のままです。 

dbg_wr_init[20] dbg_phy_init_rd_only この信号が 1 の間、ステートマシンはキャリブレーション読み出し 

状態 CAL1_READ のままです。 

dbg_wr_init[21] CAL2_WRITE ステートマシンは CAL2_WRITE のままです。 

dbg_wr_init[255:22] 予約 N/A 

表 2-20 : 読み出し工程 1 デバッグ信号マップ 

読み出し工程 1 キャリブレーションデバッグ信号 

表 2-20 に、dbg_rd_stage1_cal バス内の各ビットと PHY のデバッグ信号のマッピングを示します。 

これらの信号はすべて qdr_rld_phy_rdlvl モジュール内にあり、 clk ドメインで有効です。 


dbg_phy_rdlvl[0] rdlvl_stg1_start 工程 1 キャリブレーションの開始を示す初期化ステートマシン 

からの入力です。 

dbg_phy_rdlvl[1] rdlvl_start キャリブレーションロジックの開始を示します。 

dbg_phy_rdlvl[2] found_edge_r データウィンドウの遷移を検出したことを示します。 

dbg_phy_rdlvl[3] pat0_data_match_r ISERDES 出力に予想データパターンが検出されたことを示し 

ます。 




表 2-20 : 読み出し工程 1 デバッグ信号マップ (続き) 


dbg_phy_rdlvl[4] pat1_data_match_r ISERDES 出力に予想データパターンが検出されたが、最初の読 

み出しデータを ICLKDIV の立ち下がりエッジに揃えたためシ 

フトしたことを示します。 

dbg_phy_rdlvl[5] data_valid 有効なキャリブレーションデータが検出されたことを示します。 

dbg_phy_rdlvl[6] cal1_wait_r IDELAY/PHASER タップが変化してからデータを確認するま 

での待機ステートです。 

dbg_phy_rdlvl[7] 予約 

dbg_phy_rdlvl[8] detect_edge_done_r エッジ検出が完了したことを示します。 

dbg_phy_rdlvl[13:9] cal1_state_r キャリブレーションステートマシンの状態を示します。 

dbg_phy_rdlvl[20:14] cnt_idel_dec_cpt_r クロックをデータウィンドウの中央に揃えるためにデクリメン 

トが必要な PHASER タップ数です。 

dbg_phy_rdlvl[21] found_first_edge_r 最初のエッジ遷移を検出したことを示します。 

dbg_phy_rdlvl[22] found_second_edge_r 2 番目のエッジ遷移を検出したことを示します。 


dbg_phy_rdlvl[24] store_sr_r タップ遅延をインクリメントする前に現在の読み出しデータを 

格納するための信号です。 

dbg_phy_rdlvl[32:25] sr_fall1_r、 sr_rise1_r 

sr_fall0_r、 sr_rise0_r 

dbg_phy_rdlvl[40:33] old_sr_fall1_r、 

old_sr_rise1_r 

old_sr_fall0_r、 


比較のためにシフトレジスタに格納された読み出しデータです。 

タップをインクリメントする前にレジスタに格納された読み出 

しデータです。 

dbg_phy_rdlvl[41] sr_valid_r 比較用の ISERDES データをロードしても安全なタイミングを 


dbg_phy_rdlvl[42] found_stable_eye_r 安定したアイが検出されたことを示します。 

dbg_phy_rdlvl[48:43] tap_cnt_cpt_r PHASER タップカウンターです。 

dbg_phy_rdlvl[54:49] first_edge_taps_r 最初のエッジを検出するためのタップ数です。 

dbg_phy_rdlvl[60:55] second_edge_taps_r 2 番目のエッジを検出するためのタップ数です。 

dbg_phy_rdlvl[64:61] cal1_cnt_cpt_r バイトレーンがキャリブレーション中であることを示します。 

dbg_phy_rdlvl[65] cal1_dlyce_cpt_r PHASER 遅延を有効にする PHASER 制御です。 

dbg_phy_rdlvl[66] cal1_dlyinc_cpt_r PHASER タップ遅延をインクリメントする PHASER 制御です。 


dbg_phy_rdlvl[68] found_stable_eye_last_r 安定したアイが検出されたことを示します。 

dbg_phy_rdlvl[74:69] idelay_taps 受信した読み出しデータを遅延中に有効なデータウィンドウを 

検出したときの IDELAY タップ数です。 







dbg_phy_rdlvl[80:75] start_win_taps 有効ウィンドウの開始を検出するために必要な IDELAY タップ 

数です。 

dbg_phy_rdlvl[81] idel_tap_limit_cpt_r IDELAY タップチェーンの最後に達したことを示します。 

dbg_phy_rdlvl[82] qdly_inc_done_r IDELAY タップの遅延による有効ウィンドウの検出が完了した 


dbg_phy_rdlvl[83] start_win_detect IDELAY タップを使用したウィンドウ検出が開始したことを示 

します。 


dbg_phy_rdlvl[90:85] idel_tap_cnt_cpt_r 使用した IDELAY タップの数を追跡するためのカウンターです。 

dbg_phy_rdlvl[96:91] idelay_inc_taps_r インクリメントする IDELAY タップ数です (キャリブレーショ 

ンロジックで必要な場合)。 

dbg_phy_rdlvl[102:97] idel_dec_cntr デクリメントする IDELAY タップ数です (キャリブレーション 

ロジックで必要な場合)。 

dbg_phy_rdlvl[103] tap_limit_cpt_r PHASER タップチェーンの最後に達したことを示します。 

dbg_phy_rdlvl[115:104] idelay_tap_delay IDELAY タップを使用して検出した有効ウィンドウの合計数です。 

dbg_phy_rdlvl[127:128] phaser_tap_delay PHASER タップを使用して検出した有効ウィンドウの合計数です。 

dbg_phy_rdlvl[255:128] 予約 


表 2-21 に、dbg_rd_stage2_cal バス内の各ビットと PHY のデバッグ信号のマッピングを示します。 

これらの信号はすべて qdr_rld_phy_read_stage2_cal モジュール内にあり、clk ドメインで有 

効です。 


dbg_stage2_cal[0] en_mem_latency レイテンシ計測を有効にするための信号です。 

dbg_stage2_cal[5:1] latency_cntr[0] インターフェイスの最初のバイトレーンのレイテンシを示します。 

dbg_stage2_cal[6] rd_cmd レイテンシキャリブレーション用の内部 rd_cmd です。 

dbg_stage2_cal[7] latency_measured[0] バイトレーン 0 のレイテンシ計測が完了したことを示します。 

dbg_stage2_cal[8] bl4_rd_cmd_int バースト長 4 データワードのキャリブレーション実行中であるこ 


dbg_stage2_cal[9] bl4_rd_cmd_int_r バースト長4 の読み出しコマンド用の内部レジスタ工程です。 

dbg_stage2_cal[10] edge_adv_cal_start pi_edge_adv 信号をアサートする必要があるかどうかを確認する 

ために edge_adv キャリブレーションを開始したことを示します。 

dbg_stage2_cal[11] rd0_vld 有効な ISERDES 読み出しデータを示します。 






dbg_stage2_cal[12] fd0_vld 有効な ISERDES 読み出しデータを示します。 

dbg_stage2_cal[13] rd1_vld 有効な ISERDES 読み出しデータを示します。 

dbg_stage2_cal[14] fd1_vld 有効な ISERDES 読み出しデータを示します。 

dbg_stage2_cal[15] phase_vld 特定のバイトに対して有効データが検出されたことを示します。 

dbg_stage2_cal[16] rd0_bslip_vld ビットスリップを必要とする有効な ISERDES 読み出しデータを 


dbg_stage2_cal[17] fd0_bslip_vld ビットスリップを必要とする有効な ISERDES 読み出しデータを 


dbg_stage2_cal[18] rd1_bslip_vld ビットスリップを必要とする有効な ISERDES 読み出しデータを 


dbg_stage2_cal[19] fd1_bslip_vld ビットスリップを必要とする有効な ISERDES 読み出しデータを 


dbg_stage2_cal[20] phase_bslip_vld 読み出しデータにビットスリップを適用中に有効データが検出さ 

れたことを示します。 

dbg_stage2_cal[21] clkdiv_phase_cal_done_4r データ有効性のチェックが完了し、必要に応じて pi_edge_adv 信 

号のアサートへ進むことを示します。 

dbg_stage2_cal[22] pi_edge_adv PHASER クロック ICLKDIV を 1 高速クロック分進める 

PHASER 制御信号です。 

dbg_stage2_cal[25:23] byte_cnt[2:0] データの有効性チェックが行われているバイトを示します。 

dbg_stage2_cal[26] inc_byte_cnt 次のバイトへインクリメントするための内部信号です。 

dbg_stage2_cal[29:27] pi_edge_adv_wait_cnt 複数のバイトレーンで PHAER 制御信号の pi_edge_adv 信号を 

アサートする間の待機カウンターです。 

dbg_stage2_cal[127:30] 予約予約 



第 3 章 

RLDRAM II および RLDRAM III メモリ 

インターフェイス ソリューション 

はじめに 


RLDRAM II および RLDRAM III メモリ インターフェイス ソリューションは、ザイリンクス 7 シ 

リーズ FPGA を使用したユーザーデザインと RLDRAM II/RLDRAM III デバイスのインターフェ 

イスとなるメモリ コントローラーおよび物理層です。 RLDRAM II/RLDRAM III デバイスは、要 

求ごとに最大 2、 4、または 8 ワードのデータを転送可能で、一般にルックアップテーブル (LUT)、 

L3 キャッシュ、グラフィックスなどのアプリケーションで使用されます。 

RLDRAM II/RLDRAM III メモリ ソリューションコアは、ユーザー インターフェイス (UI)、メモ 

リコントローラー (MC)、および物理層 (PHY) で構成されています。このコアは、シンプルなユー 

ザーコマンドを受信して RLDRAM II/RLDRAM III プロトコルに変換し、変換後のコマンドをメ 

モリに送信します。7 シリーズ FPGA 特有の機能を利用することにより、 PHY は最大限の性能を 

実現すると共に、 FPGA 内での読み出しデータキャプチャを簡略化します。このソリューション 

は、合成可能なリファレンスデザインを含め完全な形で提供されます。 

この章では、ザイリンクス 7 シリーズ FPGA 用の LogiCORE IP RLDRAM II/RLDRAM III メ 

モリ インターフェイス コアのアーキテクチャ、およびその使用、カスタマイズ、シミュレーショ 

ンの方法について説明します。 

このソフト メモリ コントローラーコアは完全な検証が行われており、性能が保証されていますが、 

最良のデザインを実現するには PCB デザインの終端およびトレース配線に関する規則に従った設 

計を行う必要があります。 PCB デザインガイドラインの詳細は、 310 ページの「設計ガイドライ 

ン」を参照してください。 

注記 : 現時点では、RLDRAM II/RLDRAM III デザインはメモリマップ方式の AXI4 インターフェ 

イスをサポートしていません。 

7 シリーズ FPGA の RLDRAM II/RLDRAM III インターフェイス コアの詳細および最新情報は、 

7 シリーズ FPGA データシート [参照 15] を適宜参照してください。 

ここでは、CORE Generator ツールを使用して 7 シリーズ FPGA で RLDRAM II メモリ インター 

フェイスを生成し、ザイリンクスのツールでデザインをインプリメントして、合成可能なテストベ 

ンチを用いてサンプルデザインのシミュレーションを実行する方法を順を追って説明します (MIG 

オプションの大部分は RLDRAM II インターフェイスと RLDRAM III インターフェイスで共通、 

ただし異なる場合はそれを説明する)。 






または 





ルで、 CORE Generator ツールから起動できます。ここでは、 MIG ツールの使用方法を順に説明し 

ます。 Vivado ツールを使用してコアを生成する方法は、第 5 章「Vivado Design Suite への移行」 


7 シリーズ FPGA で RLDRAM II デザインを生成するには、次の手順に従います。 

1. CORE Generator ツールの [Search IP Catalog] に「mig」と入力し、MIG ツールを起動します 

(図 3-1)。 
































図 3-6 : 7Series_MIG_Example_Design プロジェクトページ 
















定したコントローラーの数だけオプションを繰り返す必要があります。 




注記 : で使用される文字は英数字のみです。特殊文字は使用できません。 





















7 シリーズ FPGA RLDRAM II メモリ デザインの作成 


このページには、選択した FPGA ファミリでサポートされるすべてのメモリ タイプが表示されま 

す。 

1. [Select the Controller Type] に [RLDRAM II] を選択します。 

2. [Next] をクリックして [Controller Options] ページへ進みます。 



現時点では、RLDRAM II/RLDRAM III デザインはメモリマップ方式の AXI4 インターフェイスを 

サポートしていません。 




このページには、選択可能なコントローラーオプションが表示されます。 


図 3-11 : [Controller Options] ページ 



囲は、選択した FPGA デバイスやそのスピードグレードなどの要因に依存します。 

• [PHY to Controller Clock Ratio] – 物理層 (メモリ) のクロック周波数とコントローラーおよ 

びユーザーインターフェイスのクロック周波数の比率を指定します。2:1 のときのユーザーイ 

ンターフェイスのデータバス幅は、物理層メモリ インターフェイス幅の 4 倍となり、4:1 のと 

きのユーザー インターフェイスのデータバス幅は、物理層メモリインターフェイス幅の 8 倍 

となります。 RLDRAM II は 2:1 を使用し、 RLDRAM III は 4:1 を使用する必要があります。 





ユーザーガイド』 [参照 1] を参照してください。 


か、リストにない場合は [Create Custom Part] をクリックして新規デバイスを作成します。使 

用するデバイスがリストにない場合は、同等のデバイスを生成または作成して目的のメモリデ 

バイスをサポートできるように出力を変更します。 

• [Data Width] – 選択したメモリデバイスに基づいてデータ幅の値を選択します。デバイスの 

データ幅の倍数を指定できます。 

• [Data Mask] – このオプションを ON にすると、データマスクピンが割り当てられます。デー 

タマスクピンの割り当てを解除してピン効率を上げる場合は、このオプションの選択を解除 





• [Memory Details] – [Controller Options] ページの下部に、選択したメモリのコンフィギュ 

レーションに関する詳細が表示されます (図 3-12)。 


メモリ オプション 

このページでは、コントローラーの仕様に従ってメモリモードレジスタの値を選択します ( 

図 3-13)。 



図 3-13 : [Memory Options] ページ 

モードレジスタの値は、初期化中にロードモードレジスタに読み込まれます。 


択したメモリ クロック周期の値と PLL パラメーターの制限値によって決まります。 PLL パラ 

メーターの制限値の詳細は、 289 ページの「クロッキングアーキテクチャ」を参照してくださ 

い。 

• [Configuration] – (RLDRAM II のみ)。書き込みおよび読み出しレイテンシの値に関連するコ 

ンフィギュレーションの値を設定します。設定可能な値 (1、 2、 3) は、選択したデザインの動 

作周波数に基づいて管理されます。 

• [Burst Length] – 1 つのメモリトランザクションのバースト長を設定します。粒度と帯域幅の 

トレードオフで、アプリケーションによって決まります。RLDRAM II で設定可能な値は 4 お 

よび 8 で、 RLDRAM III では 2、 4、 8 です。 




• [Address Multiplexing] – アドレスは連続する 2 クロックサイクル間のみ少ピンで提供され、 

それを超えるとピン数が多くなるため、デザインに必要なアドレスピンの数を最小に抑えま 

す。このオプションは、バースト長 2 ではサポートされません。 

3. [Impedance Matching] – メモリ デバイスの出力の調整方法を設定します。内部設定を用いる 

か、またはメモリデバイスの ZQ 入力へ接続される外部参照抵抗を使用するかを選択します。 

4. [On-Die Termination] – 書き込み中にメモリデバイス側で終端を DQ および DM 信号に適用 

させます。有効の場合、読み出しコマンド実行中にバスを駆動していると、メモリデバイスが 

動的に ODT を OFF に切り替えます。 RLDRAM II ではこのオプションを OFF または ON に 

しか設定できませんが、RLDRAM III では値を選択する必要があれば RZQ/6、RZQ/4、RZQ/2 

のいずれかに設定できます。 

5. [Output Driver Impedance Control] – (RLDRAM III のみ)。DRAM の MRS 設定で、読み出 

し中の出力バッファーのインピーダンスを選択します。 

[Next] をクリックして [FPGA Options] ページへ進みます。 






[Differential] (差動)、または [No Buffer] (バッファーなし)) を選択します。[No Buffer] を選択 

すると、 IBUF プリミティブが RTL コードでインスタンシエートされず、システムクロック 

にピンが割り当てられません。 






ロックを使用)) を選択します。 [Use System Clock] オプションは、入力周波数が 200MHz の 

場合 ([Input Clock Period] が 5000ps (200MHz)) に表示されます。 [No Buffer] を選択すると、 

IBUF プリミティブが RTL コードでインスタンシエートされず、基準クロックにピンが割り当 

てられません。 

• [Debug Signals Control] – このオプション (EDK フローでは使用不可) を有効にすると、キャ 

リブレーションステータスとユーザーポート信号を design_top モジュールの ChipScope 

Analyzer モジュールにポートマップできます。これにより、ユーザー インターフェイス ポー 

トのトラフィックを ChipScope Analyzer で簡単に確認できます。生成したデザインをデザイ 

ンの par フォルダーにある ise_flow.bat を使用してバッチモードで実行すると、 CORE 

Generator ツールが呼び出されて ChipScope Analyzer モジュール (NGC ファイル) を生成し 

ます。このオプションを [OFF] にするとデバッグ信号は design_top モジュールには接続され 

ません。この場合、 ChipScope Analyzer モジュールは design_top モジュールにインスタンシ 

エートされず、CORE Generator ツールは ChipScope Analyzer モジュールを生成しません。論 

理シミュレーションでは、デバッグポートは常に無効です。 

• [Sample Data Depth] – デバッグロジックで使用する ChipScope ILA コアのサンプルデー 

タの深さを選択します。このオプションは [Debug Signals for Memory Controller] オプション 

を ON にすると選択可能となります。 

• [Internal Vref Selection] – データグループバイトで内部 Vref を使用すると、 VREF ピンを通 

常の I/O ピンとして使用できます。[Internal Vref] オプションは、データレートが 800Mb/s 以 

下の場合のみ使用してください。 

[Next] をクリックして [Extended FPGA Options] ページへ進みます。 




図 3-15 に、 [Extended FPGA Options] ページを示します。 



• [Digitally Controlled Impedance (DCI)] – このオプションを選択すると、 RLDRAM II の読 

み出しパスからの信号が内部終端処理されます。DCI は HP (High Performance) バンクで利用 

できます。 


たは無効に設定できます。この終端は、 RLDRAM II/RLDRAM III 読み出しパス用です。この 

オプションは HR (High Range) バンクでのみ選択できます。 





• データ読み出し信号 

• データ書き込み信号 



を選択しますデフォルトの設定を使用する場合は [Next] をクリックして次のページへ進みます。バ 

ンクの選択を解除するには、 [Deselect Banks] をクリックします。デフォルト設定に戻すには、 

[Restore Defaults] をクリックします。デバイスの HP バンクの Vccaux_io グループは ... で表示さ 

れています。これらのグループで Vccaux_io はすべてのバンクに共通です。メモリインターフェ 




イスでは、使用するすべてのバンクで Vccaux_io が共通の必要があります。 VCCAUX_IO の制約 

は、要求されたデータレートに合わせて MIG が自動的に設定します。 



SLR を持たないデバイスもあります。 





システムピンの選択 

図 3-17 に、 [System Pins Selection] ページを示します。 




このページでは、システム信号のピンを選択します。 MIG ツールでは、必要に応じて外部ピンと内 

部接続のどちらも選択できます。 


ロックソースに接続します。[FPGA Options] ページ (図 3-14) の [System Clock] の選択に基 



接続した場合、 MIG ツールは DIFF_HSTL_I や HSTL_I などメモリ インターフェイスと互換 





生成することも、外部ソースに接続することもできます。[FPGA Options] ページ (図 3-14) で 

選択した [System Clock] に基づいてシングル入力または差動ペアのいずれかを選択できます 

I/O 規格は上記の sys_clk と同様の方法で選択されます。 







サマリ 









[Summary] ページ (図 3-18) には、メモリコアの選択、 インターフェイス パラメーター、 CORE 

Generator ツールのオプション、アクティブプロジェクトの FPGA オプションなど、すべての詳細 

が表示されます。 


図 3-18 : サマリ 




PCB 情報 





完了 

[Generate] をクリックしてデザインファイルを生成します。MIG ツールでは、 example_design お 

よび user_design の 2 つの出力ディレクトリが生成されます。デザインの生成が完了すると MIG の 

GUI 画面が閉じます。 

デザインが生成されると、さらに詳しい情報を記載した [README] ページが表示されます。 

[Close] をクリックして MIG ツールフローを終了します。 


ここでは、MIG ツールのディレクトリ構造および出力ファイルについて詳しく説明します。 


MIG ツールで出力されるファイルとディレクトリはすべてフォルダーの下 

に格納されます ( は MIG デザイン作成フローの 258 ページの「MIG の出力 

オプション」で指定した名前)。 




図 3-19 に、メモリコントローラーデザインの出力ディレクトリ構造を示します。ディレクトリには、次の 3 つのフォルダーが作成されます。 

• docs 

• example_design 




ここでは、コアのディレクトリと関連ファイルについて説明します。 

/docs 




このディレクトリには、テストベンチを含む完全な MIG サンプルデザインのシミュレーションお 

よびインプリメンテーションに必要なすべての RTL、制約ファイル、スクリプトファイルが格納 

されています。オプションの ChipScope ツールモジュールも、このディレクトリに含まれます。 

表 3-1 に、example_design/rtl ディレクトリに含まれる含まれるモジュールの一覧を示します。 

表 3-1 : example_design/rfl ディレクトリに含まれるモジュール 

名前説明 

example_top.v ユーザーデザインを 7 シリーズ FPGA のメモリ インターフェイス コアに接続するサンプルデ 

ザインの最上位モジュールです。 




表 3-2 に、example_design/rtl/traffic_gen ディレクトリに含まれるモジュールの一覧を示 

します。 


名前説明 

mig_7series_v1_7_memc_traffic_gen.v/vhd トラフィックジェネレーターの最上位モジュールです。 

mig_7series_v1_7_cmd_gen.v/vhd コマンドジェネレーターです。コマンド、アドレスおよび 

バースト長を個別に生成するように制御します。 

mig_7series_v1_7_cmd_prbs_gen.v/vhd PRBS (Pseudo-Random Binary Sequence) コマンド、アドレ 

ス、バースト長を生成する PRBS ジェネレーターです。 

mig_7series_v1_7_memc_flow_vcontrol.v/vhd メモリ コントローラーコアと cmd_gen、 read_data_ 

path および write_data_path モジュール間のフロー制 

御ロジックを生成します。 

mig_7series_v1_7_read_data_path.v/vhd 読み出しデータパスの最上位モジュールです。 

mig_7series_v1_7_read_posted_fifo.v/vhd メモリ コントローラーへ送信された読み出しコマンドを格 

納するモジュールです。この FIFO 出力を使用して、読み出 

しデータの比較用の予想データを生成します。 

mig_7series_v1_7_rd_data_gen.v/vhd mcb_flow_control.v/vhd モジュールに対する読み出 

し信号および Ready 信号のタイミングを制御します。 

mig_7series_v1_7_write_data_path.v/vhd 書き込みデータパスの最上位モジュールです。 

mig_7series_v1_7_wr_data_g.v/vhd mcb_flow_control.v/vhd モジュールに対する書き込 

み信号および Ready 信号のタイミングを制御します。 

mig_7series_v1_7_s7ven_data_gen.v/vhd 複数の異なるデータパターンを生成します。 

mig_7series_v1_7_a_fifo.v/vhd LUT RAM を使用した同期 FIFO です。 

mig_7series_v1_7_data_prbs_gen.v/vhd PRBS データパターンを生成する 32 ビット LFSR ( リニア 

フィードバックシフトレジスタ) です。 

mig_7series_v1_7_init_mem_pattern_ctr.v/vhd トラフィックジェネレーター用のフロー制御ロジックを生 

成します。 

mig_7series_v1_7_traffic_gen_top.v/vhd トラフィックジェネレーターの最上位モジュールで、 





名前説明 


sim_tb_top.v シミュレーションの最上位ファイルです。 




表 3-4 に、 example_design/par ディレクトリに含まれるファイルの一覧を示します。 


名前説明 

example_top.ucf サンプルデザインのコアの UCF ファイルです。 

create_ise.bat ダブルクリックすると、デザインに推奨されるビルドオプションを含む ISE プロジェクトが作成 

されます。プロジェクトを GUI モードで実行するには、 ISE プロジェクトをダブルクリックしま 

す。これにより、すべてのプロジェクト設定が完了した状態で GUI モードの ISE プロジェクトが 

開きます。 

ise_flow.bat このスクリプトファイルは、デザインの合成、ビルド、マップ、配置配線を実行し、必要なオプショ 

ンをすべて設定します。デザインで推奨されるビルドオプションを確認する場合は、このファイル 


rem_files.bat このバッチファイルはインプリメンテーション時に生成されたすべてのインプリメンテーション 

ファイルを削除します。 

set_ise_prop.tcl ISE のプロパティの一覧です。 

xst_options.txt 合成ツールのプロパティの一覧です。 

ila_cg.xco、 

icon_cg.xco、 

vio_cg.xco 

デバッグを有効にしたときに生成される ChipScope モジュールの XCO ファイルです。 

注意 : ディレクトリの par フォルダーにある ise_flow.bat ファイルに 



表 3-5 に、 example_design/synth ディレクトリに含まれるファイルの一覧を示します。 

表 3-5 : example_design/synth ディレクトリに含まれるファイル 

名前説明 

example_top.prj XST ツールでコンパイルするすべての RTL ファイルの一覧です。 

example_top.lso XST 合成ツール向けに用意されたカスタムのライブラリ検索順を指定 

するファイルです。 

/user_design/ 

表 3-6 に、 user_design/rtl/controller ディレクトリに含まれるモジュールの一覧を示しま 

す。 

表 3-6 : user_design/rtl/controller ディレクトリに含まれるモジュール 

名前説明 

mig_7series_v1_7_rld_mc.v メモリ コントローラーをインプリメントします。 




表 3-7 に、 user_design/rtl/ui ディレクトリに含まれるモジュールの一覧を示します。 

表 3-7 : user_design/rtl/ui ディレクトリに含まれるモジュール 

名前説明 

mig_7series_v1_7_rld_ui_top.v ユーザーインターフェイスの最上位ラッパーです。 

mig_7series_v1_7_rld_ui_wr.v ユーザーインターフェイスの書き込みデータのバッファーする FIFO を生成 

します。 

mig_7series_v1_7_rld_ui_addr.v ユーザー インターフェイスのアドレスおよびコマンドのバッファーする 

FIFO を生成します。 

表 3-8 に、 user_design/rtl/phy ディレクトリに含まれるモジュールの一覧を示します。 


名前説明 

mig_7series_v1_7_rld_phy_top.v 物理層ファイルの最上位モジュールです。 

mig_7series_v1_7_rld_phy_write_top.v 書き込みパスの最上位ラッパーです。 

mig_7series_v1_7_qdr_rld_phy_read_top.v 読み出しパスの最上位モジュールです。 

mig_7series_v1_7_qdr_rld_mc_phy.v 最大 3 つの I/O バンク (それぞれ 4 レーンの PHY プ 

リミティブを使用) をインスタンシエートするパラ 

メーター指定可能なラッパーです。 

mig_7series_v1_7_rld_phy_write_init_sm.v 初期化ステートマシンのロジックを含みます。 

mig_7series_v1_7_rld_phy_write_control_io.v メモリへ送信される制御信号のロジックを含みます。 

mig_7series_v1_7_rld_phy_write_data_io.v メモリへ送信されるデータおよびバイト書き込み信号 

のロジックを含みます。 

mig_7series_v1_7_qdr_rld_prbs_gen.v この PRBS モジュールは多対 1 のフィードバックメ 

カニズムを使用して 2n シーケンスを生成します。 

mig_7series_v1_7_qdr_rld_phy_ck_addr_cmd_delay.v アドレスおよび制御信号に必要な遅延を与えるロジッ 

クを含みます。 

mig_7series_v1_7_qdr_rld_phy_rdlvl.v 工程 1 キャリブレーションのロジックを含みます。 

mig_7series_v1_7_qdr_rld_phy_read_stage2_cal.v 工程 2 キャリブレーションのロジックを含みます。 

mig_7series_v1_7_qdr_rld_phy_read_data_align.v 受信データの位相を揃えます。 

mig_7series_v1_7_qdr_rld_phy_read_vld_gen.v ユーザーインターフェイスに返された読み出しデー 

タの Valid 信号を生成するロジックを含みます。 

mig_7series_v1_7_rld_phy_byte_lane_map.v このモジュールは mc_phy モジュールのポートとユー 

ザーのメモリポート間でのベクターの再マッピング 

を処理します。 

mig_7series_v1_7_qdr_rld_phy_4lanes.v I/O バンクのパラメーター指定可能な 4 レーン PHY 

です。 





表 3-9 に、 user_design/ucf ディレクトリに含まれるファイルを示します。 

サンプルデザインのクイックスタート 

概要 

名前説明 

mig_7series_v1_7_qdr_rld_byte_lane.v 出力または入力バイトレーン内で必要なプリミティ 

ブインスタンシエーションを含みます。 

mig_7series_v1_7_qdr_rld_byte_group_io.v シングルバイトレーン用のパラメーター指定可能な 

I/O ロジックインスタンシエーションと I/O 終端を含 

みます。 

mig_7series_v1_7_rld_phy_write_cal.v 書き込みキャリブレーションのロジックを含みます。 

表 3-9 : user_design/ucf ディレクトリ 

名前説明 

.ucf ユーザーデザインのコアの UCF ファイルです。 

コアの生成が正常に完了したら、ザイリンクスのインプリメンテーションツールを使用してサンプ 

ルデザインの HDL を処理できます。 

サンプルデザインのインプリメンテーション 

ise_flow.bat スクリプトファイルは、合成、変換、マップ、配置配線を実行し、必要なオプショ 

ンをすべて設定します。推奨されるビルドオプションを確認する場合は、このファイルを参照して 


サンプルデザインのシミュレーション (標準的なユーザー インターフェイスを使用す 

るデザイン) 

MIG ツールは、メモリコントローラー (MC) にさまざまなトラフィックデータパターンを生成す 

るための合成可能なテストベンチを提供します。このテストベンチは、 rld_memc_ui_top ラッ 

パー、ユーザー インターフェイスを介して rld_ui_top コアにトラフィックパターンを生成する 

traffic_generator、および rld_memc_ui_top コアへクロックリソースを提供するインフラ 

ストラクチャコアで構成されています。図 3-20 に、サンプルデザインのテストベンチのブロック 

図を示します。 




 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 3-20 : 合成可能なサンプルデザインのブロック図 

 

 


 

 





図 3-21 に、tb_top モジュールと memc_intfc モジュール間のシンプルな読み出し/書き込みトラ 

ンザクションのシミュレーション結果を示します。 

図 3-21 : ユーザーインターフェイスでの読み出しおよび書き込みサイクル 

トラフィックジェネレーターの動作 

合成可能なテストベンチに含まれるトラフィックジェネレーターモジュールは、パラメーターを 

指定して、メモリデザインのさまざまなスティミュラスパターンを作成できます。このジェネレー 

ターは、デザインの完全性や実際のトラフィックをモデル化する擬似ランダムデータストリーム 

を検証するための繰り返しのテストパターンを生成できます。 

アドレス範囲は、BEGIN_ADDRESS および END_ADDRESS パラメーター使用してユーザーが 

定義できます。 Init Memory Pattern Control ブロックが、アドレス空間のすべてのアドレスを連続 

して実行するようにトラフィックジェネレーターへ指示し、選択されたデータパターンに基づい 

て適切な値がメモリデバイスの各位置へ書き込まれます。テストベンチは、デフォルトでアドレス 

をデータパターンとして使用しますが、このサンプルデザインのデータパターンは、 ChipScope 

Analyzer で変更可能な vio_data_mode 信号を使用して設定できます。 

メモリの初期化完了後、トラフィックジェネレーターはユーザー インターフェイス ポートのス 

ティミュレートを開始し、 メモリ デバイスからまたはメモリデバイスへのトラフィックを生成し 

ます。トラフィックジェネレーターはデフォルトで、擬似ランダムコマンドをポートへ送信しま 

す。つまり、命令シーケンス (R/W、 R、 W など) とアドレスはトラフィックジェネレーターモ 

ジュールの PRBS ジェネレーターロジックで決定されます。 

メモリ デバイスから返される読み出しデータは、ユーザー インターフェイスの読み出しデータ 

ポートを介してトラフィックジェネレーターによってアクセスされ、内部生成された予想データと 

比較されます。エラーが検出された場合 (つまり、読み出しデータと予想データが不一致の場合)、 

エラー信号がアサートされて、リードバックアドレス、リードバックデータ、および予想データ 

が error_status 出力にラッチされます。 



サンプルデザインの変更 


提供されているサンプルデザインにはトラフィックジェネレーターモジュールが含まれており、 

これらは異なるコマンドやデータパターンに合わせて変更できます。一部の上位パラメーターは、 

example_top.v/vhd モジュールで変更できます。表 3-10 で、これらのパラメーターについて説 

明します。 

表 3-10 : example_top モジュールにおけるトラフィックジェネレーターのパラメーター設定 


FAMILY ファミリのタイプを示します。 VIRTEX7 

MEMORY_TYPE メモリ コントローラーのタイプを示し現在サポートされているのは、 DDR2 SDRAM、 

ます。 

DDR3 SDRAM、 QDRII+ SRAM、 RLDRAM II 

です。 

nCK_PER_CLK メモリ コントローラークロック対 

DRAM クロックの比率です。 

RLDRAM II : 2 

RLDRAM III : 4 

NUM_DQ_PINS メモリの総 DQ バス幅です。 8 ~ 72 の DQ 幅を 9 の倍数でサポートします。有 

効な最大 DQ 幅は、選択したメモリデバイスの周 

波数に依存します。 

MEM_BURST_LEN メモリのデータバースト長です。必ず 8 に設定します。 

MEM_COL_WIDTH メモリ列アドレスのビットの数です。必ず 10 に設定します。 

DATA_WIDTH ユーザー インターフェイスのデータ 2 × nCK_PER_CLK × NUM_DQ_PINS 

バス幅です。 

ADDR_WIDTH メモリのアドレスバス幅です。 

MASK_SIZE ユーザー インターフェイスのデータ 

バスにおけるマスク幅を指定します。 

必ず DATA_WIDTH/8 に設定します。 

PORT_MODE ポートモードを設定します。有効な設定は 

BI_MODE で、WRITE データパターンを生成し 

て比較用に READ データをモニタリングします。 

BEGIN_ADDRESS メモリの開始アドレス境界を設定しま 

す。 

END_ADDRESS メモリの終了アドレス境界を設定しま 

す。 

PRBS_EADDR_MASK_POS 32 ビットの AND MASK 位置を設定 

します。 

ポートアドレス空間の開始境界を定義します。こ 

の値の LSB [3:0] は無視されます。 

ポートアドレス空間の開始境界を定義します。こ 

の値の LSB [3:0] は無視されます。 

PRBS アドレスジェネレーターで使用され、ポー 

トアドレス空間へランダムアドレスをシフトダ 

ウンします。このマスクが 1 のビット位置に対し 

ては、END_ADDRESS 値と PRBS アドレスの論 

理積が取られます。 






CMD_PATTERN 生成されるコマンドパターン回路を設 

定します。大規模なデバイスでは 

CGEN_ALL に設定できす。サポート 

されるコマンドパターン回路すべてを 

生成するようにできます。ただし、一部 

の小規模デバイスではリソースが限ら 

れているため、特定のコマンドパター 

ンに制限する必要が生じる場合があり 

ます。 


• CGEN_FIXED – アドレス、バースト長、命 

令は、 fixed_addr_i、 fixed_bl_i、 

fixed_instr_i 入力から直接取り込まれます。 

• CGEN_SEQUENTIAL – アドレスは連続的に 

インクリメントされ、増分はデータポートの 

サイズによって決まります。 

• CGEN_PRBS – 32 ステージのリニアフィー 

ドバックシフトレジスタ (LFSR) が疑似ラン 

ダムアドレス、バースト長、および命令シー 

ケンスを生成します。シードは、 32 ビットの 

cmd_seed 入力で設定できます。 

• CGEN_ALL (default) – 上記すべてのオプ 

ションを有効にし、動作中に addr_mode_i、 

instr_mode_i、および bl_mode_i で生成パ 

ターンのタイプを選択できるようにします。 





DATA_PATTERN rtl ロジックを介して生成されるデータ 

パターン回路を設定します。大規模デ 

バイスの場合は、DATA_PATTERN を 

DGEN_ALL に設定でき、生成される 

すべてのサポートデータパターン回 

路を有効にします。ハードウェアでは、 

vio_data_value_mode を使用してデー 

タパターンの選択や変更が実行されま 

す。 DATA_PATTERN が DGEN_ALL 

に設定されている場合にのみ変更でき 

ます。 

CMDS_GAP_DELAY 各ユーザーバーストコマンド間の遅 

延を一時停止させます。 

SEL_VICTIM_LINE 常にロジック High となるビクティム 

DQ ラインを選択します。 



• ADDR (デフォルト) - アドレスはデータパ 

ターンとして使用されます。 

• HAMMER – DQS の立ち上がりエッジでは 

DQ ピンにすべて1 が現れ、 DQS の立ち下が 

りエッジでは DQ ピンにすべて 0 が現れます。 

• WALKING1 – DQ ピンに Walking 1 が現れ、 


• WALKING0 – DQ ピンに Walking 0 が現れ、 


• NEIGHBOR – 1 つを除くすべての DQ ピンに 

Hammer パターンが現れます。例外ピンの位 

置はアドレスによって決ります。 

• PRBS - 32 ステージの LFSR がランダムデー 

タを生成し、開始アドレスでシードされます。 

• DGEN_ALL – すべての可能なオプションを 

有効にします。 

0x1 : FIXED - 32 ビットの fixed_data 

0x2 : ADDRESS - データとして使用される 32 

ビットアドレス 

0x3 : HAMMER 

0x4 : SIMPLE8 - 8 ワードごとに繰り返す単純 

な 8 データパターン 


現れます。 


現れます。 

0x7 : PRBS - 32 ステージの LFSR によってラ 

ンダムデータを生成。 PRBS アドレスパター 

ンまたは順次アドレスパターンでのみ有効 

0x9 : SLOW HAMMER - 低周波数の 

HAMMER データパターンです。 

0xF : PHY_CALIB パターン - 0xFF、 00、 

AA、 55、 55、 AA、 99、 66。このモードは、 

アドレス 0 で READ コマンドのみが生成され 

る 

有効な値は0 ~ 32 です。 

Hammer パターンにのみ適用します。有効な設定 

は 0 ~ NUM_DQ_PINS です。 

値が NUM_DQ_PINS の場合は、すべての DQ ピ 

ンに同じ Hammer パターンがあります。 






EYE_TEST トラフィックジェネレーターに対して 

1 つの位置への書き込みのみを生成さ 

せます。読み出しトランザクションは 

生成されません。 

traffic_gen モジュールのコマンドパターン (instr_mode_i、addr_mode_i、bl_mode_i、data_mode_i) 

は個別に設定できます。提供されている init_mem_pattern_ctr モジュールには、ユーザーが 

ChipScope Analyzer の仮想 I/O (VIO) を使用してリアルタイムでコマンドパターンを変更でき 

る、インターフェイス信号があります。 

次のコマンドパターンは変更可能です。 

1. vio_modify_enable を 1 に設定します。 

2. vio_addr_mode_value を次のように設定します。 

1 : 固定アドレス 

2 : PRBS アドレス 

3 : 順次アドレス 

3. vio_bl_mode_value を次のように設定します。 

1 : 固定 bl 

2 : PRBS bl (bl_mode の値が 2 に設定されている場合は、 addr_mode 値が強制的に 2 となり、 

PRBS アドレスを生成) 

4. vio_data_mode_value を次のように設定します。 

0 : 予約 

有効な設定値は TRUE と FALSE です。 

TRUE に設定すると、vio_instr_mode_value の設 

定が上書きされます。 

注記 : トラフィックジェネレーターは、 7 シリーズ メモリ コントローラーで使用可能な設定より多くのオプションをサポートしている 

場合があります。メモリコントローラーでサポートされている設定を使用してください。 

1 : FIXED データモード - データは fixed_data_i 入力バスから提供されます。 

2 : DGEN_ADDR (デフォルト) -アドレスはデータパターンとして使用されます。 

3 : DGEN_HAMMER -DQS の立ち上がりエッジでは DQ ピンにすべて 1 が現れ、 DQS の立 

ち下がりエッジでは DQ ピンにすべて 0 が現れます。 

4 : DGEN_NEIGHBOR -DQS の立ち上がりエッジで、 1 つを除くすべての DQ ピンに 1 が現 

れます。例外ピンの位置はアドレスによって決ります。 

5 : DGEN_WALKING1 -DQ ピンに Walking 1 が現れます。 1 の開始位置はアドレス値に依存 

します。 

6 : DGEN_WALKING0 -DQ ピンに Walking 0 が現れます。 0 の開始位置はアドレス値に依存 

します。 

7 : DGEN_PRBS -32 ステージの LFSR がランダムデータを生成し、開始アドレスでシードさ 

れます。このデータモードは、アドレスモードが PRBS モードまたは順次の場合のみ有効で 

す。 




概要 


図 3-22 に、7 シリーズ FPGA の RLDRAM II/RLDRAM III メモリ インターフェイス ソリューショ 

ンの概略ブロック図を示します。この図には、読み出し/書き込みコマンドを開始するためのクライ 

アント インターフェイスへの内部 FPGA 接続、およびメモリデバイスへの外部インターフェイス 

を示してあります。 


 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 3-22 : RLDRAM II/RLDRAM III インターフェイス ソリューションの概略ブロック図 





 

コアは次の要素で構成されています (図 3-23)。 

• クライアント インターフェイス 

• メモリ コントローラー 

• 物理インターフェイス 

• 読み出しパス 

• 書き込みパス 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 3-23 : RLDRAM II/RLDRAM III メモリ インターフェイス ソリューションの構成 

 

 

 

クライアント インターフェイス (ユーザー インターフェイスとも呼びます) は、完全に SDR 信号 

ベースのシンプルなプロトコルを用いて読み出しおよび書き込み要求を生成します。このプロトコ 

ルの詳細は、「クライアントインターフェース」で説明します。 

メモリ コントローラーはユーザー インターフェイスからコマンドを受け取り、RLDRAM 

II/RLDRAM III デバイスのプロトコル要件を満たします。詳細は、 293 ページの「メモリコント 

ローラー」を参照してください。 

物理インターフェイスは、RLDRAM II/RLDRAM III プロトコルとタイミング要件を満たしながら 

外部メモリデバイスと通信できるように、適切なタイミング関係と DDR 信号を生成します。詳細 

は、 290 ページの「物理インターフェイス」を参照してください。 

PHY のロジックは、読み出しパスと書き込みパスに分割されています。書き込みパスは、読み出し 

/書き込み要求の生成に必要な RLDRAM II/RLDRAM III 信号を生成します。これには、クロッキ 

ング、制御信号、アドレス、データ、データマスク信号が含まれます。読み出しパスにはキャリブ 

レーションの役割もあり、読み出し応答を Valid 信号と一緒にユーザーに返します。このプロセス 

の詳細は、 299 ページの「キャリブレーション」を参照してください。 



クライアントインターフェース 


クライアント インターフェイスは 7 シリーズ FPGA のユーザーデザインを 

RLDRAM II/RLDRAM III メモリ ソリューションコアに接続し、ユーザーと外部メモリデバイス 

間のやりとりを簡略化します。 


クライアント インターフェイスには、 メモリ デバイスに対する読み出し/書き込みコマンドを発行 

するための信号があります。表 3-11 に、これらの信号をまとめます。 

表 3-11 : クライアントインターフェイスの要求信号 


user_cmd_en 入力 Command Enable。読み出しまたは書き込み要求 

を発行し、対応するコマンド信号が有効であるこ 


user_cmd[2 × CMD_PER_CLK - 1:0] 入力コマンド読み出し、書き込み、または NOP 要求を 

発行します。 user_cmd_en がアサートされると次 

のようになります。 

2’b00 : 書き込みコマンド 

2’b01 : 読み出しコマンド 

2’b10 : NOP 

2’b11 : NOP 

クロックサイクルごとに複数のコマンドをメモ 

リコントローラーへ提供する必要があるが、すべ 

てのコマンドスロットが必要ではない場合、NOP 

コマンドが有用です。メモリコントローラーは、 

その他のコマンドに対応して NOP は無視します。 

CMD_PER_CLK が 1 の場合 NOP はサポートさ 

れません。CMD_PER_CLK は、ファブリックク 

ロックサイクルごとにコントローラーへ与えら 

れる メモリ コマンド数を決定する最上位のパラ 

メーターで、nCK_PER_CLK およびバースト長に 

依存します (図 3-24 参照)。 

user_addr[CMD_PER_CLK × ADDR_WIDTH - 1:0] 入力 Command Address。コマンド要求に使用するアド 

レスです。user_cmd_en がアサートされると有効 

になります。 

user_ba[CMD_PER_CLK × BANK_WIDTH - 1:0] 入力 Command Bank Address。書き込み要求に使用す 

るアドレスです。 user_cmd_en がアサートされる 

と有効になります。 

user_wr_en 入力 Write Data Enable。書き込みデータおよびデータ 

マスクを発行します。対応する user_wr_* 信号が 

有効であることを示します。 




表 3-11 : クライアントインターフェイスの要求信号 (続き) 


user_wr_data[2 × nCK_PER_CLK × DATA_WIDTH - 1:0] 入力 Write Data。書き込み要求に使用するデータで、結 

合される立ち上がりおよび立ち下がりデータで構 

成されます。user_wr_en がアサートされると有効 

になります。 

user_wr_dm[2 × nCK_PER_CLK × DM_WIDTH - 1:0] 入力 Write Data Mask。アクティブ High の場合、選択 

したデバイスの書き込みデータがマスクされ、メ 

モリに書き込まれません。user_wr_en がアサート 

されると有効になります。 

user_afifo_empty 出力 Address FIFO Empty。アサートされると、コマン 

ドバッファーは空です。 

user_wdfifo_empty 出力 Write Data FIFO Empty。アサートされると、書き 

込みデータバッファーは空です。 

user_afifo_full 出力 Address FIFO Full。アサートされると、コマンド 

バッファーはフルで、ディアサートされるまで 

FIFO への書き込みが無視されます。 

user_wdfifo_full 出力 Write Data FIFO Full。アサートされると、書き込 

みデータバッファーはフルで、ディアサートされ 

るまで FIFO への書き込みが無視されます。 

user_afifo_aempty 出力 Address FIFO Almost Empty。アサートされると、 

コマンドバッファーはほぼ空です。 

user_afifo_afull 出力 Address FIFO Almost Full。アサートされると、コ 

マンドバッファーはほぼフルです。 

user_wdfifo_aempty 出力 Write Data FIFO Almost Empty。アサートされる 

と、書き込みデータバッファーはほぼ空です。 

user_wdfifo_afull 出力 Write Data FIFO Almost Full。アサートされると、 

書き込みデータバッファーはほぼフルです。 

user_rd_valid[nCK_PER_CLK - 1:0] 出力 Read Valid。メモリから読み出したデータが 

user_rd_data[2 × nCK_PER_CLK × DATA_WIDTH - 1:0] 出力 

user_rd_data で有効で、サンプル可能になったこ 


Read Data。読み出しコマンドから読み出したデー 

タです。 

init_calib_complete 出力 Calibration Done。読み出しキャリブレーションが 

完了し、要求を発行できる状態のユーザーデザイ 

ンに戻ったことを示します。 

mem_ck_lock_complete 出力 Memory CK Lock Done。メモリへ駆動される CK 

のノイズが最小となるように、 mem_ck_lock_ 

complete がアサートされるまでシステムをノイ 

ズがない状態に保つ必要があります。 



クライアント インターフェイスを介したコアとのインターフェイス 


特定のクライアント インターフェイス信号の幅は、システムクロック周波数およびバースト長に 

依存します。したがって、クライアント インターフェイスはコンフィギュレーションの要件に応じ 

てファブリッククロックサイクルごとに複数のコマンドを送信できます。 

図 3-24 は user_cmd 信号を示し、コンフィギュレーションに応じてこの信号がどのように複数の 

コマンドで構成されるかを表しています。 


 

 

 

 

 

図 3-24 : user_cmd 信号の複数のコマンド 

図 3-25 に、 RLDRAM II の 4 ワードバーストアーキテクチャに対応するクライアントインター 

フェイスプロトコルを示します。 


 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 3-25 : RLDRAM II クライアント インターフェイス プロトコル 

(4 ワードバーストアーキテクチャ ) 




図 3-26 に、 RLDRAM III の 4 ワードバーストアーキテクチャのクライアント インターフェイス 

プロトコルを示します。 


 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 3-26 : RLDRAM III クライアント インターフェイス プロトコル 


要求が受け入れ可能となる前に、 ui_clk_sync_rst 信号を Low にディアサートする必要があり 

ます。この信号のディアサート後、ユーザー インターフェイス FIFO はコマンドおよび格納用デー 

タを受信可能となります。メモリの初期化プロセスおよび PHY のキャリブレーションが完了する 

と、 init_calib_complete 信号がアサートされ、コアはクライアント要求を発行できるように 

なります。 

user_cmd_en を 1 サイクルパルスとしてアサートするとコマンド要求が発行されます。このと 

き、 user_cmd、 user_addr、 user_ba 信号がいずれも有効である必要があります。読み出し要 

求を発行するには user_cmd を 2’b01 に、書き込み要求を発行するにはこれを 2'b00 に設定しま 

す。書き込み要求では、 user_wr_en 信号が High にアサートされることで、コマンドと同じサイ 




 

 

 

 

 

 

 

 


クルでデータが発行され、有効なデータが user_wr_data および user_wr_dm に現れます。 

RLDRAM II および 8 ワードバーストアーキテクチャの場合、書き込みコマンドに対してデータ 

サイクルを追加する必要があります (図 3-27)。コマンドフローのギャップは必要に応じて読み出 

しコマンドで埋めることができます。 

 

 

 

 

 

 

 

 

 

 

 

図 3-27 : RLDRAM II クライアント インターフェイス プロトコル (8 ワードバーストアーキテクチャ ) 

 

図 3-28 に、 RLDRAM III の 8 ワードバーストアーキテクチャのクライアント インターフェイス 

プロトコルを示します。 





 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 3-28 : RLDRAM III クライアント インターフェイス プロトコル 


読み出しコマンドがしばらくして発行されると (システムのコンフィギュレーションおよびレイテ 

ンシに基づく)、 user_rd_valid[0] 信号がアサートされて user_rd_data が有効であることを 

示しますが、 user_rd_valid[1] がアサートされた場合は user_rd_data が有効であることを 

示します (図 3-29)。コアは返されたデータをバッファーしないため、 user_rd_valid[0] および 

user_rd_valid[1] がアサートされているサイクルで読み出しデータをサンプルする必要があり 

ます。データのバッファー機能は、必要に応じてユーザーが追加できます。 

user_rd_valid 信号がすべて一緒にアサートされて最大幅のデータが返されるように、メモリコ 

ントローラーはコマンドを PHY への特定のスロットにしか与えませんが、コントローラーの変更 

に備えて追加の user_rd_valid 信号が提供されます。 




 

 

 

 

 

図 3-29 : クライアント インターフェイス プロトコルの読み出しデータ 



PHY デザインでは、 MMCM および PLL モジュールを使用してさまざまなクロックを生成する必 

要があります。クロックをデザイン全体に分配するために、グローバルクロックネットワークと 

ローカルクロックネットワークの両方を使用します。 



• 内部 FPGA ロジック 

• 書き込みパス (出力) ロジック 

• 読み出しパス (入力) および遅延ロジック 

• IDELAY 基準クロック (200MHz) 

 

PHY には MMCM および PLL がそれぞれ 1 つずつ必要です。 MMCM および PLL は、ほとんど 

の内部ロジック用のクロック、 PHASER への入力クロック、そしてマルチ I/O バンクインプリメ 

ンテーションで複数の PHASER ブロックの同期のために必要な同期パルスを生成します。 

PHASER ブロックには、メモリ基準クロック、周波数基準クロック、位相基準クロックの 3 つを 

PLL から供給する必要があります。メモリ基準クロックは、 RLDRAM II/RLDRAM III メモリ イ 

ンターフェイスクロックと同じ周波数である必要があります。周波数基準クロックは、 400 ~ 

1066MHz の周波数となるようにメモリのクロック周波数の 2 倍または 4 倍のいずれかとします。 

位相基準クロックは読み出しバンクで使用します。このクロックは内部配線されたメモリ読み出し 

クロック (QK/QK#) を使用して生成され、PHASER ロジックでデータキャプチャに使用されます。 

PLL によって生成される内部ファブリッククロックは、グローバルクロッキングリソースで 

RDRAM II メモリの半分の周波数、および RLDRAM III メモリの 1/4 の周波数でクロッキングさ 

れます。 

IDELAYCTRL モジュールには 200MHz の IDELAY 基準クロックを供給する必要があります。こ 

のモジュールは、環境の変化に合わせて I/O 領域内の IDELAY エレメントのキャリブレーション 

を常時実行します。 IP コアは、外部クロック信号が IDELAYCTRL モジュールを駆動することを 

前提としています。 IDELAYCTRL 入力クロックを PLL クロックで駆動する場合は、PLL ロック 

信号を IODELAY_CTRL モジュール内の rst_tmp_idelay 信号に組み込む必要があります。これに 

より、クロックを使用前に安定させることができます。 

表 3-12 に、インフラストラクチャモジュールで使用する信号をまとめます。これらは、デザイン 

で必要なクロックおよびリセット信号を供給します。 




表 3-12 : インフラストラクチャのクロッキング/ リセット信号 


mmcm_clk 入力システムクロック入力です。 

sys_rst 入力ユーザーアプリケーションからのコアリセットです。 

iodelay_ctrl_rdy 入力 IDELAYCTRL ロックステータスです。 

clk 出力半分の周波数のファブリッククロックです。 

mem_refclk 出力メモリクロックと同じ周波数の PLL 出力クロックです。 

freq_refclk 出力 PHASER の FREQREFCLK 入力を供給する PLL 出力クロックです。周波数が 400 ~ 

1066MHz の範囲となるように生成されます。 

sync_pulse 出力 mem_Refclk の 1/16 で生成される PLL 出力です。マルチバンクインプリメンテーション 

で同期信号として PHY ハードブロックに送信されます。 

pll_locked 出力 PLLE2_ADV からのロック出力です。 

rstdiv0 出力内部ファブリックの 1/2 周波数クロックに同期したリセット出力です。 

rst_phaser_ref 出力物理層の PHASER のリセットです。 

物理インターフェイス 

表 3-13 : 物理インターフェイスの信号 

物理インターフェイスは、 FPGA メモリ インターフェイス ソリューションを外部 RLDRAM 

II/RLDRAM III デバイスに接続する部分です。表 3-13 に、このインターフェイスで使用される I/O 

信号を説明します。これらの信号は、 RLDRAM II/RLDRAM III デバイスの対応する信号へ直接接 

続できます。 


rld_ck_p 出力 System Clock CK。 メモリ デバイスへ供給されるアドレス/コマンドクロックです。 

rld_ck_n 出力 System Clock CK#。 メモリ デバイスへ供給される反転システムクロックです。 

rld_dk_p 出力 Write Clock DK。 メモリ デバイスへ供給される書き込みクロックです。 

rld_dk_n 出力 Write Clock DK#。 メモリ デバイスへ供給される反転書き込みクロックです。 

rld_a 出力 Address。メモリの操作で使用するアドレスです。 

rld_ba 出力 Bank Address。メモリの操作で使用するバンクアドレスです。 

rld_cs_n 出力 Chip Select CS#。 メモリのアクティブ Low のチップセレクト制御信号です。 

rld_we_n 出力 Write Enable WE#。 メモリのアクティブ Low のライトイネーブル制御信号です。 

rld_ref_n 出力 Refresh REF#。 メモリのアクティブ Low のリフレッシュ制御信号です。 

rld_dm 出力 

rld_dq 入力/出力 

Data Mask DM。アクティブ High のマスク信号です。 FPGA によって駆動され、書 

き込みコマンド中にメモリへ書き込みたくないデータをマスクします。 

Data DQ。双方向データポートです。書き込みの場合は FPGA によって、読み出し 

の場合はメモリによって駆動されます。 



表 3-13 : 物理インターフェイスの信号 (続き) 



rld_qvld 入力 Read Data Valid QVLD。 rld_dq バスのデータが有効であることを示す信号です。 

rld_qk_p 入力 

rld_qk_n 入力 

rld_reset_n 出力 

Read Clock QK。rld_dq の読み出しデータに揃えられたメモリエッジから返される 

読み出しクロックです。PHY は QK# とこのクロックを併用して rld_dq の読み出し 

データをサンプルします。 

Read Clock QK#。メモリから返される反転した読み出しクロックです。PHY は QK 

とこのクロックを併用して rld_dq で読み出しデータをサンプルします。 

RLDRAM III リセットピン。RLDRAM III デバイスに対するアクティブ Low のリ 

セットです (RLDRAM II では使用されない)。 

図 3-30 に、標準の RLDRAM II コンフィギュレーション 3、バースト長 4、コマンドがコントロー 

ラーから PHY へ送信される場合のタイミング図を示します。 cal_done がアサートされた後、コン 

トローラーはコマンドの発行を開始します。 cs0 および we0 信号 (ref0 は Low に維持) がアサート 

されて addr0 および ba0 が有効であることが確実になると、書き込みコマンドが 1 つ発行されま 

す。これはバースト長 4 のコンフィギュレーションであるため、発行する必要がある 2 番目のコマ 

ンドは No Operation (NOP) です。すなわち、すべての制御信号 (cs1、 we1、 ref1) が Low に維持 

されます。2 クロックサイクル後、wr_en0/1 信号がアサートされ、書き込みコマンドの wr_data0/1 

および wr_dm0/1 信号が有効となります。同一クロックサイクルで、cs0 (we0 および ref0 は Low 

に維持) がアサートされて関連するアドレスが addr0 および ba0 に配置されると、読み出しコマン 

ドが 1 つ発行されます。 cs0/1、 ref0/1、および ba0/1 がアサートされると、リフレッシュコマンド 

が 2 つ発行されます。これらのコマンドは、メモリのバンク規則が満たされる限り、同一クロック 

サイクルで発行できます。 





 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 3-30 : RLDRAM II バースト長 4、コンフィギュレーション 3、アドレスマルチプレクスが OFF の場合の 

PHY 専用インターフェイス 

コントローラーは wr_en 信号およびデータをコンフィギュレーションの設定に基づいて必要な時 

に送信します。そのタイミングはコンフィギュレーションに依存します。表 3-14 に、コンフィギュ 

レーションに対してデータが有効な場合に wr_en 信号がアサートされるタイミングを示します。ア 

ドレスマルチプレクスの使用時は、 PHY によってアドレス信号が再調整され、 1 クロックサイク 

ルではなく 2 クロックサイクル以上出力されます。 



 

 

 

 

 

 

 

 

表 3-14 : RLDRAM II コマンドからライトイネーブルまでのクロック数 

アドレスマルチプレクスコンフィギュレーション 

 

 

 

 

コマンドからライトイネーブルまでの 

クロック数 (クロックサイクル) 

ON 1 3 

2 4

表 3-14 : RLDRAM II コマンドからライトイネーブルまでのクロック数 (続き) 

アドレスマルチプレクスコンフィギュレーション 


wr_en 信号は、最初の wr_en 信号がアサートされる前に 1 クロックサイクル間余分にアサートし、 

ディアサート後は 1 クロックサイクル間余分に維持する必要があります。これにより、共有バスは 

読み出しから書き込みへ/書き込みから読み出しへと変更する時間が与えられます。物理層には、書 

き込みから読み出しへ/読み出しから書き込みへと遷移する際に、 2 クロックサイクル間の No 

Operation (NOP) が必要です。この 2 クロックサイクルの要件は PCB に依存するもので、ボード 

レイアウトによっては増分しなければならない場合があります。 

メモリ コントローラー 

3 5 

OFF 1 2 

注記 : 

1. 図 3-29 に示すとおりです。 

コマンドからライトイネーブルまでの 

クロック数 (クロックサイクル) 

2 3 

3 4 (1) 

メモリ コントローラーは RLDRAM II/RLDRAM III のアクセス要件を適用し、 PHY と接続しま 

す。また、メモリデバイスへ転送されるコマンドの順と同じ順でコマンドを処理します。 

メモリ コントローラーはユーザー インターフェイスからコマンドを受け取り、そのコマンドをす 

ぐに処理できるか、または待機する必要があるかを判断します。すべての要件が満たされると、コ 

マンドは PHY インターフェイスへ配置されます。書き込みコマンドの場合、コントローラーはユー 

ザー インターフェイス向けに信号を生成して PHY へ書き込みデータを提供します。この信号は、 

コマンドとデータの適切な関係性を確保するために、メモリコンフィギュレーションに基づいて生 

成されるものです。オートリフレッシュコマンドは、 メモリ デバイスのリフレッシュ要件を満た 

すためにコントローラーによってコマンドフロー内に挿入されます。 

CIO デバイスでは、データバスは読み出しおよび書き込みデータで共有されます。読み出しコマン 

ドから書き込みコマンド (またはその逆) へと切り替えると、バスの変更が原因でコマンドストリー 

ムにギャップが発生します。スループットを向上させるには、コマンドバスの変更を可能な限り最 

小限に抑える必要があります。 




図 3-31 に、コントローラーのステートマシンロジックを示します。 


 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 3-31 : コントローラーステートマシンロジック (CMD_PER_CLK == 1 または 2) 

PHY のアーキテクチャ 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

PHY は専用のブロックとソフトキャリブレーションロジックで構成されています。専用ブロック 

は隣接して配置され、クロックおよびデータパスの配線を最短に抑え、高性能な物理層を構築する 

ためにインターコネクトで直接接続されています。 

RLDRAM II/RLDRAM III PHY で使用されている主な専用ブロックとその機能は次のとおりで 

す。 

• FPGA の各バンクで利用可能な I/O は 4 つのバイトグループに分けられ、1 つのグループは最 

大 12 の I/O で構成されています。 

• 各バイトグループに PHASER_IN/PHASER_OUT ブロックがあり、クロック位相を高精度で 

調整できるマルチステージのプログラマブル遅延ラインループを形成します。 PHASER に 

よって生成される I/O バンク内の専用クロック構造はバイトグループクロックと呼ばれ、こ 

のドライバーによって駆動されるロード数を最小に抑えます。 

• OUT_FIFO と IN_FIFO は各バイトグループが備える、深さが 8 または 4 の浅い FIFO で、 

データをファブリックドメインから I/O クロックドメインへ転送する役割を果たします。 




 

 

 

 

 

 

 

 

 

 

 

 

 



OUT_FIFO はメモリに送信する出力データとアドレス/制御信号を格納するために使用し、 

IN_FIFO はキャプチャした読み出しデータをファブリックに転送する前に格納するために使 

用します。 

メモリ インターフェイス信号をバイトグループ内に配置する際の規則については、 310 ページの 

「ピン配置の要件」で説明します。 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 3-32 : RLDRAM II/RLDRAM III インターフェイス ソリューションの PHY の概略ブロック図 

 

RLDRAM II/RLDRAM III への書き込みパスには、メモリの操作に必要なアドレス信号、データ信 

号、制御信号が含まれます。 rld_a および rld_ba アドレスを含むメモリへの制御ストローブ 

(rld_cs_n、rld_we_n、rld_ref_n、rld_reset_n (RLDRAM III のみ)) はいずれも SDR フォー 

マットを使用します。書き込みデータの値 (rld_dq および rld_dm) は、必要な 2/4/8 ワードバー 

ストをクロック周期内で実現するために DDR フォーマットを使用します。 




出力アーキテクチャ 

RLDRAM II/RLDRAM III インターフェイス ソリューションの出力パスは、7 シリーズ FPGA が 

備える OUT_FIFO、 PHASER_OUT_PHY、 PHY_CNTRL、および OSERDES プリミティブを使 

用します。これらのブロックは、 メモリ デバイスへのすべての PHY 出力をクロッキングする目的 

で使用します。 

PHASER_OUT_PHY は、メモリへの出力に必要なクロックを供給します。各バイトグループの 

OUT_FIFO と OSERDES/ODDR に同期クロックを供給します。 PHASER_OUT_PHY は、それぞ 

れのバイトグループのバイトクロック (OCLK)、分周バイトクロック (OCLKDIV)、遅延バイト 

クロック (OCLK_DELAYED) を生成します。バイトクロック (OCLK) はメモリ インターフェイ 

スクロックと同じ周波数で、分周バイトクロック (OCLKDIV) はメモリ インターフェイス クロッ 

クの半分の周波数です。バイトクロック (OCLK) を使用して、書き込みデータ (DQ)、データマス 

ク (DM)、アドレス、制御、およびシステムクロック (CK/CK#) の信号を OSERDES/ODDR から 

メモリへクロッキングします。PHASER_OUT_PHY から出力される OCLK_DELAYED はバイト 

クロック (OCLK) に対して位相シフトした調整可能な出力で、メモリへの書き込みクロック 

(DK/DK#) の生成に使用されます。図 3-33 に、複数のクロックのアライメントを示し、これらを 

使用してどのように信号が揃えられるかを示します。 


 

 

 

 

 

図 3-33 : 書き込みパス出力のアライメント 

OCLK_DELAYED は、 DDR 書き込みデータの中央に位置するクロックを生成しますが、 SDR ア 

ドレス/制御信号に対しては理想的なアライメントを生成しません。このため、 OCLK を使用して 

CK/CK# を生成し、メモリクロック CK および書き込みクロック DK が正しく揃えられるように、 

アドレス/制御のバイトレーンまたはデータバイトレーンのいずれかがシフトされます (キャリブ 

レーションを書き込みデータパスに対して d あるかどうかによる)。特定の周波数について、正し 

く書き込み動作が行われるようにワンタイムキャリブレーションが OCLK_DELAYED に対して 

実行されます。詳細は、「キャリブレーション」を参照してください。 




 

 

 

 

 

 


OUT_FIFO は書き込みデータをファブリックドメインから PHASER クロックドメインへ変換す 

る一時バッファーとして機能し、I/O ロジックからの出力データをクロックで出力します。 

OUT_FIFO は非同期モードで動作し、読み出しおよび書き込みクロックは未定義の位相にもかかわ 

らず同一周波数で動作します。 OUT_FIFO からのデータフローがストールしてしまう可能性があ 

りますが、浅い同期 PRE_FIFO は、 OUT_FIFO からフラグがアサートされる際にファブリックか 

ら出力される連続データを用いて OUT_FIFO を駆動します。 OUT_FIFO および OSERDES の操 

作に必要なクロックはPHASER_OUT_PHY から供給されます。 

図 3-34 に、 PPHASER_OUT_PHY を使用した書き込みパスのクロッキングの詳細を示します。 

PHY 制御ブロックを用いて、インターフェイスで使用されるすべての PHASER_OUT_PHY ブ 

ロックが正確に開始するようにし、RLDRAM III 動作のトライステートタイミングを制御します。 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 3-34 : RLDRAM II インターフェイス ソリューションの書き込みパスのブロック図 

 

 

 

 

 

 

OSERDES ブロックはすべての I/O にあり、メモリデバイスとの通信に必要なクロック、アドレ 

ス、データ、および制御信号の生成を簡潔にする役割を果たします。 OSERDES のフローでは 2 つ 

の異なる入力クロックを使用してこの機能を実現します。データ入力ポート D1/D2 または D3/D4 

のデータは CLKDIV 入力ポートに供給されるクロックで入力され、パラレル-シリアル変換ブロッ 

クを通過します。PHY から メモリ デバイスへの出力はすべて OSERDES を使用して駆動します。 

OSERDES から出力された信号はすべて、生成したクロック (アドレス/制御信号の場合は 





CK/CK#、データおよびデータマスクの場合は DK/DK#) に対して中央に揃える必要があります。 

このため、OSERDES と PHASER_OUT_PHY ブロックを組み合わせて使用することでこのアライ 

メントを実現しています。 

読み出しパスはメモリから供給された読み出しクロックを使用してデータキャプチャを実行する 

と共に、読み出しクロックをデータウィンドウの中央に位置させてデータキャプチャ時に十分な 

マージンを確保する役割を果たします。読み出しを実行する前には、キャリブレーションが必要で 

す。キャリブレーションは読み出しパスの主要な機能であり、ユーザー インターフェイスがメモリ 

に対するトランザクションを開始する前に実行する必要があります。 

データキャプチャ 

図 3-35 に、読み出しクロックと読み出しデータが FPGA に入力されてからユーザーに到達するま 

でのパスの概略ブロック図を示します。読み出しクロックは ILOGIC をそのまま通過し、各バイト 

グループの PHASER に入力されます。 RLDRAM II の場合、マルチ領域 BUFMR を経由して読み 

出しキャプチャクロックが読み出しデータキャプチャで使用される必要な PHASER に入力され 

ます。 BUFMR の出力は直後にある PHASER の PHASEREFCLK 入力だけでなく、その上下に位 

置するバンクで利用可能な PHASER の PHASEREFCLK 入力も駆動できます。 2 バイトデータに 

対応するシングルキャプチャクロックが存在する可能性があり、 BUFMR しかこのクロックを必 

要に応じて複数の PHASER へ割り当てることができないため、 BUFMR は RLDRAM II に不可欠 

です。 

RLDRAM III にはバイトデータあたりキャプチャクロックが 1 つ含まれるため、マルチ領域 

BUFMR は必要ありません。次に、 ISERDES ブロックで PHASER によって生成したバイトグルー 

プクロック (ICLK、ICLKDIV) を用いて、バイトグループ内の読み出しデータ (DQ) をキャプチャ 

します。キャリブレーションロジックは、 PHASER によって提供される細精度の遅延タップをイ 

ンクリメントしてバイトグループクロックの ICLK を読み出しデータウィンドウの中央に揃え、 

最大限のデータキャプチャマージンを確保します。 

各バイトグループの IN_FIFO (図 3-35) は、それぞれのバイトグループの ISERDES でキャプチャ 

した各 DQ ビットから 4 ビットデータを受信し、ストレージアレイに書き込みます。PHASER_IN 

で生成した周波数が 1/2 のバイトグループクロック (ICLKDIV) は、 ISERDES のデータキャプ 

チャのほか、キャプチャした読み出しデータを IN_FIFO に書き込む際にも使用します。 IN_FIFO 

に対するライトイネーブル信号は常にアサートされ、入力データを連続して書き込むことができま 

す。 

さらに RLDRAM III では、 IN_FIFO は ICLKDIV ドメイン (半分のメモリクロック周波数で動作 

) からファブリッククロックドメイン (1/4 のメモリ クロック周波数で動作) へデータを転送しま 

す。IN_FIFO でフラグがアサートされると IN_FIFO からのデータフローがストールしてしまう可 

能性がありますが、その場合でも IN_FIFO の受信側では浅い同期 post_fifo を使用しているため、 

キャプチャしたデータはファブリックから連続して読み出すことができます。また、キャリブレー 

ションにより、読み出しデータを周波数が 1/2 のファブリッククロックの立ち上がりエッジに揃え 

ると共に、すべてのバイトグループからの読み出しデータの遅延が同じになるようにします。実際 

のキャリブレーションおよびアライメントロジックの詳細は、「キャリブレーション」で説明しま 

す。 




 

 

 

 

 

 

 

 

 

 

 

図 3-35 : RLDRAM II/RLDRAM III インターフェイス ソリューションの読み出しパスブロック図 


 

 

 

 

 

 

 

 

 

 

 

 

 

 


キャリブレーションロジックは、クロックがデータ有効ウィンドウの中心に揃うように、読み出し 

クロックおよび読み出しデータに遅延を与えます。クロックを中央に位置させるには、クロックに 

対して高細精度の遅延タップを与えることのできる PHASER を使用します。 PHASER_IN の細精 

度の遅延タップはそれぞれ、基準クロック周期の 1/64 ずつ、最大で 32 タップまでクロックをイン 

クリメントします。400MHz 以上で動作するデザインの場合、書き込みデータについて書き込みク 

ロックが正しく中央で揃えられるように、キャリブレーションロジックもワンタイム書き込みキャ 

リブレーションを実行します。 

キャリブレーションはメモリの初期化後に開始されます。安定するまでは、すべての読み出しパス 

ロジックがリセット状態となります。書き込みキャリブレーションが有効ではない場合、読み出し 

キャリブレーションのみが 2 つの工程で実行されます。 

1. DQ を基準にした読み出しクロックのキャリブレーション 

2. データアライメントの実行と Valid 信号の生成 

読み出しクロックとデータのキャリブレーション 

PHASER_IN は、対応するバイトグループに関連した読み出しデータ (DQ) のキャプチャに使用さ 

れるすべての ISERDES へクロックを供給します。ICLKDIV も読み出しデータ IN_FIFO の書き込 

みクロックとして使用します。 1 つの PHASER_IN ブロックは、 12 の I/O からなる 1 つのグルー 

プに関連付けられています。 FPGA の各 I/O バンクには 4 つの PHASER_IN ブロックがあるため、 

1 つのバンクに 4 つの読み出しデータバイトを置くことができます。 


 

 

 

 

 

 

 

 

 

 

 

 

 

リードレベリングのこの工程では、1 バイトずつ読み出しクロックをそのバイトグループの対応す 

る読み出しデータの中央に揃えます。この工程では最初に特定の RLDRAM II アドレス位置に対し 

て決まったデータパターンを使用した書き込みコマンドを発行します。この書き込みコマンドの 




後、連続した読み出しコマンドを発行し、書き込み先と同じアドレス位置から連続してデータを読 

み出します。 


す。このロジックは読み出したデータパターンのシーケンスを確認し、クロックとデータが揃って 

いるかどうかを判断します。細精度の遅延ラインでタップが 0 の場合におけるキャプチャクロック 

とデータウィンドウの最初の位置関係はわかっていません。アルゴリズムは、 IDELAY エレメン 

トを介して読み出しデータに遅延を与えることで、クロックがデータウィンドウの左端に揃うよう 

にします。 

次に、 PHASER タップを使用してクロックを遅延させ、対応するデータウィンドウの中央に位置 

するようにします。 PHASER_TAP の精度は FREQ_REF_CLK 周期によって決まり、 1 タップは 

(FREQ_REFCLK_PERIOD/2)/64ps となります。周波数が 400MHz 以上のメモリインターフェイ 

スの場合、最大値の 64 PHASER タップを使用すると遅延は 1 データ周期、すなわち 1/2 クロック 

周期となります。これにより、キャリブレーションロジックはクロックを正確にデータウィンド 

ウの中央に揃えることができます。 

周波数が 400MHz 未満の場合は、FREQ_REF_CLK の周波数が MEM_REF_CLK の周波数の 2 倍 

であるため、 PHASER から得られる最大遅延はデータ周期の 1/2、すなわちクロック周期の 1/4 と 

なります。このため周波数が 400MHz 未満では PHASER の遅延タップを使用しただけではクロッ 

クをデータウィンドウの中央に正確に揃えることができない場合があります。したがって、このよ 

うな周波数範囲のときは IDELAY タップと PHASER タップによるデータ遅延を組み合わせて使 

用します。キャリブレーションロジックは、クロックとデータの最初のアライメントに基づいて最 

適な遅延を決定します。アルゴリズムはまず、PHASER_IN の細精度の遅延ラインを使用して、デー 

タウィンドウのエッジが検出されるまで読み出しキャプチャクロックを遅延させます。 



化以外にも、読み出しキャプチャクロックが不安定なジッター領域に位置しているかどうかカウン 

ターを使用して追跡します。カウンター値が 3 の場合は、タップを 3 回インクリメントしてもサン 

プルしたデータ値は変わらないことを意味しており、読み出しキャプチャクロックが安定領域にあ 

ると考えられます。直前の値と異なる値が検出されると、カウンター値は 0 にリセットされます。 

次に、データ不一致が検出されるまで PHASER_IN ブロックの細精度の位相シフト遅延ラインを 1 

タップずつインクリメントします。所定の安定時間の後、 IN_FIFO から読み出したデータを直前の 

タップ値で記録したデータと比較します。この比較を、データ不一致が検出されるまで、すなわち 

有効なデータウィンドウのエッジが検出されるまで繰り返します。安定したカウンター値が定数 3 

になったときの PHASER_IN の細精度の位相シフトタップの数が有効ウィンドウです。このアル 

ゴリズムにより、不安定なジッター領域で有効エッジを誤検出する可能性が抑えられます。 

データアライメントと Valid 信号の生成 

キャリブレーションの第 2 工程としてここでは次を実行します。 

• すべての読み出しバイトグループからの読み出しデータを ISERDES の CLKDIV キャプチャ 

クロックの立ち上がりエッジに揃える。 

• 幅の狭いメモリを接続して幅の広いメモリを構築する場合は、各メモリのレイテンシを一致さ 

せる。 

• 決定したレイテンシを読み出し Valid 生成ロジックに送信する。 

読み出しデータキャプチャクロックが中央に揃うと、キャリブレーションロジックは既知のデー 

タパターンをメモリ デバイスに書き込み、このメモリから連続した読み出しを実行します。これ 

により、PHASER_IN の ICLKDIV 出力の立ち上がりエッジまたは立ち下がりエッジに揃った状態 

でデータが読み出されるかどうかを確認します。 




RLDRAM II の場合、バイトグループからのキャプチャデータが立ち下がりエッジに揃っていると 

き、PHASER_IN への EDGE_ADV 入力 (ICLKDIV 出力を高速クロックの 1 サイクル分シフト) を 

使用して立ち上がりエッジに揃えます。 

RLDRAM III の場合、ファブリックは 1/4 のメモリ クロック周波数で動作するため、すべてのキャ 

プチャデータが予測される順で正しく揃えられるようファブリックでビットストリップがデータ 

に適用されます。 

次に、クライアントインターフェイスのデータに関連付けた Valid 信号を生成します。このキャリ 

ブレーション工程では、シングルファブリッククロックパターンと等しいデータバーストをメモ 

リに書き込み、これを読み出します。そして、期待されたデータが返されるまでのサイクル数を読 

み出しロジックでカウントします。この工程の基本的なフローは次のとおりです。 

1. 各メモリ デバイスで読み出しデータが到達するまでのサイクル数をカウントする。 

2. 固定レイテンシとして使用する値を決定する。この値は PHY_LATENCY パラメーターでユー 

ザーが指定するか、またはすべてのメモリデバイスにおける最大レイテンシに設定します。 

3. 読み出し Valid 信号の生成をキャリブレーションする。手順 2 で決定した値を使用し、読み出 

し Valid 信号に遅延を与えてユーザーの読み出しデータに揃える。 

4. init_calib_complete をアサートする。 

書き込みキャリブレーション 

書き込みキャリブレーションが有効になると、読み出しキャリブレーションのデータアライメント 

結果を使用して、設定内容が正しい書き込み動作に対して有効であるかどうかを判断します。 

RLDRAM III には MRS 読み出しトレーニングレジスタが含まれます。このレジスタを使用する 

と、最初に指定パターンをメモリへ書き込まずにメモリから読み出すことができます。メモリの初 

期化後、書き込みキャリブレーションへ移行する前に読み出しキャプチャがこの指定パターンで最 

初にキャリブレーションされます。 

RLDRAM II にはこの読み出しトレーニングレジスタがないため、読み出しおよび書き込みを個別 

に検証できません。書き込みキャリブレーションの各手順で、データが正確にキャプチャされるよ 

うに読み出しクロックと DQ を揃えます。読み出しキャリブレーションのデータアライメント部分 

をバイトレーンに対して実行し、予想した結果が得られない場合、書き込みにエラーの原因がある 

と考えられます。 RLDRAM II の場合、書き込みキャリブレーションの各手順で、読み出しキャリ 

ブレーションおよび関連するロジックがリセットされ、再実行されます。 




図 3-36 に、 RLDRAM III を使用した書き込みキャリブレーションのフローを示します。 


 

 

 

 

 

 

 

 

 

 

 

 

 

図 3-36 : RLDRAM III の書き込みキャリブレーションフロー 

 

 

 

 

 

 

 

 

 

 

 

PHASER_OUT は、出力パスのクロッキングリソースをすべて提供し、キャリブレーションアル 

ゴリズムによってバイトレーン単位で調整されます。各バイトレーンでは、正確な書き込みタイ 

ミングが得られるように、DRAM へ送信される書き込みクロックについて個別にチェックが行わ 

れます。ピン配置に応じて、 OCLK_DELAYED を用いて DK クロックがデータ DQ に対して調整 

されるか、またはあるバイトレーンの OCLK がほかのバイトレーンの DK クロックに対して調整 

されます。各バイトレーンを個別にキャリブレーションするには長い時間が必要となるため、シ 

ミュレーションでは書き込みキャリブレーションは通常省略されます。 

書き込みキャリブレーションが完了すると、読み出しキャリブレーションは正しい書き込み設定で 

動作するように最後にもう一度だけ再実行され、読み出し Valid 生成ロジックを介して完了するこ 

とができます。 

図 3-37 に、36 ビット RLDRAM II デザインの書き込みキャリブレーションのシミュレーション波 

形を示します。ステートマシンはキャリブレーションを 1 バイトずつ実行します。まず、特定バイ 

トレーン用の PHASER を選択し、調整後に書き込みタイミングの最適化を図るためにその結果を 

記録します。調整は、細精度の PHASER_OUT タップ遅延の範囲内でのみ実行されます。問題を 

デバッグする際は、読み出しおよび書き込みキャリブレーションの実行中に検出されたマージンを 

確認するだけでなく、 DRAM での cmd - データ間の書き込みレイテンシが MRS レジスタにプロ 

グラムされているレイテンシと一致するかを確認することが重要です。詳細は、コアのデバッグを 

参照してください。 





図 3-37 : RLDRAM II 書き込みキャリブレーションの波形 


RLDRAM II/RLDRAM III メモリ インターフェイス ソリューションは、カスタマイズすることで 

複数のコンフィギュレーションをサポートします。各コンフィギュレーションは、コアの最上位の 

Verilog パラメーターで定義します。表 3-15 に、これらのパラメーターをまとめます。 

表 3-15 : RLDRAM II メモリ インターフェイス ソリューションでコンフィギュレーション可能なパラメーター 


CLK_PERIOD – メモリのクロック周期 (ps) です。 

ADDR_WIDTH 18-22 メモリのアドレスバス幅です。 

RLD_ADDR_WIDTH 11、 18-22 アドレスマルチプレクスモード使用時の物理的メモリのアドレ 

スバス幅です。 

BANK_WIDTH RLDRAM II : 3 

RLDRAM III : 4 

メモリのバンクアドレスバス幅です。 

DATA_WIDTH – メモリのデータバス幅で、MIG ツールで設定できます。サポート 

される最大値は 72 です。 




表 3-15 : RLDRAM II メモリ インターフェイス ソリューションでコンフィギュレーション可能なパラメーター (続き) 


QK_WIDTH RLDRAM II : 

x18/x36 デバイスごとに 2 

RLDRAM III : 

DATA_WIDTH/9 

DK_WIDTH RLDRAM II : 

x36 デバイスごとに 2、 

x18 デバイスごとに 1 

RLDRAM III : 

デバイスごとに 2 

BURST_LEN RLDRAM II : 4、 8 

RLDRAM III : 2、 4、 8 

メモリの読み出しクロックバス幅です。 

メモリの書き込みクロックバス幅です。 

メモリのデータバースト長です。 

DM_PORT ON、 OFF データマスクポートの生成を有効/無効にします。 

NUM_DEVICES 1-4 使用するメモリデバイスの数です。 

MRS_CONFIG RLDRAM II : 1、 2、 3 

RLDRAM III : 3、 4、 5、 

6、 7、 8、 9、 10、 11 

RLDRAM II/RLDRAM III メモリ レジスタでコンフィギュレー 

ションを設定します。 

MRS_ADDR_MUX ON、 OFF RLDRAM II/RLDRAM III メモリ レジスタでアドレスマルチプ 

レクスを設定します。 

MRS_DLL_RESET DLL_ON RLDRAM II/RLDRAM III メモリ レジスタで DLL を設定しま 

す。 

MRS_IMP_MATCH INTERNAL、 

EXTERNAL 

メモリ レジスタでインピーダンスを設定します。 

MRS_ODT ON、 OFF メモリ レジスタで ODT を設定します。 

MRS_RD_LATENCY 6-16 RLDRAM III メモリ レジスタで読み出しレイテインシおよび書 

き込みレイテインシを設定します (メモリ デバイスと動作周波数 

に依存する)。 

MRS_RTT_WR 40、 60、 120 RLDRAM III の MRS レジスタで出力駆動インピーダンスを設定 

します。 

MRS_RTT_RD 40、 60 RLDRAM III の MRS レジスタで ODT を設定します。ODT が未 

使用の場合は「Do not care」となります。 

MEM_TRC 4-11 RLDRAM III TRC を設定します (選択したメモリデバイスおよび 

読み出しレイテインシに依存する)。 

MEM_TYPE RLD2_CIO、 RLD3 メモリのタイプを指定します。 

IODELAY_GRP – デザインで複数の IP コアを使用する場合のみの IODELAY_ 

CTRL 固有の名前です。 

REFCLK_FREQ 200.0 IDELAYCTRL の基準クロックの周波数です。 

BUFMR_DELAY – バッファー遅延をモデル化するために使用するシミュレーション 

専用パラメーターです (RLDRAM II のみ)。 






RST_ACT_LOW 0、 1 アクティブ Low またはアクティブ High のリセットです。 

IBUF_LPWR_MODE ON、 OFF 入力バッファーの低消費電力モードの有効または無効を指定します。 

IODELAY_HP_MODE ON、 OFF IODELAY プリミティブの高性能モードの有効または無効を指定 

します。 OFF にすると、 IODELAY は低消費電力モードで動作す 

るため性能が低下します。 

SYSCLK_TYPE DIFFERENTIAL、 

SINGLE_ENDED、 

NO_BUFFER 

REFCLK_TYPE DIFFERENTIAL、 

SINGLE_ENDED、 

NO_BUFFER、 



システムがシングルエンドシステムクロックを使用する、差動シ 

ステムクロックを使用する、または内部クロックで駆動される ( 

バッファーなし) かを示します。選択した CLK_TYPE の設定に基 

づいて、クロックを適切な入力ポートに配置する必要があります。 

差動クロックの場合は sys_clk_p/sys_clk_n を、シングルエンドク 

ロックの場合は sys_clk_i を使用します。 NO_BUFFER を選択し 

た場合、ポートリストに表示される sys_clk_i は内部クロックで駆 

動する必要があります。 

システムがシングルエンド基準クロック、差動基準クロックを使 

用するか、内部クロックによって駆動されるか (バッファーなし)、 

またはシステムクロック入力にのみ接続できる (システムクロッ 

クを使用) かを示します。選択した CLK_TYPE の設定に基づい 

て、クロックを適切な入力ポートに配置する必要があります。差動 

クロックの場合は clk_ref_p/clk_ref_n を、シングルエンドクロッ 

クの場合は clk_ref_i を使用します。 NO_BUFFER を選択した場 

合、ポートリストに表示される clk_ref_i は内部クロックで駆動す 

る必要があります。 USE_SYSTEM_CLOCK を選択した場合、 

clk_ref_i はユーザーデザインの最上位モジュールでシステムク 

ロックに接続されます。 

CLKFBOUT_MULT – PLL の VCO (電圧制御オシレーター ) 乗算器です。動作周波数に 

基づいて MIG ツールで設定します。 





– PLL 出力用の VCO 出力分周器です。動作周波数に基づいて MIG 

ツールで設定します。 

CLKOUT0_PHASE – PLL 出力の CLKOUT0 の位相です。メモリ インターフェイス ピ 

ンに選択したバンクおよび動作周波数に基づいて MIG で設定し 

ます。 

DIVCLK_DIVIDE – PLL の VCO 分周器です。動作周波数に基づいて MIG ツールで設 


SIM_BYPASS_INIT_ 

CAL 

SKIP、 FAST、 NONE、 

SKIP_AND_WRCAL、 

FAST_AND_WRCAL 

シミュレーション専用のパラメーターで、初期化の待機時間を省 

略してキャリブレーションを高速化することで、シミュレーショ 

ンの時間を短縮します。 SKIP_AND_WRCAL および FAST_ 

AND_WRCAL は、スキップするか高速で読み出しキャリブレー 

ションを実行し、書き込みキャリブレーションのシミュレーショ 

ンを実行するオプションです。 






SIMULATION TRUE、 FALSE シミュレーションには TRUE を、インプリメンテーションには 

FALSE を設定します。 

DEBUG_PORT ON、 OFF デバッグポートを有効にすると、 ChipScope Analyzer の VIO (仮 

想 I/O) が使用可能になります。これにより、物理層のタップ設定 

を VIO での選択に基づいて変更できます。論理シミュレーション 

ではデバッグモードは不要なため、 sim フォルダーの sim_tb_top 

モジュールでは必ず OFF に設定します。 

N_DATA_LANES DATA_WIDTH/9 データバイトレーンの数を算出し、デバッグポートの使用時に信 

号幅を設定するために使用します。 

DIFF_TERM_SYSCLK TRUE、 FALSE システムクロック入力ピンの差動終端です。 

DIFF_TERM_REFCLK TRUE、 FALSE IDELAY 基準クロック入力ピンの差動終端です。 

nCK_PER_CLK RLDRAM II : 2 

RLDRAM III :4 

ファブリッククロックごとのメモリ クロックの数です。 

TCQ 100 シミュレーションでのレジスタ遅延です。 


す。ピン配置を変更する場合は、パラメーターが適切にセットアップされるように MIG ツールを 

再実行することを推奨します。再実行しない場合は 310 ページの「ピン配置の要件」を参照してく 

ださい。ピン配置のパラメーター設定が正しくないと、シミュレーションが正しく動作しない、デ 

ザインの配線ができない、タイミングが満たされない、などの結果を招くことがあります。これら 

のパラメーターで物理層をセットアップし、物理層との間に必要な信号すべての配線が行われます。 

パラメーターは、選択したデータおよびアドレス/制御バイトグループに基づいて計算されます。選 

択したシステム信号 (システムクロック、基準クロック、ステータス信号) は考慮しません。 

表 3-16 : RLDRAM II メモリ インターフェイス ソリューションのピン配置パラメーター 


MASTER_PHY_CTL 0、 1、 2 マスター PHY_CONTROL が含まれるバンクです (通 

常は MMCM/PLL のバンク位置に対応)。 



BYTE_LANES_B2 



DATA_CTL_B2 

3 つのフィールドで、有効な I/O バンクご 

とに 1 つ使用。I/O バンクで使用するバイ 

トレーンを定義します。ビット位置が 1 

の場合はバイトレーンを使用し、 0 の場 

合は使用しません。 


とに 1 つ使用。 I/O バンクのバイトレー 

ンを定義します。ビット位置が 1 の場合 

はバイトレーンをデータに、 0 の場合は 

アドレス/制御に使用します。 

ビットの並びは MSB から LSB に向かって T0、T1、T2、 

T3 バイトグループの順です。 

4'b1101 : バンクに使用される 3 つのバイトレーンで、 

そのうち 1 つは未使用 

4'b1100 : 2 つのデータバイトレーンで、上記の例に示 

すとおりに BYTE_LANES_B0 パラメーターと併用す 

る場合は、 1 つのアドレス/制御 



表 3-16 : RLDRAM II メモリ インターフェイス ソリューションのピン配置パラメーター (続き) 


CPT_CLK_SEL_B0、 

CPT_CLK_SEL_B1、 

CPT_CLK_SEL_B2 




RLDRAM II 専用。 3 つのフィールドで、 

有効な I/O バンクごとに 1 つ使用。バン 

クの各バイトレーンについて、いずれの 

読み出しキャプチャクロックを使用する 

かを定義します。MRCC 読み出しキャプ 

チャクロックはバイトレーン 1/2 に配 

置されます。ここでは、キャプチャクロッ 

クに使用される読み出しクロックを示す 

ために各データバイトレーンについて 

パラメーターが定義されています。バイ 

トレーンごとに 8 ビットが次のように定 

義されています。 

• [3:0] - 1、2 : 2 つのキャプチャクロッ 

クソースのうちいずれを示す 

• [7:4] - 0 (下のバンク)、 1 (現在のバン 

ク)、 2 (上のバンク) : クロックが配置 

されるバンクを示す 


とに 1 つ使用。各バイトレーンにつき 12 

ビットのパラメーターを使用し、必要な 

物理層の生成に使用する I/O 位置を決定 

します。このパラメーターはバンクごと 

に存在します。 CK_P/CK_N、 

DK_P/DK_N、 QK_P/QK_N、 QVLD ピ 

ンを除き、データおよびアドレス/制御の 

すべてのピンがパラメーター生成の際に 

考慮されます。 


32'h12_12_11_11 : 4 つのデータバイトレーンで、すべ 

て同じバンクでクロックを使用する 

32'h21_22_11_11 : 4 つのデータバイトレーンで、その 

うちの 2 つのレーンは上領域のバンク (16'h21_22) か 

らのキャプチャクロックを使用し、残りの 2 つは現在 

のバンク (16'h11_11) からのキャプチャクロックを使 

用する 

選択したバンクのすべてのバイトグループを表しま 

す。 1 つのバイトレーンの 12 ビットすべてを MSB : 

LSB の順に BA98_7654_3210 として表します。たとえ 

ば、 1 つのバンクに対して 48'hFFE_FFF_000_ DF6 の 

ように指定します。 

12'hBFC (12'b1011_1111_1100) : ビットレーン 0、1、お 

よび 10 は使用されず、その他すべてが使用されます。 






CK_MAP チップセレクトのバンクおよびバイト 

レーン位置情報です。各ピンに 12 ビット 

のパラメーターが用意されています。 

• [3:0] - バイトレーン内のビット位置 

で、サポートされる値は [0、 1、 2、 

....A、 B] です。 

• [7:4] - バンク内のバイトレーン位置 

で、サポートされる値は 0、 1、 2、 3 

です。 


る値は 0、 1、 2 です。 

DK_MAP DK/DK# のバンクおよびバイトレーン 

位置情報です。各信号ペアに 8 ビットの 

パラメーターが用意されています。 



です。 


る値は 0、 1、 2 です。 

最上位のデータまたはアドレス/制御バイトグループで 

選択したバンクを、このパラメーターではバンク 0 とし 

ます。バンクの番号は上から順に 0、 1、 2 です。 



バイトグループ内の最下位ピンを MAP パラメーター 

では「0」とします。バイトグループ内のピン番号は最 

下位ピンから最上位ピンに向かって 0 ~ 9 の番号が付 

けられます (DQSCC I/O ピンは含まれない)。バイトグ 

ループの DQSCC_N ピンと DQSCC_P ピンの番号は 

それぞれ A、 B です。 

44'h000_000_000_000_000_000_000_000_000_000_2 

35_11B : クロック幅が 12 ビットで各ピンが 12 ビット 

であることを表します。この例では、クロック幅は 2 

ビットです。パラメーターの並びは MSB から LSB の 

順です (すなわち CK[0] はパラメーターの最下位 12 

ビットに該当)。 

12'h11B : CK[0] をロケーション A のバンク 1、バイト 

レーン 1 に配置します。 

12'h235 : CK[1] をロケーション 5 のバンク 2、バイト 

レーン 3 に配置します。 

CK_P 位置のみを示し、 CK_N は対応する I/O ピンペ 

アの N 側にあります。 

最上位のデータまたはアドレス/制御バイトグループで 

選択したバンクを、このパラメーターではバンク 0 とし 

ます。バンクの番号は上から順に 0、 1、 2 です。 



96'h00_00_00_00_00_00_00_00_00_00_10_13 : 12 の 

クロックペア (各クロックピンに 8 ビット) のパラメー 

ターの例です。この場合、2 つのクロックペアを使用し 

ます。パラメーターの並びは MSB から LSB の順です 

(すなわち DK[0]/ DK#[0] はパラメーターの最下位 8 

ビットに該当)。 

8'h13 : DK/DK# をバンク 1、バイトレーン 3 に配置し 

ます。 

8'h20 : DK/DK# をバンク 2、バイトレーン 0 に配置し 

ます。 





QK_MAP QK/QK# のバンクおよびバイトレーン 

位置情報です。各信号ペアに 8 ビットの 

パラメーターが用意されています。 



です。 


る値は 0、 1、 2 です。 

CS_MAP チップセレクトのバンクおよびバイト 

レーン位置情報です。各ピンに 12 ビット 

のパラメーターが用意されています。 

• [3:0] - バイトレーン内のビット位置 

で、サポートされる値は [0、 1、 2、 

....A、 B] です。 



です。 


る値は 0、 1、 2 です。 

WE_MAP ライトイネーブルのバンクおよびバイト 

レーン位置情報です。「CS_MAP」の説明 


REF_MAP リフレッシュ信号のバンクおよびバイト 



ADDR_MAP アドレスのバンクおよびバイトレーン位 

置情報です。「CS_MAP」の説明を参照し 


BANK_MAP バンクアドレスのバンクおよびバイト 



DQTS_MAP トライステート制御のバンクおよびバイ 

トレーン位置情報です。「CS_MAP」の説 

明を参照してください。 

DM_MAP データマスクのバンクおよびバイト 




パラメーター値の表記法については、「DK_MAP」の例 


8'h11 : QK/QK# をバンク 1、バイトレーン 1 に配置し 

ます。 

8'h22 : QK/QK# をバンク 2、バイトレーン 2 に配置し 

ます。 

「CK_MAP」の例を参照してください。 












QVLD_MAP QVLD のバンクおよびバイトレーン位 

置情報です。「CS_MAP」の説明を参照し 


DATA0_MAP、 

DATA1_MAP、 

DATA2_MAP、 

DATA3_MAP、 

DATA4_MAP、 

DATA5_MAP、 

DATA6_MAP、 

DATA7_MAP 



トレース長の要件 

ピン配置の要件 

データバスのバンクおよびバイトレー 

ン位置情報です。「CS_MAP」の説明を参 







ここで説明するトレース長の要件は、高速動作が必要なアプリケーションを前提としています。ター 

ゲットアプリケーションの帯域幅によっては要件を緩和できる場合があります。実効トレース長を 

決定する際は、パッケージ遅延を考慮に入れる必要があります。これらの内部遅延は PACE (Pinout 

and Area Constraints Editor) を使用して求めることができます。RLDRAM II/RLDRAM III 信号間 

の最大電気的遅延に関する規則は次のとおりです。 

• すべての DQ/DM と DK/DK# とのスキューの最大値は ±15ps とします。 

• すべての DQ と関連する QK/QK# とのスキューの最大値は次のとおりです。 

• RLDRAM II : ±15ps 

• RLDRAM III : ±10ps 

• すべてのアドレス/制御信号と関連する CK/CK# とのスキューの最大値は ±50ps とします。 

• すべての DK/DK# と CK/CK# とのスキューの最大値は ±25ps とします。 


れていますが、RLDRAM II/RLDRAM III 物理層を使用する際にはいくつかの規則に従う必要があ 

ります。ザイリンクス 7 シリーズ FPGA は、各バイトグループに専用のロジックを備えています。 

50 ピンの各バンクそれぞれに 4 つのバイトグループがあります。各バイトグループには 2 つのマ 

ルチ領域クロック兼用 (MRCC) I/O ピンペアと 10 の関連 I/O があり、このバイトグループが 4 つ 

で 1 つの 50 ピンバンクを構成しています。 



RLDRAM II 


一般的な RLDRAM II データバンク構成では、これら 10 個の I/O のうち 9 つをデータ (DQ) に使 

用し、残りの 1 つをデータマスク (DM) に使用します。書き込みクロック (DK/DK#) は、データ 

バンク内の DQSCCIO ペアのうち 1 つを使用します。 QK/QK# クロックは、データバンク、また 

はデータの上下にあるバンクの MRCC ピンに配置します。 QVLD はデザインで使用しませんが、 

今後の使用に備えてデータまたはアドレス/制御バンクの利用可能なピンに配置する必要がありま 

す。ザイリンクス 7 シリーズ FPGA は、高速同期専用のクロック配線が I/O バンク内で垂直に配線 

されています。このため、RLDRAM II メモリ インターフェイスはバンクに水平でなく垂直に配置 

する必要があります。また、高さは最大で 3 バンクまでです。 



• CK/CK# クロックはアドレス/制御バイトレーンに配置します。また、 DQSCCIO ピンペアに 

も配置します。 CK は P 位置に、 CK# は N 位置に配置します。 

• DK/DK# クロックはデータバイトレーンに配置します。また、 DQSCCIO ピンペアにも配置 

します。 DK は P 位置に、 DK# は N 位置に配置します。 

• データ (DQ) は、 1 バイト (9 ビット) に対応するすべての信号がバイトグループ内に配置され 

るように配置する必要があります。 DQ はバイトレーンの DQSCCIO N 位置に配置できませ 

ん。この位置はトライステート制御に使用されるためです。 

• 1 つのメモリコンポーネントから生成されたすべてのデータを同じバンク内に配置すること 


• 読み出しクロック (QK および QK#) は、それぞれ各バンクで使用可能な MRCC ピンに配置す 

る必要があります。データは、関連する QK/QK# と同じバンクまたはそのデータの上下にあ 

るバンクに配置します。 

• アドレス/制御信号は、データ向けに使用されないバイトグループ内に配置可能で、すべて同 

じバンク内に配置する必要があります。 

• バイトレーンについては、 DQSCC_N 位置を使用してトライステート制御信号が生成されま 

す。トライステートの場合、 QVLD、 DK#、または DM 専用データで位置を共有できます。 


システムクロック入力もアドレス/制御バンクに配置することを強く推奨します。このような 

配置ができない場合、システム入力をアドレス/バンクの上下にあるバンクに配置する必要があ 

ります。 

RLDRAM III 

一般的な RLDRAM III データバンク構成では、これら 10 個の I/O のうち 9 つをデータ (DQ) に 

使用し、残りの 1 つをデータマスク (DM) に使用します。書き込みクロック (DK/DK#) は、アド 

レス/制御バンク内の DQSCCIO ペアのうち 1 つを使用するか、またはデータバンクの未使用バイ 

トレーンの DQSCCIO ペアを使用します。 QK/QK# クロックは、同じクロックに関連付けられて 

いるデータバンクレーンの DQSCCIO ピンに割り当てる必要があります。QVLD はデザインで使 

用しませんが、今後の使用に備えてデータまたはアドレス/制御バンクの利用可能なピンに配置する 

必要があります。ザイリンクス 7 シリーズ FPGA は、高速同期専用のクロック配線が I/O バンク内 

で垂直に配線されています。このため、 RLDRAM III メモリ インターフェイスはバンクに水平で 

なく垂直に配置する必要があります。また、高さは最大で 3 バンクまでです。 






• CK/CK# クロックはアドレス/制御バイトレーンに配置します。CK はそのバイトレーンの I/O 

ピンペアの P 位置に、 CK# はその N 位置に配置します。 

• DK/DK# クロックは DQSCCIO ピンペアに配置します。 DK は P 位置に、 DK# は N 位置に 

配置します。 

• データ (DQ) は、 1 バイト (9 ビット) に対応するすべての信号がバイトグループ内に配置され 

るように配置する必要があります。 DQ はバイトレーンの DQSCCIO N 位置に配置できませ 

ん。この位置はトライステート制御に使用されるためです。 

• 1 つのメモリコンポーネントから生成されたすべてのデータを同じバンク内に配置すること 


• 読み出しクロック (QK および QK#) は、それぞれデータバイトレーンで使用可能な 

DQSCCIO ピンに配置する必要があります。データは関連付けられている QK/QK# と同じバ 

イトレーンに配置する必要があります。 

• アドレス/制御信号は、データ向けに使用されないバイトグループ内に配置可能で、すべて同 

じバンク内に配置する必要があります。 

• バイトレーンについては、 DQSCC_N 位置を使用してトライステート制御信号が生成されま 

す。トライステートの場合、 DK# のみと位置を共有できます。 


システムクロック入力もアドレス/制御バンクに配置することを強く推奨します。このような 

配置ができない場合、システム入力をアドレス/バンクの上下にあるバンクに配置する必要があ 

ります。 




MIG ツールは可能な限りこれら 2 つの規則に従います。ただし例外として、 PLL へのクロック入 

力用のピンがバンクにない場合は、隣のバンクから周波数バックボーンを経由して PLL にクロッ 

クを入力する必要があります。PLL へのシステムクロック入力は、クロック兼用 I/O から供給す 






ます。PLL の全体的な動作や使用中の出力に関する設定は変更しないでください。複数のインター 

フェイスで 1 つの PLL を共有することはできません。 


ださい。 



波数は sys_clk 制約で設定します。この設定は、 MIG の GUI で行います。この制約を変更する場 

合は、ほかの内部パラメーターにも影響が及ぶため、 MIG の GUI を再実行する必要があります。 

次に例を示します。 









I/O 規格は、RLDRAM II インターフェイスに合わせて LVCMOS15、HSTL15_I、HSTL15_I_DCI、 

DIFF_HSTL15_I、 DIFF_HSTL15_I_DCI の中から適宜設定されます。システムクロック 

(sys_clk) および I/O 遅延基準クロック (clk_ref) には LVDS_25 を使用します。これらの規格 

は、システムコンフィギュレーションに合わせて変更可能です。これらの信号は、システム接続の 

ために最上位へ配線されます。 

• sys_rst – メインシステムリセット信号です。 

• init_calib_complete – 内部キャリブレーションが完了し、インターフェイスの使用準備が 

整っていることを示す信号です。 

• tg_compare_error – 読み出しデータと書き込みデータが一致しない場合にサンプルデザイ 

ンのトラフィックジェネレーターによって生成される信号です。 



インターフェイスによっては、アドレス/制御およびデータがあるバンクの上下いずれかのバンクに 

システムクロックが必要となることがあります。この場合、 MIG ツールは UCF に制約を追加しま 

す。次に例を示します。 


PIN "*/u_infrastructure/plle2_i.CLKIN1" CLOCK_DEDICATED_ROUTE = 

BACKBONE; 

これは、 MIG ツールで生成したメモリ インターフェイス デザインでのみ使用してください。配置 

配線の実行時に次のような警告が表示されますが、この警告は無視してかまいません。 




corresponding PLL component is 

placed at site .The clock IO can use the fast path 



region.You may want to analyze why this problem exists and correct 





may lead to very poor timing results.It is recommended that this error 








NET "sys_clk_p" LOC = "Y5" | IOSTANDARD = DIFF_HSTL_I | 


NET "sys_clk_n" LOC = "W5" | IOSTANDARD = DIFF_HSTL_I | 








手動によるピン配置の変更 

表 3-17 : RLDRAM II バイトレーン #1 

バンク 

0 0 

バイト 

レーンビット DDR 

表 3-16 で説明したパラメーターを手動で変更するために、次の例でそれぞれのバイトレーンに対 

してパラメーターを割り当てる方法を示します。表 3-17 に、標準の RLDRAM II データバイト 

レーンを示し、各信号についてバンク、バイトレーン、そしてビット位置を示します。 

バイト 

グループ 

I/O 

タイプ I/O 番号特記 BITLANES 

9 VREF A_11 P 12 VREF 0 

8 DQ8 A_10 N 11 1 

7 DQ7 A_09 P 10 1 

6 DQ6 A_08 N 9 1 

B DK0_P A_07 P 8 DQSCC-P 0 0001 

A DK0_N A_06 N 7 DQSCC-N 0 1 

5 DQ5 A_05 P 6 1 1111 

4 DQ4 A_04 N 5 1 F 

3 DQ3 A_03 P 4 1 

2 DQ2 A_02 N 3 1 

1 DQ1 A_01 P 2 1 1111 

0 DQ0 A_00 N 1 1 F 1FF 

VRN N/A SE 0 

表 3-18 に、表 3-17 のバイトレーンパラメーターを示します。 

表 3-18 : RLDRAM II データバイトレーン #1 のパラメーター 

パラメーター値 

DK_MAP 8'h00 

DQTS_MAP 12'h00A 

PHY_0_BITLANES 12'h1FF 

DATA0_MAP 108'h008_007_006_005_004_003_002_001_000 



表 3-19 : RLDRAM II バイトレーン #2 (例) 

バンク 

0 1 

バイト 

レーンビット DDR 


表 3-19 に、 QVLD がトライステート位置に配置されている別の RLDRAM II データバイトレー 

ンを示します。これはトライステート位置が I/O の OSERDES 位置のみを使用するため有効です。 

バイト 

グループ 

I/O 


9 QK0_P B_11 P 24 CCIO-P 0 

8 QK0_N B_10 N 23 CCIO-N 0 

7 DQ17 B_09 P 22 CCIO-P 1 

6 DQ16 B_08 N 21 CCIO-N 1 

B DQ15 B_07 P 20 DQSCC-P 1 1000 

A QVLD B_06 N 19 DQSCC-N 0 8 

5 DQ14 B_05 P 18 1 1111 

4 DQ13 B_04 N 17 1 F 

3 DQ12 B_03 P 16 1 

2 DQ11 B_02 N 15 1 

1 DQ10 B_01 P 14 1 1111 

0 DQ9 B_00 N 13 1 F 8FF 




QVLD_MAP 12'h01A 



DATA1_MAP 

QK_MAP 

108'h017_016_01B_015_014_013_012_011_010 

8'h01 

表 3-21 は表 3-19 と同じバイトレーンを示しますが、ここでは QVLD ではなくデータマスク 

(DM) が配置されています。 DM とトライステート制御は OSERDES 位置を共有できますが、物理 

層の OUT_FIFO では同じ位置を共有できません。このため、 OUT_FIFO からの一部の信号を 

表 3-21 に示すとおりにシフトさせる必要があります。シフト方向は、バイトレーンの位置によっ 

て決定します。バイトレーン 0、 1 の場合は上方向、 2、 3 の場合は下方向にシフトします。この場 

合、 PHY はトライステート制御と DM を結合して同じ OSERDES 位置を共有します。 




表 3-21 : RLDRAM II バイトレーン #3 (例)、 DM と共有されるトライステート (バイトレーン #1) 

バンク 

0 1 

バイト 

レーンビット MAP DDR 

UCF 

バイト 

グループ 

I/O タイ 

プ 

I/O 番号特記 BITLANES 

9 QK0_P B_11 P 24 CCIO-P 0 

8 DQ17 QK0_N B_10 N 23 CCIO-N 1 

7 DQ16 DQ17 B_09 P 22 CCIO-P 1 

6 DQ15 DQ16 B_08 N 21 CCIO-N 1 

B 

トライス 

テート 

DQ15 B_07 P 20 DQSCC-P 0 0101 

A DM DM B_06 N 19 DQSCC-N 1 5 

5 DQ14 DQ14 B_05 P 18 1 1111 

4 DQ13 DQ13 B_04 N 17 1 F 

3 DQ12 DQ12 B_03 P 16 1 

2 DQ11 DQ11 B_02 N 15 1 

1 DQ10 DQ10 B_01 P 14 1 

0 DQ9 DQ9 B_00 N 13 1 F 5FF 




DM_MAP 12'h01A 

DQTS_MAP 12'h01B 


DATA1_MAP 108'h018_017_016_015_014_013_012_011_010 

QK_MAP 8'h01 



111 

1


表 3-23 に、トライステート制御の位置を共有する QVLD を持つ、別の RLDRAM II バイトレー 

ンを示します (またはその位置は未使用のまま)。 

表 3-23 : RLDRAM II バイトレーン #4 (例)、 QVLD と共有されるトライステート 

バンク 

0 2 

バイト 


バイト 

グループ 

UCF 

I/O 


9 DQ26 DQ26 C_11 P 12 1 

8 DQ25 DQ25 C_10 N 11 1 

7 DQ24 DQ24 C_09 P 10 1 

6 DQ23 DQ23 C_08 N 9 1 

B DQ22 DQ22 C_07 P 8 DQSCC-P 1 1011 

A QVLD QVLD C_06 N 7 DQSCC-N 0 B 

5 DQ21 DQ21 C_05 P 6 1 

4 DQ20 DQ20 C_04 N 5 1 F 

3 DQ19 DQ19 C_03 P 4 CCIO-P 1 

2 DQ18 DQ18 C_02 N 3 CCIO-N 1 

1 QK1_P C_01 P 2 CCIO-P 0 1100 

0 QK1_N C_00 N 1 CCIO-N 0 C BFC 





PHY_0_BITLANES 12'hBFC 

DATA1_MAP 108'h029_028_027_026_02B_025_024_023_022 

QK_MAP 8'h02 



111 

1


I/O 規格 

表 3-25 に、表 3-23 と同じ RLDRAM II バイトレーンを示しますが、QVLD ではなく DM がこの 

バイトレーンに配置されています。この場合、信号は OUT_FIFO で下方向にシフトされます。 

表 3-25 : RLDRAM II バイトレーン #5 (例)、 DM と共有されるトライステート (バイトレーン #2) 

バンク 

0 2 

バイト 


UCF 

バイト 

グループ 

I/O 


9 DQ26 DQ26 C_11 P 12 1 

8 DQ25 DQ25 C_10 N 11 1 

7 DQ24 DQ24 C_09 P 10 1 

6 DQ23 DQ23 C_08 N 9 1 

B DQ22 DQ22 C_07 P 8 DQSCC-P 1 1111 

A DM DM C_06 N 7 DQSCC-N 1 F 

5 

トライ 

ステート 

DQ21 C_05 P 6 0 1101 

4 DQ21 DQ20 C_04 N 5 1 D 

3 DQ20 DQ19 C_03 P 4 CCIO-P 1 

2 DQ19 DQ18 C_02 N 3 CCIO-N 1 

1 DQ18 QK1_P C_01 P 2 CCIO-P 1 

0 QK1_N C_00 N 1 CCIO-N 0 E FDE 




DM_MAP 12'h02A 

DQTS_MAP 12'h025 

PHY_0_BITLANES 12'hFDE 

DATA1_MAP 108'h029_028_027_026_02B_024_023_022_021 

QK_MAP 8'h02 

MIG ツールは、 7 シリーズ FPGA に対する入力または出力に応じて SelectIO 規格を選択し、コ 

アの UCF を適切に生成します。これらの規格は変更しないでください。表 3-27 および表 3-28 に、 

ポートと使用される I/O 規格の一覧を示します。 



111 

0

表 3-27 : RLDRAM II I/O 規格 

RLDRAM II および RLDRAM III デザインのデバッグ 

信号方向 I/O 規格 

rld_ck_p、 rld_ck_n 出力 DIFF_HSTL_I 

rld_dk_p、 rld_dk_n 出力 DIFF_HSTL_I 

rld_cs_n 出力 HSTL_I 

rld_we_n 出力 HSTL_I 

rld_ref_n 出力 HSTL_I 

rld_a 出力 HSTL_I 

rld_ba 出力 HSTL_I 

rld_dm 出力 HSTL_I 

rld_dq 入力/出力 HSTL_II_T_DCI、 HSTL_II 

rld_qk_p、 rld_qk_n 入力 DIFF_HSTL_II_DCI、 DIFF_HSTL_II 

表 3-28 : RLDRAM III I/O 規格 

信号方向 I/O 規格 

rld_ck_p、 rld_ck_n 出力 DIFF_SSTL12 

rld_dk_p、 rld_dk_n 出力 DIFF_SSTL12 

rld_cs_n 出力 SSTL12 

rld_we_n 出力 SSTL12 

rld_ref_n 出力 SSTL12 

rld_a 出力 SSTL12 

rld_ba 出力 SSTL12 

rld_dm 出力 SSTL12 

rld_dq 入力/出力 SSTL12_T_DCI、 SSTL12 

rld_qk_p、 rld_qk_n 入力 DIFF_SSTL12_DCI、 DIFF_SSTL12 

パフォーマンス仕様を満たすには、 FPGA に DCI (HP バンクの場合) または IN_TERM (HR バン 

クの場合) が必要です。 MIG ツールで生成したデザインは、 High-Performance バンクでのデータ 

(DQ) および読み出しクロック (QK_P と QK_N) に DCI 規格を使用します。 RLDRAM II の 

High-Range バンクでは HSTL_II および DIFF_HSTL_II 規格を使用し、内部終端 (IN_TERM) 属 

性は MIG の GUI で選択します。 


ここでは、メモリ インターフェイスの設計プロセスで生じる問題を特定し、修正するためのデバッ 

グ方法を手順を追って説明します。 




概要 

デバッグツール 

RLDRAM II/RLDRAM III メモリ インターフェイスでは、 メモリ インターフェイス デザインの複 

雑な点が単純になっていますが、アプリケーション環境はそれぞれに異なるため、堅牢なデザイン 

を構築するには適切な配慮が必要です。シミュレーション、適切な合成とインプリメンテーション、 

PCB レイアウトガイドラインの順守などの機能検証や、IBIS シミュレーションやシグナルインテ 

グリティ解析などのボード検証を注意深く実行してください。 

ここでは、設計プロセスで生じる問題を特定し、修正するためのデバッグ方法を手順を追って説明 

します。特に、次の内容について詳しく説明します。 

• UNISIM シミュレーションモデルを使用した機能検証 

• デザインインプリメンテーションの検証 

• ボードレイアウトの検証 

• RLDRAM II/RLDRAM III 物理層を使用したボードレベル問題のデバッグ 

• 一般的なボードレベルデバッグ手法 

メモリ インターフェイスの検証時に直面する主な問題としては、次の 2 つがあります。 

• キャリブレーションが正常に完了しない 

• 通常動作時にデータが破損する 

問題はその原因により、シミュレーションあるいはハードウェアでのみ発生する場合と、これら両 

方で発生する場合があります。 

図 3-38 に、これら 2 つの一般的な問題をデバッグする際の概略フローを示します。 


 

 

 

 

 

 

図 3-38 : MIG による RLDRAM II/RLDRAM III のデバッグフロー図 

メモリ インターフェイス デザインのデバッグツールは数多くあります。ここでは、状況に応じて 

最適なデバッグリソースを紹介します。 

サンプルデザイン 

MIG ツールで RLDRAM II/RLDRAM III デザインを生成すると、サンプルデザインとユーザーデ 

ザインが生成されます。サンプルデザインには、シミュレーションおよびハードウェアで完全に検 

証済みの合成可能なテストベンチが含まれます。このデザインは、 MIG ツールで生成したデザイン 

の動作を確認するために使用でき、ボード関連の問題を特定する際にも有用です。 



デバッグ信号 


MIG の [FPGA Options] ページには [Debug Signals Control] オプションがあります。この機能を 

有効にすると、キャリブレーション、タップ遅延、読み出しデータ信号を ChipScope Analyzer で 

確認できます。また、デバッグ信号がデザインの最上位モジュールで ChipScope Analyzer の VIO 

モジュールにポートマップされます。 

ChipScope Pro 

ChipScope Pro ツールを使用し、ロジックアナライザー、バスアナライザー、 VIO ソフトウェア 

のコアをデザインへ直接組み込みます。 ChipScope Pro ツールではアプリケーションや MIG の信 

号をハードウェアでキャプチャするトリガー条件をユーザーが設定できます。キャプチャした信号 

は、 ChipScope Pro Logic Analyzer で解析できます ([参照 8])。 

シミュレーションのデバッグ 

図 3-39 に、シミュレーションのデバッグフローを示します。 


 

 

 

 

 

図 3-39 : シミュレーションのデバッグフロー図 

サンプルデザインを使用したシミュレーション検証 

MIG ツールで生成したサンプルデザインには、シミュレーションテストベンチ、MIG ツールで選 

択したメモリに基づくパラメーターファイル、および ModelSim の .do スクリプトファイルが含 

まれます。このサンプルデザインのシミュレーションが正常に完了すると、適切なシミュレーショ 

ン環境であることが保証されます。 

これで、シミュレーションツールおよびザイリンクスライブラリが正しくセットアップされてい 

ることになります。ザイリンクスライブラリの設定方法は、『コマンドラインツールユーザーガ 

イド』 [参照 9] の「COMPXLIB」および『合成/シミュレーションデザインガイド』 [参照 10] を 

参照してください。シミュレーションツールのサポートについては、『7 シリーズ FPGA メモリ イ 

ンターフェイスソリューションデータシート』 [参照 11] を参照してください。 

サンプルデザインのシミュレーションでは、メモリ初期化を完了した後、テストベンチのスティ 

ミュラスに対応してトラフィックを実行します。メモリの初期化およびキャリブレーションが完了 

すると、 init_calib_complete 信号がアサートされます。この信号がアサートされるとトラ 

フィックジェネレーターに制御が移り、パラメーター値に基づいて読み出しおよび書き込みを開始 

します。 

表 3-29 に、シミュレーションで使用する信号およびパラメーターを示します。 




表 3-29 : シミュレーションで使用する信号 

信号名使用法 

tg_compare_error UI から書き込まれたデータと UI の読み出し時に受信した 

データが一致していないことを示します。この信号はサンプ 

ルデザインの一部です。 1 回のエラーで信号がアサートさ 

れ、デザインがリセットされるまでその状態が続きます。 

dbg_cmp_err UI から書き込まれたデータと UI の読み出し時に受信した 

データが一致していないことを示します。この信号はサンプ 

ルデザインの一部です。データの不一致が生じるごとにア 


user_cmd_en コマンドが有効かどうかを示します。 

user_cmd ユーザーが書き込みまたは読み出しコマンドを要求したか 

どうかを示します。 

2’b00 : 書き込みコマンド 

2’b01 : 読み出しコマンド 

2’b10 : NOP 

2’b11 : NOP 

user_addr 現在のコマンドのアドレス位置です。 

user_ba 現在のコマンドのバンクアドレスの位置です。 

user_wr_en user_wr_data が有効な場合にアサートされます。書き込み 

コマンドに必要です。 

user_wr_data 書き込みコマンドの書き込みデータです。 

user_wr_dm マスクをはずし、書き込みトランザクションですべてのデー 

タが書き込まれないようにするデータマスクです。 

user_afifo_empty コマンドおよびアドレス FIFO が空であることを示します。 

user_afifo_full コマンドおよびアドレス FIFO がフルであることを示しま 

す。アサートされると、追加のコマンドおよびデータが受信 

されません。 

user_wdfifo_empty 書き込みデータ FIFO が空であることを示します。 

user_wdfifo_full 書き込みデータ FIFO がフルであることを示します。アサー 

トされると、追加の書き込みデータが受信されません。 

user_rd_valid user_rd_data が有効の場合、アサートされます。 

user_rd_data 読み出しコマンドの結果として、読み出しデータがメモリか 

ら返されます。 


シミュレーションでは、MIG ツールは、メモリの初期化で一般に要する長い待機時間が省略される 

ようにデザインパラメーターを設定します。このようなパラメーターは、結果的にメモリ モデル 

の警告を招くことがあります。ハードウェアで完全なメモリアレイを正しく初期化およびキャリブ 

レーションするデザインの場合、上位 MIG ツールファイル (example_top.v) ではこれらのパラ 





メーターに対応する省略された値を使用できません。MIG ツールの出力によって、テストベンチで 

は省略された値が、最上位のデザインモジュールでは全範囲の値が正しく設定されます。 


キャリブレーションは、リードレベリングとリードイネーブルキャリブレーションで構成されま 

す。これは 3 段階で実行します。キャリブレーションプロセスが正しく完了すると、 

init_calib_complete 信号がアサートされます。詳細は、 290 ページの「物理インターフェイ 

ス」を参照してください。 

最初の工程では、ビット単位のリードレベリングキャリブレーションを実行します。この工程で 

使用するデータパターンは、 0_F_0_F_0_F_F_0 です。このデータパターンをまずメモリに書き 

込みます (図 3-40)。 

図 3-40 : 第 1 工程の読み出しキャリブレーションにおける書き込み 

このパターンを、キャリブレーション実行中に連続して読み出します (図 3-41)。 





図 3-41 : 第 1 工程の読み出しキャリブレーションにおける読み出し 

第 2 工程では、データが正しい順で返されるように調整が行われます。データパターンの長さは、 

メモリ クロックおよびファブリッククロックの比率に依存します。RLDRAM II の場合、A_5_0_F 

のデータパターンが最初にメモリに書き込まれ、引き続きリードバックされて必要に応じて内部で 

調整されます。 

RLDRAM III の場合、 A_5_0_F_9_6_D_2 のデータパターンが最初にメモリに書き込まれ、引き 

続きリードバックされて必要に応じて内部で調整されます。 

第 3 工程ではリードイネーブル信号のキャリブレーションを実行します。この工程で使用される 

データパターンは、第 2 工程のキャリブレーションで使用されるパターンと同じものです。この 

データパターンをメモリに書き込んでから読み出し、リードイネーブル信号のキャリブレーショ 

ンを実行します (図 3-42)。 






図 3-42 : 第 2 工程の読み出しキャリブレーションにおける書き込みと読み出し (RLDRAM II のパターン) 

図 3-43 : 第 3 工程の読み出しキャリブレーションにおける書き込みと読み出し (RLDRAM II のパターン) 

再度書き込み/読み出しを実行すると読み出しバスは別の値に駆動されます。これは、読み出しキャ 

リブレーションで正しいデータパターンを識別できるようにするため、主にハードウェアで必要で 

す。 

第 3 工程のキャリブレーションが完了すると init_calib_complete 信号がアサートされ、キャリブ 

レーションプロセスが正しく完了したことを示します。 





テストベンチ 

init_calib_complete がアサートされるとテストベンチに制御が移り、メモリへの書き込みおよび読 

み出しを実行します。書き込んだデータと読み出したデータが比較され、その結果が一致しない場 

合はエラー信号がアサートされます。図 3-44 に、エラーがアサートされずにテストベンチのイン 

プリメンテーションが成功した様子を示します。 

図 3-44 : キャリブレーション完了後のテストベンチの動作 

正しい書き込みおよび読み出しコマンド 

書き込みおよび読み出しコマンドを送信する際は、対応する UI 入力を適切にアサートまたはディ 

アサートする必要があります。詳細は、 283 ページの「クライアントインターフェース」および 

285 ページの「クライアント インターフェイスを介したコアとのインターフェイス」を参照してく 

ださい。サンプルデザインに付属するテストベンチデザインを使用して、 UI の動作を検証できま 

す。 

RLDRAM II/RLDRAM III インターフェイスのデータエラーをデバッグするには、 UI 信号をシ 

ミュレーション波形を取得する必要があります。 

ModelSim の [Instance] ウィンドウで u_ip_top を選択すると、[Objects] ウィンドウに必要な UI 信 

号が表示されます (図 3-45)。 322 ページの表 3-29 に示した UI 信号で右クリックし、 [Add] → [To 

Wave] → [Selected Signals] をクリックします。 







図 3-45 : ModelSim の [Instance] ウィンドウ 

図 3-46 と図 3-47 に、ユーザー インターフェイスの書き込み/読み出し波形の例を示します。 

図 3-46 : ユーザーインターフェイスの書き込み 

図 3-47 : ユーザーインターフェイスの読み出し 




合成およびインプリメンテーションのデバッグ 

図 3-48 に、合成およびインプリメンテーションのデバッグフローを示します。 


合成およびインプリメンテーションの検証 

MIG ツールによって生成されるサンプルデザインおよびユーザーデザインには、合成/インプリメ 

ンテーションスクリプトファイルとユーザー制約ファイル (.ucf) が含まれます。これらのファイ 

ルを使用してターゲットデザインを合成およびインプリメントすると、ビットストリームが生成さ 

れます。 

合成/ インプリメンテーションスクリプトファイル (ise_flow.bat/ise_flow.sh) は、 

example_design/par ディレクトリと user_design/par ディレクトリの両方にあります。こ 

のスクリプトを実行すると、サンプルデザインまたはユーザーデザインに対してインプリメンテー 

ションプロセス (合成、変換、 MAP、 PAR、 TRACE、および BITGEN) が実行されます。これら 

の各プロセスに設定したオプションのみが、RLDRAM II MIG デザインで検証されています。イン 

プリメンテーションが正常に完了したデザインは、すべてのプロセスにエラーがない (タイミング 

エラーがゼロ) ということになります。 

MIG 出力の変更を検証 

 

 

 

 

 

 

 

図 3-48 : 合成およびインプリメンテーションのデバッグフロー図 

MIG ツールではメモリインターフェイス信号の FPGA バンクをユーザーが選択できます。選択し 

たバンクに基づいて、 MIG ツールは必要なすべてのロケーション制約を記述した UCF ファイルを 

出力します。このファイルは、 example_design/par ディレクトリと user_design/par ディ 

レクトリに生成され、変更できません。 

MIG ツールは最上位の HDL パラメーターでパラメーターが指定されたオープンソース RTL コー 

ドを出力します。これらのパラメーターは MIG ツールによって設定されるため、手動で変更しな 

いでください。周波数の増減などの変更が必要な場合は MIG ツールを再実行してアップデートし 

たデザインを作成します。手動での変更はサポートされていないため、変更する場合はビヘイビアー 

シミュレーション、合成、およびインプリメンテーションをそれぞれ実行して検証する必要があり 

ます。 

タイミングエラーの検出と解析 

MIG の RLDRAM II/RLDRAM III デザインは、サンプルデザインを使用して幅広いコンフィギュ 

レーションでタイミングを満たすことが検証されています。ただし、 MIG ツールで生成したデザイ 




ンにユーザー固有のアプリケーションロジックを統合した場合などはタイミング違反が生じるこ 

とがあります。 

タイミング違反が発生した場合は、それを解決する必要があります。 TRACE で出力されるタイミ 

ングレポート (.twx/.twr) を解析し、タイミング違反のパスが MIG ツールの RLDRAM II デザ 

インと MIG デザインへの UI (バックエンドアプリケーション) のどちらにあるのかを確認します。 

エラーが確認された場合は、 ise_flow.bat ファイルで指定したビルドオプション (XST、 MAP、 

PAR) が適切に使用されているかを確認します。 

それでもエラーが解消されない場合は、さまざまなザイリンクスリソースを使用し、タイミングク 

ロージャを達成します。 PlanAhead [参照 12] は、デザイン全体のパフォーマンスと品質を改善 

します。ザイリンクスの制約に関する詳細は、『タイミングクロージャユーザーガイド』 [参照 13] 


ハードウェアのデバッグ 

図 3-49 に、ハードウェアのデバッグフローを示します。 


クロッキング 

 

 

 

 

 

 

 

 

 

 

 

 

 

図 3-49 : ハードウェアのデバッグフロー図 

周波数、安定性 (ジッター)、および FPGA ピンの使用率をすべて実現するには、外部クロックソー 

スを評価する必要があります。設計者は、デザインがすべてのクロッキングガイドラインに準拠し 

ていることを確認する必要があります。クロッキングガイドラインに従っていても問題が発生する 

場合は、インターフェイスの動作速度を引き下げます。デザインやボードによっては、周波数を下 

げると適切に動作しない場合があります。周波数が低下すると、 PCB トレースの不一致、シグナル 

インテグリティの低下、または過剰負荷によって、セットアップタイムやホールドタイムのマー 

ジンがわずかに増加します。周波数を下げる場合は、MIG を再実行して低周波数に対応したデザイ 

ンを生成し直してください。キャリブレーションロジックには CLK_PERIOD パラメーターの影 

響を受ける部分があるため、このパラメーターを手動で変更することは推奨できません。 




ボード上のピン配置の検証 

MIG ツールで出力されたピン配置を変更せずそのまま使用しているかどうかを確認します。次に、 

ボード回路図と PAR で生成された .pad レポートを比較します。これにより、 

ボードのピン配置とインプリメンテーション済みデザインで割り当てられたピンが一致しているこ 

とを確認します。 

IBIS モデルを使用したシグナルインテグリティシミュレーションの実行 

ボードレイアウトのガイドラインに準拠しているかを検証するには、IBIS (I/O Buffer Information 

Specification) を使用してシグナルインテグリティシミュレーションを実行する必要があります。 

これらのシミュレーションは、ボードレイアウトの前後の両方で実行します。目的は、ボード上の 

シグナルインテグリティの検証です。 

『Virtex-5 FPGA ML561 メモリ インターフェイス開発ボードユーザーガイド』 [参照 14] の 

「ML561 Hardware-Simulation Correlation」の章に記載の説明をガイドラインとして使用できます。 

この章では、 ML561 ボードのシグナルインテグリティの相関結果を詳しく解説しています。これ 

は、シグナルインテグリティ解析の例として使用できます。また、デザイン固有の IBIS モデルを 

生成する手順も説明されており、シミュレーションのセットアップに役立ちます。このユーザーガ 

イドは Virtex-5 デバイスと ML561 開発ボードをターゲットとして説明していますが、基本的な考 

え方は 7 シリーズ FPGA を使用した MIG デザインにも適用できます。 

サンプルデザインの実行 

MIG ツールで生成されるサンプルデザインは完全に検証済みであり、ボード上のメモリインター 

フェイスの検証に使用できます。このサンプルデザインを使用することにより、 MIG ツールコア 

と接続するバックエンドロジックの問題を解決できます。さらに、 MIG ツールで提供されるテス 

トベンチを変更して異なるデータパターンを送信し、ボードレベルのさまざまな問題をテストでき 

ます。 

一般的なハードウェア問題のデバッグ 

ハードウェアでキャリブレーションエラーやデータエラーが生じた場合は、 ChipScope Analyzer 

を使用して MIG ツールコア信号の動作を解析する必要があります。ChipScope Analyzer の使用方 

法の詳細は、『ChipScope Pro 11.1 ソフトウェアおよびコアユーザーガイド』 [参照 8] を参照して 


ハードウェアデバッグの始めるにあたっては、まず付属の example_design をボードにロードする 

ことを推奨します。これは、テストベンチデザインを使用してデータエラーをチェックできる確 

実なソリューションです。このデザインは、 tg_compare_error がアサートされずに 

init_calib_complete 信号がアサートされて正しく完了するはずです。 init_calib_complete 信号がア 

サートされていればキャリブレーションが正常に完了しており、 tg_compare_error 信号がアサート 

されていなければメモリに書き込んだデータとメモリから読み出したデータが一致していることを 


データ比較の不一致が 1 回発生したのか複数回発生したのかは、 dbg_cmp_err 信号からわかりま 

す。 dbg_cmp_err はエラーが発生するごとにアサートされるため、データを手動で検査することで 

問題を追跡できます。 

ビットエラーの特定 

ハードウェアデバッグでは、ビットエラーが生じるタイミングおよび位置を特定することが重要 

です。ビットエラーをモニタリングする際は、次を確認する必要があります。 

• エラーは、特定の QK クロックグループのデータビットで発生しているか 



コアのデバッグ 


• エラーは、特定のメモリ アドレスへのアクセス時に発生しているか 

• エラーは、特定のデータパターンまたはシーケンスでのみ発生しているか 

これで、 PCB 上の短絡またはオープン接続を特定できます。また、 SSO やクロストークの問題も 

特定できます。データ破損が書き込みによるものか、または読み出しによるものかを特定すること 

が必要な場合があります。書き込みが原因の場合は、読み出したデータも破損しているため、その 

特定は容易ではありません。また、制御/アドレスのタイミングの問題は、書き込みと読み出しの両 

方に影響を及ぼします。 

次に示すいずれかの方法を使用し、問題を特定してください。 

• エラーが断続的な場合は、デザインに書き込みコマンドをいくつか発行させた後、それらの位 

置から連続して読み出しを実行します。読み出しに断続的な破損データが含まれる場合は、読 

み出しに問題があると考えられます。 

• 書き込みタイミングのみを確認/変化させます。 

• PCB に外部終端抵抗が配置されていることを確認する。 

• 可能な場合は ODELAY を使用して DK クロックに対する DQ の位相を変化させる。別の 

オプションとして、出力タイミングを調整するために PHASER の fine_adjust 機能を使用 

して PHASER_OUT のタイミングを調整する。 

• CK および DK クロックのタイミング関係を検証する。 

• 読み出しタイミングのみを変化させます。 

• キャリブレーション後に IDELAY/PHASER_IN の値を確認する。 IDELAY/PHASER_IN 

値の変化を確認する。 IDELAY の値は同じバイトグループの DQ と非常に近いはずです。 

• データエラーとなっているビットのキャリブレーション完了後に、IDELAY/PHASER_IN 

タップの値を変化させる。 

これは、読み出しキャプチャのタイミングにのみ影響します。 

デバッグポートは、ステータスを知らせる出力信号とデザインの動作中にユーザーが調整を行うた 

めの入力信号で構成されています。 MIG には、 RLDRAM II/RLDRAM III デザインを生成する際 

にデバッグポートの ON または OFF を指定するオプションがあります。デバッグポートを OFF 

にすると、デバッグポートの出力は生成されますが入力は無視されます。これを ON にすると入力 

も有効になり、論理値に駆動する必要があります。デバッグポートで信号を正しく駆動しないとデ 

ザインにエラーが生じたり、読み出しデータキャプチャのマージンが小さくなることがあります。 

コアをハードウェアで実行する場合、いくつかの重要な信号を検査することでデザインのステータ 

スがわかります。表 3-30 に示す dbg_phy_status バスには、キャリブレーションの各工程の状態を 

表すステータスビットがあります。 dbg_phy_status バスを確認すると、潜在的な問題のデバッ 

グ、問題のある部分の特定、さらには一般的な問題点の洗い出しに役立つ情報の糸口が得られます。 




表 3-30 : rld_phy_top モジュールで定義されている物理層のシンプルステータスバスの説明 


dbg_phy_status[0] rst_wr_clk PLL ロックおよびシステム入力リセッ 

トに基づくファブリックリセット 

dbg_phy_status[1] po_delay_done I/O FIFO をほぼフルの状態にするため 

の I/O FIFO 初期化、および phaser_out 

遅延によるアドレス/制御信号の 90° 位 

相シフトが完了したことを示します。 

dbg_phy_status[2] init_done RLDRAM II/RLDRAM III 初期化シー 

ケンスが完了 

dbg_phy_status[3] rdlvl_stg1_start 工程 1 読み出しキャリブレーション開 

始信号 

dbg_phy_status[4] rdlvl_stg1_done 工程 1 キャリブレーションが完了 N/A 

読み出しキャリブレーションの結果は、デバッグポートに含まれるさまざまな出力信号として出力 

されます。これらの信号を使用して読み出しキャリブレーションの結果をキャプチャおよび評価で 

きます。 

読み出しキャリブレーションは、 IODELAY を使用してキャプチャクロックをキャプチャデータ 

の有効ウィンドウ中央に揃えます。キャリブレーション手順の一環として、アルゴリズムが 

IDELAY/PHASER_IN の値をシフトしてバイト単位でデータ有効ウィンドウのエッジを検出しま 

す。 

DEBUG_PORT 信号 

この信号がアサートされたままの 

場合、クロックソースとシステム 

リセット入力を確認します。 

PHY 制御 Ready 信号がアサートさ 

れているかどうかを確認します。 

N/A (1) 

dbg_phy_status[5] edge_adv_cal_done Edge Advance キャリブレーションが完了メモリから予想データが返されて 

いることを確認します。工程 1 読み 

出しキャリブレーションの結果を 

チェックします。書き込みキャリブ 

レーションの結果をチェックしま 

す (有効の場合)。 

dbg_phy_status[6] init_cal_done レイテンシのキャリブレーションが完了 N/A 

dbg_phy_status[7] init_calib_complete キャリブレーション完了 N/A 

注記 : 

1. 「N/A」は、直前の工程が完了していればこの工程も完了していることを示します。 

MIG ツールでデザインを生成する際にデバッグオプションを ON にした場合、最上位ラッパーの 

user_top にはコアのデバッグに使用できるいくつかの出力信号が提供されます。これらのデバッ 

グ信号出力はすべて「dbg_」で開始します。 sim フォルダーにある sim_tb_top モジュールでは 

DEBUG_PORT パラメーターが常に OFF に設定され、論理シミュレーション時にはデバッグオプ 

ションは無効になります。表 3-31 に、これらの信号と関連するデータを示します。 



N/A

表 3-31 : DEBUG_PORT 信号の説明 



dbg_phy_cmd_n[nCK_PER_CLK × 3 - 1:0] 出力アクティブ Low の信号で、 ChipScope Analyzer でのデバッ 

グに使用されるメモリへ送信される内部コマンドです。 

dbg_phy_addr[nCK_PER_CLK × 

RLD_ADDR_WIDTH × 2 - 1:0] 

dbg_phy_ba[nCK_PER_CLK × BANK_WIDTH 

× 2 - 1:0] 

dbg_phy_wr_data[nCK_PER_CLK × 2 × 

DATA_WIDTH - 1:0] 

出力 dbg_phy_cmd_n と共に提供されるコマンドでアクセスさ 

れるアドレスです。 

出力 ChipScope Analyzer でのデバッグに使用する制御バンク 

アドレスバスです。 

出力 ChipScope Analyzer でのデバッグに使用する書き込み 

データです。 

dbg_phy_init_wr_only 入力 High の場合、 rld_phy_write_init_sm モジュールのステー 

トマシンによって、工程 1 のデータを RLDRAM II へ書 

き込むコマンドが継続して発行されます。書き込みタイミ 

ングの検証に使用でき、オシロスコープを用いてメモリに 

おける DK と DQ のタイミング関係を計測します。通常動 

作時は Low である必要があります。 

dbg_phy_init_rd_only 入力 High の場合、 rld_phy_write_init_sm モジュールのステー 

トマシンによって、第 1 工程の読み出しキャリブレーショ 

ンの読み出しコマンドが継続して発行されます。PCB の信 

号のプローブや SI の問題の確認、または以前の書き込み 

コマンドが正しく発生したかを検証するのに有用です。通 

常動作時は Low である必要があります。 

dbg_byte_sel[CQ_BITS - 1:0] 入力ユーザーが PHASER/IDELAY タップ値を制御するバイ 

トレーンを選択します。 

dbg_bit_sel[Q_BITS - 1:0] 入力ユーザーが IDELAY タップ値を制御するビットレーンを 

選択します。さらに、いずれの読み出しデータ信号をユー 

ザーデバッグ (dbg_rd_data_rd、dbg_rd_data_fd) へ送信す 

るかを制御します。 

dbg_idel_up_all 入力バス全体のすべての IDELAY タップ値をインクリメント 

します。 

dbg_idel_down_all 入力バス全体のすべての IDELAY タップ値をデクリメントし 

ます。 

dbg_idel_up 入力 dbg_bit_sel によって選択された、1 つのビットに対してす 

べての IDELAY タップ値をインクリメントします。 

dbg_idel_down 入力 dbg_bit_sel によって選択された、1 つのビットに対してす 

べての IDELAY タップ値をデクリメントします。 

dbg_pi_f_inc 入力 phaser_in で生成された立ち上がりデータキャプチャ用の 

ISERDES clk をインクリメントします。 

dbg_pi_f_dec 入力 phaser_in で生成された立ち上がりデータキャプチャ用の 

ISERDES clk をデクリメントします。 






dbg_po_f_inc 入力 phaser_out で生成された立ち下がりデータキャプチャ用 

の OSERDES clk をインクリメントします。 

dbg_po_f_dec 入力 phaser_out で生成された立ち下がりデータキャプチャ用 

の OSERDES clk をインクリメントします。 

dbg_pi_tap_cnt[5:0] 出力現在の phaser_in のタップカウント位置を示します。 

dbg_po_tap_cnt[5:0] 出力現在の phaser_out のタップカウント位置を示します。 

dbg_cq_num[CQ_BITS - 1:0] 出力 (キャリブレーション中に、またはデバッグポートを介し 

て) 選択された現在のバイトレーンを示します。 

dbg_valid_lat[4:0] 出力レイテンシを読み出しコマンドの遅延サイクル数で示し 

ます。 

dbg_idel_tap_cnt_sel[TAP_BITS - 1:0] 出力 dbg_bit_sel を使用して選択されたビットの現在の 

IDELAY タップの設定を示します。 

dbg_inc_latency 出力読み出しデータをユーザー インターフェイスに正しく揃 

えるために対応するバイトレーンのレイテンシがインク 

リメントされたことを示します。 

dbg_error_max_latency 出力カウンターがオーバーフローする前にレイテンシを計測 

できなかったことを示します。各デバイスに 1 つのエラー 

ビットがあります。 

dbg_error_adj_latency 出力 PHY_LATENCY の目標値を達成できなかったことを示 

します。 

dbg_rd_data_rd[nCK_PER_CLK × 9 - 1:0] 出力 dbg_byte_sel を使用して選択した 1 つのバイトレーンに 

対して、最初の立ち上がりデータをキャプチャした出力を 


dbg_rd_data_fd[nCK_PER_CLK × 9 - 1:0] 出力 dbg_byte_sel を使用して選択した 1 つのバイトレーンに 

対して、最初の立下りデータをキャプチャした出力を示し 

ます。 

dbg_rd_valid 出力 dbg_rd_data_rd、dbg_rd_data_fd 信号に揃えられる読み出 

しデータの Valid 信号です。 

dbg_wrcal_sel_stg[1:0] 入力いずれの工程の書き込みキャリブレーションで出力する 

かを選択します (dbg_wrcal_po_first_edge、 dbg_ 

wrcal_po_second_edge、または dbg_wrcal_po_final)。 

dbg_wrcal[63:0] 出力書き込みキャリブレーション用の General Debug ポート 

です。 

dbg_wrcal_done[2:0] 出力書き込みキャリブレーションが完了した工程を示します。 




書き込み初期化デバッグ信号 


dbg_wrcal_po_first_edge[5:0] 出力 (dbg_byte_sel を使用して) 選択したバイトレーンについ 

て検出された書き込みキャリブレーションウィンドウの 

最初のエッジです。キャリブレーションの工程を選択する 

には、 dbg_wrcal_sel_stg を使用します。 2'b01 は DK ク 

ロックがあるバイトレーン、2'b10 は DK クロックなしの 

バイトレーンに使用します。 

dbg_wrcal_po_second_edge[5:0] 出力 (dbg_byte_sel を使用して) 選択したバイトレーンについ 

て検出された書き込みキャリブレーションウィンドウの 

2 番目のエッジです。キャリブレーションの工程を選択す 

るには、dbg_wrcal_sel_stg を使用します。2'b01 は DK ク 

ロックがあるバイトレーン、2'b10 は DK クロックなしの 

バイトレーンに使用します。 

dbg_wrcal_po_final[5:0] 出力 (dbg_byte_sel を使用して) 選択したバイトレーンについ 

て書き込みキャリブレーションの最終的なタップ設定で 

す。キャリブレーションの工程を選択するには、 

dbg_wrcal_sel_stg を使用します。2'b01 は DK クロックが 

あるバイトレーン、 2'b10 は DK クロックなしのバイト 

レーンに使用します。 

表 3-32 : 書き込み初期化デバッグ信号マップ 


表 3-32 に、dbg_wr_init バスの書き込み初期化デバッグ信号と物理層のデバッグ信号のマッピン 

グを示します。これらの信号はすべて rld_phy_write_init_sm モジュール内にあり、 clk ドメ 

インで有効です。 


dbg_phy_init_sm[3:0] phy_init_cs 初期化ステートマシンの現在のステート 

dbg_phy_init_sm[6:4] start_cal キャリブレーションの工程を決定するフラグ 

dbg_phy_init_sm[7] init_complete メモリの初期化が完了 

dbg_phy_init_sm[8] refr_req リフレッシュの要求 

dbg_phy_init_sm[9] refr_done リフレッシュが完了 

dbg_phy_init_sm[10] stage2_done 工程 2 キャリブレーションが完了 

dbg_phy_init_sm[22:11] refr_cnt リフレッシュカウンター 

dbg_phy_init_sm[26:23] phy_init_ps 初期化ステートマシンの以前のステート 

dbg_phy_init_sm[31:27] 予約 N/A 


表 3-33 に、 dbg_rd_stage1_cal バス内の各ビットと PHY のデバッグ信号のマッピングを示し 

ます。これらの信号はすべて qdr_rld_phy_rdlvl モジュール内にあり、clk ドメインで有効です。 






dbg_phy_rdlvl[0] rdlvl_stg1_start 工程 1 キャリブレーションの開始を示す初期化ステートマシン 

からの入力です。 

dbg_phy_rdlvl[1] rdlvl_start キャリブレーションロジックの開始を示します。 


dbg_phy_rdlvl[3] pat0_data_match_r ISERDES 出力に予想データパターンが検出されたことを示し 

ます。 

dbg_phy_rdlvl[4] pat1_data_match_r ISERDES 出力に予想データパターンが検出されたが、最初の読 

み出しデータを ICLKDIV の立ち下がりエッジに揃えたためシ 

フトしたことを示します。 

dbg_phy_rdlvl[5] data_valid 有効なキャリブレーションデータが検出されたことを示します。 

dbg_phy_rdlvl[6] cal1_wait_r IDELAY/PHASER タップが変化してからデータを確認するまで 

の待機ステートです。 



dbg_phy_rdlvl[13:9] cal1_state_r キャリブレーションステートマシンの状態を示します。 

dbg_phy_rdlvl[20:14] cnt_idel_dec_cpt_r クロックをデータウィンドウの中央に揃えるためにデクリメン 

トが必要な PHASER タップ数です。 

dbg_phy_rdlvl[21] found_first_edge_r 最初のエッジ遷移を検出したことを示します。 

dbg_phy_rdlvl[22] found_second_edge_r 2 番目のエッジ遷移を検出したことを示します。 


dbg_phy_rdlvl[24] store_sr_r タップ遅延をインクリメントする前に現在の読み出しデータを 

格納するための信号です。 

dbg_phy_rdlvl[32:25] sr_fall1_r、 sr_rise1_r 

sr_fall0_r、 sr_rise0_r 

dbg_phy_rdlvl[40:33] old_sr_fall1_r、 


old_sr_fall0_r、 


比較のためにシフトレジスタに格納された読み出しデータです。 

タップをインクリメントする前にレジスタに格納された読み出 

しデータです。 

dbg_phy_rdlvl[41] sr_valid_r 比較用の ISERDES データをロードしても安全なタイミングを 


dbg_phy_rdlvl[42] found_stable_eye_r 安定したアイが検出されたことを示します。 

dbg_phy_rdlvl[48:43] tap_cnt_cpt_r PHASER タップカウンターです。 

dbg_phy_rdlvl[54:49] first_edge_taps_r 最初のエッジを検出するためのタップ数です。 

dbg_phy_rdlvl[60:55] second_edge_taps_r 2 番目のエッジを検出するためのタップ数です。 







dbg_phy_rdlvl[64:61] cal1_cnt_cpt_r バイトレーンがキャリブレーション中であることを示します。 

dbg_phy_rdlvl[65] cal1_dlyce_cpt_r PHASER 遅延を有効にする PHASER 制御です。 

dbg_phy_rdlvl[66] cal1_dlyinc_cpt_r PHASER タップ遅延をインクリメントする PHASER 制御です。 


dbg_phy_rdlvl[68] found_stable_eye_last_r 安定したアイが検出されたことを示します。 

dbg_phy_rdlvl[74:69] idelay_taps 受信した読み出しデータを遅延中に有効なデータウィンドウを 

検出したときの IDELAY タップ数です。 

dbg_phy_rdlvl[80:75] start_win_taps 有効ウィンドウの開始を検出するために必要な IDELAY タップ 

数です。 

dbg_phy_rdlvl[81] idel_tap_limit_cpt_r IDELAY タップチェーンの最後に達したことを示します。 

dbg_phy_rdlvl[82] qdly_inc_done_r IDELAY タップの遅延による有効ウィンドウの検出が完了した 


dbg_phy_rdlvl[83] start_win_detect IDELAY タップを使用したウィンドウ検出が開始したことを示 

します。 


dbg_phy_rdlvl[90:85] idel_tap_cnt_cpt_r 使用した IDELAY タップの数を追跡するためのカウンターです。 

dbg_phy_rdlvl[96:91] idelay_inc_taps_r インクリメントする IDELAY タップ数です (キャリブレーショ 

ンロジックで必要な場合)。 

dbg_phy_rdlvl[102:97] idel_dec_cntr デクリメントする IDELAY タップ数です (キャリブレーション 

ロジックで必要な場合)。 

dbg_phy_rdlvl[103] tap_limit_cpt_r PHASER タップチェーンの最後に達したことを示します。 

dbg_phy_rdlvl[115:104] idelay_tap_delay IDELAY タップを使用して検出した有効ウィンドウの合計数です。 

dbg_phy_rdlvl[127:128] phaser_tap_delay PHASER タップを使用して検出した有効ウィンドウの合計数です。 

dbg_phy_rdlvl[255:128] 予約 


表 3-34 に、 dbg_rd_stage2_cal バス内の各ビットと PHY のデバッグ信号のマッピングを示し 

ます。これらの信号はすべて qdr_rld_phy_read_stage2_cal モジュール内にあり、clk ドメイ 

ンで有効です。 


dbg_stage2_cal[0] en_mem_latency レイテンシ計測を有効にするための信号です。 

dbg_stage2_cal[5:1] latency_cntr[0] インターフェイスの最初のバイトレーンのレイテンシを示します。 

dbg_stage2_cal[6] rd_cmd レイテンシキャリブレーション用の内部 rd_cmd です。 






dbg_stage2_cal[7] latency_measured[0] バイトレーン 0 のレイテンシ計測が完了したことを示します。 

dbg_stage2_cal[8] bl4_rd_cmd_int バースト長 4 データワードのキャリブレーション実行中であること 

を示します。 

dbg_stage2_cal[9] bl4_rd_cmd_int_r バースト長4 の読み出しコマンド用の内部レジスタ工程です。 

dbg_stage2_cal[10] edge_adv_cal_start pi_edge_adv 信号をアサートする必要があるかどうかを確認するた 

めに edge_adv キャリブレーションを開始したことを示します。 

dbg_stage2_cal[11] rd0_vld キャリブレーションされているバイトの有効な ISERDES 読み出し 

データを示します (byte_cnt で設定)。 

dbg_stage2_cal[12] fd0_vld キャリブレーションされているバイトの有効な ISERDES 読み出し 






dbg_stage2_cal[15] phase_vld キャリブレーションされている特定のバイトに対して有効データが 

検出されたことを示します (byte_cnt にょって設定)。 

dbg_stage2_cal[16] rd0_bslip_vld キャリブレーションされているバイトの、ビットスリップを必要とす 

る有効な ISERDES 読み出しデータを示します (byte_cnt で設定)。 

dbg_stage2_cal[17] fd0_bslip_vld キャリブレーションされているバイトの、ビットスリップを必要とす 


dbg_stage2_cal[18] rd1_bslip_vld キャリブレーションされているバイトの、ビットスリップを必要とす 


dbg_stage2_cal[19] fd1_bslip_vld キャリブレーションされているバイトのビットスリップを必要とす 


dbg_stage2_cal[20] phase_bslip_vld キャリブレーションされているバイトに対して読み出しデータに 

ビットスリップが適用される場合に有効データが検出されたことを 

示します (byte_cnt で設定)。 

dbg_stage2_cal[21] clkdiv_phase_cal_done_4r データ有効性のチェックが完了し、必要に応じて pi_edge_adv 信号 

のアサートへ進むことを示します。 

dbg_stage2_cal[22] pi_edge_adv PHASER クロック ICLKDIV を 1 高速クロック分進める PHASER 

制御信号です。 

dbg_stage2_cal[25:23] byte_cnt[2:0] データ有効性がチェックされているバイトを示します。 

dbg_stage2_cal[26] inc_byte_cnt 次のバイトへインクリメントするための内部信号です。 

dbg_stage2_cal[29:27] pi_edge_adv_wait_cnt 複数のバイトレーンで PHAER 制御信号である pi_edge_adv 信号 

をアサートする間の待機カウンターです。 

dbg_stage2_cal[30] bitslip ファブリックビットスリップ制御信号で、ロジックがデータアライ 

メントをシフトしたことを示します。 





マージンのチェック 



データを示します (byte_cnt で設定)。nCK_PER_CLK が 4 の場合に 











dbg_stage2_cal[127:35] 予約予約 

機能検証、および信頼性の高い動作を実現するために十分なマージンが使用できるかを確認するた 

めに、クロックまたはデータを移動させるデバッグ信号が提供されています。これらの信号は、信 

号のサブセットに影響を及ぼすシグナルインテグリティの問題を確認したり、ボードのトレース長 

の不一致に対応するために使用することも可能です。読み出しウィンドウのマージンを検証するに 

は、 MIG ツールでデザインを生成する際にデバッグポートを有効にし、生成されるサンプルデザ 

インを使用します。次の手順に従ってください。 

1. ChipScope Analyzer を開いて、テストする FPGA をプログラムします。 

2. ChipScope Analyzer プロジェクトを信号を用いてセットアップします (セットアップが完了し 

ていない場合)。 

3. キャリブレーションの完了を検証し (init_calib_complete をアサートする)、サンプルデ 

ザインにエラーがないことを確認します (tg_compare_error および dbg_cmp_err は 

Low)。 

4. dbg_byte_sel を使用してバイトレーンを選択します。 

5. dbg_bit_sel を使用してビットレーンを選択します。 

6. dbg_pi_tap_cnt を使用して選択したバイトレーンについて PHASER_IN のタップ値を確認 

します。dbg_idel_tap_cnt_sel を使用して選択した DQ ビットについて IDELAY タップ値 

を確認します。 

7. dbg_pi_f_inc を使用してエラーが発生するまで (tg_compare_error をアサートする) 

PHASER_IN のタップ値をインクリメントします。開始位置からエラーが発生するまでの 

PHASER タップ数を記録します。この値は、バイトレーン全体のウィンドウの片側に達するま 

でのタップ数です。 

8. dbg_pi_f_dec を使用して PHASER_IN のタップ数を開始値に戻るまでデクリメントします。 

9. asserting dbg_clear_error をアサートして前の手順で記録したエラーをクリアします。 

10. PHASER_IN のタップ数に基づき、 dbg_pi_f_dec を使用して PHASER_IN のタップをデクリ 

メントしてウィンドウのもう片側を検出するか、または検出に十分なタップがない場合は別の 




エラーが発生するまで dbg_idel_down ビットについて IDELAY タップをインクリメントし 

ます。 

11. これらの結果を記録し、タップ (PHASER_IN または IDELAY) を開始位置に戻し、エラー 

(dbg_clear_error) を再度クリアします。 

この方法では、インターフェイス全体で共通のエラー信号を使用するため、ほかのビットまたはバ 

イトのマージンがテストされず、チェック結果に影響が及ぶ可能性があります。より優れたチェッ 

ク結果を得るには、ビット単位のエラー信号を使用してください。結果を正しく解析するために、 

PHASER_IN および IDELAY タップを一般的な単位時間に変換する必要があります。 

マージンの自動チェック 

機能検証を目的とした手動によるタップの移動は、問題のあるビットやバイトをチェックするのに 

有用ですが、インターフェイス全体でステップ実行して問題を検出するには対応困難な場合があり 

ます。このため、 RLDRAM II/RLDRAM III メモリ インターフェイス デバッグポートにはイン 

ターフェイス全体でステップ実行可能な自動ウィンドウチェック機能が含まれています。単純なス 

テートマシンを使用してデバッグポートの信号を制御し、ビット単位で検出したマージンの結果 

をレポートします。現時点では、自動ウィンドウチェック機能は PHASER_IN のみを使用してウィ 

ンドウのサイズをチェックするため、キャリブレーション後のタップ値によっては読み出しデータ 

ウィンドウの左側を正しく検出できない場合があります。 

表 3-35 に、自動ウィンドウチェック機能に関連する信号をリストします。 

表 3-35 : デバッグポート信号 

信号説明 

dbg_win_start chk_win ステートマシンを開始するシングルパル 

スです。ChipScope Analyzer VIO を使用して制御し 

ます。 

dbg_win_dump 自動レポートメカニズムを開始するシングルパル 

スです。ChipScope Analyzer VIO を使用して制御し 

ます。 

dbg_win_bit_select[6:0] 結果のレポートに使用する、手動によるビット選択 

です。表示されるビットの結果が 

dbg_win_left_ram_out および dbg_win_right_ram_ 

out にレポートされます。 

dbg_win_active chk_win がアクティブで、読み出しウィンドウの 

マージンを計測していることを示すフラグです。ア 

クティブの間は、ステートマシンがデバッグポート 

の信号を制御します。 

dbg_win_dump_active chk_win がすべてのビットについて、連続して結果 

を自動的にレポートしていることを示すフラグで 

す。 

dbg_win_clr_error chk_win によって制御されるエラー制御信号をクリ 

アします。 

dbg_win_current_bit[6:0] 自動ウィンドウチェック実行中にモニタリングさ 

れているビットを示すフィードバックです。 



表 3-35 : デバッグポート信号 (続き) 


信号説明 

dbg_win_current_byte[3:0] モニタリングされている (dbg_byte_sel でバイト 

レーン制御を選択するために使用されている) バイ 

トを示すフィードバックです。 

dbg_current_bit_ram_out[6:0] win_dump 中にレポートが返されているビットを示 

すフィードバックです。 

dbg_win_left_ram_out [WIN_SIZE-1:0] 特定ビットについて読み出しウィンドウの左側に達 

するのに必要な PHASER_IN タップ数です。 

dbg_win_right_ram_out [WIN_SIZE-1:0] 特定ビットについて読み出しウィンドウの右側に達 

するのに必要な PHASER_IN タップ数です。 

dbg_win_inc PHASER_IN をインクリメントする chk_win 制御 


dbg_win_dec PHASER_IN をデクリメントする chk_win 制御信 

号です。 

chk_win および win_dump の機能を開始してデバッグポートの接続および機能を検証し、このデ 

バッグポートがどのように動作するかをよりよく理解するために、シミュレーション専用のステー 

トマシンが追加で提供されます。この検証を行うには、シミュレーション環境として 

DEBUG_PORT パラメーターを ON にし、example_top.v にある SIMULATE_CHK_WIN とい 

うローカルパラメーターを TRUE に設定する必要があります。 

書き込みキャリブレーションのデバッグ 

RLDRAM II/RLDRAM III では書き込みキャリブレーションの完了に長い時間が必要となるため、 

Chipscope Analyzer の N サンプル機能を使用し、あるトリガーポイントの後に小さなウインドウ 

を選択してトリガーおよび表示させるのが有用です。これにより、トリガー条件が最初に発生した 

ときに単に 1 つのウィンドウをキャプチャした場合よりも長い時間にわたって信号をキャプチャ 

できるようになります。適切なトリガー条件は wrcal_byte_sel 信号と、ステートマシンのス 

テータス信号である write_cal_cs です。つまり、特定のバイトレーンに集中して PHASER_OUT 

が調整されるたびにそれをキャプチャできるようになります。図 3-50 に、例を示します。 





図 3-50 : Chipscope による書き込みキャリブレーションのキャプチャ 

問題があるかを確認する場合、あるバイトレーンに返された読み出しデータが data_valid_r 信 

号で示されるように正しいかを確かめます。この信号は、バーストが正しく受信されている間すべ 

てのデータが書き込まれるように複数クロックサイクル間データをチェックします。この信号に 

ギャップがある場合、大部分のデータは正しく書き込まれていますが、すべてではないためコマン 

ドと DRAM データ間のレイテンシが指定した設定に対して正しいものであるかを確認します。 

次に、アルゴリズムが検出したウィンドウのエッジの位置を確認して受信したデータと比較します。 

受信したデータが常に誤っている場合、キャリブレーションの早期段階で実行したリードレベリン 

グで問題が発生したか、または PCB の問題でさらにデバッグを行う必要があることを示していま 

す。 



マルチコントローラーデザイン 

はじめに 


第 4 章 

この章では、マルチコントローラーデザインの仕様 (サポートされる機能、されない機能を含む) お 

よびピン配置に関する規則について説明します。 

サポートされる機能、されない機能は次のとおりです。 

• 最大 8 つのコントローラーをサポートします。 

• DDR3 SDRAM (ネイティブのみ)、 QDRII+ SRAM、 RLDRAM II などあらゆる メモリ イ 

ンターフェイスを最大 8 コントローラーまでの組み合わせでマルチ インターフェイスを 

サポートします。 DDR3 SDRAM AXI インターフェイスをほかのメモリインターフェイ 

スと組み合わせたマルチ インターフェイスはサポートされません。 

• DDR3 SDRAM (AXI のみ) インターフェイスのマルチコントローラーは、最大 8 つの独 

立したコントローラーをサポートします。 DDR3 SDRAM ネイティブと AXI インター 

フェイスを組み合わせたマルチコントローラーデザインはサポートされません。 

• いずれか 1 つのコントローラーに選択したバンクは別のコントローラーには使用できません。 

つまり、同じメモリ インターフェイスでも別のメモリ インターフェイスでも、複数のコント 

ローラーに同じバンクを割り当てることはできません。 

• メモリ オプション (周波数、データ幅など) やその他のオプションはすべてシングルコント 

ローラーのオプションと共通です。 

• 種類の異なる 2 つのコントローラーで同じバンクは共有できません。 

• メモリ インターフェイス (DDR3 SDRAM、 QDRII+ SRAM、 RLDRAM II) の規則はすべてシ 

ングルコントローラーデザインの場合と同じです。 

CORE Generator ツールから MIG ツールを起動する手順はシングルコントローラーデザインの 

場合と同じです。詳細は、このガイドの各メモリ インターフェイスの章を参照してください。ここ 

では、マルチコントローラーデザインとシングルコントローラーデザインで異なる MIG の GUI 

ページについてのみ説明します。 





マルチコントローラー 

[MIG Output Options] ページでコントローラーの数を選択します (図 4-1)。設定できるコントロー 

ラーの数は、デバイスに用意されているバンクの数、および選択したメモリ インターフェイスのコ 

ンフィギュレーション (選択したデータ幅とバンク数) によって異なります。 





メモリの選択 


メモリ インターフェイスの選択画面は、シングルコントローラーデザインの場合とマルチコント 

ローラーデザインの場合で異なります。 [Memory Selection] ページでメモリ インターフェイスご 

とにコントローラーの数を選択します (図 4-2)。 







デバッグオプションを選択できるのはいずれか 1 つのコントローラーのみです。選択したコント 

ローラーに対してデバッグロジックが生成されます (図 4-3)。 







図 4-4 に、マルチコントローラーデザインに 3 つのメモリ インターフェイスをすべて選択した場 

合の [Extended FPGA Options] ページを示します。 

図 4-4 : 拡張 FPGA オプションの設定 




システムクロックピンの選択 

[System Pins Selection] ページでシステムクロックピンを選択します。システムクロックピンは 

各コントローラーごとに選択できます。この画面は、コントローラーの数によって異なります ( 

図 4-5)。 


システムクロックの共有 

MIG のディレクトリ構造 

図 4-5 : システムクロックピンの選択 

システムクロックピンを共有する際の基準は次のとおりです。 

• システムクロックピンは、入力周波数が同じ場合に複数のコントローラー間で共有できます。 

• メモリ インターフェイスで選択されたバンクが同じカラムに存在する限り、ピンはコントロー 

ラー間で共有できます。 

• 1 つの CCIO ポートで PLL を駆動でき、システムクロックピンが駆動可能な PLL の数に上 

限はありません。つまり、同じピンを使用できるコントローラーの数に制限はありません。 

• [Next] をクリックしてシステムクロックピンの選択が完了すると、 MIG は上記すべての基準 

に対して検証を行います。 

• 同じピンを選択すると、複数のコントローラー間でそのピンが共有されます。 

• システムクロックピンが共有されているかどうかに関係なく、各コントローラーには PLL お 

よび MMCM がそれぞれ 1 つずつ必要です。システムクロックのみが共有可能で、 PLL や 

MMCM などのその他のリソースはコントローラー間で共有されません。 

MIG の出力ディレクトリ構造は、シングルコントローラーデザインの場合とはユーザーデザイン 

の RTL フォルダーが若干異なります。ユーザーデザインの RTL フォルダー直下に各メモリイン 

ターフェイスのサブフォルダーが作成され、各メモリ インターフェイスの RTL ファイルはそれぞ 

れ対応するフォルダーに生成されます。図 4-6 には、マルチコントローラーデザインで選択したす 

べてのメモリ インターフェイスのフォルダーが表示されています。 





MIG のディレクトリ構造 






Vivado Design Suite への移行 

第 5 章 

この章では、Vivado Design Suite から MIG IP を生成する手順および Vivado ツールでのフロー 

について説明します。これらの手順はすべてのメモリ インターフェイス (DDR3 SDRAM、 DDR2 

SDRAM、 QDRII+ SRAM、 RLDRAM II) について有効です。 

Vivado の使用方法 – MIG IP の生成 

ここでは、Vivado Design Suite を使用して MIG IP を生成し、インプリメンテトする手順を説明し 

ます。 

1. Vivado IP の GUI を起動します (図 5-1)。 


図 5-1 : Vivado ツール 

2. 新しいプロジェクトを作成するには、図 5-1 に示す [Create New Project] をクリックして 

図 5-2 のページへ進みます。 





3. [Next] をクリックして [Project Name] ページへ進みます (図 5-3)。プロジェクト名とプロジェ 

クトの場所を入力します。プロジェクトは入力した内容に基づいてディレクトリに保存されま 

す。 


図 5-2 : 新規 Vivado ツールプロジェクトの作成 

図 5-3 : プロジェクト名 




4. [Next] をクリックして [Project Type] ページへ進みます (図 5-4)。 MIG によって生成される 

ファイルは RTL 形式であるため、 [Project Type] で [RTL Project] を ON にします。 


図 5-4 : プロジェクトタイプ 

5. [Next] をクリックして [Add Sources] ページへ進みます (図 5-5)。ここではプロジェクトに 

RTL ファイルを追加できます。プロジェクトをあらかじめ作成していない場合は次のページへ 

進みます。 





6. [Next] をクリックして [Add Existing IP (optional)] ページへ進みます (図 5-6)。IP 作成済の場 

合は、IP によって生成された XCO ファイルをプロジェクトに追加でき、以前作成した IP ファ 

イルが自動的に追加されます。 IP をあらかじめ作成していない場合は次のページへ進みます。 


図 5-5 : ソースの追加 

図 5-6 : 既存の IP コアの追加 (オプション) 




7. [Next] をクリックして [Add Constraints (optional)] ページへ進みます (図 5-7)。制約ファイル 

がリポジトリにある場合、それをプロジェクトに追加できます。制約ファイルがない場合は次 

のページへ進みます。 


図 5-7 : 制約の追加 (オプション) 

8. [Next] をクリックして [Default Part] ページ (図 5-8) へ進みます。このページではターゲット 

デバイスを選択できます。図 5-8 のような [Default Part] ページが表示されます。 






図 5-8 : デフォルトのデバイス (デフォルトウィンドウ) 

ターゲットとする [Family]、[Package] および [Speed grade] を選択します。使用可能なデバイ 

スが同じページに表示され、そこからターゲットデバイスを選択できます (図 5-9)。 

図 5-9 : デフォルトのデバイス (カスタムウィンドウ) 





[Parts] オプションを使用してデバイスを選択する以外に、 [Boards] オプションでデバイスを選択 

することもできます。ここではザイリンクスがサポートする評価ボードが表示されます (図 5-10)。 

このオプションを使用すると、評価ボードでデザインを使用可能にできます。 

9. [Next] をクリックして [New Project Summary] ページへ進みます (図 5-11)。ここでは、選択し 

たプロジェクトのサマリが表示されます。 


図 5-10 : デフォルトのデバイスおよびボード 

図 5-11 : 新規プロジェクトのサマリ 





10. [Finish] をクリックしてプロジェクトの作成を終了します。図 5-12 に、プロジェクト作成後の 

Vivado IP の GUI のページを示します。 

図 5-12 : Vivado ツールプロジェクト 

11. [Project Manager] で [IP Catalog] をクリックして IP カタログウィンドウを表示します。 [IP 

Catalog] ウィンドウがパネルの右側に表示されます (図 5-13 の赤い丸で囲った部分)。 




図 5-13 : IP カタログ 


12. MIG ツールは [IP Catalog] ウィンドウの [Memories & Storage Elements] → [Memory 

Interface Generators] (図 5-14) にありますが、検索ボックスに「MIG」と入力することでも 

検索できます。 





図 5-14 : [IP Catalog] ウィンドウ - Memory Interface Generator 

13. [MIG 7 Series] をクリックして MIG ツールを開きます (図 5-15)。 







14. MIG ツールからデザインを生成します。デザインが生成されると、図 5-16 のようなプロジェ 

クトウィンドウが表示されます。 

図 5-16 : Vivado ツールのプロジェクトウィンドウ (IP コアの生成後) 

15. プロジェクトが作成されると、 XCI ファイルが自動的にプロジェクトへ追加されます (図 5-17)。 

追加した XCI ファイルが [Sources] → [Hierarchy] タブに表示されます (図 5-17 の赤い丸で囲っ 

た部分)。 





図 5-17 : Vivado ツールのプロジェクトソースウィンドウ 

[Create Design] フローまたは [Verify Pin Changes and Update Design] フローを使用してデザ 

インを MIG から生成できます。 MIG ツールからのデザインの生成に、これらのフローで差異 

はありません。MIG ツールからデザインを生成するフローに関係なく、XCI ファイルは Vivado 

ツールプロジェクトに追加されます。インプリメンテーションフローはプロジェクトに追加さ 

れた XCI ファイルに依存するため、このフローはあらゆる状況において同じです。 

16. MIG で生成されたすべての RTL ファイルは自動的にプロジェクトへ追加されます。ファイル 

が変更されて再生成したい場合は、 XCI ファイルで右クリックして [Generate Output 

Products] をクリックします (図 5-18)。 




図 5-18 : RTL および制約の生成 


17. [Generate Output Products] をクリックすると [Manage Outputs] ウィンドウが表示されます 

(図 5-19)。シミュレーションまたはサンプルデザインを希望する場合は、[Actions] プルダウン 

メニューから [Generate] を選択します。デフォルトでは、これら 2 つの出力は生成されません。 





図 5-19 : 生成用のウィンドウ 

18. ユーザーデザインの RTL ファイルおよび制約ファイル (XDC ファイル) はすべて [Sources] 

→ [Libraries] タブで表示できます (図 5-20)。 




図 5-20 : Vivado プロジェクト – RTL ファイルと制約ファイル 


ラッパーレベルのファイルおよびテストベンチモジュールはすべて、[File] → [Add Sources] 

オプション (このオプションは XCO ファイルを右クリックして [Add Sources] をクリックし 

て利用することも可能) を使用して手動でプロジェクトへ追加できます。 

19. 手順 17 でサンプルデザインを生成した場合は、現在のデザインとは別に新しい Vivado プロ 

ジェクトが作成されます。このプロジェクトには、トラフィックジェネレーター RTL ファイ 

ル、最上位モジュール example_design、コンフィギュレーション済みの XDC ファイル、お 

よび下位メモリ インターフェイスのデザインファイルがあります。 

20. このサンプルプロジェクトは図 5-21 と類似した表示になります。 





図 5-21 : vivado_gui.tcl 実行後の Vivado プロジェクト 

21. [Project Manager] → [Program and Debug] の下にある [Generate Bitstream] (図 5-21 の赤 

い丸で囲った部分) をクリックし、生成されたデザインの BIT ファイルを生成します。 

/.runs/ impl_1 ディレクトリには、イン 

プリメンテーション実行後にプロジェクト用に生成されたレポートファイルがすべて含まれ 

ます。 

22. MIG IP コアは [Re-customize IP] を使用して再度カスタマイズできます。XCI ファイルを右ク 

リックして [Re-customize IP] (図 5-22) をクリックすると MIG の GUI が表示されるのでオプ 

ションョンを設定してデザインを生成します。 




スクリプトファイル – コマンドラインモード 

スクリプトファイル – コマンドラインモード 

「Vivado の使用方法 – MIG IP の生成」で説明したインプリメンテーションフローを実行する以外 

に、 MIG ツールで生成されたスクリプトファイルを使用してインプリメンテーションフローおよ 

びシミュレーションフローを実行できます。 

インプリメンテーションフロー 

MIG ツールは Tcl ファイルを生成してインプリメンテーションフローをコマンドラインモードで 

実行します。 Vivado.tcl ファイルは /.srcs/sources_1/ip//example_design/par ディレクトリに生成されます。 

Name>/


directory>.srcs/sources_1/ip///example_ 

design/sim ディレクトリに生成されます。 

現在の作業ディレクトリをコンソール/DOS プロンプトで /.srcs/sources_1/ip///example_ 

design/sim に変更し、 xsim_run.sh/xsim_run.bat ファイルを実行してください。このファ 

イルを実行すると、Vivado シミュレータが完全なフローを用いてデザインのシミュレーションを実 

行します(user_design および example_design ファイルの両方を追加)。 



その他のリソース 

ザイリンクスのリソース 

ソリューション センター 

参考資料 

付録 A 

アンサーデータベース、資料、ダウンロード、フォーラムなどのサポートリソースを利用するには、 

次のウェブサイトにアクセスしてください。 

http://japan.xilinx.com/support 

ザイリンクスの資料で使用されている技術用語については、次の用語集を参照してください。 

http://japan.xilinx.com/company/terms.htm. 

各設計段階におけるデバイス、ソフトウェアツール、および IP コアのサポートについては、ザイリ 

ンクスソリューションセンターを参照してください。デザインのサポート、アドバイザリ、および 

トラブルシューティングに関連する情報を提供しています。 

MIG に特化したソリューションセンターは、ザイリンクス MIG ソリューション センターを参照し 


次の資料は、このユーザーガイドの補足資料として役立ちます。 

1. UG471 : 『7 シリーズ FPGA SelectIO リソースユーザーガイド』 

2. UG475 : 『7 シリーズ FPGA パッケージおよびピン配置仕様』 

3. ARM® AMBA® の公開仕様 

http://www.arm.com/products/system-ip/amba/amba-open-specifications.php 

4. JESD79-3E、 DDR3 SDRAM Standard、 JEDEC Solid State Technology Association 

http://www.jedec.org/sites/default/files/docs/JESD79-3E.pdf 

5. UG683 : 『EDK コンセプト、ツール、テクニック』 

6. UG111 : 『エンベデッドシステムツールリファレンスマニュアル』 

7. TN-47-01、 DDR2-533 Memory Design Guide For Two-DIMM Unbuffered 

SystemsMicron Technology, Inc. 

8. ChipScope Pro およびシリアル I/O ツールキット 

http://japan.xilinx.com/tools/cspro.htm 

9. UG628 : 『コマンドラインツールユーザーガイド、 COMPXLIB』 

10. UG626 : 『合成/シミュレーションデザインガイド』 

11. DS176 : 『Virtex-7 FPGA メモリ インターフェイス ソリューションデータシート』 



付録 A : その他のリソース 

12. PlanAhead デザインおよび解析ツール 

japan.xilinx.com/tools/planahead.htm 

13. UG612 : 『タイミングクロージャユーザーガイド』 

14. UG199 : 『Virtex-5 FPGA ML561 メモリ インターフェイス開発ボードユーザーガイド』 

15. 7 シリーズ FPGA データシート 

japan.xilinx.com/support/documentation/7_series.htm 

16. UG029 : 『ChipScope Pro ソフトウェアおよびコアユーザーガイド』 

17. 「リオーダー方式のコントローラーによる DDR SDRAM の効率化」、 Xcell Journal 69 & 

70 合併号、 http://japan.xilinx.com/publications/archives/xcell/xcell_69and70.pdf 

18. UG472 : 『7 シリーズ FPGA クロックリソースユーザーガイド』 

19. XAPP739 : 『AXI マルチポート メモリ コントローラー』 

20. UG772 : 『Xilinx LogiCORE IP XADC Wizard v2.2 ユーザーガイド』 

21. UG911 : 『Vivado Design Suite 移行手法ガイド』 

22. Vivado Design Suite ユーザーガイド

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