Altera Cyclone™ II
Altera Cyclone™ II
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UNIVERSIDADE ESTADUAL DE CAMPINAS<br />
MO801 – Tópicos em Arquitetura e Hardware<br />
Prof. Rodolfo Jardim de Azevedo<br />
<strong>Altera</strong> Cyclone <strong>II</strong><br />
Juliano Medeiros Coimbra<br />
juliano_coimbra@yahoo.com.br<br />
1
Introdução<br />
Produzida para rápida disponibilidade e baixo custo<br />
Baseada no feedback dos clientes da <strong>Altera</strong><br />
Trabalha com o software Quartus <strong>II</strong> (link no site da<br />
disciplina)<br />
Possui kits de desenvolvimento de hardware para<br />
aumentar a velocidade de produção<br />
Capacidade de expansão dos periféricos<br />
2
Introdução<br />
Oferece 60% a mais de desempenho e ½ do consumo<br />
de energia<br />
Soluções de baixo custo em processamento embutido<br />
(processador Nios <strong>II</strong>)<br />
Solução de baixo custo para DSP:<br />
Mais de 150 multiplicadores 18x18;<br />
Mais de 1.1Mbit de memória embutida.<br />
3
Arquitetura<br />
Bidimensional baseada em linhas e colunas<br />
Interconexões entre blocos lógicos vetoriais (LABs), blocos<br />
de memória e multiplicadores<br />
Rede global de clock com mais de 4 PLLs (Phased Locked<br />
Loops)<br />
Blocos de memória M4K (dual-port, 260 MHz)<br />
Blocos de multiplicadores (250MHz)<br />
3 registradores por elemento de I/O (IOE), que são<br />
localizados na periferia do dispositivo<br />
Suporte para vários padrões de I/O, com entrada máxima<br />
de 805 Mbps e saída máxima de 640 Mbps<br />
4
Arquitetura<br />
Interface com dispositivos de memórias DDR, DDR2, SDR, SDRAM e<br />
QDR<strong>II</strong> SRAM (acima de 167 MHz)<br />
Diagrama da<br />
Cyclone <strong>II</strong> EP2C20<br />
Cyclone <strong>II</strong> Device Handbook, Volume 1, <strong>Altera</strong>, versão C<strong>II</strong>5V1-2.2<br />
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Elementos Lógicos (LE)<br />
Cyclone <strong>II</strong> Device Handbook, Volume 1, <strong>Altera</strong>, versão C<strong>II</strong>5V1-2.2<br />
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LE – modos de operação<br />
O Quartus <strong>II</strong> automaticamente ajusta o LE para o melhor<br />
modo de operação<br />
Modo NORMAL: apropriado para funções gerais da lógica e<br />
funções de combinações (combinational functions)<br />
Modo ARITMÉTICO: ideal para implementar contadores,<br />
somadores, acumuladores e comparadores<br />
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LE – modo normal<br />
Cyclone <strong>II</strong> Device Handbook, Volume 1, <strong>Altera</strong>, versão C<strong>II</strong>5V1-2.2<br />
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LE – modo aritmético<br />
Cyclone <strong>II</strong> Device Handbook, Volume 1, <strong>Altera</strong>, versão C<strong>II</strong>5V1-2.2<br />
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Blocos Lógicos Vetoriais (LAB)<br />
Cada LAB possui:<br />
16 LEs;<br />
Sinais de controle;<br />
Cadeias de carry dos LEs;<br />
Cadeias de registradores;<br />
Interconexões locais<br />
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Blocos Lógicos Vetoriais (LAB)<br />
Cyclone <strong>II</strong> Device Handbook, Volume 1, <strong>Altera</strong>, versão C<strong>II</strong>5V1-2.2<br />
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LAB – sinais de controle<br />
Dois clocks<br />
Dois clock enables<br />
Dois clears assíncronos<br />
Um clear síncrono<br />
Um load síncrono<br />
Um máximo de sete sinais de controle de uma só<br />
vez<br />
12
Interconexões MultiTrack<br />
Tecnologia DirectDrive<br />
Entre linhas<br />
Entre colunas<br />
Rotas do dispositivo<br />
Em todas o Quartus <strong>II</strong> oferece melhoria de<br />
desempenho e utilização<br />
13
Clock Global e PLLs<br />
Mais de 16 redes de clock global<br />
Mais de 4 PLLs<br />
Seleção dinâmica da origem do clock<br />
Enable e Disable dinâmicos<br />
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Clock Global e PLLs<br />
Cyclone <strong>II</strong> Device Handbook, Volume 1, <strong>Altera</strong>, versão C<strong>II</strong>5V1-2.2<br />
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Clock Global e PLLs<br />
Cyclone <strong>II</strong> Device Handbook, Volume 1, <strong>Altera</strong>, versão C<strong>II</strong>5V1-2.2<br />
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Pinos de clock dedicados<br />
Se não forem utilizados para alimentar a rede global<br />
de clock, podem ser usados com outro propósito,<br />
tomando o cuidado de não utilizar um registrador de<br />
I/O, mas sim algum registrador do LE<br />
17
DPCLK[] e CDPCLK[]<br />
Nos modelos menores existem apenas os DPCLK[]<br />
Nos modelos maiores da FPGA existem os CDPCLK[]<br />
(que passam por um multiplexador antes de<br />
chegarem no bloco de controle de clock - atraso) e os<br />
DPCLK[] que vão direto para o bloco de controle<br />
Quartus <strong>II</strong>: Input Delay from Dual-Purpose Clock Pin to Fan-Out<br />
Destinations<br />
São pontos de entrada para sinais PCI e DQS, que<br />
fazem interface com memórias externas<br />
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Rede de clock global<br />
Podem enviar sinais para o máximo de recursos que<br />
a FPGA pode gerenciar sem exceder seu limite de<br />
dissipação de energia (fan-out), ou seja,<br />
praticamente todos os recursos podem ter esse sinal<br />
como uma entrada<br />
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Bloco de controle de clock<br />
Cyclone <strong>II</strong> Device Handbook, Volume 1, <strong>Altera</strong>, versão C<strong>II</strong>5V1-2.2<br />
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Phase Locked Loops (PLLs)<br />
Dividem ou multiplicam o clock<br />
Deslocam o clock<br />
Pode ter escolha manual do clock<br />
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Memória M4K<br />
Organizadas em colunas<br />
Os registradores de saída podem ser ignorados,<br />
mas os de entrada não<br />
4608 bits de RAM<br />
Buffer FIFO<br />
Bits de paridade<br />
Desempenho esperado: 250MHz<br />
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Byte Enable<br />
Memória M4K<br />
Cyclone <strong>II</strong> Device Handbook, Volume 1, <strong>Altera</strong>, versão C<strong>II</strong>5V1-2.2<br />
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M4K: modos de operação<br />
Single-port<br />
Simple dual-port #(with mixed width)<br />
True dual-port #(with mixed width)<br />
Embedded shift register<br />
ROM<br />
FIFO Buffers<br />
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Independent<br />
Input/Output<br />
Read/Write<br />
Single<br />
M4K: clocks<br />
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M4K: interfaces<br />
Cyclone <strong>II</strong> Device Handbook, Volume 1, <strong>Altera</strong>, versão C<strong>II</strong>5V1-2.2<br />
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Blocos de multiplicadores<br />
Desenvolvidos para funções de intenso DSP,<br />
como:<br />
FIT (finite impulse response)<br />
FFT (fast Fourier transform)<br />
DCT (discrete cosine transform)<br />
Trabalha como:<br />
Um multiplicador de 18 bits<br />
Mais de dois multiplicadores independentes de 9 bits<br />
Desempenho esperado: 250 MHz<br />
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Multiplicadores: conexões<br />
Cyclone <strong>II</strong> Device Handbook, Volume 1, <strong>Altera</strong>, versão C<strong>II</strong>5V1-2.2<br />
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Estrutura de I/O<br />
Buffer bidirecional com 3 registradores de saída para<br />
transferência de dados bidirecional<br />
Cyclone <strong>II</strong> Device Handbook, Volume 1, <strong>Altera</strong>, versão C<strong>II</strong>5V1-2.2<br />
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Estrutura de I/O<br />
Interface de tensão múltipla: a FPGA pode se ligar a<br />
outros dispositivos com tensões diferentes<br />
Pinos de I/O possuem utilizam os padrões de energia<br />
LVPECL, LVDS, HSTL ou SSTL<br />
Cyclone <strong>II</strong> Device Handbook, Volume 1, <strong>Altera</strong>, versão C<strong>II</strong>5V1-2.2<br />
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Sinais através do bloco de I/O<br />
Cyclone <strong>II</strong> Device Handbook, Volume 1, <strong>Altera</strong>, versão C<strong>II</strong>5V1-2.2<br />
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I/O: interfaces com memórias<br />
externas<br />
167 MHz / 333 Mbps para DDR e DDR2 SDRAM<br />
167 MHz / 667 Mbps para QDR <strong>II</strong> SRAM<br />
32
Configuração e teste<br />
Cyclone <strong>II</strong> Device Handbook, Volume 1, <strong>Altera</strong>, versão C<strong>II</strong>5V1-2.2<br />
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Configuração e teste<br />
A FPGA possui circuitos JTAG BST que<br />
satisfazem os padrões da IEEE (1149.1)<br />
Os dispositivos de JTAG também monitoram<br />
a operação da lógica, aceitando vários<br />
comandos JTAG<br />
Também aceita AS e PS<br />
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Hot-Socketing<br />
A placa que contém a FPGA pode ser removida<br />
durante o funcionamento do resto do barramento,<br />
sem causar efeitos indesejados<br />
Suporte para qualquer seqüência de ativação de<br />
dispositivos<br />
Sem ruídos no barramento durante a inserção da<br />
placa<br />
35
Bibliografia<br />
Cyclone <strong>II</strong> Device Handbook, Volume 1,<br />
<strong>Altera</strong>, versão C<strong>II</strong>5V1-2.2<br />
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