“Júlio de Mesquita Filho” Faculdade de Engenharia ... - Unesp
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<strong>“Júlio</strong> <strong>de</strong> <strong>Mesquita</strong> <strong>Filho”</strong><br />
Faculda<strong>de</strong> <strong>de</strong> <strong>Engenharia</strong> - Campus <strong>de</strong> Ilha Solteira<br />
Programa <strong>de</strong> Pós Graduação em <strong>Engenharia</strong> Elétrica<br />
Laboratório <strong>de</strong> Eletrônica <strong>de</strong> Potência - LEP<br />
Jurandir <strong>de</strong> Oliveira Soares<br />
Controle Digital Através <strong>de</strong> Dispositivo FPGA Aplicado a um<br />
Retificador Trifásico Híbrido Operando com Modulação por<br />
Histerese Variável<br />
Orientador:<br />
Prof. Dr. Carlos Alberto Canesin<br />
Tese submetida à Faculda<strong>de</strong> <strong>de</strong> <strong>Engenharia</strong> <strong>de</strong><br />
Ilha Solteira – FEIS/UNESP – como parte dos<br />
requisitos exigidos para a <strong>de</strong>fesa <strong>de</strong> Doutorado.<br />
Ilha Solteira (SP), Dezembro <strong>de</strong> 2008.
FICHA CATALOGRÁFICA<br />
Elaborada pela Seção Técnica <strong>de</strong> Aquisição e Tratamento da Informação<br />
Serviço Técnico <strong>de</strong> Biblioteca e Documentação da UNESP - Ilha Solteira.<br />
Soares, Jurandir <strong>de</strong> Oliveira.<br />
S676c Controle digital através <strong>de</strong> dispositivo FPGA aplicado a um retificador trifásico híbri-<br />
do operando com modulação por histerese variável / Jurandir <strong>de</strong> Oliveira Soares. -- Ilha<br />
Solteira : [s.n.], 2008.<br />
276 f.<br />
Tese (doutorado) - Universida<strong>de</strong> Estadual Paulista. Faculda<strong>de</strong> <strong>de</strong> <strong>Engenharia</strong> <strong>de</strong> Ilha<br />
Solteira, 2008<br />
Orientador: Carlos Alberto Canesin<br />
Bibliografia: p. 234-240<br />
1. Retificador híbrido. 2. Fator <strong>de</strong> potência. 3. Sistemas <strong>de</strong> controle digital. 4. Dispositivo<br />
FPGA. 5. VHDL (Linguagem <strong>de</strong>scritiva <strong>de</strong> hardware).
A Deus e aos meus queridos Pais...
AGRADECIMENTOS<br />
Ao professor Carlos Alberto Canesin por ter confiado a mim o <strong>de</strong>senvolvimento <strong>de</strong>sta<br />
pesquisa e pela orientação competente e segura.<br />
Ao Conselho Nacional <strong>de</strong> Desenvolvimento Científico e Tecnológico – CNPQ, pela<br />
concessão da bolsa <strong>de</strong> estudos, propiciando-me tranqüilida<strong>de</strong> e segurança durante a realização<br />
do trabalho.<br />
Aos professores Falcon<strong>de</strong>s José Men<strong>de</strong>s <strong>de</strong> Seixas (UNESP), Flávio Alessandro<br />
Serrão Gonçalves (UNESP), Luiz Carlos <strong>de</strong> Freitas (UFU) e João Batista Vieira Júnior<br />
(UFU), integrantes da comissão examinadora, pelas contribuições sugeridas para a versão<br />
final <strong>de</strong>ste trabalho.<br />
Ao professor Falcon<strong>de</strong>s José Men<strong>de</strong>s <strong>de</strong> Seixas pela atenção e empréstimo <strong>de</strong><br />
equipamentos na fase <strong>de</strong> testes experimentais do protótipo implementado.<br />
Ao professor <strong>de</strong> graduação (UNIDERP/MS) e colega do Laboratório <strong>de</strong> Eletrônica <strong>de</strong><br />
Potência (LEP/UNESP), Fausto Donizeti Dantas, in memoriam, e ao Renato Silvano Rossi,<br />
também colega do curso <strong>de</strong> pós-graduação da UNESP até o início do ano <strong>de</strong> 2005, pelo apoio<br />
nos momentos difíceis (inclusive suporte financeiro) durante o meu primeiro ano <strong>de</strong><br />
doutorado.<br />
Aos <strong>de</strong>mais colegas dos laboratórios LEP e Qualida<strong>de</strong> <strong>de</strong> Energia, e da pós-graduação,<br />
Guilherme <strong>de</strong> Azevedo e Melo, Castellane Silva Ferreira, Moacyr Aureliano Gomes <strong>de</strong> Brito,<br />
Flávio Alessandro Serrão Gonçalves, Rodrigo Nunes <strong>de</strong> Oliveira e Fábio Toshiaki<br />
Wakabayashi pela ajuda e sugestões, contribuindo <strong>de</strong> forma relevante para a realização do<br />
trabalho, também pela convivência e amiza<strong>de</strong>.<br />
A toda a minha família pelo incentivo e apoio durante toda a minha formação, em<br />
especial aos meus pais: Sabino Corrêa Soares e Ilza Vieira <strong>de</strong> Oliveira Soares, pela vida, a<br />
educação sólida e por compreen<strong>de</strong>r a minha ausência.
RESUMO<br />
O objetivo <strong>de</strong>ste trabalho é a concepção <strong>de</strong> uma lógica <strong>de</strong> controle digital com<br />
modulação por histerese variável usando um dispositivo programável FPGA (Field<br />
Programmable Gate Array) e linguagem <strong>de</strong> <strong>de</strong>scrição <strong>de</strong> hardware VHDL (Hardware<br />
Description Language), aplicada em um retificador trifásico híbrido para a obtenção do Fator<br />
<strong>de</strong> Potência (FP) <strong>de</strong> entrada quase unitário.<br />
O Retificador Trifásico Híbrido (RTH) é uma estrutura composta por um retificador a<br />
diodos <strong>de</strong> 6 pulsos e por três retificadores monofásicos SEPIC conectados em paralelo. O<br />
controle digital proposto é capaz <strong>de</strong> impor a forma <strong>de</strong> onda das correntes <strong>de</strong> entrada, obtendose<br />
Distorção Harmônica Total (DHT) reduzida e fator <strong>de</strong> potência (FP) quase unitário, sendo<br />
que nesta condição, os retificadores monofásicos SEPIC conduzirão no máximo 33% da<br />
potência ativa total. Além disso, o uso <strong>de</strong> FPGAs dará ao Retificador Híbrido Trifásico uma<br />
flexibilida<strong>de</strong> adicional na operação, po<strong>de</strong>ndo substituir vários sistemas <strong>de</strong> múltiplos pulsos<br />
convencionais e reduzir custos para o sistema <strong>de</strong> controle por eliminar a confecção <strong>de</strong><br />
circuitos complexos <strong>de</strong> controle analógico, para os conversores chaveados.<br />
Neste trabalho, apresenta-se uma análise <strong>de</strong>talhada e metodologia <strong>de</strong> projeto para o<br />
Retificador Híbrido Trifásico (RTH) que possibilita relacionar o valor da DHT das correntes<br />
<strong>de</strong> entrada com os valores das potências média e aparente processadas pelas estruturas<br />
controlada e não-controlada, po<strong>de</strong>ndo-se prever o <strong>de</strong>sempenho global do sistema. Serão<br />
apresentados <strong>de</strong>talhes sobre o funcionamento do código VHDL e da modulação por histerese<br />
variável empregada e, por fim, os resultados experimentais <strong>de</strong> um protótipo implementado<br />
para 3,0 kW.<br />
O código VHDL <strong>de</strong>senvolvido, associado à lógica <strong>de</strong> controle digital proposta, foi<br />
implementado através <strong>de</strong> um dispositivo FPGA da Xilinx – Spartan XC2S200E, módulo<br />
digilab-D2E, cujos sinais <strong>de</strong> controle gerados resultaram em correntes <strong>de</strong> entrada<br />
praticamente senoidais com um valor reduzido <strong>de</strong> DHT (entre 4,03% e 4,54%). A potência<br />
processada pelo retificador controlado correspon<strong>de</strong> a 32% da potência ativa total entregue à<br />
carga.<br />
Portanto, do ponto <strong>de</strong> vista da eficiência energética, tais características <strong>de</strong> operação<br />
tornam o retificador híbrido bastante atrativo comercialmente e recomendado para instalações<br />
industriais (potências médias e elevadas).<br />
Palavras chave – Controle digital, Dispositivo FPGA, Linguagem VHDL, Retificador<br />
Híbrido, Correção Ativa do Fator <strong>de</strong> Potência, Modulação por Histerese.
ABSTRACT<br />
The objective of this work is the <strong>de</strong>velopment of a digital control logic with variable<br />
hysteresis modulation using a FPGA (Field Programmable Gate Array) <strong>de</strong>vice and VHDL<br />
(Hardware Description Language), applied at a hybrid three-phase rectifier in or<strong>de</strong>r to obtain<br />
an almost unitary input power factor (PF).<br />
The hybrid three-phase rectifier is a structure composed by parallel SEPIC controlled<br />
single-phase rectifiers connected to each leg of a standard 6-pulses uncontrolled dio<strong>de</strong><br />
rectifier. The proposed digital control is capable to impose input current waveforms, resulting<br />
in a reduced THD (Total Harmonic Distortion) and almost unitary input power factor, being<br />
that in this operation condition the parallel SEPIC single-phase rectifiers will process only<br />
33.0 % of total active power. Moreover, the use of FPGA will provi<strong>de</strong> to hybrid three-phase<br />
rectifier an additional flexbility in its operation, making possible the replacement of same<br />
conventional systems of multiple pulses and reducing costs for the control system, through the<br />
elimination of complex analogical circuitry used in the controlled converters.<br />
In this work is presented a <strong>de</strong>tailed analysis and <strong>de</strong>sign methodology to hybrid threephase<br />
rectifier that establishes a relationship between the THD imposed to line input currents,<br />
with the average and apparent powers processed through controlled and uncontrolled<br />
structures, making possible to know previously the global system performance. It will be<br />
presented <strong>de</strong>tails about the operation of the VHDL co<strong>de</strong> and variable hysteresis modulation<br />
proposed, and finally the experimental results from an implemented 3.0 kW prototype.<br />
The <strong>de</strong>veloped VHDL co<strong>de</strong>, consi<strong>de</strong>ring the proposed digital control logic, was<br />
implemented through a Xilinx’s FPGA <strong>de</strong>vice – Spartan XC2S200E, digilab-D2E module,<br />
whose generated control signals resulted in input currents with practically sinusoidal<br />
waveforms and reduced value of THD (among 4.03% and 4.54%). The processed power by<br />
controlled rectifier was only 32.0 % of the total active output power.<br />
Therefore, consi<strong>de</strong>ring the point of view of energy efficiency, such characteristics of<br />
operation, making the proposed hybrid rectifier a solution economically viable for industrial<br />
installations.<br />
Keywords – Active Power-Factor Correction, Digital Control, FPGA Device, Hybrid<br />
Rectifier, Hysteresis Modulation.
SUMÁRIO<br />
1 – Introdução Geral ...................................................................................................11<br />
1.1 – Parâmetros <strong>de</strong> Análise para as Estruturas Retificadoras ................................................ 12<br />
1.1.1 – Ondulação (Ripple) da Tensão <strong>de</strong> Saída....................................................................... 12<br />
1.1.2 – O Fator <strong>de</strong> Potência e a Distorção Harmônica Total.................................................... 13<br />
1.1.3 – Fontes <strong>de</strong> Distorção Harmônica e seus Efeitos ............................................................ 15<br />
1.2 – Classificação Topológica dos Retificadores Trifásicos com Correção do Fator <strong>de</strong><br />
Potência .................................................................................................................................... 16<br />
1.2.1 – Retificadores Trifásicos Não-Controlados com Correção do Fator <strong>de</strong> Potência.......... 17<br />
1.2.2 – Retificadores Trifásicos Controlados com Correção do Fator <strong>de</strong> Potência ................. 31<br />
1.2.3 – Retificadores Trifásicos Híbridos................................................................................. 37<br />
1.3 – Motivação e Proposta para o Trabalho........................................................................... 44<br />
1.3.1 – Controle por Corrente <strong>de</strong> Pico...................................................................................... 44<br />
1.3.2 – Controle por Corrente Média........................................................................................ 46<br />
1.3.3 – Controle por Histerese (Modulação por Limites <strong>de</strong> Corrente – MLC) ........................ 47<br />
2 – Análise Quantitativa do Retificador Trifásico Híbrido com Correção do Fator<br />
<strong>de</strong> Potência (RTH) .......................................................................................................50<br />
2.1 – Introdução........................................................................................................................ 50<br />
2.2 – Descrição da Análise Quantitativa .................................................................................. 51<br />
2.2.1 – Decomposição em Série <strong>de</strong> Fourier das Correntes <strong>de</strong> Entrada dos Retificadores<br />
Controlado e Não Controlado .................................................................................................. 63<br />
2.2.2 – Análise das Potências Média e Aparente em Função <strong>de</strong> uma DHT Imposta para as<br />
Correntes <strong>de</strong> Entrada ................................................................................................................ 72<br />
2.3 – Conclusões....................................................................................................................... 90<br />
3 – Análise do Funcionamento e Projeto do Conversor SEPIC..............................91<br />
3.1 – Introdução........................................................................................................................ 91<br />
3.2 – Consi<strong>de</strong>rações e Simplificações da Análise .................................................................... 91<br />
3.3 – Análise no Período da re<strong>de</strong> CA <strong>de</strong> Alimentação ............................................................. 92<br />
3.3.1 – Os Valores <strong>de</strong> Pico <strong>de</strong> Entrada .................................................................................... 93
3.3.2 – Os Valores Eficazes <strong>de</strong> Entrada ................................................................................... 93<br />
3.3.3 – Os Valores Médios <strong>de</strong> Entrada .................................................................................... 94<br />
3.3.4 – Os Valores Médios <strong>de</strong> Saída ........................................................................................ 94<br />
3.3.5 – Potência Ativa <strong>de</strong> Entrada e <strong>de</strong> Saída........................................................................... 96<br />
3.4 – Análise do Conversor SEPIC1 no Período <strong>de</strong> Comutação............................................... 97<br />
3.4.1 – Análise Qualitativa ....................................................................................................... 97<br />
3.4.2 – Análise Quantitativa ................................................................................................... 102<br />
3.5 – Consi<strong>de</strong>rações Gerais sobre a Modulação por Histerese............................................... 109<br />
3.6 – Análise Teórica da Modulação por Histerese Digital Proposta..................................... 112<br />
3.7 – Balanço <strong>de</strong> Energia no SEPIC1...................................................................................... 116<br />
3.8 – Refinamento das Equações para o Projeto do SEPIC1 ................................................. 119<br />
3.8.1 – Conversor SEPIC1 Operando em um Período Genérico <strong>de</strong> Comutação Ts, com o<br />
parâmetro K < 2:..................................................................................................................... 119<br />
3.8.2 – Conversor SEPIC1 Operando na Condição <strong>de</strong> Esforço máximo ................................ 124<br />
3.9 – Conclusões..................................................................................................................... 129<br />
4 – Metodologia <strong>de</strong> Projeto para o Retificador Trifásico Híbrido........................130<br />
4.1 – Introdução...................................................................................................................... 130<br />
4.2 – Projeto do Retificador não Controlado (Retif-1)........................................................... 131<br />
4.3 – Projeto do Retificador Controlado (Retif-2).................................................................. 132<br />
4.4 – Escolha do Ponto <strong>de</strong> Operação do Retificador Trifásico Híbrido ................................. 136<br />
4.5 – Cálculo do Filtro <strong>de</strong> Saída do Retificador Não controlado ........................................... 141<br />
4.5.1 – O Cálculo do Indutor <strong>de</strong> Saída .................................................................................. 142<br />
4.5.2 – O Cálculo do Capacitor <strong>de</strong> Saída ............................................................................... 144<br />
4.6 – Projeto dos Núcleos Magnéticos para os Indutores....................................................... 144<br />
4.6.1 – Projeto dos Núcleos para os Indutores <strong>de</strong> Entrada e <strong>de</strong> Saída do SEPIC1.................. 145<br />
4.6.2 – Projeto dos Núcleos dos Indutores <strong>de</strong> Saída do Retificador Não-controlado ............ 150<br />
4.7 – Circuito Snubber para o Interruptor Principal do SEPIC1............................................. 157<br />
4.8 – Cálculo Térmico dos Semicondutores........................................................................... 159<br />
4.8.1 – Cálculo Térmico dos Semicondutores do Retificador Monofásico SEPIC1 .............. 160<br />
4.8.2 – Cálculo Térmico dos Semicondutores do Retificador Trifásico Não-controlado ..... 164<br />
4.9 – Perdas Totais no Retificador Trifásico Híbrido............................................................. 165<br />
4.10 – Parâmetros Projetados para o Circuito do Retificador Trifásico Híbrido ................... 166
4.11 – Conclusões................................................................................................................... 168<br />
5 – Controle Digital, Implementado Através <strong>de</strong> VHDL, para Imposição das<br />
Formas <strong>de</strong> Onda das Correntes <strong>de</strong> Entrada do Retificador Trifásico Híbrido...169<br />
5.1 – Introdução...................................................................................................................... 169<br />
5.2 – Aspectos Gerais da Lógica <strong>de</strong> Controle Proposta ......................................................... 169<br />
5.2.1 – Circuito <strong>de</strong> Aquisição das Correntes ......................................................................... 172<br />
5.2.2 – Circuito do Sensor <strong>de</strong> Tensão .................................................................................... 177<br />
5.2.3 – Circuito do Sensor <strong>de</strong> Corrente ................................................................................. 178<br />
5.2.4 – Circuito <strong>de</strong> Comando do SEPIC1 ............................................................................... 179<br />
5.3 – Descrição do Código VHDL para a Obtenção dos Pulsos <strong>de</strong> Comando do SEPIC-1... 180<br />
5.3.1 – Uma Visão Geral do Código VHDL Proposto ........................................................... 180<br />
5.3.2 – Componente A: Protocolo <strong>de</strong> Aquisição <strong>de</strong> Correntes ............................................... 183<br />
5.3.3 – Componente B: Geração da senói<strong>de</strong> <strong>de</strong> referência ..................................................... 185<br />
5.3.4 – Componente C: Controle do Formato da Corrente <strong>de</strong> Referência para o SEPIC1 ..... 186<br />
5.3.5 – Componente D: Geração da Corrente <strong>de</strong> Referência para o SEPIC1 ......................... 187<br />
5.3.6 – Componente E: Modulador Histerese ....................................................................... 187<br />
5.4 – Otimização da Estratégia <strong>de</strong> Controle ........................................................................... 190<br />
5.4.1 – Filtro Digital ............................................................................................................... 194<br />
5.5 – Acionamento do Retificador Trifásico Híbrido............................................................. 199<br />
5.6 – Conclusões..................................................................................................................... 201<br />
6 – Principais Resultados Experimentais para o Retificador Trifásico Híbrido<br />
(RTH)..........................................................................................................................202<br />
6.1 – Introdução...................................................................................................................... 202<br />
6.2 – Protótipo Implementado ................................................................................................ 202<br />
6.3 – Principais Resultados Experimentais............................................................................. 209<br />
6.4 – Análise do Rendimento ................................................................................................. 222<br />
6.5 – Conclusões..................................................................................................................... 231<br />
Conclusões Gerais......................................................................................................232<br />
Referências .................................................................................................................234
APÊNDICE A - Dispositivos Lógicos Programáveis FPGA com Uso da<br />
Linguagem <strong>de</strong> Descrição <strong>de</strong> Hardware VHDL.......................................................241<br />
APÊNDICE B - Código VHDL – Modulação por histerese ...............................252
1 - Introdução Geral<br />
CAPÍTULO 1<br />
A partir <strong>de</strong> 1912, no início do século XX, alguns autores consi<strong>de</strong>ram como o início da<br />
história da eletrônica <strong>de</strong> potência, com o surgimento dos amplificadores magnéticos série e<br />
paralelo (referenciados na literatura como reatores saturáveis e <strong>de</strong>senvolvidos por E. F. W.<br />
Alexan<strong>de</strong>rson da General Electric Company) [1]. O circuito resultante foi um conversor CA-<br />
CA bastante robusto e sem partes móveis, on<strong>de</strong> o controle do fluxo <strong>de</strong> potência da fonte para<br />
a carga era realizado através <strong>de</strong> uma corrente CC <strong>de</strong> pequena amplitu<strong>de</strong>, injetada nos<br />
enrolamentos para variar a impedância dos reatores conectados entre a fonte <strong>de</strong> alimentação e<br />
a carga. Em 1916 já era possível processar 70 kW através do amplificador magnético o qual<br />
foi utilizado para estabelecer a primeira comunicação via rádio entre os Estados Unidos da<br />
América e o continente europeu.<br />
Na década <strong>de</strong> 20, do século XX, já se <strong>de</strong>stacavam outros dispositivos estáticos para o<br />
controle do fluxo <strong>de</strong> potência (pesquisa iniciada por Lee DeForest, a partir <strong>de</strong> 1907), os tubos<br />
à vácuo (vacuum tubes) contendo mercúrio (Hg), cuja ignição era controlada externamente<br />
para criar o arco <strong>de</strong> mercúrio e estabelecer a conexão entre o cátodo e ânodo do dispositivo.<br />
Entretanto, uma maior eficiência no controle do arco <strong>de</strong> mercúrio só ocorreu a partir <strong>de</strong> 1933<br />
(<strong>de</strong>senvolvido por Joseph Slepian, L. R. Ludwig e outros pesquisadores da Westinghouse),<br />
com o <strong>de</strong>senvolvimento dos retificadores controlados a arco <strong>de</strong> mercúrio (mercury-arc<br />
rectifier), os quais dominaram o mercado até por volta <strong>de</strong> 1950 [1].<br />
Em 1948, possivelmente, ocorreu a maior revolução na história da engenharia elétrica<br />
com a invenção do transistor semicondutor. Posteriormente, entre os anos <strong>de</strong> 1950 e 1960,<br />
dispositivos <strong>de</strong> processamento <strong>de</strong> potência, como o diodo e o tiristor SCR (Silicon Controlled<br />
Rectifier – fabricado pela General Eletric) tornaram-se viáveis comercialmente e o primeiro<br />
retificador a diodos com capacida<strong>de</strong> <strong>de</strong> processar corrente maior do que 100 kA foi<br />
disponibilizado no mercado em 1960, sendo consi<strong>de</strong>rada uma evolução significativa da<br />
eletrônica <strong>de</strong> potência. Dez anos mais tar<strong>de</strong> o primeiro retificador controlado a tiristor com a<br />
capacida<strong>de</strong> <strong>de</strong> processar 100 kA também foi operacionalizado [1-4]. A partir daí, os<br />
retificadores ou conversores CA-CC (utilizando dispositivos eletrônicos para converter<br />
tensões e correntes alternadas (CA), em tensões e correntes contínuas (CC)), têm sido<br />
amplamente empregados em vários segmentos da indústria, como por exemplo: Suprimento<br />
ininterrupto <strong>de</strong> potência (UPSs - Uninterruptible Power Supplies), sistemas HVDC (High<br />
11
Voltage Direct Current), sistemas <strong>de</strong> armazenamento <strong>de</strong> energia <strong>de</strong> baterias (BESSs - Battery<br />
Energy Storage Systems), fontes alternativas <strong>de</strong> energia, tais como sistemas fotovoltaicos<br />
(PVs – Photovoltaic Systems), suprimento <strong>de</strong> potência em sistemas <strong>de</strong> telecomunicações,<br />
acionamento elétrico e controle <strong>de</strong> velocida<strong>de</strong> <strong>de</strong> motores (ASDs – Adjustable-speed drives),<br />
etc. [5-7].<br />
Uma observação importante é que, em aplicações industriais, a potência processada<br />
po<strong>de</strong>rá atingir a or<strong>de</strong>m <strong>de</strong> gran<strong>de</strong>za <strong>de</strong> Mega Watts, portanto, os retificadores são estruturas<br />
trifásicas para tais potências, visando o equilíbrio <strong>de</strong> carga entre as fases do sistema elétrico.<br />
Assim, o escopo <strong>de</strong>ste trabalho se restringe ao estudo dos retificadores trifásicos .<br />
1.1 - Parâmetros <strong>de</strong> Análise para as Estruturas Retificadoras<br />
De um modo geral e, i<strong>de</strong>almente, o que se espera <strong>de</strong> um retificador trifásico é que suas<br />
características <strong>de</strong> entrada e <strong>de</strong> saída sejam as melhores possíveis, ou seja [8]:<br />
- A tensão <strong>de</strong> saída <strong>de</strong>verá ser estável e sem ondulação (ripple);<br />
- O fator <strong>de</strong> potência (FP) <strong>de</strong>verá ser unitário.<br />
Aten<strong>de</strong>ndo tais condições relacionadas acima, a tensão <strong>de</strong> barramento da re<strong>de</strong> <strong>de</strong><br />
alimentação terá a sua forma <strong>de</strong> onda senoidal preservada, evitando-se os prejuízos inerentes<br />
<strong>de</strong> uma tensão distorcida às <strong>de</strong>mais cargas conectadas neste barramento.<br />
1.1.1 – Ondulação da Tensão <strong>de</strong> Saída<br />
A qualida<strong>de</strong> da tensão <strong>de</strong> saída po<strong>de</strong>rá ser avaliada através do fator <strong>de</strong> forma (FF). O<br />
fator <strong>de</strong> forma é <strong>de</strong>finido <strong>de</strong> acordo com a equação (1.1).<br />
On<strong>de</strong>:<br />
VOef : Valor eficaz da tensão <strong>de</strong> saída do retificador;<br />
VOmd : Valor médio da tensão <strong>de</strong> saída do retificador.<br />
Sendo:<br />
V<br />
V<br />
V<br />
12<br />
Oef FF � (1.1)<br />
VOmd<br />
T<br />
Omd �<br />
0<br />
1<br />
� . vO<br />
��dt t .<br />
(1.2)<br />
T<br />
T<br />
Oef �<br />
0<br />
1 2<br />
� . vO<br />
��dt t .<br />
(1.3)<br />
T
On<strong>de</strong>:<br />
vO(t) : Valor instantâneo da tensão <strong>de</strong> saída do retificador;<br />
T : Período da tensão vO(t).<br />
A amplitu<strong>de</strong> do ripple da tensão <strong>de</strong> saída está relacionada com a presença <strong>de</strong><br />
componentes harmônicas as quais são computadas no cálculo do valor eficaz, através da<br />
equação (1.3). Numa situação i<strong>de</strong>al (inexistência <strong>de</strong> ripple), o fator <strong>de</strong> forma (FF) é igual a<br />
um, ou seja, VOmd= VOef.<br />
1.1.2 – Fator <strong>de</strong> Potência e a Distorção Harmônica Total<br />
O Fator <strong>de</strong> potência (FP) é um parâmetro <strong>de</strong> qualida<strong>de</strong> <strong>de</strong>finido como a relação das<br />
potências média (P) e aparente (S), entregues a uma carga ou dispositivo. No caso específico<br />
<strong>de</strong> um retificador, trata-se das potências média e aparente fornecidas pela re<strong>de</strong> <strong>de</strong> alimentação,<br />
vistas pela sua entrada [8-9]. Na seqüência, tem-se a equação genérica para o cálculo do<br />
Fator <strong>de</strong> Potência, in<strong>de</strong>pen<strong>de</strong>nte das formas <strong>de</strong> onda dos sinais <strong>de</strong> tensão e corrente<br />
envolvidas, contanto que sejam periódicos.<br />
Sendo que:<br />
T<br />
0<br />
FP<br />
P<br />
1<br />
.<br />
T<br />
T<br />
�<br />
v<br />
���� t . i t<br />
dt<br />
13<br />
0 � �<br />
(1.4)<br />
S Vef<br />
. Ief<br />
�<br />
1<br />
V . I<br />
P � . v<br />
� �<br />
T �<br />
2<br />
���� n n<br />
t . i t dt � Vmd.<br />
Imd<br />
� . cos�<br />
n<br />
� �<br />
n�1<br />
n�1<br />
2<br />
� (1.5)<br />
2 Vn<br />
V ef � Vmd<br />
�<br />
(1.6)<br />
2<br />
2 In<br />
I ef � Imd<br />
�<br />
(1.7)<br />
2<br />
� �<br />
n�1<br />
On<strong>de</strong>:<br />
n : Or<strong>de</strong>m harmônica;<br />
� n : Ângulo <strong>de</strong> <strong>de</strong>fasagem entre as componentes <strong>de</strong> tensão e corrente em uma<br />
or<strong>de</strong>m harmônica “n”;<br />
T : Período da componente fundamental da tensão <strong>de</strong> entrada;<br />
Vmd : Valor médio da tensão <strong>de</strong> entrada;<br />
Imd : Valor médio da corrente <strong>de</strong> entrada;<br />
v(t) :Valor instantâneo da tensão <strong>de</strong> entrada;<br />
2
i(t) : Valor instantâneo da corrente <strong>de</strong> entrada;<br />
Vef : Valor eficaz da tensão <strong>de</strong> entrada;<br />
Ief : Valor eficaz da corrente <strong>de</strong> entrada;<br />
Vn : Valor <strong>de</strong> pico da componente harmônica da tensão <strong>de</strong> entrada para uma<br />
or<strong>de</strong>m harmônica “n”;<br />
In : Valor <strong>de</strong> pico da componente harmônica da corrente <strong>de</strong> entrada para uma<br />
or<strong>de</strong>m harmônica “n”.<br />
Consi<strong>de</strong>rando que a tensão <strong>de</strong> entrada seja puramente senoidal, o valor médio (Vmd) e<br />
as componentes harmônicas <strong>de</strong> or<strong>de</strong>m n>1 são nulas. Portanto, as equações (1.5) e (1.6), são<br />
simplificadas conforme (1.8) e (1.9):<br />
On<strong>de</strong>:<br />
T<br />
0<br />
14<br />
1<br />
V1.<br />
I1<br />
P � . v����<br />
t . i t dt � . cos��1�<br />
T � (1.8)<br />
2<br />
V1<br />
Vef<br />
� (1.9)<br />
2<br />
�1 : Ângulo <strong>de</strong> <strong>de</strong>fasagem entre as componentes fundamentais da tensão e da<br />
corrente <strong>de</strong> entrada;<br />
cos(�1) : Fator <strong>de</strong> <strong>de</strong>slocamento angular para a componente fundamental;<br />
I1 : Valor <strong>de</strong> pico da componente fundamental da corrente <strong>de</strong> entrada;<br />
V1 : Valor <strong>de</strong> pico da componente fundamental da tensão <strong>de</strong> entrada.<br />
Na seqüência, <strong>de</strong>fine-se um dos parâmetros mais importantes para a análise da<br />
qualida<strong>de</strong> das tensões ou <strong>de</strong> correntes nos barramentos <strong>de</strong> alimentação, a DHT (Distorção<br />
Harmônica Total). A DHT da corrente é a relação entre a soma quadrática das componentes<br />
harmônicas da corrente pela componente fundamental (I1).<br />
2<br />
� In<br />
n 2<br />
�<br />
�<br />
DHT � (1.10)<br />
I<br />
Substituindo-se as equações (1.7), (1.8) e (1.9) em (1.4), obtém-se a equação para o<br />
cálculo do fator <strong>de</strong> potência, consi<strong>de</strong>rando-se a tensão <strong>de</strong> entrada puramente senoidal:<br />
Sendo que:<br />
1<br />
� �<br />
� �2 �1<br />
DHT<br />
FP �<br />
cos<br />
1�<br />
(1.11)
Fator <strong>de</strong> Distorção Harmônica<br />
1.1.3 – Fontes <strong>de</strong> Distorção Harmônica e seus Efeitos<br />
� �2 DHT<br />
15<br />
�<br />
1<br />
(1.12)<br />
1�<br />
Um dos temas principais, discutido <strong>de</strong>ntro do assunto “Qualida<strong>de</strong> <strong>de</strong> Energia” nos<br />
últimos anos, tem sido a presença <strong>de</strong> componentes harmônicas nos barramentos <strong>de</strong><br />
alimentação das cargas. Tal fato <strong>de</strong>ve-se principalmente ao conteúdo harmônico (DHT)<br />
elevado da corrente drenada por cargas (equipamentos) <strong>de</strong> natureza não-linear.<br />
Na seqüência apresentam-se algumas fontes <strong>de</strong> distorção harmônica [9]:<br />
1) Retificadores controlados, ou não, com carga R-L e indutância <strong>de</strong> comutação:<br />
- Resultam em distorção da tensão <strong>de</strong> alimentação nos instantes <strong>de</strong> comutação;<br />
- In<strong>de</strong>sejável queda <strong>de</strong> tensão média na carga <strong>de</strong>vido à indutância <strong>de</strong> comutação.<br />
2) Retificadores com filtro capacitivo (Monofásicos ou trifásicos):<br />
- Corrente <strong>de</strong> entrada <strong>de</strong> forma impulsiva com elevada DHT, e, em conseqüência,<br />
reduzido FP.<br />
3) Reatores controlados a Tiristores (RCT):<br />
- Presença <strong>de</strong> harmônicas ímpares <strong>de</strong> corrente, com amplitu<strong>de</strong> <strong>de</strong>pen<strong>de</strong>nte <strong>de</strong> �<br />
(ângulo <strong>de</strong> disparo);<br />
4) Fornos a arco (Por exemplo, na produção <strong>de</strong> aços):<br />
- Harmônicas são imprevisíveis (Harmônicas pares, ímpares e fracionárias), sendo<br />
2ª e 7ª predominantes.<br />
A presença <strong>de</strong> componentes harmônicas no sistema elétrico causa efeitos in<strong>de</strong>sejáveis,<br />
resultando em prejuízos tanto para as concessionárias <strong>de</strong> distribuição <strong>de</strong> energia elétrica,<br />
quanto para os consumidores.<br />
Dentre estes efeitos, alguns são discutidos a seguir [9]:<br />
��Aumento das perdas no ferro e no cobre (efeito pelicular) nos enrolamentos<br />
dos transformadores, motores e geradores, com subseqüentes incrementos nas<br />
temperaturas e maiores solicitações dos isolamentos, comprometendo o<br />
rendimento e a vida útil <strong>de</strong>sses equipamentos;<br />
��Alterações <strong>de</strong> torques (5ª, 11ª, 17ª, etc., harmônicas) e o surgimento <strong>de</strong><br />
oscilações mecânicas (5ª e 7ª harmônicas no estator e 6ª no rotor) em motores e<br />
geradores;<br />
��Erros <strong>de</strong> leitura em medidores <strong>de</strong> energia elétrica (kWh) do tipo indução,<br />
<strong>de</strong>vido a torques positivos ou negativos;
��Funcionamento ina<strong>de</strong>quado <strong>de</strong> dispositivos eletrônicos <strong>de</strong> medição, cujas<br />
operações <strong>de</strong>pen<strong>de</strong>m da qualida<strong>de</strong> das formas <strong>de</strong> onda das tensões e correntes;<br />
��Possibilida<strong>de</strong> <strong>de</strong> ressonâncias em capacitores po<strong>de</strong>ndo resultar em níveis<br />
excessivos <strong>de</strong> tensão e/ou corrente. Além disso, tem-se o aumento <strong>de</strong> perdas<br />
<strong>de</strong>vido à resistência série equivalente, causando a elevação <strong>de</strong> temperatura e a<br />
redução da vida útil do componente;<br />
��Aumento das perdas nos cabos <strong>de</strong> alimentação, <strong>de</strong>vido à elevação dos valores<br />
eficazes da corrente e também <strong>de</strong>vido ao aumento da resistivida<strong>de</strong> do condutor,<br />
causado pelo efeito pelicular.<br />
1.2 - Classificação Topológica dos Retificadores Trifásicos com Correção do<br />
Fator <strong>de</strong> Potência<br />
Consi<strong>de</strong>rando-se as características <strong>de</strong> reduzidos FPs dos retificadores convencionais<br />
com filtros capacitivos (C), ou, filtros indutivo-capacitivo (LC), na saída dos mesmos, nas<br />
últimas duas décadas diversas estruturas foram <strong>de</strong>senvolvidas e propostas para a redução das<br />
DHTs das correntes drenadas das fontes <strong>de</strong> alimentação em corrente alternada. Do ponto <strong>de</strong><br />
vista <strong>de</strong> topologia <strong>de</strong> retificadores com correção do fator <strong>de</strong> potência, geralmente são<br />
encontrados na literatura dois grupos: Os controlados ou ativos e os não controlados ou<br />
passivos, sendo constituídos da seguinte maneira [6, 7 e 10]:<br />
- Retificadores não controlados ou passivos: Estes retificadores empregam<br />
interruptores não controlados, como diodos, e elementos reativos, tais como, capacitores,<br />
indutores e arranjos especiais <strong>de</strong> transformadores ou <strong>de</strong> autotransformadores, possibilitando a<br />
correção do fator <strong>de</strong> potência e oferecendo confiabilida<strong>de</strong> e robustez para a estrutura. No<br />
entanto, não possibilitam a regulação da tensão <strong>de</strong> saída e, além disso, para aplicações com<br />
isolação galvânica (usando transformadores) po<strong>de</strong>m resultar em estruturas volumosas,<br />
pesadas e <strong>de</strong> custo elevado. As estruturas que utilizam autotransformadores resultam em<br />
menor peso e volume, porém não-isoladas;<br />
- Retificadores controlados ou ativos: Este grupo utiliza-se <strong>de</strong> interruptores ativos<br />
para o seu funcionamento, tais como MOSFETs, IGBTs, GTOs e SCRs. Dentre estas<br />
topologias controladas, encontram-se os retificadores PWM, os quais operam com freqüências<br />
elevadas <strong>de</strong> comutação. A gran<strong>de</strong> maioria dos retificadores PWM consegue impor um fator<br />
<strong>de</strong> potência elevado, com redução <strong>de</strong> peso e volume e possibilitam a regulação da tensão <strong>de</strong><br />
16
saída; entretanto, algumas estruturas impõem também complexida<strong>de</strong> no circuito e aumento <strong>de</strong><br />
custos.<br />
Buscando conciliar as vantagens dos retificadores não controlados e dos controlados<br />
PWM com elevado fator <strong>de</strong> potência, foram <strong>de</strong>senvolvidos os <strong>de</strong>nominados “retificadores<br />
híbridos”, aplicados na indústria (potências médias e elevadas) [10]. Essa idéia é enfatizada<br />
através <strong>de</strong> um diagrama simples, apresentado na Figura 1.1.<br />
Não<br />
controlados<br />
Classificação Topológica dos<br />
Retificadores Trifásicos com<br />
Correção do FP<br />
Híbridos<br />
Controlados<br />
Figura 1.1 – Classificação topológica <strong>de</strong> retificadores trifásicos com correção do fator <strong>de</strong> potência.<br />
Na seqüência serão apresentadas algumas estruturas pertencentes a cada um dos três<br />
grupos, <strong>de</strong>stacando-se suas principais vantagens e <strong>de</strong>svantagens.<br />
1.2.1 - Retificadores Trifásicos Não-Controlados com Correção do Fator <strong>de</strong><br />
Potência<br />
Tradicionalmente, os retificadores trifásicos são <strong>de</strong>senvolvidos usando ponte <strong>de</strong><br />
diodos e/ou tiristores para proporcionar o controle <strong>de</strong> potência, respectivamente. Neste<br />
contexto, encontra-se a ponte completa <strong>de</strong> diodos, a ponte mista <strong>de</strong> diodos e tiristores e ponte<br />
completa <strong>de</strong> tiristores, sendo as duas primeiras configurações unidirecionais em potência e a<br />
terceira bidirecional em potência, porém unidirecional em corrente [8].<br />
Os retificadores trifásicos com ponte <strong>de</strong> diodos, por sua simplicida<strong>de</strong> e baixo custo,<br />
são bastante populares em algumas aplicações industriais e rurais, on<strong>de</strong> um link e/ou<br />
barramento CC intermediário proporciona energia para outros circuitos. Na Figura 1.2 o<br />
retificador trifásico convencional, a diodos, <strong>de</strong>nominado Ponte <strong>de</strong> Graetz, com filtro<br />
capacitivo na saída é apresentado, admitindo-se as tensões <strong>de</strong> linha (alimentação) equilibradas<br />
e senoidais. Neste circuito, a corrente <strong>de</strong> entrada tem a forma <strong>de</strong> pulsos estreitos <strong>de</strong> amplitu<strong>de</strong><br />
elevada, ocorrendo dois pulsos durante cada semiciclo da tensão <strong>de</strong> entrada, conforme<br />
exemplo <strong>de</strong> operação mostrado na Figura 1.3.<br />
17
N<br />
V a (t)<br />
V b (t)<br />
V c (t)<br />
i a (t)<br />
D 1 D 3 D 5<br />
D 2 D 4 D 6<br />
Figura 1.2 – Retificador trifásico em ponte <strong>de</strong> Graetz, com filtro capacitivo na saída.<br />
200V<br />
100V<br />
0<br />
-100V<br />
v a (t)<br />
DHT=156%<br />
FP=0,54<br />
-200V 830ms 835ms 840ms<br />
C O<br />
i a (t)<br />
845ms 850ms<br />
Figura 1.3 – Detalhe da tensão e corrente <strong>de</strong> entrada em uma fase do circuito da Figura 1.2.<br />
Apesar <strong>de</strong>ssa estrutura possuir vantagens, tais como: Robustez, peso reduzido,<br />
simplicida<strong>de</strong> <strong>de</strong> funcionamento e baixo custo, a DHT da corrente é bastante elevada e o fator<br />
<strong>de</strong> potência bastante reduzido. Além disso, para processar potência elevada, as correntes <strong>de</strong><br />
entrada atingem valores <strong>de</strong> pico elevados, aumentando-se os esforços nos interruptores<br />
(diodos) por valores <strong>de</strong> pico e por valores eficazes <strong>de</strong> corrente, sendo portanto tecnicamente<br />
inviável. Devido ao crescimento das aplicações dos retificadores trifásicos, causando a<br />
distorção na tensão <strong>de</strong> barramento ou nos pontos <strong>de</strong> acoplamento <strong>de</strong> carga, foram<br />
estabelecidas normas internacionais, tais como a IEC 61000-3-2, a IEC 61000-3-4 e IEEE<br />
519, restringindo-se a injeção <strong>de</strong> correntes harmônicas nas re<strong>de</strong>s <strong>de</strong> alimentação, por parte<br />
<strong>de</strong>stes equipamentos [11-13].<br />
Neste contexto, pesquisadores atuantes na área <strong>de</strong> eletrônica <strong>de</strong> potência têm buscado<br />
ao longo dos anos <strong>de</strong>senvolver técnicas <strong>de</strong> filtragem capazes <strong>de</strong> eliminar ou minimizar as<br />
componentes harmônicas das correntes características dos retificadores trifásicos.<br />
Consi<strong>de</strong>rando-se a necessida<strong>de</strong> <strong>de</strong> corrigir o fator <strong>de</strong> potência, reduzindo-se as taxas <strong>de</strong><br />
R O<br />
18
distorção harmônica das correntes <strong>de</strong> entrada das estruturas retificadoras, inicialmente não<br />
controladas, são apresentadas a seguir algumas alternativas para estes circuitos.<br />
1.2.1.1 – Retificador Trifásico a Diodos com Filtro Capacitivo e Indutores <strong>de</strong> Linha<br />
Com o objetivo <strong>de</strong> atenuar a <strong>de</strong>rivada das correntes <strong>de</strong> entrada do retificador trifásico<br />
convencional e reduzir tanto os valores <strong>de</strong> pico quanto o ripple da corrente <strong>de</strong> saída,<br />
empregam-se indutores na entrada em série com as fontes <strong>de</strong> alimentação, sendo um em cada<br />
fase, conforme Figura 1.4 [8 e 14]. Com isso, as formas <strong>de</strong> onda das correntes <strong>de</strong> entrada<br />
adquirem um formato mais senoidal, reduzindo-se a DHT e conseqüentemente melhorandose<br />
o fator <strong>de</strong> potência.<br />
N<br />
V a (t)<br />
V b (t)<br />
V c (t)<br />
L a<br />
L b<br />
L c<br />
D1 i (t) a<br />
D3 D5 D 2 D 4 D 6<br />
Figura 1.4 – Retificador trifásico a diodo com filtro capacitivo e indutores <strong>de</strong> linha.<br />
200V<br />
100V<br />
0<br />
-100V<br />
v a (t)<br />
DHT=30%<br />
FP=0,92<br />
-200V 830ms 835ms 840ms<br />
i a (t)<br />
C O<br />
845ms 850ms<br />
Figura 1.5 – Detalhe da tensão e corrente <strong>de</strong> entrada em uma fase no circuito da figura 1.4.<br />
Usualmente, a freqüência <strong>de</strong> corte <strong>de</strong>sse filtro está em uma freqüência abaixo da 5ª<br />
harmônica. Entretanto, é interessante investigar a possibilida<strong>de</strong> <strong>de</strong>ste filtro entrar em<br />
ressonância com outros elementos do circuito, o que seria in<strong>de</strong>sejável, pois aumentaria a DHT<br />
[15]. No entanto, muitas vezes a estrutura não aten<strong>de</strong> as normas internacionais,<br />
principalmente para potências elevadas.<br />
R O<br />
19
1.2.1.2 – Retificador Trifásico a Diodos com Filtro Capacitivo e Indutivo do lado CC<br />
Um outro modo bastante conhecido na literatura <strong>de</strong> se fazer a correção passiva é<br />
utilizar um filtro indutivo na saída junto com o filtro capacitivo, mostrado através da Figura<br />
1.6 [8]. A DHT também é reduzida e o fator <strong>de</strong> potência é elevado (comparando-se com a<br />
estrutura apresentada na Figura 1.2) conforme Figura 1.7.<br />
N<br />
V a (t)<br />
V b (t)<br />
V c (t)<br />
i a (t)<br />
D 1 D 3 D 5<br />
D 2 D 4 D 6<br />
L O<br />
i LO (t)<br />
Figura 1.6 – Retificador trifásico a diodo com filtro capacitivo e indutivo.<br />
200V<br />
100V<br />
0<br />
-100V<br />
v a (t)<br />
DHT=30,2%<br />
FP=0,96<br />
-200V 830ms 835ms 840ms<br />
C O<br />
i a (t)<br />
845ms 850ms<br />
Figura 1.7 – Detalhe da tensão e corrente <strong>de</strong> entrada em uma fase no circuito da Figura 1.6.<br />
A justificativa para que o fator <strong>de</strong> potência <strong>de</strong>sta estrutura seja um pouco mais elevado<br />
do que no caso anterior (filtro indutivo na entrada e capacitivo na saída) é <strong>de</strong>vido ao fato <strong>de</strong><br />
que neste caso (filtro indutivo e capacitivo na saída) não há <strong>de</strong>fasagem entre as componentes<br />
fundamentais da tensão e corrente <strong>de</strong> entrada. Os três retificadores trifásicos apresentados nas<br />
Figuras 1.2, 1,4 e 1,6 são conhecidos como retificadores <strong>de</strong> “seis pulsos” <strong>de</strong>vido ao fato da<br />
forma <strong>de</strong> onda da tensão CC <strong>de</strong> saída da ponte retificadora possuir seis pulsos em um período<br />
da tensão senoidal <strong>de</strong> entrada. Portanto, o ripple da tensão CC <strong>de</strong> saída v6p(t) possui uma<br />
freqüência fundamental correspon<strong>de</strong>nte a seis vezes a freqüência da tensão senoidal <strong>de</strong><br />
entrada va(t), conforme <strong>de</strong>stacado na Figura 1.8.<br />
R O<br />
20
400V<br />
200V<br />
0<br />
-200V<br />
v a (t)<br />
-400V 0 4,167ms 8,33ms<br />
v 6p (t)<br />
12,5ms 16,67ms<br />
Figura 1.8 – Detalhe da tensão <strong>de</strong> entrada em uma fase e da tensão retificada no lado CC.<br />
As componentes harmônicas <strong>de</strong> magnitu<strong>de</strong>s significativas, geradas pelas correntes <strong>de</strong><br />
entrada CA <strong>de</strong>stas três estruturas (conforme Figuras 1.3, 1.5 e 1.7), são as seguintes: 1ª, 5ª, 7ª,<br />
11ª, 13ª, etc. Estas harmônicas são <strong>de</strong>nominadas “ímpares não triplas”.<br />
Já a saída CC <strong>de</strong>verá conter as harmônicas triplas, pares, e <strong>de</strong> or<strong>de</strong>m zero, sendo: 0, 6ª,<br />
12ª, 18ª, etc. Observa-se que as <strong>de</strong>mais componentes harmônicas existem, porém <strong>de</strong><br />
magnitu<strong>de</strong>s bastante reduzidas e, portanto <strong>de</strong> pouca influência na DHT.<br />
Consi<strong>de</strong>rando a hipótese <strong>de</strong> que o retificador com filtro indutivo e capacitivo na saída<br />
(Figura 1.6) possua um indutor com indutância <strong>de</strong> valor suficientemente gran<strong>de</strong>, po<strong>de</strong>-se<br />
<strong>de</strong>sprezar a existência <strong>de</strong> ripple na corrente <strong>de</strong> saída CC, <strong>de</strong>sconsi<strong>de</strong>rando-se a existência <strong>de</strong><br />
harmônicas triplas e pares.<br />
Isto resulta em um retificador trifásico <strong>de</strong> seis pulsos com uma fonte <strong>de</strong> corrente<br />
na saída, mostrado na Figura 1.9, e, portanto, uma corrente <strong>de</strong> entrada i<strong>de</strong>alizada e isenta<br />
<strong>de</strong> ripple conforme Figura 1.10.<br />
N<br />
V a (t)<br />
V b (t)<br />
V c (t)<br />
i a (t)<br />
D 1 D 3 D 5<br />
D 2 D 4 D 6<br />
v 6p (t)<br />
Figura 1.9 – Retificador trifásico a diodo com uma fonte <strong>de</strong> corrente na saída.<br />
+<br />
-<br />
I O<br />
21
200V<br />
100V<br />
0<br />
-100V<br />
v a (t)<br />
-200V<br />
830ms<br />
835ms 840ms<br />
i a (t)<br />
845ms 850ms<br />
Figura 1.10 – Detalhe da tensão e corrente <strong>de</strong> entrada em uma fase no circuito da Figura 1.9.<br />
Desse modo, <strong>de</strong>compondo-se a corrente <strong>de</strong> linha <strong>de</strong> entrada ia(t), visualizada na Figura<br />
1.10, em série <strong>de</strong> Fourier, obtém-se a equação (1.13), contemplando-se apenas as<br />
componentes harmônicas ímpares não triplas. Portanto, po<strong>de</strong>-se estabelecer que o retificador<br />
trifásico <strong>de</strong> seis pulsos insere na re<strong>de</strong> <strong>de</strong> alimentação componentes harmônicos <strong>de</strong> or<strong>de</strong>ns<br />
n=6.q±1 e amplitu<strong>de</strong>s (valor percentual) In/I1=1/n, on<strong>de</strong> o índice “q” é uma variável inteira<br />
maior do zero (q=1,2,3,4,..).<br />
Sendo que:<br />
4<br />
n.<br />
�<br />
� n.<br />
� �<br />
� �<br />
� 2 �<br />
� n.<br />
� �<br />
� �<br />
� 3 �<br />
�� t<br />
. i . sen . sen . sen�n.<br />
�.<br />
t�<br />
ia � �<br />
n 1,5,7,11,. ..<br />
LO<br />
�<br />
�<br />
r<br />
22<br />
(1.13)<br />
� � 2.<br />
�.<br />
f<br />
(1.14)<br />
On<strong>de</strong>:<br />
ia(t) : Valor instantâneo da corrente <strong>de</strong> entrada do retificador, na fase “a”;<br />
fr : Freqüência da componente fundamental das tensões da re<strong>de</strong> <strong>de</strong> alimentação;<br />
� : Freqüência angular da componente fundamental das tensões da re<strong>de</strong> <strong>de</strong><br />
alimentação;<br />
ILO : Valor médio da corrente através do indutor <strong>de</strong> filtro <strong>de</strong> saída LO.<br />
Em uma análise mais rigorosa, na existência <strong>de</strong> ripple na corrente CC <strong>de</strong> saída, o<br />
cálculo exato <strong>de</strong>stas amplitu<strong>de</strong>s requer que seja consi<strong>de</strong>rado o ripple da corrente CC <strong>de</strong> saída<br />
refletido na corrente CA <strong>de</strong> entrada [15-16]. Deste modo, a amplitu<strong>de</strong> da 5ª harmônica ten<strong>de</strong><br />
a ser aumentada em até 20%, enquanto que as amplitu<strong>de</strong>s harmônicas <strong>de</strong> maior or<strong>de</strong>m ten<strong>de</strong>m<br />
a <strong>de</strong>crescer. Além disso, harmônicas <strong>de</strong> freqüências e or<strong>de</strong>ns não características são<br />
encontradas, tipicamente menores do que a 5ª harmônica, por exemplo, a 3ª harmônica que<br />
causa a saturação do núcleo <strong>de</strong> transformadores. Outros fatores que po<strong>de</strong>m influenciar na<br />
magnitu<strong>de</strong> das componentes harmônicas são as <strong>de</strong>rivadas <strong>de</strong> subida e <strong>de</strong>scida das correntes <strong>de</strong>
entrada, <strong>de</strong>correntes dos intervalos <strong>de</strong> comutação entre os diodos da ponte retificadora<br />
trifásica. Na seqüência, apresentam-se as principais vantagens e <strong>de</strong>svantagens das estruturas<br />
mostradas nas Figuras 1.4 e 1.6, com filtros indutivos na entrada ou na saída, com relação aos<br />
retificadores controlados ou ativos:<br />
Principais vantagens:<br />
��Simplicida<strong>de</strong> no projeto <strong>de</strong>vido à ausência <strong>de</strong> malha <strong>de</strong> controle, resultando em<br />
uma estrutura <strong>de</strong> baixo custo e robusta;<br />
��Obtém-se um elevado fator <strong>de</strong> potência com um mínimo <strong>de</strong> alteração na<br />
estrutura original do retificador.<br />
Principais <strong>de</strong>svantagens:<br />
��Volume elevado dos filtros <strong>de</strong>vido à operação em baixa freqüência (freqüência<br />
da re<strong>de</strong>). Adicionalmente, no caso do indutor <strong>de</strong> filtro <strong>de</strong> saída (Figura 1.6),<br />
este <strong>de</strong>verá ser <strong>de</strong> dimensões bem elevadas para suportar toda a corrente <strong>de</strong><br />
carga, sem que ocorra a saturação do núcleo.<br />
��Não possibilita a regulação da tensão <strong>de</strong> saída;<br />
��Valores da DHT ainda elevados, po<strong>de</strong>ndo não aten<strong>de</strong>r às normas<br />
internacionais, principalmente para aplicações industriais.<br />
Portanto, permanecendo a necessida<strong>de</strong> <strong>de</strong> redução da DHT das correntes <strong>de</strong> entrada<br />
dos retificadores trifásicos, foram <strong>de</strong>senvolvidas as técnicas <strong>de</strong> multipulsos, discutidas a<br />
seguir [7].<br />
1.2.1.3 – Retificador Trifásico a Diodos <strong>de</strong> Múltiplos Pulsos<br />
O método <strong>de</strong> multipulsos é caracterizado pelo uso <strong>de</strong> múltiplos retificadores<br />
alimentando uma carga em comum ou cargas in<strong>de</strong>pen<strong>de</strong>ntes [7 e 17]. Tradicionalmente, esses<br />
conversores são conectados através <strong>de</strong> transformadores <strong>de</strong> <strong>de</strong>fasagem <strong>de</strong> modo que as<br />
harmônicas geradas por um retificador sejam canceladas pelas harmônicas produzidas pelo<br />
outro retificador. Os sistemas multipulsos possuem duas gran<strong>de</strong>s vantagens, encontradas<br />
simultaneamente, quais sejam:<br />
1) Redução das componentes harmônicas das correntes CA <strong>de</strong> entrada;<br />
2) Redução do ripple da tensão <strong>de</strong> saída CC.<br />
Uma aplicação convencional utilizada para a redução das harmônicas dos retificadores<br />
trifásicos é a conexão série ou paralela das saídas dos retificadores <strong>de</strong> seis pulsos, com o uso<br />
<strong>de</strong> transformadores com <strong>de</strong>fasagens, constituindo retificadores <strong>de</strong> múltiplos pulsos.<br />
23
A construção <strong>de</strong> um retificador <strong>de</strong> 12 pulsos, utilizando a conexão série das saídas <strong>de</strong><br />
dois retificadores <strong>de</strong> seis pulsos, é mostrada através da Figura 1.11 [8].<br />
N<br />
v a (t)<br />
v b (t)<br />
v c (t)<br />
i a (t)<br />
i a2 (t)<br />
i ca<br />
T 2<br />
T 4<br />
c<br />
T 1<br />
a<br />
i ab<br />
T 6<br />
T 3<br />
Y - Y<br />
1 : n<br />
i (t) a1 a<br />
C<br />
c<br />
T 5<br />
b<br />
3 : n<br />
b<br />
- Y<br />
T 3<br />
T 6<br />
T 1<br />
T 4<br />
T 2<br />
T 5<br />
C<br />
A 2<br />
A<br />
A<br />
B<br />
B<br />
0º<br />
+30º<br />
Figura 1.11 – Retificador trifásico <strong>de</strong> 12 pulsos, conexão série.<br />
A <strong>de</strong>fasagem <strong>de</strong> 30º provocada pelo transformador �-Y produz uma corrente ia2(t), a<br />
qual, quando somada com ia1(t), elimina as componentes 5ª, 7ª, 17ª, 19ª, etc., harmônicas,<br />
resultando na corrente ia(t), conforme Figura 1.12.<br />
i a1 (t)<br />
n.I O<br />
-n.I O<br />
i a2 (t)<br />
n.I . 2 O<br />
3<br />
-n.I . 1 O<br />
3<br />
i a (t)<br />
n.I .(1+2/ )<br />
O 3<br />
n.IO . 1<br />
3<br />
n.I O . 1<br />
3<br />
n.I O .(1+1/ )<br />
3<br />
0º<br />
60º<br />
120º<br />
150º 240º<br />
330º<br />
30º<br />
90º<br />
300º<br />
210º 360º<br />
180º 270º<br />
�t<br />
�t<br />
-n.I O . 2<br />
3<br />
�t<br />
+<br />
-<br />
Conexão Y-Y<br />
Conexão -Y<br />
DHT = 14%<br />
Figura 1.12 – Formas <strong>de</strong> onda das correntes <strong>de</strong> entrada do Retificador Trifásico <strong>de</strong> 12 pulsos, conexão<br />
série.<br />
L O<br />
C O<br />
I o<br />
24<br />
c arga
Na conexão série <strong>de</strong> retificadores trifásicos os semicondutores <strong>de</strong>verão suportar<br />
gran<strong>de</strong>s esforços <strong>de</strong> tensão.<br />
Já a conexão das saídas dos retificadores em paralelo, a mais utilizada, serve para<br />
aplicações on<strong>de</strong> são requeridos gran<strong>de</strong>s esforços <strong>de</strong> corrente [17]. Através da Figura 1.13 é<br />
mostrado um exemplo <strong>de</strong>sta estrutura.<br />
v a (t)<br />
i a2 (t)<br />
T 4<br />
T 6<br />
-<br />
1 : n<br />
B<br />
vb (t)<br />
T T<br />
1<br />
2 T T<br />
1<br />
2<br />
N -<br />
LO c<br />
vc (t)<br />
T3 T3 C<br />
b<br />
c<br />
a<br />
a<br />
T 5<br />
b<br />
3 : n<br />
- Y<br />
T 6<br />
T 4<br />
A<br />
T 5<br />
C<br />
A<br />
B<br />
0º<br />
+30º<br />
Figura 1.13 – Retificador trifásico <strong>de</strong> 12 pulsos, conexão paralela.<br />
+<br />
+<br />
-<br />
I o<br />
2<br />
I o<br />
2<br />
Transformador<br />
<strong>de</strong> interfase<br />
Nesta aplicação, na pré-existência <strong>de</strong> harmônicas na tensão <strong>de</strong> alimentação, por<br />
exemplo, a 5ª harmônica, os transformadores <strong>de</strong>fasadores alteram as fases <strong>de</strong>ssas<br />
componentes harmônicas, po<strong>de</strong>ndo ampliar os seus efeitos in<strong>de</strong>sejáveis no sistema, como por<br />
exemplo, o <strong>de</strong>sequilíbrio da tensão CC <strong>de</strong> saída. Um <strong>de</strong>sequilíbrio pré-existente nas tensões<br />
<strong>de</strong> entrada ou um <strong>de</strong>sequilíbrio <strong>de</strong> impedâncias do transformador, também leva ao<br />
<strong>de</strong>sequilíbrio da tensão CC <strong>de</strong> saída. A ocorrência <strong>de</strong>stes fenômenos em conjunto ou <strong>de</strong><br />
forma isolada, po<strong>de</strong> causar um <strong>de</strong>sequilíbrio significativo entre as correntes CC <strong>de</strong> saída das<br />
pontes retificadoras, e reintroduzir componentes harmônicas <strong>de</strong> seis pulsos nas correntes <strong>de</strong><br />
linha CA. Além disso, impõe-se um esforço adicional <strong>de</strong> corrente para as pontes retificadoras.<br />
Este problema é minimizado utilizando-se a conexão <strong>de</strong> transformadores <strong>de</strong> interfase (IPT –<br />
Inter-Phase Transformer) para absorver as diferenças instantâneas entre as tensões das saídas<br />
CC dos dois retificadores e para que a <strong>de</strong>fasagem <strong>de</strong> 120° seja mantida na condução dos<br />
semicondutores, conforme Figura 1.13. Os transformadores <strong>de</strong> interfase atuam com eficácia<br />
na absorção <strong>de</strong> diferenças instantâneas <strong>de</strong> tensão, porém não conseguem absorver diferenças<br />
médias <strong>de</strong> tensão. O projeto do transformador <strong>de</strong> interfase envolve uma certa complexida<strong>de</strong> e<br />
não há restrição inerente à quantida<strong>de</strong> <strong>de</strong> conversores a serem conectados em paralelo e, além<br />
disso, po<strong>de</strong>m também ser aplicados para sistemas não isolados (autotransformadores) [17].<br />
C O<br />
I o<br />
25<br />
c arga
A tensão CC <strong>de</strong> saída do retificador <strong>de</strong> 12 pulsos possui uma freqüência fundamental<br />
que correspon<strong>de</strong> a doze vezes a freqüência fundamental da tensão senoidal <strong>de</strong> entrada e insere<br />
na re<strong>de</strong> <strong>de</strong> alimentação componentes harmônicas <strong>de</strong> or<strong>de</strong>ns k.12±1 [8 e 17]. Consi<strong>de</strong>rando-se<br />
a variável “n” como sendo o índice harmônico, on<strong>de</strong> n=k.12±1, as amplitu<strong>de</strong>s das harmônicas<br />
variam inversamente proporcional a “n” (1\n). Analogamente ao retificador <strong>de</strong> 12 pulsos, um<br />
retificador <strong>de</strong> 18 pulsos po<strong>de</strong> ser construído usando três retificadores <strong>de</strong> seis pulsos em ponte,<br />
sendo três circuitos transformadores com <strong>de</strong>fasagem <strong>de</strong> 0º, +20º e –20, resultando em uma<br />
DHT em torno <strong>de</strong> 8,0% para as correntes <strong>de</strong> entrada. Já um retificador <strong>de</strong> 24 pulsos requer o<br />
uso <strong>de</strong> quatro retificadores trifásicos <strong>de</strong> seis pulsos, alimentados por tensões <strong>de</strong>fasadas <strong>de</strong> 0º,<br />
+15º, -15º e 30º, reduzindo a DHT das correntes <strong>de</strong> entrada para 3,0% em média. Estas<br />
<strong>de</strong>fasagens po<strong>de</strong>m ser obtidas através <strong>de</strong> arranjos mais complexos <strong>de</strong> transformadores,<br />
conhecidos como ziguezague (Z), polígono (P), etc., po<strong>de</strong>ndo proporcionar qualquer<br />
<strong>de</strong>fasagem <strong>de</strong>sejada, melhorando-se cada vez mais o fator <strong>de</strong> potência.<br />
A seguir, através da Figura 1.14, é mostrado um retificador <strong>de</strong> 18 pulsos, cuja conexão<br />
�/P-�-P apresenta um secundário conectado em � em fase com o primário e os outros dois,<br />
conectados em polígono, com ângulos <strong>de</strong> +20º e –20º, em relação ao primário.<br />
N<br />
v a (t)<br />
v b (t)<br />
v c (t)<br />
i a (t)<br />
+20º<br />
0º<br />
-20º<br />
Figura 1.14 – Retificador trifásico <strong>de</strong> 18 pulsos, conexão �/P-�-P e saídas conectadas em série.<br />
i a1 (t)<br />
i a2 (t)<br />
i a3 (t)<br />
+<br />
-<br />
L O<br />
C O<br />
I o<br />
26<br />
c<br />
a<br />
r<br />
g<br />
a
A técnica multipulsos, apesar da gran<strong>de</strong> robustez, isolamento galvânico (entre a fonte<br />
<strong>de</strong> alimentação e a carga) e a possibilida<strong>de</strong> do atendimento às normas reguladoras oferecida<br />
por estas estruturas, tem a sua aplicação prejudicada <strong>de</strong>vido aos seguintes fatores [6, 10 e 17]:<br />
��O transformador processa toda a potência entregue à carga na freqüência da re<strong>de</strong> <strong>de</strong><br />
alimentação, resultando em uma estrutura com volume e peso elevados;<br />
��A tensão <strong>de</strong> saída retificada não é regulada;<br />
��A necessida<strong>de</strong> <strong>de</strong> transformadores <strong>de</strong> interfase (IPT – Inter-Phase Transformer) para<br />
absorver as diferenças instantâneas entre as saídas CC dos retificadores, para conexões<br />
da saída em paralelo.<br />
Não havendo a necessida<strong>de</strong> <strong>de</strong> isolação galvânica, constam na literatura duas técnicas<br />
bastante difundidas que tornaram as aplicações dos conversores <strong>de</strong> múltiplos pulsos mais<br />
atrativas, <strong>de</strong>vido à redução da potência processada através dos transformadores e a<br />
conseqüente redução <strong>de</strong> volume e peso global do retificador, são elas:<br />
1) O conversor LIT (Line Interphase Transformer) [6, 18 e 19], é uma espécie <strong>de</strong><br />
autotransformador composto <strong>de</strong> três transformadores monofásicos, cuja disposição dos seus<br />
enrolamentos resultam em dois sistemas trifásicos no secundário do autotransformador e<br />
<strong>de</strong>fasados <strong>de</strong> 30º, sendo originalmente aplicado para um retificador trifásico <strong>de</strong> 12-pulsos<br />
[17], conforme Figura 1.15.<br />
v b (t)<br />
v c (t)<br />
va (t)<br />
X L<br />
X L<br />
X L<br />
i 1<br />
i b<br />
i a<br />
W c<br />
W a<br />
W b<br />
Figura 1.15 – Conversor LIT (Line Interphase Transformer).<br />
Os indutores <strong>de</strong> entrada, conectados em série entre a fonte <strong>de</strong> alimentação e o LIT, são<br />
projetados para eliminar harmônicas <strong>de</strong> até a 11ª or<strong>de</strong>m e, além disso, possibilitam uma<br />
redução maior das amplitu<strong>de</strong>s das harmônicas <strong>de</strong> or<strong>de</strong>ns mais elevadas, o que é vantajoso,<br />
comparando-se com o retificador trifásico <strong>de</strong> 12-pulsos convencional. Isto resulta em uma<br />
C<br />
A<br />
R<br />
G<br />
A<br />
+<br />
v O<br />
-<br />
27
DHT menor do que 6% [19]. Contudo, esta técnica apesar <strong>de</strong> simples e bastante aplicada no<br />
meio industrial, apresenta alguns problemas que po<strong>de</strong>m ser relacionados a seguir [20]:<br />
��Tensão CC <strong>de</strong> saída é não-regulada e o seu valor médio é reduzido, em torno<br />
<strong>de</strong> 1,25 vezes o valor eficaz da tensão <strong>de</strong> fase <strong>de</strong> entrada, dificultando muitas<br />
aplicações;<br />
��Para garantir uma DHT reduzida para as correntes <strong>de</strong> entrada, é necessário elevar<br />
o valor das indutâncias na entrada, o que causa um acréscimo do Fator <strong>de</strong><br />
Deslocamento (FD), dificultando ainda mais a regulação da tensão <strong>de</strong> saída em<br />
função da variação da carga.<br />
Vários trabalhos foram <strong>de</strong>senvolvidos posteriormente buscando sanar os problemas<br />
<strong>de</strong>stacados acima [20-23]. Em [21], os indutores <strong>de</strong> entrada foram substituídos por um<br />
indutor na saída, minimizando o Fator <strong>de</strong> <strong>de</strong>slocamento e melhorando a regulação da tensão<br />
<strong>de</strong> saída. Entretanto, tem-se a <strong>de</strong>svantagem do acréscimo da DHT para 14%. Já em [20, 22 e<br />
23], inseriu-se entre a saída dos retificadores em paralelo e a carga, um conversor CC boost<br />
em cascata operando no modo <strong>de</strong>scontínuo e com uma freqüência elevada e constante. Dentre<br />
as vantagens obtidas, <strong>de</strong>stacam-se aqui o controle da tensão <strong>de</strong> saída e a redução <strong>de</strong> volume<br />
dos elementos magnéticos <strong>de</strong> entrada por estarem operando na freqüência <strong>de</strong> comutação do<br />
conversor boost.<br />
2) Conexões diferenciais [17], são autotransformadores com os enrolamentos do<br />
primário dispostos geralmente na forma � ou Y. Os enrolamentos do secundário são<br />
provenientes da combinação das bobinas do primário (� ou Y) com outras bobinas adicionais,<br />
especialmente arranjadas no núcleo, resultando conversores usualmente <strong>de</strong> 12 e 18 pulsos.<br />
Uma forma convencional <strong>de</strong> uso <strong>de</strong> autotransformador em sistemas multipulsos é a<br />
conexão �-diferencial plana <strong>de</strong> 12 pulsos [24], mostrada através da Figura 1.16.<br />
0º Io i '(t)<br />
2<br />
ia (t)<br />
a +<br />
N<br />
v a (t)<br />
v b (t)<br />
v c (t)<br />
L a<br />
L b<br />
L c<br />
i b (t)<br />
i c (t)<br />
c"<br />
a'<br />
a<br />
a"<br />
c b<br />
c'<br />
b"<br />
b'<br />
i b '(t)<br />
i b "(t)<br />
i c '(t)<br />
i a "(t)<br />
i c "(t)<br />
-<br />
+30º<br />
Figura 1.16 – Retificador trifásico <strong>de</strong> 12 pulsos, conexão �-diferencial plana.<br />
+<br />
-<br />
I o<br />
2<br />
I o<br />
C O<br />
28<br />
c<br />
a r<br />
g<br />
a
Esta conexão processa apenas 18% da potência total entregue à carga, caracterizandose<br />
uma vantagem em relação às conexões isoladas �-Y que processam 100% da potência<br />
total entregue a carga. Neste mesmo trabalho [24], os autores <strong>de</strong>senvolveram um retificador<br />
trifásico <strong>de</strong> 18 pulsos utilizando novamente a conexão �-diferencial plana processando apenas<br />
16% da potência total <strong>de</strong> carga. A eficiência do conversor apresentado na Figura 1.16, foi<br />
melhorada modificando-se a disposição dos enrolamentos do secundário da conexão �diferencial<br />
[25], resultando em um retificador <strong>de</strong> 12 pulsos, cuja potência processada pelo<br />
autotransformador em forma <strong>de</strong> polígono modificado (Figura 1.17) correspon<strong>de</strong> à 10,1% da<br />
potência total entrega à carga, resultando em uma corrente <strong>de</strong> entrada com uma DHT <strong>de</strong><br />
11,3%.<br />
N<br />
v a (t)<br />
v b (t)<br />
v c (t)<br />
i c (t)<br />
i a (t)<br />
i b (t)<br />
c<br />
c"<br />
c'<br />
a'<br />
a<br />
b"<br />
a"<br />
i a ' (t)<br />
b'<br />
b<br />
i '(t) b<br />
i c'(t) i "(t) a<br />
i "(t) b<br />
i c "(t)<br />
0º<br />
+<br />
+<br />
-<br />
-<br />
+30º<br />
Figura 1.17 – Retificador trifásico <strong>de</strong> 12 pulsos, conexão �-diferencial (polígono).<br />
i O (t)<br />
2<br />
i O (t)<br />
2<br />
i O (t)<br />
C O<br />
+<br />
c<br />
a<br />
r v (t)<br />
g O<br />
a -<br />
Uma <strong>de</strong>svantagem do uso das conexões diferenciais é a necessida<strong>de</strong> do emprego <strong>de</strong><br />
dois transformadores <strong>de</strong> interfase, sendo um conectado na polarida<strong>de</strong> positiva e o outro na<br />
polarida<strong>de</strong> negativa do barramento CC <strong>de</strong> saída do retificador, no intuito <strong>de</strong> garantir a<br />
operação quase in<strong>de</strong>pen<strong>de</strong>nte <strong>de</strong> cada ponte retificadora. Além disso, por ser um sistema não<br />
isolado, a tensão a ser suportada pelos transformadores <strong>de</strong> interfase torna-se mais elevada,<br />
comparando-se com as conexões isoladas, resultando em um aumento <strong>de</strong> volume e peso [17].<br />
Um problema adicional que afeta as estruturas multipulsos em geral é o fato <strong>de</strong> que os<br />
transformadores <strong>de</strong> interfase nem sempre são capazes <strong>de</strong> equilibrar as tensões no lado CC <strong>de</strong><br />
cada retificador, mediante um <strong>de</strong>sequilíbrio <strong>de</strong> impedâncias do transformador, harmônicas<br />
pré-existentes e <strong>de</strong>sequilíbrios nas tensões <strong>de</strong> entrada. As harmônicas pré-existentes po<strong>de</strong>m<br />
ser não triplas, como 5ª, 7ª, etc., ou triplas, como 3ª, 6ª, 9ª, etc. Se o sistema trifásico for<br />
equilibrado, as harmônicas triplas estão em fase e são <strong>de</strong>nominadas “componentes <strong>de</strong><br />
seqüência zero”. Para eliminar ou reduzir as amplitu<strong>de</strong>s das componentes harmônicas <strong>de</strong><br />
29
seqüência zero, foram <strong>de</strong>senvolvidos os transformadores bloqueadores <strong>de</strong> seqüência zero<br />
(ZSBT – Zero-Sequence Blocking Transformer) [17]. Os ZSBTs po<strong>de</strong>m ser inseridos no lado<br />
CA, entre os transformadores <strong>de</strong> entrada e as pontes retificadoras trifásicas, ou no lado CC,<br />
entre as saídas das pontes retificadoras e a carga. A idéia básica da construção <strong>de</strong>stes<br />
elementos é que todos os condutores que entram (fases: “a”, “b” e “c”) ou que saem (positivo<br />
e negativo) <strong>de</strong> cada ponte retificadora <strong>de</strong>vem ser enrolados paralelamente em um núcleo e no<br />
mesmo sentido, criando uma impedância elevada para componentes <strong>de</strong> seqüência zero.<br />
No trabalho apresentado em [26] os autores tomaram como base o retificador <strong>de</strong> 12<br />
pulsos (conexão �-diferencial plana), <strong>de</strong>senvolvido por [24] e mostrado na Figura 1.16,<br />
melhorando o seu <strong>de</strong>sempenho com o emprego <strong>de</strong> dois bloqueadores <strong>de</strong> seqüência zero no<br />
lado CC, sendo um para cada ponte retificadora. Os ZSBTs contribuem também para assegurar<br />
a in<strong>de</strong>pendência <strong>de</strong> operação <strong>de</strong> cada ponte retificadora e garantir que as correntes <strong>de</strong> saída<br />
para a carga sejam equivalentes. Assim, com a inserção dos dois ZSBTs, foi possível eliminar<br />
o transformador <strong>de</strong> interfase conectado no lado negativo da carga, mantendo-se apenas um<br />
conectado no lado positivo da carga. Foi proposto também neste trabalho [26] uma<br />
modificação no transformador <strong>de</strong> interfase (IPT – Inter-Phase Transformer) inserindo-se um<br />
diodo em <strong>de</strong>rivação com cada enrolamento do núcleo (do transformador <strong>de</strong> interfase), <strong>de</strong><br />
modo que o cátodo <strong>de</strong> ambos os dispositivos estejam conectados no mesmo ponto (lado<br />
positivo da carga). Além disso, a quantida<strong>de</strong> <strong>de</strong> espiras <strong>de</strong> cada enrolamento (positivo e<br />
negativo) do transformador <strong>de</strong> interfase são variáveis, ajustados através <strong>de</strong> taps, sendo<br />
possível ajustar o IPT para que resulte no cancelamento das harmônicas <strong>de</strong> 5ª, 7ª, 1ª, 13ª, 17ª<br />
e 19ª or<strong>de</strong>m e, portanto, para que se obtenha uma corrente <strong>de</strong> entrada com 24 pulsos e uma<br />
DTH igual a 3,4%, sem alterações significativas no circuito, conforme mostrado na Figura<br />
1.18.<br />
N<br />
v a (t)<br />
v b (t)<br />
v c (t)<br />
L a<br />
L b<br />
L c<br />
i a (t)<br />
i b (t)<br />
i c (t)<br />
c"<br />
a'<br />
a<br />
a"<br />
c b<br />
c'<br />
b"<br />
i a '(t)<br />
b'<br />
i b '(t)<br />
i c '(t)<br />
+15º<br />
ic "(t) - ZSBT<br />
Figura 1.18 – Retificador trifásico <strong>de</strong> 24 pulsos, conexão �-diferencial plana, com bloqueador <strong>de</strong><br />
seqüência zero.<br />
i b "(t)<br />
i a "(t)<br />
-15º<br />
+<br />
-<br />
+<br />
ZSBT<br />
Transformador<br />
<strong>de</strong> interfase<br />
C O<br />
I o<br />
30<br />
c arga
Esta técnica é conhecida como “multiplicação <strong>de</strong> pulsos”, caracterizando-se uma<br />
tendência interessante da evolução dos conversores multipulsos [7]. Foi verificado<br />
experimentalmente para esta estrutura que cada elemento ZSBT, o autotransformador e o IPT<br />
processam respectivamente 3,7%, 23% e 1,65% da potência total.<br />
Uma outra alternativa bastante aplicada para a filtragem <strong>de</strong> harmônicas em<br />
conversores multipulsos são os Reatores Bloqueadores <strong>de</strong> Harmônicas (HBR – Harmonic<br />
Blocking Reator), inseridos em cada fase entre o secundário do transformador e a respectiva<br />
ponte retificadora. O “reator bloqueador <strong>de</strong> harmônicas” é uma evolução dos<br />
“transformadores bloqueadores <strong>de</strong> seqüência zero”, pois consegue bloquear simultaneamente<br />
certas harmônicas <strong>de</strong> seqüências positiva, negativa e zero [17]. A essência <strong>de</strong>sta técnica é<br />
criar uma inter<strong>de</strong>pendência entre as correntes <strong>de</strong> entrada por fase (<strong>de</strong>fasadas <strong>de</strong> 30º) <strong>de</strong> cada<br />
ponte retificadora, <strong>de</strong> maneira que o fluxo das componentes fundamentais <strong>de</strong> cada corrente<br />
seja nulo e o fluxo das <strong>de</strong>mais componentes harmônicas (5ª e 7ª por exemplo) resulte em uma<br />
impedância elevada <strong>de</strong> modo que as mesmas sejam suficientemente atenuadas [27-28].<br />
Uma estrutura interessante é o conversor <strong>de</strong> 18 pulsos constituído <strong>de</strong> uma conexão Ydiferencial<br />
usando um autotransformador [29-30], cuja potência por ele processada é <strong>de</strong> 22%<br />
da potência nominal da carga. Este conversor é composto por três retificadores trifásicos não<br />
controlados conectados em paralelo e possui um Fator <strong>de</strong> Potência (FP) e DHT <strong>de</strong> 0,99 e<br />
8,8%, respectivamente. Nesta estrutura, para evitar o uso <strong>de</strong> transformadores <strong>de</strong> interfase,<br />
foram conectados na saída <strong>de</strong> cada retificador trifásico um conversor boost, com controle<br />
apropriado, possibilitando equilibrar as correntes <strong>de</strong> saída <strong>de</strong> cada retificador e ainda regular<br />
a tensão <strong>de</strong> saída.<br />
Embora as técnicas (conexões diferenciais) abordadas neste tópico resultem em<br />
estruturas com volume e peso reduzidos e uma corrente <strong>de</strong> entrada com uma qualida<strong>de</strong> melhor<br />
do que as estruturas <strong>de</strong> multipulsos convencionais, possibilitando o atendimento às normas<br />
internacionais para níveis <strong>de</strong> potência mais elevados, estas estruturas não possibilitam o<br />
controle pleno da DHT das correntes <strong>de</strong> entrada. Neste contexto, em função das limitações<br />
das estruturas não controladas, surgem os retificadores controlados, a serem analisados a<br />
seguir.<br />
1.2.2 – Retificadores Trifásicos Controlados com Correção do Fator <strong>de</strong> Potência<br />
As primeiras estruturas retificadoras controladas eram compostas <strong>de</strong> elementos<br />
tiristores, conforme Figura 1.19, operando em baixas freqüências, porém apresentando<br />
elevada robustez e confiabilida<strong>de</strong>, apesar <strong>de</strong> um leve aumento da complexida<strong>de</strong> e custos<br />
31
<strong>de</strong>vido ao circuito <strong>de</strong> comando <strong>de</strong> gate. A distorção harmônica das correntes <strong>de</strong> entrada<br />
torna-se maior do que aquela dos retificadores não controlados, entretanto, po<strong>de</strong>-se regular a<br />
tensão <strong>de</strong> saída. Devido à confiabilida<strong>de</strong>, simplicida<strong>de</strong> e eficiência, o retificador trifásico a<br />
tiristor é comumente utilizado nos dias atuais para potência bastante elevadas. Entretanto,<br />
quando se <strong>de</strong>seja um barramento CC <strong>de</strong> saída, a estrutura também apresentará elevados<br />
conteúdos harmônicos nas correntes <strong>de</strong> entrada, um aumento do fator <strong>de</strong> <strong>de</strong>slocamento e<br />
reduzido fator <strong>de</strong> potência, não aten<strong>de</strong>ndo às normas internacionais.<br />
N<br />
v a (t)<br />
v b (t)<br />
v c (t)<br />
T 1 T 3 T 5<br />
T 2 T 4 T 6<br />
Figura 1.19 – Retificador trifásico a tiristor (Ponte totalmente controlada).<br />
Portanto, as mesmas técnicas apresentadas para os retificadores não controlados, para<br />
elevar o fator <strong>de</strong> potência da estrutura, foram aplicadas para os retificadores à tiristores [7].<br />
Em [31], os autores propuseram uma pequena modificação no conversor <strong>de</strong> 12 pulsos,<br />
<strong>de</strong>stacado anteriormente na Figura 1.13, on<strong>de</strong> além da ponte retificadora totalmente<br />
controlada foram inseridos pequenos indutores na entrada (lado CA) e um transformador <strong>de</strong><br />
interfase no lado CC, conforme estrutura mostrada na Figura 1.20.<br />
v a (t)<br />
B<br />
vb (t)<br />
T T2 T T<br />
1<br />
1<br />
2<br />
N -<br />
L<br />
c<br />
O<br />
vc (t)<br />
T3 T3 C<br />
b<br />
i a2 (t)<br />
T 4<br />
c<br />
a<br />
a<br />
T 6<br />
1 : n<br />
3 : n<br />
T 5<br />
b<br />
-<br />
- Y<br />
B<br />
T 6<br />
T 4<br />
A<br />
T 5<br />
C<br />
L=0,5 mH<br />
A<br />
0º<br />
V O<br />
- 30º<br />
+<br />
-<br />
+<br />
+<br />
-<br />
I o<br />
2<br />
I O<br />
I o<br />
2<br />
Transformador<br />
<strong>de</strong> interfase<br />
Figura 1.20 – Retificador trifásico <strong>de</strong> 12 pulsos a tiristor, com transformador <strong>de</strong> interfase.<br />
C O<br />
I o<br />
32<br />
c arga
O transformador <strong>de</strong> interfase (<strong>de</strong> menor volume e peso do que os convencionais) tem a<br />
finalida<strong>de</strong> <strong>de</strong> tornar as correntes <strong>de</strong> saída <strong>de</strong> ambos os retificadores com um formato<br />
triangular e operando no modo <strong>de</strong> condução crítico (MCC). Com uma <strong>de</strong>fasagem <strong>de</strong> operação<br />
a<strong>de</strong>quada imposta para ambas as pontes retificadoras é obtida uma DHT <strong>de</strong> até 1,0 % nas<br />
correntes <strong>de</strong> entrada (equivale à um retificador <strong>de</strong> 36 pulsos), mas não se consegue manter a<br />
DHT para gran<strong>de</strong>s variações <strong>de</strong> carga, uma vez que as correntes <strong>de</strong> saída <strong>de</strong>ixam <strong>de</strong> operar no<br />
modo <strong>de</strong> condução crítico. Com o surgimento dos transistores <strong>de</strong> potência, os tiristores<br />
começaram a ser substituídos, proporcionando-se a operação dos mesmos em freqüências<br />
mais elevadas, reduzindo-se volume, peso e custo <strong>de</strong>stas estruturas. Surge então o conceito <strong>de</strong><br />
retificador trifásico PWM [6 e 10], a ser analisado a seguir.<br />
1.2.2.1 – Retificadores Trifásicos PWM<br />
As técnicas <strong>de</strong> retificação ativa são as mais promissoras do ponto <strong>de</strong> vista da qualida<strong>de</strong><br />
<strong>de</strong> energia, po<strong>de</strong>ndo-se obter fator <strong>de</strong> potência elevado e DHT reduzida. Estas estruturas são<br />
comuns em aplicações <strong>de</strong> médias potências, mas não são viáveis em aplicações <strong>de</strong> correntes<br />
elevadas <strong>de</strong>vido ao custo efetivo dos componentes eletrônicos utilizados. Em aplicações on<strong>de</strong><br />
o peso e volume são fatores <strong>de</strong>cisivos, estruturas com correção ativa do fator <strong>de</strong> potência são<br />
empregadas, mas a complexida<strong>de</strong> e custos obtidos são significantemente aumentados. O<br />
<strong>de</strong>senvolvimento <strong>de</strong> estratégias <strong>de</strong> comutação suave e o projeto <strong>de</strong> uma disposição ótima dos<br />
componentes são os <strong>de</strong>safios prepon<strong>de</strong>rantes para que estas topologias sejam aplicadas em<br />
potências elevadas.<br />
Na Figura 1.21 é mostrado um retificador trifásico PWM tipo Boost, <strong>de</strong>stinado a suprir<br />
cargas do tipo inversor VSI, on<strong>de</strong> o retificador trifásico PWM po<strong>de</strong> impor, sob <strong>de</strong>terminadas<br />
ações <strong>de</strong> controle, reduzidas distorções harmônicas para as correntes <strong>de</strong> entrada e elevado<br />
fator <strong>de</strong> potência para a estrutura [5-6].<br />
N<br />
v a (t)<br />
v b (t)<br />
v c (t)<br />
L a<br />
L b<br />
L c<br />
S 1<br />
S 2<br />
S 3<br />
S 4<br />
Figura 1.21 – Retificador trifásico PWM, operando em quatro quadrantes.<br />
S 5<br />
S 6<br />
C O<br />
R O<br />
33
As técnicas <strong>de</strong> mo<strong>de</strong>lagem e controle aplicadas aos retificadores trifásicos PWM estão<br />
divididas em linear e não-linear. Dentre as técnicas lineares, as mais populares são aquelas<br />
cujo controle está baseada nas correntes reais <strong>de</strong> entrada, e aquelas on<strong>de</strong> o controle é baseado<br />
na Transformação <strong>de</strong> Park. Quanto às técnicas <strong>de</strong> controle não-lineares, <strong>de</strong>stacam-se:<br />
Controle por Histerese, Controle por Modo Deslizante, Controle por Re<strong>de</strong>s Neurais, Lógica<br />
Fuzzy, etc.<br />
As técnicas <strong>de</strong> controle lineares, citadas anteriormente, foram exploradas em um<br />
retificador trifásico PWM (cuja estrutura é a mesma apresentada na Figura 1.21, entretanto<br />
utilizando-se MOSFETs) <strong>de</strong> três maneiras distintas [32], comentadas a seguir:<br />
1) Controle das correntes reais <strong>de</strong> entrada (Controle por Valores Médios): É um<br />
controle clássico bastante utilizado em retificadores monofásicos, on<strong>de</strong> o<br />
controlador atua diretamente sobre as corrente senoidais <strong>de</strong> entrada e po<strong>de</strong> ser<br />
implementado tanto na forma analógica como digital;<br />
2) Controle das correntes d-q baseado na Transformação <strong>de</strong> Park: Nesta técnica, ao<br />
invés <strong>de</strong> atuar diretamente sobre as variáveis senoidais <strong>de</strong> entrada, o controlador<br />
atua sobre as variáveis contínuas id e iq obtidas da Transformação <strong>de</strong> Park,<br />
simplificando o controle, o qual <strong>de</strong>verá ser implementado preferencialmente na<br />
forma digital;<br />
3) Controle <strong>de</strong> correntes sem sensores (Sensorless) baseado na Transformação <strong>de</strong><br />
Park: É consi<strong>de</strong>rada uma nova técnica <strong>de</strong> controle para retificadores PWM, na<br />
qual as correntes <strong>de</strong> entrada não são monitoradas. As variáveis id e iq são geradas<br />
através <strong>de</strong> mo<strong>de</strong>lagem, tornando o controle simples e <strong>de</strong> custo reduzido, sendo<br />
implementado também <strong>de</strong> forma digital.<br />
Uma das estratégias mais preferidas no emprego da modulação PWM <strong>de</strong>stas estruturas<br />
é a modulação por vetores espaciais (SVM – Space Vector Modulation). O seu princípio<br />
básico <strong>de</strong> funcionamento consiste em <strong>de</strong>terminar uma seqüência <strong>de</strong> vetores que resulte em<br />
uma corrente senoidal na entrada. Cada vetor representa um estado topológico da estrutura,<br />
sendo que cada estado topológico é resultante <strong>de</strong> uma combinação específica dos estados<br />
(ON, OFF) <strong>de</strong> cada interruptor controlado [33-34]. Utilizando-se da Transformação <strong>de</strong> Park,<br />
citada em [32], os mesmos autores apresentaram em [34], <strong>de</strong> uma forma bastante didática, o<br />
emprego da modulação Space-Vector PWM em um retificador trifásico bidirecional. Em<br />
[35], a modulação Space-Vector PWM também foi aplicada no controle <strong>de</strong> um retificador<br />
trifásico unidirecional com três interruptores ativos, conforme Figura 1.22. Este retificador,<br />
além <strong>de</strong> alimentar uma <strong>de</strong>terminada carga, opera simultaneamente como um filtro ativo<br />
34
paralelo, especifico para eliminar as harmônicas geradas por um retificador convencional <strong>de</strong><br />
seis pulsos. Entretanto, é necessária condição especial <strong>de</strong> operação (Corrente <strong>de</strong> carga <strong>de</strong>verá<br />
ter um valor mínimo especificado em projeto), tendo em vista a característica <strong>de</strong> fluxo<br />
unidirecional <strong>de</strong> corrente <strong>de</strong>sta estrutura.<br />
v a (t) L<br />
v b (t)<br />
v c (t)<br />
L<br />
L<br />
i conA<br />
C C C<br />
i recA<br />
S 1<br />
Figura 1.22 – Retificador trifásico PWM, unidirecional em corrente.<br />
As estruturas unidirecionais em corrente são caracterizadas por empregar uma<br />
quantida<strong>de</strong> menor <strong>de</strong> interruptores controlados e uma quantida<strong>de</strong> maior <strong>de</strong> interruptores nãocontrolados.<br />
Em contrapartida, as estruturas bidirecionais em corrente empregam geralmente<br />
uma quantida<strong>de</strong> maior <strong>de</strong> interruptores controlados e uma quantida<strong>de</strong> menor <strong>de</strong> interruptores<br />
não-controlados, entretanto, possuem uma flexibilida<strong>de</strong> maior na correção do Fator <strong>de</strong><br />
Potência. Com o objetivo <strong>de</strong> se reduzir os custos dos retificadores trifásicos PWM,<br />
principalmente para as aplicações unidirecionais, retificadores trifásicos não controlados, a<br />
diodos, são freqüentemente cascateados com conversores reguladores CC-CC PWM,<br />
compondo um retificador controlado, conforme discussão do tópico seguinte.<br />
1.2.2.2 - Retificadores Trifásicos Não-Controlados Associados em Cascata com<br />
Conversores CC -CC<br />
Esta técnica resulta em menor peso e volume dos elementos magnéticos, <strong>de</strong>vido sua<br />
freqüência elevada <strong>de</strong> operação. Com os avanços tecnológicos dos interruptores, em particular<br />
os IGBTs (Insulated gate bipolar transistor), foi possível esten<strong>de</strong>r o uso <strong>de</strong>stas topologias em<br />
aplicações industriais. Na Figura 1.23 tem-se um retificador trifásico a diodos acoplado a um<br />
conversor CC-CC PWM boost, operando no modo <strong>de</strong> condução contínua, com filtro indutivo<br />
e capacitivo na entrada.<br />
S 2<br />
S 3<br />
i dc<br />
D O<br />
L dc<br />
C dc<br />
c<br />
a r<br />
g<br />
a<br />
35
V a (t)<br />
V b (t)<br />
V c (t)<br />
L a1<br />
L b1<br />
L c1<br />
C<br />
a<br />
C<br />
b<br />
C c<br />
D<br />
1<br />
La2 L b2<br />
L c2<br />
D<br />
2<br />
L b<br />
D<br />
3<br />
D<br />
4<br />
D<br />
5<br />
D<br />
6<br />
S p<br />
Boost<br />
Figura 1.23 – Retificador não controlado associado a conversor CC-CC PWM Boost.<br />
Obviamente, existe também a possibilida<strong>de</strong> da operação do conversor CC-CC PWM<br />
boost no modo <strong>de</strong> condução <strong>de</strong>scontínua, porém, este modo <strong>de</strong> operação se limita para<br />
aplicações não industriais, <strong>de</strong>vido principalmente aos picos <strong>de</strong> corrente, aumentando-se os<br />
esforços nos interruptores, e ao surgimento <strong>de</strong> interferência eletromagnética (IEM) associada<br />
aos níveis elevados <strong>de</strong> di/dt . A gran<strong>de</strong> vantagem <strong>de</strong>ssa estrutura, operando em condução<br />
contínua, é a DHT reduzida para as correntes <strong>de</strong> entrada e o fator <strong>de</strong> potência elevado,<br />
aten<strong>de</strong>ndo-se plenamente as normas internacionais e, além disso, possibilita regular a tensão<br />
CC <strong>de</strong> saída. Observa-se adicionalmente que os filtros indutivos <strong>de</strong> entrada (La2, Lb2 e Lc2)<br />
po<strong>de</strong>rão ser <strong>de</strong>slocados para o lado CC, reduzindo-se o volume <strong>de</strong>stes elementos magnéticos e<br />
os custos da estrutura, conforme Figura 1.24, sendo possível a operação do conversor Boost<br />
no modo <strong>de</strong> condução contínua, e, o controle da corrente <strong>de</strong> entrada, impondo-se Distorção<br />
Harmônica Total reduzida e fator <strong>de</strong> potência elevado [6 e 36].<br />
V a (t)<br />
V b (t)<br />
V c (t)<br />
L a1<br />
L b1<br />
L c1<br />
C a<br />
C b<br />
C c<br />
D 1 D 3 D 5<br />
D 2 D 4 D 6<br />
L in<br />
S p<br />
Boost<br />
Figura 1.24 – Retificador não controlado associado a conversor CC-CC PWM Boost, filtro no lado<br />
CC.<br />
D p<br />
D p<br />
C O<br />
C O<br />
R O<br />
R O<br />
36
Entretanto, uma vez que a potência processada pelo retificador não controlado é<br />
também processada pelo conversor boost, a eficiência da estrutura é comprometida,<br />
principalmente para aplicações em potências elevadas (industriais). Portanto, em função da<br />
redução da eficiência e consi<strong>de</strong>rando-se que a confiabilida<strong>de</strong> da estrutura também se reduz,<br />
para aplicações industriais é proposto o conceito <strong>de</strong> retificadores trifásicos híbridos.<br />
1.2.3 – Retificadores Trifásicos Híbridos<br />
Os retificadores híbridos são constituídos <strong>de</strong> um retificador não controlado e um<br />
retificador controlado PWM, conforme exemplo na Figura 1.25. O retificador não-controlado<br />
opera em baixa freqüência e conduz a maior parte da potência ativa entregue para a carga.<br />
Enquanto isso, o retificador controlado PWM processa uma pequena parte da potência,<br />
operando em freqüência elevada.<br />
O gran<strong>de</strong> atrativo <strong>de</strong>sta estrutura é a combinação da robustez e eficiência do<br />
retificador não controlado, com a imposição da corrente <strong>de</strong> entrada com reduzida DHT,<br />
através do controle a<strong>de</strong>quado do retificador controlado PWM.<br />
Observa-se que o retificador híbrido não po<strong>de</strong> ser classificado como um filtro ativo,<br />
pelo fato do retificador PWM ativo processar uma pequena parte da potência ativa total e<br />
nunca processar apenas potência reativa.<br />
N<br />
V a (t)<br />
V b (t)<br />
V c (t)<br />
D 1 D 3 D 5<br />
D 2 D 4 D 6<br />
Retificador não<br />
controlado<br />
L O<br />
C O<br />
Retificador Trifásico<br />
PWM<br />
Figura 1.25 – Retificador trifásico híbrido.<br />
R O<br />
37
O gran<strong>de</strong> <strong>de</strong>safio em compor um retificador híbrido é obter uma estrutura capaz <strong>de</strong><br />
garantir simultaneamente as seguintes características:<br />
��Fator <strong>de</strong> potência elevado;<br />
��DHT reduzida das correntes <strong>de</strong> entrada;<br />
��Regulação da tensão <strong>de</strong> saída;<br />
��Confiabilida<strong>de</strong> elevada (robustez);<br />
��Rendimento elevado;<br />
��Simplicida<strong>de</strong> <strong>de</strong> operação e controle;<br />
��Níveis reduzidos <strong>de</strong> interferência eletromagnética.<br />
A bidirecionalida<strong>de</strong> em corrente (característica importante em um retificador trifásico<br />
híbrido com correção do Fator <strong>de</strong> Potência) <strong>de</strong>pen<strong>de</strong> exclusivamente do retificador trifásico<br />
controlado, ou seja, se este é bidirecional em corrente (Comentado anteriormente no tópico<br />
1.2.2.1).<br />
Em [10], foi <strong>de</strong>senvolvido um retificador trifásico híbrido unidirecional em corrente,<br />
composto <strong>de</strong> um retificador <strong>de</strong> 6-pulsos convencional com um conversor boost em cascata<br />
para o controle da tensão <strong>de</strong> saída, e um retificador trifásico PWM unidirecional conectado<br />
em paralelo para impor a corrente <strong>de</strong> entrada com formato senoidal. Para isso, cada uma das<br />
estruturas (controlada e não-controlada) processa 50% da potência total entregue à carga.<br />
Posteriormente, em uma outra aplicação <strong>de</strong>sta mesma estrutura [37], os autores<br />
consi<strong>de</strong>raram a hipótese do retificador controlado processar apenas 33% da potência total<br />
entrega à carga. Neste caso, <strong>de</strong>vido o retificador controlado ser unidirecional em corrente, a<br />
forma <strong>de</strong> onda da corrente na entrada <strong>de</strong>ixa <strong>de</strong> ser senoidal (DHT>0), mas com possibilida<strong>de</strong><br />
<strong>de</strong> aten<strong>de</strong>r às normas reguladoras IEC, tornando-se uma forma <strong>de</strong> operação vantajosa e viável.<br />
Já para os retificadores híbridos bidirecionais, as correntes <strong>de</strong> entrada serão sempre<br />
senoidais. O que é interessante analisar neste caso é a flexibilida<strong>de</strong> <strong>de</strong> se impor os valores <strong>de</strong><br />
potência aparente processada e <strong>de</strong> potência média entregue à carga pela estrutura controlada,<br />
mantendo uma DHT quase nula.<br />
Como exemplo, foi proposto em [38] um retificador híbrido bidirecional, apresentado<br />
na Figura 1.26, cujo ponto <strong>de</strong> operação escolhido resultou para o retificador controlado uma<br />
potência aparente com valor <strong>de</strong> 30% da potência aparente total processada e potência média<br />
<strong>de</strong> 10% da potência média total entrega à carga. No entanto, a complexida<strong>de</strong> no controle<br />
ten<strong>de</strong> a aumentar <strong>de</strong>vido à maior quantida<strong>de</strong> <strong>de</strong> interruptores controlados.<br />
38
v (t) i<br />
a 1 (t)<br />
Dr Lf<br />
1 Dr2 Dr 1<br />
3<br />
v b (t)<br />
v c (t)<br />
i 2 (t)<br />
i 3 (t)<br />
Lf 2<br />
Lf 3<br />
i 1b (t)<br />
i 2b (t)<br />
i 3b (t)<br />
S 1<br />
Lb 1<br />
S 2<br />
S 3<br />
D 1 D 2 D 3<br />
S 4 S 5 S 6<br />
Dr 4 Dr 5 Dr 6 D 4 D 5 D 6<br />
Lb 2<br />
Figura 1.26 – Retificador trifásico híbrido bidirecional em corrente com conversor boost na saída.<br />
Os dois trabalhos a serem abordados na seqüência, apesar <strong>de</strong> não se enquadrarem<br />
totalmente <strong>de</strong>ntro das <strong>de</strong>finições <strong>de</strong> retificadores híbridos mencionadas anteriormente, são<br />
conversores híbridos e sinalizam uma tendência importante que é a associação <strong>de</strong> estruturas<br />
diversas (como por exemplo: Retificadores controlados, inversores, filtros ativos, etc.) com o<br />
intuito <strong>de</strong> melhorar o <strong>de</strong>sempenho da estrutura como um todo.<br />
O retificador trifásico híbrido a ser discutido na seqüência [39], mostrado na Figura<br />
1.27, possui uma aplicação interessante que é a supressão <strong>de</strong> IEM (Interferência<br />
Eletromagnética). É constituído <strong>de</strong> dois retificadores trifásicos controlados conectados em<br />
paralelo, sendo um <strong>de</strong>nominado “Retificador Principal” e o outro “Retificador Auxiliar”.<br />
O retificador principal processa toda a potência ativa entregue à carga e opera com<br />
freqüência <strong>de</strong> comutação constante (PWM) <strong>de</strong> 1,2kHz.<br />
Re<strong>de</strong> <strong>de</strong> alimentação<br />
CA trifásica<br />
1,2 kHz<br />
3,41 mH<br />
1,0 mH<br />
S b<br />
D b1<br />
Retificador principal<br />
(maior potência, menor frequência)<br />
C O<br />
Retificador auxiliar<br />
(menor potência, frequência elevada)<br />
i Oa (t)<br />
C O<br />
D b2<br />
R O<br />
i Ob (t)<br />
Figura 1.27 – Retificador trifásico PWM, para redução <strong>de</strong> interferência eletromagnética.<br />
i O (t)<br />
c arga<br />
39
Com isso, po<strong>de</strong>-se corrigir o fator <strong>de</strong> potência na entrada e ainda controlar a tensão <strong>de</strong><br />
saída para potências mais elevadas sem gran<strong>de</strong>s variações (di/dt) <strong>de</strong> corrente.<br />
O retificador auxiliar por sua vez processa potência muito menor do que aquela<br />
processada pelo retificador principal e utiliza a modulação por histerese com uma freqüência<br />
<strong>de</strong> comutação bastante elevada. Deste modo, minimiza-se o ripple <strong>de</strong> baixa freqüência<br />
(1,2kHz), resultando em um retificador trifásico híbrido PWM, com correntes <strong>de</strong> entrada<br />
praticamente senoidais, com uma freqüência <strong>de</strong> comutação <strong>de</strong> 10 kHz e níveis reduzidos <strong>de</strong><br />
IEM.<br />
No trabalho analisado em [40] foi proposto um inversor trifásico híbrido composto por<br />
um inversor trifásico <strong>de</strong> corrente (CSI – Current Source Inverter) e um inversor trifásico <strong>de</strong><br />
tensão (VSI – Voltage Source Inverter), com as saídas <strong>de</strong> ambos conectadas em paralelo com<br />
a carga (motor <strong>de</strong> indução trifásico), conforme mostrado na Figura 1.28.<br />
Retificador<br />
controlado<br />
L<br />
Inversor<br />
principal<br />
+ -<br />
Inversor auxiliar<br />
Figura 1.28 – Inversor trifásico híbrido.<br />
O inversor trifásico <strong>de</strong> corrente (alimentado por um retificador controlado com saída<br />
em corrente) é <strong>de</strong>nominado “inversor principal” e processa a maior parte da potência ativa<br />
entregue à carga, sendo <strong>de</strong>stacadas a seguir algumas características <strong>de</strong>sta estrutura.<br />
��Possibilita a transferência bidirecional da potência elétrica;<br />
��Respon<strong>de</strong> rapidamente ao comando <strong>de</strong> mudança <strong>de</strong> fase da corrente <strong>de</strong> saída;<br />
��O circuito <strong>de</strong> potência é mais simples e robusto do que o VSI, <strong>de</strong>vido a ausência do<br />
diodo <strong>de</strong> roda livre e a proteção natural <strong>de</strong> sobrecorrente inerente da indutância<br />
elevada na saída do retificador (com malha <strong>de</strong> controle <strong>de</strong> corrente). Entretanto, o<br />
valor elevado <strong>de</strong>sta indutância resulta para o inversor CSI em uma resposta lenta ao<br />
comando <strong>de</strong> mudança <strong>de</strong> amplitu<strong>de</strong> da corrente <strong>de</strong> saída;<br />
M<br />
40
��A forma <strong>de</strong> onda da corrente <strong>de</strong> saída é quadrada (possui o mesmo formato da corrente<br />
<strong>de</strong> entrada <strong>de</strong> um retificador convencional <strong>de</strong> 6 pulsos – Figura 1.10) e com a mesma<br />
freqüência da componente fundamental da corrente entregue à carga, portanto com<br />
níveis reduzidos <strong>de</strong> IEM e <strong>de</strong> perdas <strong>de</strong> comutação. Em contrapartida, possui DHT <strong>de</strong><br />
30%, predominando componentes harmônicas <strong>de</strong> or<strong>de</strong>ns menores.<br />
O inversor trifásico <strong>de</strong> tensão (VSI) ocupa a função <strong>de</strong> “inversor auxiliar” e processa a<br />
menor parte da potência ativa entregue à carga (ou somente potência reativa), sendo listadas a<br />
seguir algumas <strong>de</strong> suas características <strong>de</strong> funcionamento:<br />
��Possibilita uma variação ampla da amplitu<strong>de</strong> e freqüência da tensão <strong>de</strong> saída;<br />
��Respon<strong>de</strong> rapidamente ao comando <strong>de</strong> mudança <strong>de</strong> fase e <strong>de</strong> amplitu<strong>de</strong> da tensão <strong>de</strong><br />
saída;<br />
��No entanto, esta estrutura é penalizada <strong>de</strong>vido às perdas elevadas <strong>de</strong> comutação e<br />
IEM, que são problemas inerentes da operação em freqüências elevadas.<br />
A técnica <strong>de</strong> controle aplicada para o inversor trifásico híbrido é linear (utiliza-se as<br />
componentes d-q obtidas da transformação <strong>de</strong> Park) e a modulação empregada é o Space-<br />
Vector. Portanto, <strong>de</strong>ntre as vantagens do inversor trifásico híbrido em relação aos inversores<br />
trifásicos CSI e VSI operando individualmente, <strong>de</strong>stacam-se as seguintes:<br />
��A mudança rápida <strong>de</strong> amplitu<strong>de</strong> da corrente <strong>de</strong> saída, proporcionada pelo inversor VSI;<br />
��Redução das perdas <strong>de</strong> comutação e <strong>de</strong> IEM, uma vez que o inversor CSI processa a<br />
maior parte da potência ativa entregue à carga;<br />
��Redução das harmônicas <strong>de</strong> or<strong>de</strong>ns menores nas correntes <strong>de</strong> saída realizada pelo<br />
inversor VSI, resultando em correntes com o formato praticamente senoidal.<br />
Nas três estruturas subseqüentes [41-43], o retificador controlado PWM é<br />
unidirecional em corrente e é constituído <strong>de</strong> três retificadores monofásicos SEPIC e Boost.<br />
Tais retificadores híbridos são capazes <strong>de</strong> prover fator <strong>de</strong> potência elevado e distorção<br />
harmônica reduzida nas correntes <strong>de</strong> entrada.<br />
Estas estruturas são compostas por um retificador trifásico convencional <strong>de</strong> seis pulsos<br />
(Ponte <strong>de</strong> Graetz), com filtro indutivo na saída e a conexão paralela <strong>de</strong> retificadores<br />
monofásicos SEPIC [41] ou Boost [42-43], em cada fase do retificador, conforme Figuras<br />
1.29 e 1.30.<br />
Estas topologias resultam em estruturas capazes <strong>de</strong> programar a forma <strong>de</strong> onda da<br />
corrente <strong>de</strong> entrada, proporcionando condições para a obtenção <strong>de</strong> fator <strong>de</strong> potência elevado e<br />
Distorção Harmônica Total reduzida nas correntes <strong>de</strong> entrada do retificador, tendo sido<br />
41
<strong>de</strong>nominados “Retificadores Trifásicos Híbridos com correção do fator <strong>de</strong> potência (Three-<br />
Phase PFC-HPR – Three-Phase Power-Factor-Correction Hybrid Power Rectifier )”.<br />
As estruturas das Figuras 1.29 e 1.30 foram <strong>de</strong>senvolvidas com a finalida<strong>de</strong> <strong>de</strong> se<br />
obter uma corrente <strong>de</strong> entrada <strong>de</strong> qualida<strong>de</strong> elevada sem o uso <strong>de</strong> transformadores <strong>de</strong>fasadores<br />
em grupos <strong>de</strong> retificadores, os quais apesar da robustez da estrutura, tornam todo o conjunto<br />
volumoso e pesado, além <strong>de</strong> outras <strong>de</strong>svantagens já mencionadas anteriormente, tais como, a<br />
necessida<strong>de</strong> <strong>de</strong> se utilizar transformadores <strong>de</strong> interfase (com complexida<strong>de</strong> <strong>de</strong> projeto), em<br />
gran<strong>de</strong> parte das aplicações, e filtros para compensar componentes harmônicas <strong>de</strong> tensão préexistentes<br />
em sistemas <strong>de</strong>sbalanceados [17].<br />
N<br />
V a (t)<br />
V b (t)<br />
V c (t)<br />
i b (t)<br />
i a (t)<br />
i c (t) i c1 (t)<br />
i c2 (t)<br />
i b2 (t)<br />
i a1 (t)<br />
i b1 (t)<br />
i a2 (t)<br />
D 7<br />
D 8<br />
D 15<br />
D 16<br />
D 21<br />
D 22<br />
Retif-2<br />
Retif-1<br />
D 1 D 3 D 5<br />
D 2 D 4 D 6<br />
D 9<br />
D 10<br />
D 17<br />
D 18<br />
D 23<br />
D 24<br />
L 1<br />
L 2<br />
L 4<br />
L 5<br />
L 7<br />
L 8<br />
S 1<br />
S 2<br />
S 3<br />
i Retif-1 (t)<br />
L O1<br />
L O2<br />
C 1<br />
C 2<br />
C 3<br />
C 4<br />
C 5<br />
C 6<br />
C O<br />
D 11<br />
L 3<br />
R O<br />
D 13<br />
D 14<br />
D 19<br />
D11 L D<br />
6 20<br />
D 25<br />
L 9<br />
i O (t)=i Retif-1 (t)+i Retif-2 (t)<br />
D 26<br />
D 27<br />
i O (t)<br />
v O (t)<br />
i 1 (t)<br />
i 2 (t)<br />
i 3 (t)<br />
i Retif-2 (t)<br />
Figura 1.29 – Retificador Híbrido Trifásico com correção do fator <strong>de</strong> potência (PFC-HPR), com<br />
retificadores controlados SEPIC.<br />
42
N<br />
V a (t)<br />
V b (t)<br />
V c (t)<br />
i b (t)<br />
i a (t)<br />
i a1 (t)<br />
i b1 (t)<br />
i c (t) i c1 (t)<br />
i c2 (t)<br />
i b2 (t)<br />
i a2 (t)<br />
Retif-1<br />
1 : 1<br />
1 : 1<br />
1 : 1<br />
Retif-2<br />
D 1 D 3 D 5<br />
D 2 D 4 D 6<br />
D 7<br />
D 8<br />
D 13<br />
D 14<br />
D 17<br />
D 18<br />
D 9<br />
D 10<br />
D 15<br />
D 16<br />
D 19<br />
D 20<br />
i Retif-1 (t)<br />
L O<br />
C O<br />
L 1<br />
L 2<br />
L 3<br />
S 1<br />
S 2<br />
S 3<br />
i O (t)=i Retif-1 (t)+i Retif-2 (t)<br />
R O<br />
D 11<br />
D 12<br />
D 13<br />
i O (t)<br />
v O (t)<br />
i 1 (t)<br />
i 2 (t)<br />
i 3 (t)<br />
i Retif-2 (t)<br />
Figura 1.30 – Retificador Híbrido Trifásico com correção do fator <strong>de</strong> potência (PFC-HPR),<br />
com retificadores controlados Boost.<br />
A lógica <strong>de</strong> controle (analógico) dos Retificadores Híbridos Trifásicos (PFC-HPR) é<br />
apresentada em [41-42], os quais operam com pulsos PWM e processam uma pequena fração<br />
da potência total. Cada retificador monofásico (SEPIC ou Boost) é sincronizado com a<br />
respectiva fase e opera <strong>de</strong> maneira in<strong>de</strong>pen<strong>de</strong>nte dos <strong>de</strong>mais. Em uma análise global, estes<br />
conversores comportam-se como uma fonte <strong>de</strong> corrente controlada utilizando uma estratégia<br />
bastante simples. Impõe-se uma corrente <strong>de</strong> referência para os conversores SEPIC, ou Boost,<br />
<strong>de</strong> maneira que as correntes drenadas por estes conversores, quando somadas com as<br />
correntes drenadas pelo retificador <strong>de</strong> seis pulsos convencional, resultem em uma corrente<br />
mais próxima da senoidal em cada fase da re<strong>de</strong> <strong>de</strong> alimentação e, conseqüentemente,<br />
reduzindo a DHT e elevando o fator <strong>de</strong> potência. Desse modo, manipulando-se o formato da<br />
corrente <strong>de</strong> referência <strong>de</strong> cada SEPIC, ou Boost, po<strong>de</strong>-se obter a corrente <strong>de</strong> entrada com 12,<br />
43
18, 24 pulsos ou mais, inclusive com a possibilida<strong>de</strong> <strong>de</strong> se obter fator <strong>de</strong> potência unitário. No<br />
intuito <strong>de</strong> se comprovar a eficiência <strong>de</strong>ssa estrutura, os autores implementaram um protótipo<br />
do retificador híbrido, operando como retificador trifásico <strong>de</strong> 12 pulsos, para potência <strong>de</strong> 3,0<br />
kW, em [41] e 6,0 kW em [42]. Recentemente, a mesma estrutura explorada em [42] (Figura<br />
1.32) foi implementada para potência <strong>de</strong> 2,8 kW, impondo-se uma forma <strong>de</strong> onda senoidal na<br />
entrada através <strong>de</strong> controle digital e com o uso <strong>de</strong> microcontrolador, sendo os resultados<br />
experimentais preliminares já publicados [43].<br />
1.3 - Motivação e Proposta para o Trabalho<br />
Consi<strong>de</strong>rando o retificador proposto da Figura 1.29, operando com corrente <strong>de</strong> entrada<br />
<strong>de</strong> “q.6±1” pulsos, <strong>de</strong>pen<strong>de</strong>ndo do valor do índice “q” e do valor da potência nominal <strong>de</strong><br />
saída processada, o conteúdo harmônico ainda existente nas correntes <strong>de</strong> entrada (por<br />
exemplo, ia(�.t)), para algumas or<strong>de</strong>ns harmônicas, po<strong>de</strong> não obe<strong>de</strong>cer os limites<br />
estabelecidos pelas normas, como por exemplo a IEC61000-3-2 e IEC61000-3-4. Além<br />
disso, a técnica <strong>de</strong> controle analógico proposta pelos autores [41] resulta em circuitos<br />
analógicos envolvendo uma certa complexida<strong>de</strong>, dificultando a imposição <strong>de</strong> uma corrente <strong>de</strong><br />
entrada senoidal e impedindo a <strong>de</strong>sejada programação da DHT para as correntes <strong>de</strong> entrada.<br />
Neste contexto, objetivando aten<strong>de</strong>r plenamente os limites estabelecidos pelas normas<br />
internacionais IEC/IEEE, para a corrente <strong>de</strong> linha <strong>de</strong> entrada, propõe-se neste trabalho <strong>de</strong> tese,<br />
uma técnica <strong>de</strong> controle digital modificada para o circuito apresentado na Figura 1.29<br />
(Retificadores monofásicos SEPIC), oferecendo uma maior flexibilida<strong>de</strong> na implementação,<br />
capaz <strong>de</strong> impor a corrente <strong>de</strong> entrada dos conversores controlados (por exemplo, ia2(�.t)),<br />
resultando em um fator <strong>de</strong> potência quase unitário e reduzida potência ativa processada pelo<br />
retificador controlado, permitindo ainda ampla programação da <strong>de</strong>sejada DHT das correntes<br />
drenadas da re<strong>de</strong> <strong>de</strong> alimentação em corrente alternada. Consi<strong>de</strong>rando a in<strong>de</strong>pendência <strong>de</strong><br />
operação <strong>de</strong> cada retificador monofásico SEPIC, analisaram-se três técnicas <strong>de</strong> controle<br />
clássico aplicadas na correção ativa do Fator <strong>de</strong> Potência em estruturas monofásicas operando<br />
no modo <strong>de</strong> condução contínua [44], sendo uma <strong>de</strong>las posteriormente escolhida para compor a<br />
técnica <strong>de</strong> controle digital proposta.<br />
1.3.1 - Controle por Corrente <strong>de</strong> Pico<br />
O esquema básico do controle por corrente <strong>de</strong> pico é mostrado na Figura 1.31,<br />
utilizando o conversor boost como exemplo. O interruptor controlado é comandado para a<br />
44
condução através <strong>de</strong> um sinal <strong>de</strong> “clock” operando em freqüência constante, e é comandado<br />
para o bloqueio através <strong>de</strong> um sinal “reset” sempre que a soma da rampa externa com a<br />
corrente através do interruptor controlado atingir o valor da corrente <strong>de</strong> referência.<br />
D 1<br />
D 3<br />
v i (t)<br />
i(t)<br />
D 2<br />
D 4<br />
+<br />
v g<br />
1<br />
K1 Referência<br />
senoidal<br />
-<br />
L<br />
Rampa<br />
externa<br />
+<br />
+<br />
-<br />
D<br />
S C L R L<br />
Multiplicador<br />
z=x.y<br />
x<br />
y<br />
Q<br />
R S<br />
Clock<br />
I L<br />
-<br />
+<br />
+<br />
v L<br />
Regulador <strong>de</strong> tensão<br />
Figura 1.31 – Esquema do controle por corrente <strong>de</strong> pico aplicado ao conversor boost.<br />
Algumas vantagens e <strong>de</strong>svantagens <strong>de</strong>sta técnica estão <strong>de</strong>stacadas a seguir:<br />
��Vantagens:<br />
- Freqüência <strong>de</strong> comutação constante;<br />
- Não necessita <strong>de</strong> compensador <strong>de</strong> corrente;<br />
- Constitui-se um verda<strong>de</strong>iro limitador <strong>de</strong> corrente para o interruptor.<br />
��Desvantagens:<br />
- Presença <strong>de</strong> oscilações sub-harmônicas na corrente monitorada para razão cíclica<br />
maior do que 50%, sendo necessária uma rampa <strong>de</strong> compensação;<br />
- Acréscimo da distorção harmônica na corrente <strong>de</strong> entrada para uma tensão <strong>de</strong><br />
entrada mais elevada e/ou carga reduzida, sendo este problema piorado na<br />
presença da rampa <strong>de</strong> compensação;<br />
- Não possibilita o controle do ripple da corrente monitorada em regime transitório,<br />
para a operação no modo <strong>de</strong> condução contínua (MCC).<br />
-<br />
V ref<br />
45
- O controle é mais susceptível aos ruídos <strong>de</strong> comutação. A freqüência <strong>de</strong> resposta<br />
do controle é elevada (o controle atua sempre no bloqueio do interruptor).<br />
1.3.2 - Controle por Corrente Média<br />
Nesta técnica <strong>de</strong> controle, mostrada na Figura 1.32, a corrente <strong>de</strong> entrada é monitorada<br />
e posteriormente filtrada pelo compensador <strong>de</strong> corrente para finalmente ser comparada com o<br />
sinal <strong>de</strong>nte <strong>de</strong> serra, gerando os pulsos PWM para comandar o interruptor principal. Além<br />
disso, o compensador <strong>de</strong> corrente ten<strong>de</strong> a reduzir o erro entre a corrente média <strong>de</strong> entrada e a<br />
referência gerada pela lógica <strong>de</strong> multiplicação.<br />
D 1<br />
D 3<br />
v i (t)<br />
i(t)<br />
D 2<br />
D 4<br />
+<br />
v g<br />
1<br />
K1 Referência<br />
senoidal<br />
-<br />
R S<br />
L<br />
Regulador <strong>de</strong><br />
corrente<br />
D<br />
S C L R L<br />
Multiplicador<br />
z=x.y<br />
x<br />
y<br />
I L<br />
Modulador<br />
PWM<br />
-<br />
+<br />
+<br />
v L<br />
Regulador <strong>de</strong> tensão<br />
Figura 1.32 – Esquema do controle por corrente média aplicado ao conversor boost.<br />
Na seqüência, são discutidas algumas vantagens e <strong>de</strong>svantagens <strong>de</strong>sta técnica.<br />
��Vantagens:<br />
- Freqüência <strong>de</strong> comutação constante;<br />
- Não necessita <strong>de</strong> rampa <strong>de</strong> compensação;<br />
- O controle é menos susceptível aos ruídos <strong>de</strong> comutação, <strong>de</strong>vido à filtragem da<br />
corrente <strong>de</strong> entrada;<br />
- A forma <strong>de</strong> onda da corrente <strong>de</strong> entrada possui uma melhor qualida<strong>de</strong> do que<br />
-<br />
V ref<br />
46
aquela verificada para o controle por corrente <strong>de</strong> pico, tendo em vista que perto do<br />
cruzamento por zero da tensão <strong>de</strong> entrada, a razão cíclica se aproxima do valor<br />
unitário minimizando o tempo morto da corrente <strong>de</strong> entrada.<br />
��Desvantagens:<br />
- A necessida<strong>de</strong> <strong>de</strong> um compensador <strong>de</strong> corrente.<br />
1.3.3 - Controle por Histerese variável (Modulação por Limites <strong>de</strong> Corrente –<br />
MLC)<br />
No controle por histerese, são estabelecidos os limites máximo e mínimo da corrente,<br />
fazendo-se a comutação do interruptor controlado em função <strong>de</strong> tais limites extremos,<br />
conforme exemplificado através da Figura 1.33.<br />
D 1<br />
D 3<br />
v i (t)<br />
i(t)<br />
D 2<br />
D 4<br />
+<br />
v g<br />
1<br />
K1 Referência<br />
senoidal<br />
-<br />
L<br />
I p,ref<br />
I V,ref<br />
S<br />
z=x.y<br />
x<br />
y<br />
Multiplicador<br />
D<br />
Q<br />
FF<br />
R S<br />
C L<br />
I L<br />
R L<br />
-<br />
+<br />
+<br />
v L<br />
Regulador <strong>de</strong> tensão<br />
Figura 1.33 – Esquema do controle por histerese variável aplicado ao conversor boost.<br />
Nesta técnica <strong>de</strong> controle, o interruptor é comandado para a condução quando a<br />
corrente através do indutor atinge um valor menor do que o limite (referência) inferior, e por<br />
outro lado, é comandado para o bloqueio quando a corrente através do indutor se torna maior<br />
do que o limite (referência) superior. Assim, o valor instantâneo da corrente, em regime, é<br />
mantido <strong>de</strong>ntro dos limites estabelecidos e o conversor comporta-se como uma fonte <strong>de</strong><br />
corrente. Tanto a freqüência quanto à largura <strong>de</strong> pulso (razão cíclica) são variáveis,<br />
-<br />
V ref<br />
47
<strong>de</strong>pen<strong>de</strong>ndo dos parâmetros do circuito e dos limites impostos (Largura da banda <strong>de</strong><br />
histerese).<br />
A seguir, são comentadas as principais vantagens e <strong>de</strong>svantagens <strong>de</strong>sta técnica.<br />
��Vantagens:<br />
- Não necessita <strong>de</strong> compensador <strong>de</strong> corrente;<br />
- Não necessita <strong>de</strong> rampa <strong>de</strong> compensação;<br />
- A forma <strong>de</strong> onda da corrente <strong>de</strong> entrada possui uma distorção reduzida, em<br />
relação ao sinal <strong>de</strong> referência;<br />
- Proporciona uma resposta dinâmica melhor do que as técnicas “Controle por<br />
Corrente <strong>de</strong> Pico” e “Controle por Corrente Média”, <strong>de</strong>vido aos atrasos intrínsecos<br />
da modulação PWM e tempo <strong>de</strong> resposta do compensador <strong>de</strong> corrente;<br />
- Possibilita o controle do ripple da corrente monitorada mesmo em regime<br />
transitório, pelo fato da largura da banda <strong>de</strong> histerese ser in<strong>de</strong>pen<strong>de</strong>nte das<br />
gran<strong>de</strong>zas do circuito.<br />
��Desvantagens:<br />
- Freqüência <strong>de</strong> comutação variável;<br />
- O controle usa a informação instantânea da corrente monitorada, portanto, é mais<br />
susceptível aos ruídos <strong>de</strong> comutação.<br />
Dentre as três técnicas analisadas, optou-se pelo “Controle por Histerese”,<br />
consi<strong>de</strong>rando-se além <strong>de</strong> suas vantagens, a simplicida<strong>de</strong> e facilida<strong>de</strong> <strong>de</strong> implementação.<br />
Quanto às <strong>de</strong>svantagens <strong>de</strong>stacadas, existem técnicas utilizadas em controle digital que<br />
possibilitam minimizar a variação da freqüência <strong>de</strong> comutação e a susceptibilida<strong>de</strong> do<br />
controle aos ruídos <strong>de</strong> comutação [45-46].<br />
Finalmente, para a implementação da técnica <strong>de</strong> controle digital proposta, aplicandose<br />
a modulação por histerese, utilizar-se-á um dispositivo programável FPGA e linguagem<br />
VHDL, <strong>de</strong>vido suas características <strong>de</strong> flexibilida<strong>de</strong> e <strong>de</strong> processamento concorrente,<br />
possibilitando executar todos os procedimentos <strong>de</strong> controle <strong>de</strong> forma simultânea.<br />
Neste sentido, o objetivo principal <strong>de</strong>ste trabalho é o aprimoramento e a<br />
implementação digital da lógica <strong>de</strong> controle do Retificador Híbrido Trifásico com Correção<br />
do Fator <strong>de</strong> Potência (PCF-HPR), apresentado em [41], através do uso da Linguagem <strong>de</strong><br />
<strong>de</strong>scrição <strong>de</strong> Hardware VHDL (Hardware Description Language), e a apresentação dos<br />
resultados experimentais.<br />
Neste contexto, a apresentação <strong>de</strong>ste trabalho segue a seguinte estrutura:<br />
48
1) No capítulo 1, é apresentada uma revisão bibliográfica básica, no intuito <strong>de</strong> situar o<br />
trabalho no contexto geral;<br />
2) No capítulo 2, é apresentado com um pouco mais <strong>de</strong> <strong>de</strong>talhe o Retificador Trifásico<br />
Híbrido com Correção do Fator <strong>de</strong> Potência (PCF-HPR) com retificadores controlados<br />
SEPIC, através da análise quantitativa, relacionando a DHT imposta para as correntes <strong>de</strong><br />
entrada com as potências aparente e média processadas pelo retificador controlado, nãocontrolado<br />
e híbrido;<br />
3) No capítulo 3, são apresentadas as análises qualitativa e quantitativa do retificador<br />
monofásico SEPIC que compõe o retificador trifásico híbrido, consi<strong>de</strong>rando a técnica <strong>de</strong><br />
modulação por histerese aplicada;<br />
4) No capítulo 4, é apresentada a metodologia <strong>de</strong> projeto para o Retificador Híbrido<br />
Trifásico com Correção do Fator <strong>de</strong> Potência;<br />
5) No capítulo 5, são apresentados em <strong>de</strong>talhes os circuitos, <strong>de</strong> ataque,<br />
condicionamento e aquisição <strong>de</strong> sinais e o funcionamento do código VHDL <strong>de</strong>senvolvido<br />
para a implementação do controle digital em FPGA;<br />
6) No capítulo 6, são apresentados os resultados experimentais e análises.<br />
7) No capítulo 7, são apresentadas as conclusões finais e as propostas <strong>de</strong> continuida<strong>de</strong><br />
da pesquisa.<br />
49
CAPÍTULO 2<br />
2 - Análise Quantitativa do Retificador Trifásico Híbrido com<br />
Correção do Fator <strong>de</strong> Potência (RTH)<br />
2.1 - Introdução<br />
Neste capítulo apresenta-se a análise quantitativa do Retificador Híbrido Trifásico,<br />
com correção do Fator <strong>de</strong> Potência (RTH). O objetivo <strong>de</strong>sta análise é conhecer o valor eficaz<br />
das correntes <strong>de</strong> entrada e o valor médio da tensão e das correntes <strong>de</strong> saída, bem como as<br />
potências média e aparente processadas através <strong>de</strong> cada estrutura retificadora, controlada e<br />
não-controlada e, conseqüentemente, o Fator <strong>de</strong> Potência (FP), mediante uma DHT (Distorção<br />
Harmônica Total) imposta para as correntes <strong>de</strong> entrada, através <strong>de</strong> uma lógica <strong>de</strong> controle<br />
apropriada para o retificador controlado, consi<strong>de</strong>rando-se o circuito apresentado na Figura<br />
2.1.<br />
N<br />
va ��.t �<br />
vb ��.t �<br />
vc ��.t �<br />
ib2 ��.t �<br />
ic ��.t �<br />
ic2��.t �<br />
ia ��.t� ��.t �<br />
ib ��.t �<br />
N<br />
i a1<br />
ib1��.t �<br />
ic1��.t �<br />
ia2 ��.t �<br />
va ��.t �<br />
ia2��.t �<br />
vb ��.t �<br />
ib2��.t �<br />
vc ��.t �<br />
ic2��.t �<br />
Retif-1<br />
D 1 D 3 D 5<br />
D 2 D 4 D 6<br />
Retif-2<br />
Retif ��.t �<br />
��.t �<br />
i -1<br />
L O1<br />
L O2<br />
C O<br />
Conversor<br />
CC-CC<br />
Conversor<br />
CC-CC<br />
Conversor<br />
CC-CC<br />
R O<br />
iRetif-2 iO ��.t �<br />
im1��.t� vO ��.t �<br />
im1��.t� im2��.t� im2��.t� im3��.t� im3��.t� Figura 2.1 – Retificador Trifásico Híbrido com correção do fator <strong>de</strong> potência (RTH).<br />
50
2.2 – Descrição da Análise Quantitativa<br />
De acordo com a Figura 2.1, observa-se que a análise é genérica, válida para qualquer<br />
conversor CC-CC, com possibilida<strong>de</strong> <strong>de</strong> corrente contínua na entrada, para a composição do<br />
retificador controlado (Retif-2), incluindo os conversores SEPIC ou Boost, já discutidos no<br />
Capítulo 1 [41-43].<br />
Entretanto, observa-se que para aplicação dos conversores retificadores Boost,<br />
a<strong>de</strong>quada adaptação entre os valores <strong>de</strong> projeto da tensão <strong>de</strong> entrada e da tensão média na<br />
carga <strong>de</strong>verá existir (por exemplo, com o uso <strong>de</strong> transformadores associados aos retificadores<br />
Boost). Portanto, as equações que <strong>de</strong>screvem o funcionamento do conversor SEPIC não serão<br />
discutidas nesta análise. Além disso, pressupõe-se que as indutâncias <strong>de</strong> saída (LO1 e LO2) do<br />
retificador não controlado (Retif-1) possuam valores elevados, <strong>de</strong> modo que o ripple da<br />
corrente <strong>de</strong> saída iRetif-1(�.t) possa ser <strong>de</strong>sprezado.<br />
Consi<strong>de</strong>ra-se inicialmente a inexistência do retificador 2, e, o retificador convencional<br />
<strong>de</strong> seis pulsos, cujas tensões e correntes em cada fase, na entrada, possuem as seguintes<br />
formas <strong>de</strong> onda teóricas, <strong>de</strong>fasadas <strong>de</strong> 120º, conforme Figura 2.2.<br />
vb ��.t �<br />
va ��.t �<br />
va ��.t �<br />
I Retif-1 = I O<br />
I Retif-1 = I O<br />
I Retif-1 = I O<br />
0º<br />
30º<br />
60º<br />
120º 180º 240º<br />
90º 150º 210º<br />
ia ��.t� ic ��.t �<br />
300º 360º<br />
270º 330º<br />
ib ��.t� Figura 2.2 – Formas <strong>de</strong> onda <strong>de</strong> tensão e corrente na entrada do Retificador Híbrido (RTH) operando<br />
como um retificador convencional <strong>de</strong> seis pulsos (Retificador 2 inoperante).<br />
t<br />
t<br />
t<br />
51
Conforme as formas <strong>de</strong> onda do retificador convencional <strong>de</strong> seis pulsos, (Figura 2.2), a<br />
corrente média (IRetif-1) <strong>de</strong> saída do Retif-1 é igual à corrente média total (IO) na carga,<br />
(IRetif-1=IO). No entanto, para compor uma corrente <strong>de</strong> entrada senoidal, cada retificador<br />
monofásico SEPIC, pertencente ao Retif-2, <strong>de</strong>verá conduzir uma parcela da corrente <strong>de</strong><br />
entrada, <strong>de</strong> sua respectiva fase, diretamente para a carga e <strong>de</strong> maneira apropriada. Como<br />
exemplo, através da Figura 2.3 visualiza-se a corrente <strong>de</strong> entrada ia(�.t) da fase “a”, com a<br />
composição <strong>de</strong> duas parcelas ia1(�.t) e ia2(�.t), representando o funcionamento do circuito<br />
mostrado na Figura 2.1.<br />
I Retif-1<br />
ia2��.t �<br />
I Retif-1<br />
ib2��.t� I Retif-1<br />
ic2��.t �<br />
0º<br />
60º 120º 180º 240º 300º 360º<br />
30º 90º 150º 210º 270º 330º<br />
ia��.t� ib1��.t� ic ��.t �<br />
ib ��.t� ic1��.t �<br />
ia1��.t �<br />
Figura 2.3 – Formas <strong>de</strong> onda das correntes na entrada do Retificador Híbrido (RTH), impostas como<br />
sendo senoidais através do controle a<strong>de</strong>quado do Retif-2.<br />
t<br />
t<br />
t<br />
t<br />
t<br />
t<br />
t<br />
t<br />
t<br />
52
Desta maneira, a corrente média na carga (IO) passa a ser composta pela soma das<br />
correntes médias <strong>de</strong> saída <strong>de</strong> cada retificador, ou seja: IO=IRetif-1+IRetif-2.<br />
Para facilitar a compreensão da análise, o circuito do Retificador Trifásico Híbrido<br />
com correção do Fator <strong>de</strong> Potência (RTH) é mostrado novamente, através da Figura 2.4,<br />
entretanto, relacionando os valores médios e eficazes das gran<strong>de</strong>zas envolvidas.<br />
N<br />
V aef<br />
V bef<br />
V cef<br />
I cef<br />
I bef<br />
I aef<br />
N<br />
I a1ef<br />
I b1ef<br />
I c1ef<br />
I a2ef<br />
V aef<br />
I b2ef<br />
V bef<br />
Retif-1<br />
D 1 D 3 D 5<br />
D 2 D 4 D 6<br />
Retif-2<br />
L O1<br />
L O2<br />
C O<br />
Conversor<br />
SEPIC<br />
Conversor<br />
SEPIC<br />
I c2ef I m3<br />
V cef<br />
I Retif-1<br />
Conversor<br />
SEPIC<br />
Figura 2.4 – Retificador Híbrido Trifásico com Correção do Fator <strong>de</strong> Potência (RTH).<br />
R O<br />
I O<br />
I m1<br />
I Retif-2<br />
On<strong>de</strong>:<br />
V aef, Vbef e Vcef: Valor eficaz da tensão <strong>de</strong> entrada, nas fases “a”, “b” e “c”;<br />
I aef, Ibef e Icef: Valor eficaz da corrente <strong>de</strong> entrada, nas fases “a”, “b” e “c”;<br />
I a1ef, Ib1ef e Ic1ef: Valor eficaz da corrente <strong>de</strong> entrada do retificador não-controlado, nas<br />
fases “a”, “b” e “c”;<br />
I m2<br />
V O<br />
53
I a2ef, Ib2ef e Ic2ef: Valor eficaz da corrente <strong>de</strong> entrada do retificador controlado, nas fases<br />
“a”, “b” e “c”;<br />
I m1, Im2 e Im3: Valor médio da corrente <strong>de</strong> saída do retificador controlado, nas fases<br />
“a”, “b” e “c”;<br />
IRetif-1: Valor médio da corrente <strong>de</strong> saída do retificador não controlado (Retif-1);<br />
IRetif-2: Valor médio da corrente <strong>de</strong> saída do retificador controlado (Retif-2);<br />
IO: Valor médio da corrente <strong>de</strong> saída através da carga;<br />
VO: Valor médio da tensão <strong>de</strong> saída sobre a carga;<br />
P: Valor médio da potência entregue à carga (Potência ativa);<br />
Pin: Valor médio da potência requerida da fonte <strong>de</strong> alimentação;<br />
S: Valor da potência aparente requerida da fonte <strong>de</strong> alimentação;<br />
�: Rendimento do retificador trifásico híbrido.<br />
Consi<strong>de</strong>rando-se um rendimento <strong>de</strong> valor “�” para o retificador trifásico híbrido,<br />
obtém-se uma relação entre as potências <strong>de</strong> entrada (Pin) e saída (P), dada através da equação<br />
(2.1):<br />
P<br />
Pin � (2.1)<br />
�<br />
Sendo que:<br />
T<br />
1<br />
P in � . ��va��.<br />
t�.ia<br />
��. t��vb��.<br />
t�.i<br />
b ��. t��vc��.<br />
t�.ic<br />
��. t��.<br />
d��.<br />
t�<br />
(2.2)<br />
T<br />
0<br />
On<strong>de</strong>:<br />
T : Período da re<strong>de</strong> em segundos;<br />
RO: Valor da resistência na carga;<br />
2<br />
O<br />
O<br />
54<br />
V<br />
P � VO<br />
. IO<br />
�<br />
(2.3)<br />
R<br />
� : Freqüência angular das tensões <strong>de</strong> entrada, em rd/s.<br />
A potência aparente <strong>de</strong> entrada é dada pela equação (2.4):<br />
S � V . I � V . I � V . I<br />
(2.4)<br />
a<br />
ef aef<br />
ef ef cef<br />
cef<br />
b<br />
Para simplificar a análise, será consi<strong>de</strong>rado que as tensões <strong>de</strong> alimentação possuem um<br />
formato senoidal e estão equilibradas.<br />
Portanto:<br />
ef aef<br />
ef cef<br />
b<br />
b<br />
V � V � V � V<br />
(2.5)
ef aef<br />
ef cef<br />
b<br />
55<br />
I � I � I � I<br />
(2.6)<br />
Assim, as equações (2.2), (2.4), (2.5) e (2.6) são reescritas em função <strong>de</strong> suas<br />
componentes harmônicas, conforme <strong>de</strong>finições apresentadas no capítulo 1:<br />
On<strong>de</strong>:<br />
in<br />
ef<br />
ef(1)<br />
� �<br />
P � 3.V . I . cos �<br />
(2.7)<br />
ef . Ief<br />
1<br />
S � 3.<br />
V<br />
(2.8)<br />
V1<br />
Vef<br />
� (2.9)<br />
2<br />
2 In<br />
I ef � Imd<br />
�<br />
(2.10)<br />
2<br />
� �<br />
n�1<br />
�1 : Ângulo <strong>de</strong> <strong>de</strong>fasagem entre as componentes fundamentais da tensão e da<br />
corrente <strong>de</strong> entrada;<br />
Imd : Valor médio da corrente <strong>de</strong> entrada;<br />
Vef : Valor eficaz da tensão <strong>de</strong> entrada monofásica do retificador trifásico híbrido;<br />
Ief : Valor eficaz da corrente <strong>de</strong> entrada monofásica do retificador trifásico híbrido;<br />
V1 : Valor <strong>de</strong> pico da componente fundamental da tensão <strong>de</strong> entrada do retificador<br />
trifásico híbrido;<br />
Ief(1) : Valor eficaz da componente fundamental da corrente <strong>de</strong> entrada do<br />
retificador trifásico híbrido;<br />
In : Valor <strong>de</strong> pico da componente harmônica da corrente <strong>de</strong> entrada para uma<br />
freqüência <strong>de</strong> índice “n”;<br />
n : Or<strong>de</strong>m harmônica.<br />
As tensões instantâneas <strong>de</strong> entrada (Figura 2.1), são dadas pelas equações (2.11),<br />
(2.12) e (2.13), abaixo:<br />
b<br />
��.t� V . 2.<br />
sen��.t�<br />
2<br />
va � ef<br />
(2.11)<br />
��.t� Vef<br />
. 2.<br />
sen��.t<br />
o<br />
120 �<br />
��.t� V . 2.<br />
sen��.t<br />
o<br />
120 �<br />
v � �<br />
(2.12)<br />
v � �<br />
(2.13)<br />
c<br />
ef<br />
Relacionando-se as equações (2.7), (2.8) e (2.10), reescreve-se a <strong>de</strong>finição do Fator <strong>de</strong><br />
Potência, já apresentada no capítulo 1, conforme equação (2.14):<br />
Pin<br />
1<br />
FP � �<br />
. cos��1�<br />
(2.14)<br />
S<br />
2<br />
1�<br />
( DHT)
Substituindo a equação (2.1) em (2.14) obtém-se a relação entre a potência aparente <strong>de</strong><br />
entrada e a potência média <strong>de</strong> saída do retificador trifásico híbrido, através da (2.15):<br />
P<br />
FP. � � (2.15)<br />
S<br />
Simplificando (2.15), tem-se:<br />
�<br />
P<br />
S<br />
cos<br />
���. �<br />
56<br />
1<br />
� � FP.<br />
� �<br />
(2.16)<br />
2<br />
1�<br />
( DHT)<br />
On<strong>de</strong>:<br />
� : Parâmetro auxiliar.<br />
Logo, substituindo-se as equações (2.3) e (2.8) em (2.16), obtém-se (2.17):<br />
I<br />
ef<br />
VO<br />
� (2.17)<br />
3.V .R . �<br />
ef<br />
A tensão média <strong>de</strong> saída “VO” é calculada por meio da equação (2.18), na seqüência:<br />
V<br />
T<br />
O �<br />
0<br />
2<br />
O<br />
1<br />
� . vO<br />
��.t�. d��.t�<br />
(2.18)<br />
T<br />
Um período da tensão <strong>de</strong> saída vO(�.t) correspon<strong>de</strong> a 60° (�/3). Conforme Figura 2.2,<br />
no intervalo <strong>de</strong> 90º a 150º, o qual constitui um período da tensão vO(�.t), as tensões <strong>de</strong> fase<br />
com valor mais positivo e mais negativo são va(�.t) e vb(�.t), respectivamente. Assim, a<br />
tensão instantânea <strong>de</strong> saída é calculada conforme (2.19):<br />
� .t��v��.t��v��.t�<br />
vO a<br />
b<br />
� (2.19)<br />
Substituindo (2.11) e (2.12) em (2.19) e fazendo as <strong>de</strong>vidas manipulações<br />
matemáticas, obtém-se (2.20) a seguir:<br />
� �<br />
3<br />
vO ��.t�� .Vef<br />
. 3.sen��.t��cos��.t�<br />
(2.20)<br />
2<br />
Observa-se que (2.20) expressa a tensão instantânea <strong>de</strong> saída da ponte retificadora<br />
trifásica, no intervalo <strong>de</strong> 90° a 150°, <strong>de</strong>sconsi<strong>de</strong>rando o efeito do filtro LO e CO <strong>de</strong> saída.<br />
Entretanto, isto não interfere no cálculo do valor médio da tensão na carga. Portanto,<br />
substituindo (2.20) em (2.18), tem-se (2.21), consi<strong>de</strong>rando T=2.� e retificador <strong>de</strong> 6 pulsos:<br />
5.�<br />
6<br />
� 3.sen��.t�<br />
cos��.t��.<br />
d��t�<br />
6. 3.<br />
Vef<br />
VO<br />
� . � �<br />
(2.21)<br />
2.�.<br />
2<br />
Resolvendo a integral em (2.21), resulta na expressão (2.22):<br />
�<br />
2
Vef<br />
.3. 6<br />
VO<br />
� (2.22)<br />
�<br />
Substituindo-se (2.22) em (2.17), obtém-se a corrente eficaz <strong>de</strong> entrada (Ief), <strong>de</strong> linha,<br />
em função da tensão <strong>de</strong> entrada (Vef), <strong>de</strong> linha, e da carga (RO), com (2.23).<br />
I<br />
18.Vef<br />
�<br />
2<br />
� .R . �<br />
57<br />
ef (2.23)<br />
O<br />
Substituindo-se (2.22) em (2.23), obtém-se uma relação direta entre a corrente eficaz<br />
<strong>de</strong> entrada (Ief) e a corrente média <strong>de</strong> saída (IO), dada através da (2.24).<br />
6.IO<br />
Ief<br />
�<br />
(2.24)<br />
�.<br />
�<br />
As equações obtidas até o momento são válidas tanto para o retificador híbrido em<br />
análise quanto para o retificador comum <strong>de</strong> seis pulsos (Ponte <strong>de</strong> Graetz), sendo, portanto,<br />
encontradas em literaturas clássicas <strong>de</strong> eletrônica <strong>de</strong> potência [47], com algumas<br />
aproximações em alguns casos.<br />
Desse modo, (2.24) po<strong>de</strong>rá ser adaptada, para obter uma das relações entre as<br />
correntes eficazes <strong>de</strong> entrada (Ia1ef, Ib1ef e Ic1ef) do retificador não controlado (Retif-1), com a<br />
sua corrente média <strong>de</strong> saída (IRetif-1). Como se consi<strong>de</strong>rou um sistema equilibrado,<br />
analogamente à (2.6), po<strong>de</strong>-se estabelecer o seguinte:<br />
On<strong>de</strong>:<br />
I � I � I � I<br />
(2.25)<br />
1ef a1ef<br />
b1ef<br />
c1ef<br />
I � I � I � I<br />
(2.26)<br />
2ef a2ef<br />
b2ef<br />
c2ef<br />
I1ef : Valor eficaz da corrente <strong>de</strong> linha <strong>de</strong> entrada do retificador não controlado;<br />
I2ef : Valor eficaz da corrente <strong>de</strong> linha <strong>de</strong> entrada do retificador controlado.<br />
Assim, adaptando (2.24), obtém-se (2.27):<br />
6<br />
I1ef<br />
� . IRetif<br />
-1<br />
(2.27)<br />
�. �<br />
A relação entre os valores médios das correntes <strong>de</strong> saída do retificador híbrido<br />
trifásico (Figura 2.4), constituem as seguintes expressões:<br />
I � I � I<br />
(2.28)<br />
O<br />
Retif -2<br />
Retif -1<br />
m1<br />
Retif -2<br />
I � I � I � I<br />
(2.29)<br />
Na Figura 2.3, é importante esclarecer que o formato senoidal das correntes <strong>de</strong> entrada<br />
do retificador trifásico híbrido necessita <strong>de</strong> uma relação constante entre as correntes <strong>de</strong><br />
m2<br />
m3
entrada dos retificadores trifásicos controlado e não controlado nas fases “a”, “b” e “c”,<br />
respectivamente. Para uma melhor compreensão disto, serão analisadas com mais <strong>de</strong>talhes as<br />
correntes ia1(�.t) e ia2(�.t) que compõem ia(�.t), através da Figura 2.5.<br />
I m<br />
I Retif-1<br />
I Retif-1<br />
I m<br />
DHT = 0<br />
0º 60º 120º 180º 240º 300º 360º<br />
30º 90º 150º 210º 270º 330º<br />
ia ��.t� isen��.t �<br />
ia1��.t �<br />
ia2��.t �<br />
Figura 2.5 – Formas <strong>de</strong> onda da corrente <strong>de</strong> entrada do Retificador Híbrido (RTH), na fase “a”,<br />
imposta como sendo senoidal através do controle do Retif-2.<br />
Conforme Figura 2.5, a corrente ia2(�.t) segue uma corrente <strong>de</strong> referência, a qual é<br />
gerada subtraindo-se a corrente ia1(�.t) <strong>de</strong> uma corrente <strong>de</strong> referência senoidal isen(�.t)<br />
imposta por (2.30):<br />
Sendo que:<br />
��.t� i ��.t��i��.t� ia2 sen a1<br />
t<br />
t<br />
t<br />
58<br />
� (2.30)<br />
��.t� I . sen��.t�<br />
i m<br />
sen � (2.31)<br />
A relação entre as amplitu<strong>de</strong>s máximas das correntes isen(�.t) e ia1(�.t) constitui um<br />
parâmetro <strong>de</strong> controle (K), importante nesta análise, dado por (2.32).<br />
Im<br />
K � (2.32)<br />
I<br />
Retif -1<br />
Assim, (2.31) po<strong>de</strong> ser reescrita conforme a seguir:<br />
��.t� K.<br />
I . sen��.t�<br />
i Retif -1<br />
sen � (2.33)
No caso da Figura 2.5, o parâmetro “K” é igual a 2 e ia(�.t) possui DHT nula. Po<strong>de</strong>-se<br />
observar que para qualquer “K>2” a DHT <strong>de</strong> ia(�.t) também é nula.<br />
Seguindo o mesmo raciocínio usado para compor ia(�.t), na Figura 2.6 é<br />
exemplificada a situação em que “K
��.t��i��.t� isen a1<br />
K.I Retif-1<br />
I Retif-1<br />
DHT > 0<br />
��t<br />
0º<br />
30º<br />
60º<br />
120º 180º 240º 300º 360º<br />
90º 150º 210º 270º 330º<br />
ia��.t� isen��.t� ia1��.t� ia2��.t� Figura 2.7 – Formas <strong>de</strong> onda da corrente <strong>de</strong> entrada do Retificador Híbrido (RTH), na fase “a”,<br />
imposta como sendo senoidal através do controle do Retif-2, para K
controlado (Retif-2) e uma corrente <strong>de</strong> entrada ia(�.t) com uma DHT máxima permitida pelas<br />
normas reguladoras IEC 61000-3-2 e IEC 61000-3-4.<br />
Conhecendo-se os parâmetros “K” e a “DHT” das correntes, os valores eficazes das<br />
correntes <strong>de</strong> entrada Ief, Ia1ef e Ia2ef e os valores médios das correntes <strong>de</strong> saída IRetif-1 e IRetif-2,<br />
po<strong>de</strong>rão ser <strong>de</strong>terminados.<br />
De posse <strong>de</strong>stes valores, calcula-se também as potências aparente e média <strong>de</strong> cada<br />
retificador trifásico, o controlado (Retif-2) e o não controlado (Retif-1).<br />
O passo inicial é <strong>de</strong>compor em série <strong>de</strong> Fourier as correntes ia1(�.t) e ia2(�.t),<br />
apresentadas na Figura 2.7.<br />
Posteriormente, somando-se as componentes <strong>de</strong> Fourier <strong>de</strong> ia1(�.t) e ia2(�.t), obtém-se<br />
ia(�.t) também em série <strong>de</strong> Fourier, o que possibilitará <strong>de</strong>terminar um valor <strong>de</strong> “K” para uma<br />
DHT imposta para ia(�.t).<br />
Cabe observar que (2.30) não mais representa matematicamente a corrente ia2(�.t)<br />
(Figura 2.7), tornando-se necessário encontrar uma outra expressão, que resulte ia2(�.t)=0<br />
durante a variação angular “��t”.<br />
Observa-se ainda que a variável “��t” é uma expressão <strong>de</strong>pen<strong>de</strong>nte <strong>de</strong> “K”, obtida da<br />
seguinte maneira:<br />
Na Figura 2.7 é <strong>de</strong>stacado o ângulo em que a função isen(�.t)=ia1(�.t)=IRetif-1.<br />
Impondo-se que isen(�.t)=IRetif-1 através da equação (2.33), obtém-se o seu ângulo<br />
correspon<strong>de</strong>nte (�t), conforme (2.34).<br />
� 1 �<br />
�.t � arcsen�<br />
�<br />
� K �<br />
Este ângulo po<strong>de</strong> também ser representado através da (2.35), abaixo:<br />
(2.34)<br />
�<br />
�.t � �. �t<br />
�<br />
6<br />
(2.35)<br />
Igualando-se (2.34) e (2.35), obtém-se (2.36):<br />
� � 1 � �<br />
�<br />
�arcsen�<br />
� � , se : 1 � K � 2�<br />
� K � 6<br />
��<br />
��<br />
�. �t<br />
� �0<br />
, se : K � 2<br />
�<br />
(2.36)<br />
�Análise<br />
não realizada , se : K � 1�<br />
�<br />
�<br />
��<br />
��<br />
61
Na seqüência será encontrada a nova expressão matemática <strong>de</strong> ia2(�.t), seguindo o<br />
raciocínio apresentado através da Figura 2.8.<br />
I Retif-1<br />
I Retif-1<br />
I Retif-1<br />
K.I Retif-1<br />
I Retif-1<br />
��t<br />
0º<br />
30º<br />
60º<br />
120º 180º 240º 300º 360º<br />
90º 150º 210º 270º 330º<br />
ia2��.t �<br />
i� ��.t� i �<br />
t<br />
i� ��.t� t<br />
��.t� t<br />
t<br />
t<br />
isen��.t� Figura 2.8 – Formas <strong>de</strong> onda da corrente <strong>de</strong> entrada do Retificador Híbrido (RTH), na fase “a”,<br />
imposta como sendo senoidal através do controle do Retif-2, para K
i<br />
i<br />
��.t� ��.t� i ��.t��i��.t� i� � �<br />
�<br />
�<br />
�<br />
�<br />
�<br />
�0,<br />
� �<br />
�<br />
�<br />
�<br />
�<br />
�<br />
�i<br />
a1<br />
63<br />
� (2.38)<br />
��<br />
� ��<br />
� � �.t � � ��t;<br />
6 6 ��<br />
�<br />
��<br />
�5.�<br />
5.�<br />
� ��t<br />
� �.t � ; ��<br />
� 6<br />
6 ��<br />
se �<br />
��<br />
�7.�<br />
7.�<br />
� �.t � � ��t;<br />
��<br />
� 6 6 �<br />
�<br />
11.�<br />
11.�<br />
�<br />
� � ��t<br />
� �.t � �<br />
� (2.39)<br />
��.t� �<br />
�<br />
�<br />
�<br />
�<br />
�i<br />
� �<br />
�<br />
�<br />
�<br />
�<br />
�<br />
�0,<br />
� � � ����<br />
� 6<br />
6 �<br />
�.t , intervalo �.t<br />
��<br />
� ��<br />
� � �.t � � ��t;<br />
6 6 ��<br />
�<br />
��<br />
�5.�<br />
5.�<br />
� ��t<br />
� �.t � ; ��<br />
� 6<br />
6 ��<br />
��.t�, se�<br />
��<br />
�7.�<br />
7.�<br />
� �.t � � ��t;<br />
��<br />
� 6 6 ��<br />
�<br />
��<br />
11.�<br />
11.�<br />
� � ��t<br />
� �.t � ��<br />
� 6<br />
6 ��<br />
�<br />
intervalo �.t<br />
�<br />
sen<br />
� (2.40)<br />
Substituindo (2.38) em (2.37), tem-se (2.41).<br />
��.t� i ��.t��i��.t��i��.t� ia2 sen � �<br />
� (2.41)<br />
2.2.1 – Decomposição em Série <strong>de</strong> Fourier das Correntes <strong>de</strong> Entrada dos Retificadores<br />
Controlado e Não Controlado<br />
A corrente <strong>de</strong> entrada do retificador não controlado (Figura 2.7), ia1(�.t), é<br />
representada pela seguinte equação:<br />
��.t� �<br />
� 5.� �<br />
�<br />
IRetif<br />
-1,<br />
se : � �.t �<br />
6 6 �<br />
�<br />
�<br />
�<br />
7.� 11.� �<br />
� ��<br />
IRetif<br />
- , se : � �.t � �<br />
�<br />
6 6 �<br />
�0,<br />
intervalo �.t<br />
�<br />
�<br />
�<br />
�<br />
�<br />
ia1 1<br />
(2.42)<br />
Decompondo ia1(�.t) nos termos constantes A0, A1 e B1 da Série <strong>de</strong> Fourier,<br />
consi<strong>de</strong>rando-se T=2�, conforme as equações seguintes:<br />
O termo A0 é <strong>de</strong>terminado por (2.43):<br />
�
Substituindo (2.42) em (2.43), resulta em (2.44):<br />
T<br />
64<br />
1<br />
A 0 � . �i<br />
a1��.t�.d��.t�<br />
(2.43)<br />
T<br />
0<br />
�5.�<br />
11.� �<br />
� 6<br />
6<br />
IRetif<br />
-1<br />
�<br />
A 0 � . � � d��.t���d��.t��<br />
(2.44)<br />
2.� � �<br />
7.� ��<br />
� 6<br />
6<br />
Resolvendo-se (2.44), o termo A0=0, <strong>de</strong>vido o valor médio <strong>de</strong> ia1(�.t) ser nulo.<br />
O termo A1 é <strong>de</strong>terminado por (2.45):<br />
T<br />
2<br />
A 1 � . � ia1��.t�.sen�n.<br />
�.<br />
t�.d��.t�<br />
(2.45)<br />
T<br />
Substituindo (2.42) em (2.45), obtém-se (2.46):<br />
0<br />
�5.�<br />
11.�<br />
�<br />
6<br />
6<br />
IRetif<br />
-1<br />
�<br />
�<br />
A 1 � . � �sen�n.<br />
�.<br />
t�.d��.t���sen�n.<br />
�.<br />
t�.d��.t��<br />
(2.46)<br />
� � �<br />
7.�<br />
��<br />
� 6<br />
6<br />
Resolvendo (2.46), resulta em (2.47):<br />
On<strong>de</strong>:<br />
I<br />
Retif -1<br />
�n� . F �n� A1 � A1<br />
(2.47)<br />
�<br />
� � � � 5.� � � 7.� � � 11.� �<br />
cos�n.<br />
� � cos�n.<br />
� � cos�n.<br />
� � cos�n.<br />
�<br />
6 6 6<br />
6<br />
FA1�n�� � � � � � � � �<br />
(2.48)<br />
n<br />
n : Or<strong>de</strong>m harmônica.<br />
O termo B1 é <strong>de</strong>terminado por (2.49):<br />
Substituindo-se (2.42) em (2.49), obtém-se (2.50):<br />
Sendo que:<br />
T<br />
2<br />
B 1 � . �i<br />
a1��.t�.cos�n.<br />
�.<br />
t�.d��.t�<br />
(2.49)<br />
T<br />
0<br />
�5.�<br />
11.�<br />
�<br />
6<br />
6<br />
IRetif<br />
-1<br />
�<br />
�<br />
B 1 � . � �cos�n.<br />
�.<br />
t�.d��.t���cos�n.<br />
�.<br />
t�.d��.t��<br />
(2.50)<br />
� � �<br />
7.�<br />
��<br />
� 6<br />
6<br />
I<br />
Retif -1<br />
�n� . F �n� B1 � B1<br />
(2.51)<br />
�
� � � � 5.<br />
� � � 7.<br />
� � � 11.<br />
� �<br />
� sen�<br />
n.<br />
� � sen�<br />
n.<br />
� � sen�<br />
n.<br />
� � sen�<br />
n.<br />
�<br />
6 6 6<br />
6<br />
FB1�n�� � � � � � � � �<br />
(2.52)<br />
n<br />
Somando-se (2.47) e (2.51), tem-se a soma total dos termos da Série <strong>de</strong> Fourier,<br />
conforme (2.53).<br />
On<strong>de</strong>:<br />
I<br />
Retif -1<br />
�n� . F �n� �<br />
65<br />
ia1_Fourier � 1<br />
(2.53)<br />
�n� F �n��F �n� F1 A1 B1<br />
� (2.54)<br />
A corrente ia1(�.t) po<strong>de</strong> também ser representada por (2.55), aplicando-se o somatório<br />
em (2.53), conforme abaixo:<br />
� � � � � � � � � �� � �<br />
� �<br />
�<br />
IRetif<br />
-1<br />
�.<br />
t � . ��FA1<br />
n . sen n.<br />
�.<br />
t � �FB1<br />
n . cos n.<br />
�.<br />
t<br />
i a1_Fourier<br />
(2.55)<br />
�. � �n�1<br />
n�1<br />
Através da (2.53) calcula-se também o valor eficaz da corrente ia1(�.t), conforme<br />
(2.56).<br />
� �<br />
n�1<br />
2<br />
�n� IRetif<br />
-1<br />
F1<br />
I a1ef_Fourier<br />
� .<br />
(2.56)<br />
�. � 2<br />
Observa-se que o valor eficaz calculado através da (2.56) é equivalente ao valor eficaz<br />
calculado por (2.27). Para que tal equivalência seja verda<strong>de</strong>ira, é necessário que o parâmetro<br />
auxiliar “�” (dado por (2.16)) apareça no <strong>de</strong>nominador <strong>de</strong> (2.55) e (2.56), uma vez que o<br />
mesmo existe em (2.27).<br />
O cálculo da DHT <strong>de</strong> ia1(�.t) é obtido através da (2.57).<br />
�<br />
2<br />
�F1<br />
n�2<br />
a1 � 1<br />
�<br />
1<br />
n�1<br />
�n� DHT_i (2.57)<br />
F<br />
Na seqüência é feita a <strong>de</strong>composição da corrente ia2(�.t) em Série <strong>de</strong> Fourier, com<br />
T=2�. Conforme (2.41), ia2(�.t) é composta por três equações: isen(�.t), i�(�.t) e i�(�.t). A<br />
função isen(�.t) não precisa ser <strong>de</strong>composta por ser uma senói<strong>de</strong> <strong>de</strong> 60Hz. Portanto, serão<br />
�n� <strong>de</strong>compostas em Série <strong>de</strong> Fourier as funções i�(�.t) e i�(�.t).<br />
Calculando os termos constantes A�0, A�1 e B�1 da Série <strong>de</strong> Fourier <strong>de</strong> i�(�.t):<br />
O termo A�0 é <strong>de</strong>terminado por (2.58):
T<br />
� i�<br />
0<br />
Substituindo (2.39) em (2.58), resulta em (2.59):<br />
66<br />
1<br />
A �0 � . ��.t�.d��.t� (2.58)<br />
T<br />
�5.�<br />
11.�<br />
���t<br />
���t<br />
�<br />
� 6<br />
6<br />
IRetif<br />
-1<br />
�<br />
A �0 � . � � d��.t��<br />
� d��.t��<br />
(2.59)<br />
2.� � �<br />
7.�<br />
���t<br />
���t<br />
��<br />
� 6<br />
6<br />
Analogamente à corrente ia1(�.t), i�(�.t) também possui valor médio nulo, portanto o<br />
termo A�0=0.<br />
O termo A�1 é <strong>de</strong>terminado por (2.60):<br />
T<br />
2<br />
A �1 � . �i<br />
� ��.t�.sen�n. �.t�.d��.t�<br />
(2.60)<br />
T<br />
Levando a equação (2.39) em (2.60), obtém-se (2.61):<br />
0<br />
�5.�<br />
11.�<br />
���t<br />
���t<br />
�<br />
� 6<br />
6<br />
IRetif<br />
-1<br />
�<br />
A �1 � . � �sen�n.<br />
�.<br />
t�.d��.t���sen�n.<br />
�.<br />
t�.d��.t��<br />
(2.61)<br />
� � �<br />
7.�<br />
���t<br />
���t<br />
��<br />
� 6<br />
6<br />
Resolvendo (2.61) resulta em (2.62)<br />
Sendo que:<br />
I<br />
Retif -1<br />
�n, K�<br />
. F �n, K�<br />
A �1 � A�<br />
(2.62)<br />
�<br />
�n, K�<br />
F �n�. cos�n.<br />
�. �t��F<br />
�n�. sen�n.<br />
�. �t�<br />
FA� A1<br />
A2<br />
� (2.63)<br />
Em (2.63), FA�(n,K) está em função <strong>de</strong> “K” porque o termo ��t é <strong>de</strong>pen<strong>de</strong>nte <strong>de</strong> “K”<br />
(conforme (2.36)).<br />
O termo FA1(n) é calculado através da (2.48) e o termo FA2(n) é calculado por (2.64).<br />
� � � � 5.<br />
� � � 7.<br />
� � � 11.<br />
� �<br />
� sen�<br />
n.<br />
� � sen�<br />
n.<br />
� � sen�<br />
n.<br />
� � sen�<br />
n.<br />
�<br />
6 6 6<br />
6<br />
FA2 �n�� � � � � � � � �<br />
(2.64)<br />
n<br />
O termo B�1 é <strong>de</strong>terminado por (2.65):<br />
Levando (2.39) em (2.65), obtém-se (2.66):<br />
T<br />
2<br />
B �1 � . �i<br />
� ��.t�.cos�n. �.<br />
t�.d��.t�<br />
(2.65)<br />
T<br />
0
�5.�<br />
11.�<br />
���t<br />
���t<br />
�<br />
� 6<br />
6<br />
IRetif<br />
-1<br />
�<br />
B �1 � . � � cos�n.<br />
�.<br />
t�.d��.t���cos�n.<br />
�.<br />
t�.d��.t��<br />
(2.66)<br />
� � �<br />
7.�<br />
���t<br />
���t<br />
��<br />
� 6<br />
6<br />
Resolvendo (2.66), obtém-se (2.67):<br />
Sendo que:<br />
I<br />
Retif -1<br />
�n, K�<br />
. F �n, K�<br />
�<br />
67<br />
B�1 � B�<br />
(2.67)<br />
�n, K�<br />
F �n�. cos�n.<br />
�. �t��F<br />
�n�. sen�n.<br />
�. �t�<br />
FB� B1<br />
B2<br />
� (2.68)<br />
Em (2.68), o termo FB1(n) é calculado por (2.52) e FB2(n) é calculado através da<br />
(2.69).<br />
� � � � 5.<br />
� � � 7.<br />
� � � 11.<br />
� �<br />
� cos�n.<br />
� � cos�n.<br />
� � cos�n.<br />
� � cos�n.<br />
�<br />
6 6 6<br />
6<br />
FB2 �n�� � � � � � � � �<br />
(2.69)<br />
n<br />
Somando-se (2.63) e (2.68), tem-se a soma total dos termos da Série <strong>de</strong> Fourier,<br />
através da (2.70).<br />
Sendo que:<br />
IRetif<br />
-1_<br />
�_Fourier �n, K��<br />
. F �n, K�<br />
(2.70)<br />
�<br />
i �<br />
�n, K�<br />
F �n, K��F�n,<br />
K�<br />
F� A�<br />
B�<br />
� (2.71)<br />
Portanto, i�(�.t) po<strong>de</strong> também ser representada por (2.72), <strong>de</strong>senvolvendo-se (2.70),<br />
conforme a seguir:<br />
� �<br />
�<br />
��FA�<br />
�n, K�.<br />
sen�n.<br />
�.<br />
t���<br />
IRetif<br />
-1<br />
�n�1<br />
�<br />
i �_Fourier ��. t��<br />
. �<br />
�<br />
(2.72)<br />
�. � �<br />
��<br />
� � � �� � �FB�<br />
n, K . cos n.<br />
�.<br />
t<br />
�<br />
�<br />
n�1<br />
�<br />
Na seqüência, utilizando-se (2.70), calcula-se o valor eficaz <strong>de</strong> i�(�.t) conforme (2.73).<br />
� �<br />
n�1<br />
2<br />
�n, K�<br />
IRetif<br />
-1<br />
F�1<br />
I �_Fourier � .<br />
(2.73)<br />
�. � 2<br />
Calculando os termos constantes A�0, A�1 e B�1 da Série <strong>de</strong> Fourier <strong>de</strong> i�(�.t):<br />
O termo A�0 é <strong>de</strong>terminado por (2.74):
T<br />
�i �<br />
0<br />
Substituindo (2.40) em (2.74), resulta em (2.75):<br />
68<br />
1<br />
A �0 � . ��.t�.d��.t� (2.74)<br />
T<br />
��<br />
5.�<br />
���t<br />
�<br />
�6<br />
6<br />
�<br />
� �sen��.t�.d��.t��<br />
�sen��.t�.d��.t���<br />
� �<br />
5.�<br />
���t<br />
�<br />
K.IRetif<br />
-1<br />
� 6<br />
6<br />
�<br />
A �0<br />
� . �<br />
� (2.75)<br />
2.� 7.�<br />
11.�<br />
� ���t<br />
�<br />
6<br />
6<br />
�<br />
� � � � �� � � � ��<br />
� �sen<br />
�.t .d �.t �sen<br />
�.t .d �.t<br />
�<br />
7.�<br />
11.�<br />
�<br />
���t<br />
�<br />
�<br />
6<br />
6<br />
�<br />
Como i�(�.t) também possui valor médio nulo, o termo A�0=0.<br />
O termo A�1 é <strong>de</strong>terminado por (2.76):<br />
T<br />
�i �<br />
0<br />
2<br />
A �1 � . ��. t�.sen�n.<br />
�.<br />
t�.d��.t�<br />
(2.76)<br />
T<br />
Substituindo-se (2.40) em (2.76), obtém-se (2.77):<br />
On<strong>de</strong>:<br />
��<br />
5.�<br />
���t<br />
�<br />
�6<br />
6<br />
�<br />
� � Y�n,<br />
�.t�.<br />
d��.t��<br />
� Y�n,<br />
�.t�.d��.t���<br />
� �<br />
5.�<br />
���tt<br />
�<br />
K.IRetif<br />
-1<br />
� 6<br />
6<br />
�<br />
A �1<br />
� . �<br />
� (2.77)<br />
2.� 7.�<br />
11.�<br />
� ���t<br />
�<br />
6<br />
6<br />
�<br />
� � � � �� � � � ��<br />
� � Y n, �.t .d �.t � Y n, �.t .d �.t<br />
�<br />
7.�<br />
11.�<br />
�<br />
���t<br />
�<br />
�<br />
6<br />
6<br />
�<br />
�n, �.<br />
t�<br />
sen��.<br />
t�.sen�n.<br />
�.<br />
t�<br />
Y � (2.78)<br />
Manipulando-se (2.77) <strong>de</strong>vidamente, obtém-se (2.79):<br />
Sendo que:<br />
K.IRetif<br />
-1<br />
A �1�n, K��<br />
. F�<br />
�n, K�<br />
(2.79)<br />
2.�<br />
F �n, K��FA��n,<br />
K��4.<br />
Cinicial<br />
�K� �n, K��M�n,<br />
K��M�n,<br />
K��M�n,<br />
K��M�n,<br />
K�<br />
� (2.80)<br />
FA 1<br />
2<br />
3<br />
4<br />
� (2.81)<br />
Em (2.80), o termo Cinicial(n,K) representa a condição inicial das integrais<br />
<strong>de</strong>senvolvidas através da (2.77), para n=1.
Este termo é escrito com mais <strong>de</strong>talhes pela (2.82).<br />
On<strong>de</strong>:<br />
inicial<br />
�K�� C �x, K�<br />
� �<br />
x�1<br />
C (2.82)<br />
n<br />
� � � � ��<br />
� � � ��<br />
�<br />
��<br />
sen��x�1�.<br />
� � �.<br />
�t<br />
��<br />
� sen��x�1�.<br />
� ��<br />
�<br />
� � � 6 ��<br />
� � 6 ��<br />
��<br />
�<br />
�x�1� � � � �<br />
Cn �x, K���<br />
�.<br />
sen�<br />
x. � (2.83)<br />
� � � � ��<br />
� � � ��<br />
� �<br />
� � � � � � 2<br />
sen<br />
� � x �1<br />
. � � �.<br />
�t<br />
��<br />
sen�<br />
x �1<br />
. � ��<br />
� � 6 ��<br />
� � 6 ��<br />
�<br />
��<br />
�<br />
�<br />
�x�1� �<br />
Os termos M1(n,K), M2(n,K), M3(n,K) e M4(n,K) existentes em (2.81) são <strong>de</strong>talhados<br />
a seguir.<br />
� � � � ��<br />
� � � ��<br />
�<br />
��<br />
sen��n�1�.<br />
� � �.<br />
�t<br />
��<br />
� sen��n�1�.<br />
� ��<br />
�<br />
� � � 6 ��<br />
� � 6 ��<br />
��<br />
�<br />
�n�1� �<br />
M1 �n, K���<br />
� (2.84)<br />
� � � � ��<br />
� � � ��<br />
sen � � � � � �<br />
� � n �1<br />
. � � �.<br />
�t<br />
��<br />
sen�<br />
n �1<br />
. � ��<br />
� � 6 ��<br />
� � 6 ��<br />
�<br />
��<br />
�<br />
�<br />
�n�1� �<br />
� � � 5.� ��<br />
� � 5.� ��<br />
�<br />
��<br />
sen��n�1�.<br />
� ��<br />
� sen��n�1�.<br />
� � �.<br />
�t<br />
��<br />
�<br />
� � � 6 ��<br />
� � 6 ��<br />
��<br />
�<br />
�n�1� �<br />
M 2 �n, K���<br />
� (2.85)<br />
� � � 5.� ��<br />
� � 5.� ��<br />
sen � � � � �<br />
�<br />
� � n �1<br />
. � ��<br />
sen�<br />
n �1<br />
. � � �.<br />
�t<br />
��<br />
� � 6 ��<br />
� � 6 ��<br />
�<br />
��<br />
�<br />
�<br />
�n�1� �<br />
� � � 7.� ��<br />
� � 7.� ��<br />
�<br />
��<br />
sen��n�1�.<br />
� � �.<br />
�t<br />
��<br />
� sen��n�1�.<br />
� ��<br />
�<br />
� � � 6 ��<br />
� � 6 ��<br />
��<br />
�<br />
�n�1� �<br />
M3 �n, K���<br />
� (2.86)<br />
� � � 7.� ��<br />
� � 7.� ��<br />
sen � � � � � �<br />
� � n �1<br />
. � � �.<br />
�t<br />
��<br />
sen�<br />
n �1<br />
. � ��<br />
� � 6 ��<br />
� � 6 ��<br />
�<br />
��<br />
�<br />
�<br />
�n�1� �<br />
69
Portanto:<br />
� � �11.�<br />
��<br />
� �11.�<br />
��<br />
�<br />
��<br />
sen��n�1�.<br />
� ��<br />
� sen��n�1�.<br />
� � �.<br />
�t<br />
��<br />
�<br />
� � � 6 ��<br />
� � 6 ��<br />
��<br />
�<br />
�n�1� �<br />
M 4 �n, K���<br />
� (2.87)<br />
� � �11.�<br />
��<br />
� �11.�<br />
��<br />
sen � � � � �<br />
�<br />
� � n �1<br />
. � ��<br />
sen�<br />
n �1<br />
. � � �.<br />
�t<br />
��<br />
� � 6 ��<br />
� � 6 ��<br />
�<br />
��<br />
�<br />
�<br />
�n�1� �<br />
O termo B�1 resulta em valor nulo, <strong>de</strong>vido à função i�(�.t) ser uma função ímpar.<br />
�n, K�<br />
A �n, K�<br />
i _Fourier �1<br />
Substituindo-se (2.79) em (2.88), tem-se que:<br />
� � (2.88)<br />
70<br />
K.IRetif<br />
-1<br />
i �_Fourier �n, K��<br />
. F�<br />
�n, K�<br />
(2.89)<br />
2.�<br />
Substituindo-se (2.80) em (2.89) e aplicando o somatório, i�(�.t) é também<br />
representada através da sua série <strong>de</strong> Fourier.<br />
i<br />
��. t�<br />
K.IRetif<br />
�<br />
2.�. �<br />
�<br />
��<br />
�<br />
�<br />
��<br />
�<br />
FA<br />
. n�1<br />
4.<br />
C<br />
�n, K�.<br />
sen�n.<br />
�.<br />
t�<br />
-1<br />
�<br />
�_Fourier<br />
(2.90)<br />
inicial<br />
�<br />
��<br />
�<br />
� � � � � K . sen �.<br />
t �<br />
A equação (2.33) po<strong>de</strong> também ser apresentada da seguinte forma (n=1):<br />
��. t�<br />
K.<br />
I . sen�n.<br />
�.<br />
t�<br />
i r<br />
Retif -1<br />
sen_Fourie � (2.91)<br />
Assim, consi<strong>de</strong>rando apenas o termo <strong>de</strong> Fourier <strong>de</strong> (2.91), obtém a seguinte equação.<br />
sen_Fourier<br />
�K� K.<br />
IRetif<br />
-1<br />
i � (2.92)<br />
Na seqüência reescreve-se (2.41) consi<strong>de</strong>rando o somatório <strong>de</strong> suas componentes da<br />
série <strong>de</strong> Fourier.<br />
��. t�<br />
i ��. t��i<br />
��. t��i<br />
��. t�<br />
ia2_Fourier sen_Fourier<br />
�_Fourier �_Fourier<br />
� (2.93)<br />
Para que a proporcionalida<strong>de</strong> entre as correntes ia1(�.t) e ia2(�.t) seja mantida, o<br />
parâmetro auxiliar “�” também aparece no <strong>de</strong>nominador das equações (2.94), (2.96), (2.97) e<br />
(2.98), conforme consi<strong>de</strong>rações feitas para (2.55) e (2.56).<br />
Substituindo-se (2.72), (2.90) e (2.91) em (2.93) , obtém ia2_Fourier(�.t) <strong>de</strong>talhada em<br />
(2.94).
� � ��<br />
� �<br />
� �<br />
� � � �<br />
� �<br />
� �<br />
� �� � ��<br />
�<br />
�<br />
�<br />
�<br />
�<br />
K. � � 2.<br />
Cinicial<br />
K . sen �.<br />
t �<br />
�<br />
� IRetif<br />
-1<br />
��<br />
��<br />
i a2_Fourier �.<br />
t � . ���<br />
FB�<br />
n, K . cos n.<br />
�.<br />
t �<br />
� (2.94)<br />
�. � � n�1<br />
� � � K.FA<br />
� n, K �<br />
���<br />
�<br />
�FA�<br />
n, K �<br />
�.<br />
sen n.<br />
�.<br />
t<br />
� n�1<br />
�<br />
2 � �<br />
Reescrevendo (2.93) consi<strong>de</strong>rando-se apenas os termos das Séries <strong>de</strong> Fourier, em<br />
função <strong>de</strong> “n” e “K”.<br />
�n, K�<br />
i �K��i�n, K��i<br />
�n, K�<br />
ia2_Fourier sen_Fourier<br />
�_Fourier<br />
�_Fourier<br />
� (2.95)<br />
Substituindo-se em (2.95) as equações (2.70), (2.89) e (2.92) obtém-se (2.96).<br />
i<br />
I<br />
�. �<br />
�<br />
�<br />
�<br />
�<br />
Substituindo (2.80) em (2.96) resulta em (2.97):<br />
Retif -1_<br />
�n, K��<br />
. K.� � F �n, K�<br />
K.F�<br />
�<br />
2<br />
�n, K�<br />
a2_Fourier (2.96)<br />
i<br />
IRetif<br />
�<br />
�. �<br />
�<br />
��<br />
F�<br />
. �<br />
�<br />
��<br />
K.<br />
�n, K�<br />
K.F<br />
�<br />
�n, K�<br />
A�<br />
-1<br />
a2_Fourier �n, K�<br />
2<br />
(2.97)<br />
�<br />
��<br />
�<br />
���2.C �K�� �<br />
inicial �<br />
Através da (2.97), calcula-se o valor eficaz <strong>de</strong> ia2_Fourier(�.t).<br />
Sendo que:<br />
2<br />
2<br />
�K� F �n, K�<br />
I F<br />
Retif -1<br />
2_60Hz<br />
2_n�1<br />
I a2ef_Fourier<br />
� .<br />
�<br />
(2.98)<br />
�. � 2<br />
2<br />
1<br />
�<br />
n�1<br />
� �<br />
n�2<br />
�<br />
�<br />
�<br />
�n, K�<br />
� K.FA�<br />
�<br />
F 2_60Hz �K��K. ���2.Cinicial �K����F��n, K��<br />
� (2.99)<br />
�<br />
2 �<br />
�n, K�<br />
K.FA�<br />
F2_n�1<br />
�n, K��<br />
F�<br />
�n, K��<br />
(2.100)<br />
2<br />
On<strong>de</strong> os termos F�(n,K) e FA�(n,K) que compõem (2.100) são respectivamente<br />
calculados por (2.71) e (2.81). A DHT <strong>de</strong> ia2_Fourier(�.t) é calculada através da equação<br />
abaixo.<br />
DHT_i<br />
a2<br />
�<br />
n 2<br />
�<br />
�<br />
F<br />
2<br />
2_n�1<br />
�n, K�<br />
�K� 71<br />
� (2.101)<br />
F<br />
2_60Hz<br />
Finalmente, com as correntes ia1(�.t) e ia2(�.t) <strong>de</strong>compostas em Séries <strong>de</strong> Fourier,<br />
<strong>de</strong>termina-se a Série <strong>de</strong> Fourier <strong>de</strong> ia(�.t), conforme a seguir.<br />
��. t�<br />
i ��. t��i<br />
��. t�<br />
ia_Fourier a1_Fourier a2_Fourier<br />
� (2.102)
Substituindo-se (2.55) e (2.94) em (2.102), obtém-se (2103).<br />
�n, K�<br />
� �<br />
�<br />
K.FA�<br />
� �<br />
��<br />
�FA1�n��FA�<br />
�n, K��<br />
�.<br />
sen�n.<br />
�.<br />
t���<br />
�n�1<br />
�<br />
2 � �<br />
� IRetif<br />
-1<br />
��<br />
��<br />
ia_Fourier<br />
��. t��<br />
. ��<br />
��FB1�n��FB�<br />
�n, K��.<br />
cos�n.<br />
�.<br />
t��<br />
� (2.103)<br />
�. � � n�1<br />
�<br />
��<br />
K. ���2. C �K��. sen��.<br />
t�<br />
�<br />
inicial<br />
�<br />
�<br />
��<br />
��<br />
Reescrevendo (2.103) consi<strong>de</strong>rando-se apenas os termos das Séries <strong>de</strong> Fourier, em<br />
função <strong>de</strong> “n” e “K”.<br />
�n, K�<br />
i �n��i �n, K�<br />
ia_Fourier a1_Fourier a2_Fourier<br />
Substituindo (2.53) e (2.97) em (2.104), resulta em (2105):<br />
i<br />
IRetif<br />
-<br />
�<br />
�. �<br />
72<br />
� (2.104)<br />
�<br />
�F1<br />
. �<br />
�<br />
��<br />
K.<br />
�n��F�n, K�<br />
K.F<br />
�<br />
�n, K�<br />
A�<br />
1_<br />
�<br />
a_Fourier �n, K�<br />
2<br />
(2.105)<br />
�<br />
��<br />
�<br />
���2.C �K�� �<br />
inicial<br />
�<br />
A partir <strong>de</strong> (2.105) calcula-se o valor eficaz <strong>de</strong> ia_Fourier(�.t), a seguir.<br />
Sendo que:<br />
2<br />
2<br />
�K� F �n, K�<br />
I F<br />
Retif -1<br />
a_60Hz<br />
a_n�1<br />
I aef_Fourier<br />
� .<br />
�<br />
(2.106)<br />
�. � 2<br />
2<br />
F<br />
a_n�1<br />
�n, K�<br />
F �n��F�n, K�<br />
� �<br />
n�2<br />
�n, K�<br />
K.FA�<br />
� 1 � �<br />
(2.107)<br />
2<br />
�n, K�<br />
1<br />
�<br />
K.FA�<br />
�<br />
F a_60Hz �K��K. ���2.Cinicial �K�����F1�n��F��n, K��<br />
� (2.108)<br />
n�1<br />
�<br />
2 �<br />
A DHT <strong>de</strong> ia_Fourier(�.t) é calculada através da (2.109), aplicando-se as equações<br />
(2.107) e (2.108 ).<br />
DHT_i<br />
a<br />
�<br />
n 2<br />
�<br />
�<br />
F<br />
2<br />
a_n�1<br />
�n, K�<br />
� (2.109)<br />
F<br />
a_60Hz<br />
2.2.2 – Análise das Potências Média e Aparente em Função <strong>de</strong> uma DHT Imposta<br />
para as Correntes <strong>de</strong> Entrada<br />
Para que se possa calcular as potências média e aparente processadas por ambos os<br />
retificadores, não controlado e controlado, é necessário conhecer inicialmente o valor médio<br />
�K�
das correntes <strong>de</strong> saída (IRetif-1 e IRetif-2) e eficaz <strong>de</strong> entrada (Ia1ef e Ia2ef), respectivamente.<br />
Observa-se que as correntes <strong>de</strong> entrada (ia1(�.t) e ia2(�.t)) possuem valores médios<br />
nulos no período da re<strong>de</strong> alimentação <strong>de</strong>vido a simetria <strong>de</strong> suas formas <strong>de</strong> onda.<br />
Porém as potências médias <strong>de</strong> entrada serão calculadas através da potência<br />
instantânea. A corrente eficaz Ia1ef po<strong>de</strong> ser calculada através das equações (2.27) e (2.56) e<br />
Ia2ef é calculada pela equação (2.98).<br />
No entanto, a solução <strong>de</strong>stas equações <strong>de</strong>pen<strong>de</strong> <strong>de</strong> que os valores, da corrente “IRetif-1”<br />
e do parâmetro <strong>de</strong> controle “K”, sejam conhecidos.<br />
No intuito <strong>de</strong> facilitar a compreensão <strong>de</strong>sta análise, escolheu-se um ponto <strong>de</strong> operação<br />
do retificador trifásico híbrido para exemplificar um projeto, cujos dados são apresentados na<br />
tabela 2.1.<br />
Tabela 2.1 – Dados <strong>de</strong> projeto do Retificador Trifásico Híbrido (RTH).<br />
Dados <strong>de</strong> Projeto<br />
Potência média nominal <strong>de</strong> saída P = 3,0 kW<br />
Tensão <strong>de</strong> fase eficaz <strong>de</strong> alimentação Vef = 127 V<br />
Tensão média <strong>de</strong> saída * VO = 297 V<br />
Corrente média <strong>de</strong> saída IO = 10 A<br />
Resistência <strong>de</strong> carga RO = 29,7 �<br />
Rendimento � = 0,95<br />
Fator <strong>de</strong> <strong>de</strong>slocamento entre as componentes<br />
fundamentais <strong>de</strong> tensão e corrente na entrada<br />
DHT das correntes <strong>de</strong> entrada<br />
* Calculada através da equação (22).<br />
Cos(�1) = 1<br />
DHT=0,025 => Caso (a)<br />
DHT=0 => Caso (b)<br />
DHT=0,15 => Caso (c)<br />
73
1) Análise para o caso (a): DHT=0,025.<br />
�� O parâmetro K :<br />
Logicamente, a DHT adotada para as correntes <strong>de</strong> entrada (Tabela 2.1), <strong>de</strong>verá ser tal<br />
que atenda às restrições impostas pelas normas reguladoras internacionais.<br />
Nestes exemplos <strong>de</strong> projeto adotar-se-ão três diferentes valores (DHT=0,025, DHT=0<br />
e DHT=0,15). Com a escolha da DHT, aplicando-se um método numérico qualquer na<br />
equação (2.109), <strong>de</strong>termina-se o valor do parâmetro “K” correspon<strong>de</strong>nte, conforme Figura<br />
2.9. Para este projeto (DHT=0,025), o valor encontrado correspon<strong>de</strong> a K=1,633.<br />
DHT=0,15<br />
DHT<br />
DHT=0,025<br />
DHT=0<br />
0,200<br />
0,175<br />
0,125<br />
0,100<br />
0,075<br />
0,050<br />
1,00 1,26 1,38 1,50 1,75 1,88<br />
K=1,1<br />
caso (c)<br />
K<br />
caso (a)<br />
K=1,633<br />
caso (b)<br />
Figura 2.9 – Variação do parâmetro “K” em função da DHT escolhida para as correntes <strong>de</strong> entrada do<br />
retificador trifásico híbrido.<br />
�� Valor médio da corrente e da potência <strong>de</strong> saída do Retif-1:<br />
Inicialmente faz-se a simplificação da (2.106).<br />
I<br />
aef_Fourier<br />
2<br />
2<br />
Sendo que: �K��F �K�� F �n, K�<br />
a_60Hz<br />
K=2<br />
74<br />
IRetif<br />
-1<br />
� . G�K�<br />
(2.110)<br />
�. �.<br />
2<br />
� �<br />
n�2<br />
G (2.111)<br />
a_n�1<br />
O parâmetro auxiliar “�” {dado pela (2.16)} é reescrito a seguir através da (2.112).<br />
�<br />
cos<br />
��� .�<br />
1 � (2.112)<br />
2<br />
1�<br />
(DHT)
Da equação (2.112) e com os dados Cos(�1)=1, �=0,95 e DHT=0,025, obtém-se:<br />
�=0,949.<br />
Como Ief = Iaef_Fourier, igualam-se (2.23) e (2.110) e manipulando-se <strong>de</strong>vidamente a<br />
expressão, obtém-se (2.113) que possibilita calcular “IRetif-1” em função <strong>de</strong> “K”.<br />
I<br />
18.<br />
2.<br />
V<br />
75<br />
ef<br />
Retif -1<br />
� (2.113)<br />
�.R O.<br />
G�K�<br />
Da equação (2.113) e com os dados Vef=127 V, RO=29,7 � e K=1,633, obtém-se:<br />
IRetif-1=6,72 A.<br />
Assim, com (2.114) <strong>de</strong>termina-se a potência média <strong>de</strong> saída processada pelo<br />
retificador não controlado.<br />
P � V .I<br />
(2.114)<br />
1<br />
O<br />
Retif -1<br />
Pela equação (2.114) e com dados VO=297 V e IRetif-1=6,72 A, obtém-se: P1=1996 W.<br />
�� Valor eficaz <strong>de</strong> ia(�.t) :<br />
Conhecendo-se o valor IRetif-1, calcula-se através da (2.23) ou (2.106) o valor eficaz da<br />
corrente <strong>de</strong> entrada, Ief, do retificador trifásico híbrido. Observa-se que Ief=Iaef=Iaef_Fourier.<br />
Portanto, pela (2.106) e com os dados IRetif-1=6,72 A, �=0,949 e K=1,633, obtém-se:<br />
Ief=8,212 A.<br />
Na Figura 2.10 visualiza-se a forma <strong>de</strong> onda teórica da corrente <strong>de</strong> entrada ia(�.t),<br />
gerada através da equação (2.103), com n=400, sendo:<br />
n : Or<strong>de</strong>m harmônica.<br />
i a (t)<br />
13,5 A<br />
9,0 A<br />
4,5 A<br />
0<br />
-4,5 A<br />
-9,0 A<br />
DHT=0,025<br />
-13,5 A<br />
0 2,8ms 5,6ms 8,33ms 11,13ms 13,93ms 16,67ms<br />
Figura 2.10 – Corrente <strong>de</strong> entrada do retificador trifásico híbrido, na fase “a”.<br />
t
A norma técnica que regulamenta a DHT para retificadores trifásicos cujas correntes<br />
eficazes <strong>de</strong> entrada por fase são menores do que 16A é a IEC 61000-3-2.<br />
Na tabela 2.2, apresentam-se os valores admissíveis <strong>de</strong> cada componente harmônica e<br />
aos valores das componentes harmônicas da corrente ia(�.t) (Figura 2.10), para comparação e<br />
análise.<br />
Tabela 2.2 – Verificação das componentes harmônicas da corrente <strong>de</strong> entrada ia(�.t) quanto ao<br />
atendimento da Norma Internacional IEC 61000-3-2.<br />
Componente<br />
harmônica (n)<br />
Norma Internacional IEC 61000-3-2<br />
Valor eficaz máximo admissível<br />
(In)<br />
Corrente ia(�.t) apresentada na<br />
Figura 2.10 (DHT=2,5%)<br />
Valor eficaz<br />
(In)<br />
3 2,30 0,08<br />
5 1,14 0,02<br />
7 0,77 0,06<br />
9 0,40 0,07<br />
11 0,33 0,01<br />
13 0,21 0,06<br />
15 0,15 0,06<br />
17 0,13 0,02<br />
19 0,12 0,06<br />
21 0,10 0,04<br />
23 0,10 0,03<br />
25 0,09 0,06<br />
27 0,08 0,02<br />
29 0,08 0,03<br />
31 0,07 0,05<br />
33 0,06 0,01<br />
Na Tabela 2.2 constam apenas as componentes harmônicas ímpares, pois a equação<br />
(2.103) que <strong>de</strong>screve ia(�.t) possui somente termos ímpares, cujos valores são menores do<br />
aqueles apresentados na tabela 2.2. Portanto a corrente ia(�.t) visualizada na Figura 2.10 está<br />
em conformida<strong>de</strong> com a norma IEC 61000-3-2. Os valores relacionados na Tabela 2.2 são<br />
visualizados graficamente através da Figura 2.11 a seguir:<br />
76
Valor máximo eficaz [A]<br />
2,4<br />
2,2<br />
2,0<br />
1,8<br />
1,6<br />
1,4<br />
1,2<br />
1,0<br />
0,8<br />
0,6<br />
0,4<br />
0,2<br />
0<br />
DHT = 2,5 %<br />
IEC 61000-3-2 IEC 61000-3-2<br />
Retificador híbrido HPF (Fase "a")<br />
2 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33<br />
Or<strong>de</strong>m harmônica<br />
Figura 2.11 – Espectro harmônico para a corrente <strong>de</strong> entrada ia(�.t) (Valor teórico).<br />
�� Valor eficaz <strong>de</strong> ia1(�.t):<br />
Utilizando-se (2.27) ou (2.56) <strong>de</strong>termina-se o valor eficaz da corrente <strong>de</strong> entrada, Ia1ef,<br />
do retificador não controlado.<br />
Através da (2.56) e com os dados IRetif-1=6,72 A e �=0,949, obtém-se:<br />
Ia1ef=5,77 A.<br />
A forma <strong>de</strong> onda <strong>de</strong> ia1(�.t) é reconstruída através do somatório em (2.55), sendo a<br />
curva apresentada na Figura 2.12.<br />
i a1 (t)<br />
13,5 A<br />
9,0 A<br />
4,5 A<br />
0<br />
-4,5 A<br />
-9,0 A<br />
-13,5 A<br />
DHT=0,31<br />
0 2,8ms 5,6ms 8,33ms 11,13ms 13,93ms 16,67ms<br />
Figura 2.12 – Corrente <strong>de</strong> entrada do retificador trifásico não controlado, na fase “a”.<br />
t<br />
77
�� A DHT <strong>de</strong> ia1(�.t):<br />
Calcula-se a DHT <strong>de</strong> ia1(�.t) através da equação (2.57). A DHT <strong>de</strong> ia1(�.t) não<br />
<strong>de</strong>pen<strong>de</strong> do valor <strong>de</strong> DHT escolhida para a corrente <strong>de</strong> entrada ia(�.t). Depen<strong>de</strong> apenas do<br />
valor da indutância <strong>de</strong> saída (LO1+LO2) do retificador não controlado. Consi<strong>de</strong>rando-se que<br />
esta indutância possua um valor bastante elevado, a DHT <strong>de</strong> ia1(�.t) se manterá em torno <strong>de</strong><br />
30%. Neste projeto obteve-se uma DHT <strong>de</strong> 31%.<br />
�� Valor eficaz <strong>de</strong> ia2(�.t) :<br />
O valor eficaz da corrente <strong>de</strong> entrada do retificador monofásico SEPIC1 é calculado<br />
através da (2.98).<br />
Com os dados IRetif-1=6,72 A, �=0,949 e K=1,633, obtém-se: Ia2ef=3,14 A.<br />
Na Figura 2.13 é visualizada a forma <strong>de</strong> onda da corrente ia2(�.t) gerada pela equação<br />
(2.94).<br />
i a2 (t)<br />
13,5 A<br />
9,0 A<br />
4,5 A<br />
0<br />
-4,5 A<br />
-9,0 A<br />
-13,5 A<br />
0 2,8ms 5,6ms 8,33ms 11,13ms 13,93ms 16,67ms<br />
Figura 2.13 – Corrente <strong>de</strong> entrada do retificador controlado, na fase “a”.<br />
�� Valor médio da corrente e potência <strong>de</strong> saída do Retif-2 :<br />
Pela equação (2.28), com o valor IRetif-1 (2.113) e corrente <strong>de</strong> carga (IO), calcula-se a<br />
corrente média <strong>de</strong> saída (IRetif-2) do retificador controlado.<br />
Assim, com os dados IRetif-1=6,72 A e IO=10 A, obtém-se: IRetif-2=3,38 A.<br />
De acordo com (2.28) existe uma relação linear entre as correntes médias <strong>de</strong> saída<br />
IRetif-1 e IRetif-2. Dividindo-se ambas as equações (2.28) e (2.113) pela corrente média total (IO)<br />
obtém-se uma relação normalizada, possibilitando analisar a evolução <strong>de</strong> IRetif-1 e IRetif-2 em<br />
t<br />
78
termos percentuais, em função da variação do parâmetro “K”, conforme Figura 2.14, dada por<br />
(2.115) e (2.116).<br />
91,7%<br />
67,2%<br />
32,8%<br />
8,3%<br />
%<br />
100<br />
80<br />
60<br />
50<br />
40<br />
20<br />
0<br />
�K� 79<br />
2.<br />
3.<br />
Vef<br />
IRetif<br />
-1%<br />
� (2.115)<br />
G<br />
I � 1�<br />
I<br />
(2.116)<br />
Retif -2_%<br />
IRetif<br />
-1%<br />
IRetif<br />
-2%<br />
Retif -1_%<br />
1,0 1,2 1,4 1,6 1,8 2,0<br />
DHT=0,15<br />
K=1,1<br />
caso (c)<br />
K<br />
DHT>0<br />
DHT=0,025<br />
K=1,633<br />
caso (a)<br />
caso (b)<br />
DHT=0<br />
K=2<br />
55,1%<br />
44,9%<br />
DHT=0<br />
Figura 2.14 – Variação percentual das correntes médias <strong>de</strong> saída dos retificadores controlado e não<br />
controlado, em função do parâmetro “K”.<br />
Logicamente, a região <strong>de</strong> interesse prático é aquela em que K é entre 1 e 2,<br />
minimizando-se a potência processada pelos retificadores controlados, e observando-se o<br />
atendimento às normas <strong>de</strong> limitação <strong>de</strong> conteúdo harmônico para as correntes <strong>de</strong> entrada.<br />
Desta forma, para a região <strong>de</strong> interesse, a relação é linear entre as correntes médias <strong>de</strong><br />
saída IRetif-1 e IRetif-2, conforme Figura 2.14. Esta condição resulta ainda do fato <strong>de</strong> que o<br />
retificador não controlado impõe o valor médio da tensão <strong>de</strong> saída do retificador trifásico<br />
híbrido conforme (2.22). A medida em que se aumenta a transferência <strong>de</strong> energia através do<br />
retificador controlado (aumento do valor do parâmetro K), e, conseqüentemente, o valor da
corrente média IRetif-2, reduz-se na mesma proporção a corrente média <strong>de</strong> saída do retificador<br />
não controlado, IRetif-1.<br />
Analisando-se <strong>de</strong> forma conjunta as Figuras 2.9 e 2.14, nota-se que para uma DHT<br />
menor do que 3% o parâmetro “K” cresce numa taxa elevada, aumentando-se também o<br />
percentual <strong>de</strong> potência ativa processada pelo retificador controlado. Portanto, <strong>de</strong>ve ser<br />
consi<strong>de</strong>rada a possibilida<strong>de</strong> <strong>de</strong> que o ponto <strong>de</strong> operação a ser escolhido contemple uma DHT<br />
<strong>de</strong> valor um pouco acima <strong>de</strong> 3%, <strong>de</strong>s<strong>de</strong> que a norma seja respeitada. Assim, minimiza-se o<br />
carregamento do retificador controlado, melhorando-se a eficiência do conjunto como um<br />
todo. No caso <strong>de</strong>sta análise, conforme está <strong>de</strong>stacado na Figura 2.14, o retificador controlado<br />
conduz 32,8% para manter a DHT <strong>de</strong> 2,5%, referente ao caso (a), 44,9% para manter a DHT<br />
<strong>de</strong> 0%, referente ao caso (b), e 8,3% para manter a DHT <strong>de</strong> 15%, referente ao caso (c), para<br />
as correntes <strong>de</strong> entrada.<br />
Através da (2.117) calcula-se a potência média <strong>de</strong> saída (P2) processada pelo<br />
retificador controlado.<br />
2<br />
O<br />
Retif -2<br />
80<br />
P � V .I<br />
(2.117)<br />
Com dados VO=297 V e IRetif-2=3,38 A, obtém-se: P2=1004 W.<br />
�� Valores médios das correntes e das potências <strong>de</strong> saída dos retificadores monofásicos<br />
SEPIC:<br />
Sendo um sistema equilibrado (Im1=Im2=Im3) po<strong>de</strong>-se reescrever a (2.29) e calcular o<br />
valor médio das correntes <strong>de</strong> saída <strong>de</strong> cada retificador monofásico SEPIC, conforme (2.118),<br />
a seguir:<br />
IRetif<br />
-2<br />
Im1<br />
� (2.118)<br />
3<br />
Com dados IRetif-2=3,38 A, obtém-se: Im1=1,127 A.<br />
Conseqüentemente, os retificadores monofásicos controlados processarão o mesmo<br />
percentual <strong>de</strong> potência ativa, ou seja: (Pmd1= Pmd2= Pmd3).<br />
On<strong>de</strong>:<br />
Pmd1, Pmd2 e Pmd3 : Potência ativa processada, pelo retificadores monofásicos:<br />
Portanto:<br />
SEPIC1, SEPIC2 e SEPIC3.<br />
P<br />
md1<br />
Com dados P2=1004 W, obtém-se: Pmd1=334,7 W.<br />
P2<br />
� (2.119)<br />
3
�� Valores das potências média e aparente <strong>de</strong> entrada dos retificadores controlado, não<br />
controlado e do retificador trifásico híbrido:<br />
��Retificador trifásico híbrido: Para um sistema equilibrado, as potências média (Pin) e<br />
aparente (S) <strong>de</strong> entrada são <strong>de</strong>terminadas conforme (2.7) e (2.8), reescritas a seguir:<br />
in<br />
ef<br />
ef(1)<br />
� �<br />
1<br />
81<br />
P � 3.V . I . cos �<br />
(2.120)<br />
S � 3.<br />
V<br />
(2.121)<br />
ef . Ief<br />
Calculando o valor da potência aparente (S):<br />
Da equação (2.121) e com os dados: Vef=127 V e Ief=8,212 A, obtém-se: S=3129 VA.<br />
Calculando o valor da potência ativa (Pin):<br />
Na equação (2.120) o termo Ief(1) representa o valor eficaz da componente fundamental<br />
da corrente <strong>de</strong> entrada ia(�.t).<br />
Deste modo, a equação (2.106) é reescrita consi<strong>de</strong>rando apenas a sua componente<br />
fundamental, conforme a seguir:<br />
I F �K� Retif -1<br />
a_60Hz<br />
Iaef_Fourier(1)<br />
� .<br />
(2.122)<br />
�. � 2<br />
Como Ief(1)= Ief_Fourier(1), então substitui-se (2.122) em (2.120).<br />
3.Vef<br />
.IRetif<br />
-1<br />
Pin � . Fa_60Hz<br />
�K�. cos��1�<br />
(2.123)<br />
�. �.<br />
2<br />
Da equação (2.123) e com os dados: Vef=127 V, IRetif-1=6,72 A, �=0,949, cos(�1)=1 e<br />
K=1,633, obtém-se: Pin=3128 W.<br />
A seguir, na Figura 2.15, é mostrada a curva teórica da variação do Fator <strong>de</strong> Potência<br />
{dado pela equação (2.14)} do retificador trifásico híbrido, on<strong>de</strong> o seu valor permanece<br />
próximo da unida<strong>de</strong> em toda a faixa <strong>de</strong> variação do parâmetro <strong>de</strong> controle “K”, consi<strong>de</strong>randose<br />
1� K � 2 .<br />
A equação (2.14) é reescrita através <strong>de</strong> (2.124).<br />
Pin<br />
1<br />
FP � �<br />
. cos��1�<br />
(2.124)<br />
S<br />
2<br />
1�<br />
( DHT)
FP=0,999<br />
FP<br />
1,000<br />
0,996<br />
0,992<br />
0,988<br />
0,984<br />
0,980<br />
1,0 1,2 1,4 1,6 1,8 2,0<br />
K<br />
DHT=0,025<br />
K=1,633<br />
Figura 2.15 – Variação do Fator <strong>de</strong> Potência do retificador trifásico híbrido, em função do parâmetro<br />
“K”.<br />
��Retificador não-controlado: Através das equações (2.7), (2.8) e (2.25), <strong>de</strong>fine-se<br />
(2.125), para o cálculo da potência aparente (S1), e (2.126) para o cálculo <strong>de</strong> potência<br />
ativa (Pin1).<br />
in1<br />
1 ef 1ef<br />
82<br />
I . V . 3 S � (2.125)<br />
ef<br />
1ef(1)<br />
Calculando o valor da potência aparente (S1):<br />
� �<br />
P � 3.V . I . cos �<br />
(2.126)<br />
Da equação (2.126) e com os dados: Vef=127 V e I1ef=5,77 A, obtém-se: S1=2198 VA.<br />
Calculando o valor da potência ativa (Pin1):<br />
Como I1ef(1)= Ia1ef_Fourier(1), substitui-se (2.56) em (2.126), consi<strong>de</strong>rando apenas a sua<br />
componente fundamental.<br />
3.V .I<br />
P �<br />
1<br />
ef Retif -1<br />
in1<br />
� . � F1<br />
�. �.<br />
2 n�1<br />
1<br />
�n�. cos�<br />
�<br />
1<br />
(2.127)<br />
Da equação (2.127) e com os dados: Vef=127 V, IRetif-1=6,72 A, �=0,949, cos(�1)=1 e<br />
K=1,633, obtém-se: Pin1=2102 W.<br />
Diferentemente do que foi constatado para a Figura 2.15, o Fator <strong>de</strong> Potência (FP1) do<br />
retificador trifásico não controlado {dado pela (2.128)}, mantém-se constante uma vez que o<br />
formato da corrente ia1(�.t) não controlada não <strong>de</strong>pen<strong>de</strong> do valor do parâmetro <strong>de</strong> controle<br />
“K”, conforme Figura 2.16.
FP 1<br />
0,960<br />
0,958<br />
0,956<br />
0,954<br />
0,952<br />
1<br />
83<br />
Pin1<br />
FP1 � (2.128)<br />
S<br />
FP=0,9565<br />
0,950<br />
1,0 1,2 1,4 1,6 1,8 2,0<br />
Figura 2.16 – Variação do Fator <strong>de</strong> Potência do retificador não controlado, em função do parâmetro<br />
“K”.<br />
��Retificador controlado: Analogamente, pelas equações (2.7), (2.8) e (2.26) <strong>de</strong>fine-se<br />
(2.129), para o cálculo da potência aparente (S2), e (2.130) para o cálculo <strong>de</strong> potência<br />
ativa (Pin2).<br />
in 2<br />
K<br />
I . V . 3 S � (2.129)<br />
2 ef 2ef<br />
ef<br />
2ef(1)<br />
Calculando o valor da potência aparente (S2):<br />
� �<br />
P � 3.V . I . cos �<br />
(2.130)<br />
Da equação (2.129) e com os dados: Vef=127 V e I2ef=3,14 A, obtém-se:<br />
S2=1196 VA.<br />
Calculando o valor da potência ativa (Pin2):<br />
Como I2ef(1)= Ia2ef_Fourier(1), substitui-se (2.98) em (2.130), consi<strong>de</strong>rando apenas a sua<br />
componente fundamental.<br />
3.Vef<br />
.IRetif<br />
-1<br />
Pin 2 � . F2<br />
_ 60Hz<br />
�K�. cos��1�<br />
(2.131)<br />
�. �.<br />
2<br />
Da equação (2.131) e com os dados: Vef=127 V, IRetif-1=6,72 A, �=0,949, cos(�1)=1 e<br />
K=1,633, obtém-se: Pin2=1025 W.<br />
O Fator <strong>de</strong> Potência (FP2) do retificador trifásico controlado (dado pela equação<br />
2.132), varia entre 0,26 (para K=1) e 0,94 (para K=2), conforme Figura 2.17, <strong>de</strong>vido ao<br />
conteúdo harmônico elevado da corrente ia2(�.t) .<br />
1
FP=0,86<br />
FP 2<br />
1,0<br />
0,8<br />
0,6<br />
0,4<br />
0,2<br />
0<br />
2<br />
84<br />
Pin<br />
2<br />
FP2 � (2.132)<br />
S<br />
1,0 1,2 1,4 1,6 1,8 2,0<br />
K DHT=0,025<br />
K=1,633<br />
Figura 2.17 – Variação do Fator <strong>de</strong> Potência do retificador controlado, em função do parâmetro “K”.<br />
Na seqüência (Figura 2.18) as duas curvas, (Pin1%) e (Pin2%), representam a variação<br />
percentual das potências médias <strong>de</strong> entrada dos retificadores não controlado e controlado,<br />
respectivamente, em função do parâmetro “K”.<br />
De forma idêntica às potências médias <strong>de</strong> saída (mostradas na Figura 2.14), as<br />
potências médias <strong>de</strong> entrada possuem uma relação linear e <strong>de</strong> mesmo percentual em toda a<br />
faixa <strong>de</strong> variação <strong>de</strong> “K”.<br />
Em contrapartida o variação percentual das potências aparente <strong>de</strong> entrada dos<br />
retificadores não controlado (S1%) e controlado (S2%) variam <strong>de</strong> forma não linear em relação<br />
à potência aparente total <strong>de</strong> entrada (S), conforme Figura 2.19.<br />
Isto ocorre porque não existe uma combinação linear entre as correntes <strong>de</strong> entrada<br />
ia1(�.t) e ia2(�.t).<br />
A combinação linear entre ia1(�.t) e ia2(�.t) implicaria no fato <strong>de</strong> que a relação entre<br />
as equações (2.56) e (2.98) <strong>de</strong>veria resultar em um valor constante único para todas as<br />
componentes harmônicas (exemplo: Equação (2.133)), o que <strong>de</strong> fato não ocorre. Dividindo<br />
(2.56) por (2.98) resulta em:<br />
�Valor<br />
constante para�<br />
�<br />
� �<br />
�qualquer<br />
n � 1 �<br />
F<br />
2<br />
2_60Hz<br />
2<br />
�<br />
�<br />
n�1<br />
2<br />
1<br />
F<br />
�n� 2<br />
� � �<br />
2<br />
K F2_n�1<br />
�n, K�<br />
� �<br />
n�2<br />
2<br />
(2.133)
91,7%<br />
67,2%<br />
32,8%<br />
8,3%<br />
%<br />
100<br />
80<br />
60<br />
50<br />
40<br />
20<br />
0<br />
1,0 1,2 1,4 1,6 1,8 2,0<br />
DHT=0,15<br />
K=1,1<br />
caso (c)<br />
P in1 %<br />
P in2 %<br />
K<br />
DHT=0,025<br />
K=1,633<br />
caso (a)<br />
caso (b)<br />
DHT=0<br />
K=2<br />
55,1%<br />
44,9%<br />
Figura 2.18 – Variação percentual das potências médias <strong>de</strong> entrada dos retificadores controlado e<br />
não controlado, em função do parâmetro “K”.<br />
94,9%<br />
70,3%<br />
38,2%<br />
21,9%<br />
%<br />
100<br />
80<br />
60<br />
50<br />
40<br />
20<br />
0<br />
caso (c)<br />
S 2 %<br />
1,0 1,2 1,4 1,6 1,8 2,0<br />
DHT=0,15<br />
K=1,1<br />
K<br />
S 1 %<br />
caso (a)<br />
DHT=0,025<br />
K=1,633<br />
caso (b)<br />
DHT=0<br />
K=2<br />
56,7%<br />
47,9%<br />
Figura 2.19 – Variação percentual das potências aparente <strong>de</strong> entrada dos retificadores controlado e<br />
não controlado, em função do parâmetro “K”.<br />
85
Os valores percentuais Pin1%, Pin2%, S1% e S2%, são <strong>de</strong>terminados da seguinte<br />
maneira:<br />
��O valor percentual Pin1%, por (2.134) {dividindo-se (2.126) por (2.123)}:<br />
P<br />
in1<br />
1<br />
�<br />
�<br />
�n� �K� 86<br />
F1<br />
n<br />
% � 100.<br />
F<br />
1<br />
(2.134)<br />
a_60Hz<br />
��O valor percentual Pin2%, por (2.135) {dividindo-se (2.131) por (2.123)}:<br />
�K� �K� F2_60Hz<br />
Pin2<br />
% � 100.<br />
(2.135)<br />
F<br />
a_60Hz<br />
��O valor percentual S1%, por (2.136) {dividindo-se (2.125) por (2.121)}:<br />
�<br />
�<br />
�n� S 1%<br />
� 100.<br />
n�1<br />
F1<br />
�<br />
(2.136)<br />
F<br />
2<br />
a_60Hz<br />
2<br />
2<br />
�K���Fa_n�1 �n, K�<br />
��O valor percentual S2%, por (2.137) {dividindo-se (2.129) por (2.121)}:<br />
2<br />
n�2<br />
�<br />
2<br />
�K���F2_n�1 �n, K�<br />
F2_60Hz<br />
n�2<br />
S 2 % � 100.<br />
(2.137)<br />
�<br />
F<br />
2<br />
a_60Hz<br />
2<br />
�K���Fa_n�1 �n, K�<br />
�� Valor médio e <strong>de</strong> pico da corrente através dos diodos do retificador não controlado<br />
(Retif-1) :<br />
Cada diodo conduz a corrente “IRetif-1” durante 120º. Para um sistema em equilíbrio,<br />
cada diodo da ponte retificadora conduz o mesmo valor médio da corrente. Portanto, calculase<br />
a corrente média que circula através do diodo “D1”, Figura 2.4, conforme a seguir.<br />
I<br />
5.�<br />
6<br />
Dmd �<br />
�<br />
6<br />
n�2<br />
1<br />
� . IRetif<br />
-1.<br />
d��.t�<br />
(2.138)<br />
2.�<br />
Resolvendo (2.138), obtém-se (2.139).<br />
IRetif<br />
-1<br />
I<br />
3<br />
Da equação (2.139) e com os dados: IRetif-1=6,72 A, calcula-se: ID1md=2,24 A.<br />
Dmd � (2.139)
�� Esforços máximos <strong>de</strong> corrente e <strong>de</strong> tensão sobre diodos do retificador não controlado<br />
(Retif-1) :<br />
A equação (2.20) <strong>de</strong>screve a tensão vO(�.t)=va(�.t)-vb(�.t) entre a saída da ponte<br />
retificadora trifásica <strong>de</strong> diodos e o filtro da saída do retificador trifásico híbrido no intervalo<br />
entre 90º e 150º. Em �.t =120º vO(�.t) atinge o seu valor máximo, o que correspon<strong>de</strong> à tensão<br />
máximo (VDpico) aplicada sobre cada diodo da ponte retificadora, conforme (2.140)<br />
DPico<br />
ef<br />
87<br />
V � 6.V<br />
(2.140)<br />
Da equação (2.140) e com os dados: Vef=127 V, calcula-se: VDPico=311 V.<br />
O valor máximo da corrente através do diodo é obtido ajustando o seu valor médio,<br />
dividindo-se (2.140) pela (2.22):<br />
V<br />
V<br />
DPico<br />
O<br />
6.Vef<br />
�<br />
� �<br />
(2.141)<br />
3.<br />
6 3<br />
.Vef<br />
�<br />
Por fim, calcula-se o valor da corrente <strong>de</strong> pico através dos diodos.<br />
I<br />
DPico<br />
�<br />
� . IRetif<br />
-1<br />
(2.142)<br />
3<br />
Da equação (2.142) e com os dados: IRetif-1=6,72 A, calcula-se: IDPico=7,04 A.<br />
2) Análise para os casos: (b) DHT=0; (c) DHT=0,15.<br />
Para os casos DHT=0 e DHT=0,15, a tabela 2.3 apresenta <strong>de</strong> forma resumida todos os<br />
parâmetros/variáveis, em função dos valores do exemplo <strong>de</strong> cálculo para DHT=0,025.<br />
Tabela 2.3 – Comparações <strong>de</strong> Esforços e Fluxo <strong>de</strong> Potência, em Função da DHT <strong>de</strong> Projeto.<br />
Parâmetros/Variáveis DHT=0,15<br />
Valor médio da corrente <strong>de</strong> saída do<br />
retificador não controlado, calculado<br />
através da equação (2.113).<br />
Valor médio da corrente <strong>de</strong> saída do<br />
retificador controlado, calculado<br />
através da equação (2.28).<br />
K=1,1<br />
DHT=0,025<br />
K=1,633<br />
DHT=0<br />
K=2<br />
IRetif-1=9,17 A IRetif-1=6,72 A IRetif-1=5,5 A.<br />
IRetif-2=0,83 A IRetif-2=3,38 A IRetif-2=4,5 A
Parâmetros/Variáveis DHT=0,15<br />
Valor médio da potência <strong>de</strong> saída do<br />
retificador não controlado, calculado<br />
através da equação (2.114).<br />
Valor médio da potência <strong>de</strong> saída do<br />
retificador controlado, calculado<br />
através da equação (2.117).<br />
Valor médio da corrente <strong>de</strong> saída <strong>de</strong><br />
cada retificador monofásico SEPIC,<br />
calculado através da equação (2.118).<br />
Valor médio da potência <strong>de</strong> saída <strong>de</strong><br />
cada retificador, monofásico SEPIC<br />
calculado através da equação (2.119).<br />
Valor eficaz da corrente <strong>de</strong> entrada do<br />
retificador trifásico híbrido, calculado<br />
através da equação (2.106).<br />
Valor eficaz da corrente <strong>de</strong> entrada do<br />
retificador não controlado, calculado<br />
através da equação (2.56).<br />
Valor eficaz da corrente <strong>de</strong> entrada do<br />
retificador controlado, calculado<br />
através da equação (2.98).<br />
Valor da potência média <strong>de</strong> entrada<br />
processada pelo retificador não<br />
controlado, calculado através da<br />
equação (2.127).<br />
K=1,1<br />
DHT=0,025<br />
K=1,633<br />
DHT=0<br />
K=2<br />
P1=2724 W P1=1996 W P1=1634 W<br />
P2=246 W P2=1004 W P2=1366 W<br />
Im1=0,28 A Im1=1,13 A Im1=1,53 A<br />
Pmd1=82 W Pmd1=334,7 W Pmd1=453,8 W<br />
Iaef=8,4 A Iaef=8,21 A Iaef=8,21 A<br />
Ia1ef=7,97 A Ia1ef=5,77 A Ia1ef=4,73 A<br />
Ia2ef=1,84 A Ia2ef=3,14 A Ia2ef=3,93 A<br />
Pin1=2899 W<br />
(91,7 %)<br />
Pin1=2102 VA<br />
(67,2 %)<br />
Pin1=1725 W<br />
(55,1 %)<br />
88
Parâmetros/Variáveis DHT=0,15<br />
Valor da potência média <strong>de</strong> entrada<br />
processada pelo retificador controlado,<br />
calculado através da equação (2.131).<br />
Valor da potência média <strong>de</strong> entrada<br />
processada pelo retificador híbrido,<br />
calculado através da equação (2.123).<br />
Valor da potência aparente processada<br />
pelo retificador não controlado,<br />
calculado através da equação (2.126).<br />
Valor da potência aparente processada<br />
pelo retificador controlado, calculado<br />
através da equação (2.129).<br />
Valor da potência aparente processada<br />
pelo retificador trifásico híbrido<br />
calculado através da equação (2.121).<br />
Valor médio da corrente através dos<br />
diodos da ponte retificadora da<br />
estrutura não controlada, calculado<br />
através da equação (2.139).<br />
O fator <strong>de</strong> potência retificador não<br />
controlado, calculado por (2.128).<br />
O fator <strong>de</strong> potência retificador<br />
controlado, calculado por (2.132).<br />
O fator <strong>de</strong> potência retificador trifásico<br />
híbrido, calculado por (2.124).<br />
K=1,1<br />
Pin2=258 W<br />
(8,3 %)<br />
DHT=0,025<br />
K=1,633<br />
Pin2=1025 W<br />
(32,8 %)<br />
DHT=0<br />
K=2<br />
Pin2=1403 W<br />
(44,9 %)<br />
Pin=3157 W Pin=3128 W Pin=3128 W<br />
S1=3037 VA<br />
(94,9 %)<br />
S2=701 VA<br />
(21,9 %)<br />
S1=2198 VA<br />
(70,3 %)<br />
S2=1196 VA<br />
(38,2 %)<br />
S1=1803 VA<br />
(56,7 %)<br />
S2=1498 VA<br />
(47,9 %)<br />
S=3200 VA S=3129 VA S=3128 VA<br />
ID1md=3,06 A ID1md=2,24 A ID1md =1,85 A<br />
FP1=0,955 FP1=0,956 FP1=0,956<br />
FP2=0,370 FP2=0,857 FP2=0,937<br />
FP=0,986 FP=0,999 FP=1,0<br />
89
2.3 – Conclusões<br />
Apresentou-se a análise quantitativa do Retificador Trifásico Híbrido com correção do<br />
Fator <strong>de</strong> Potência, que possibilita conhecer, mediante uma DHT imposta para as correntes <strong>de</strong><br />
entrada, o valor eficaz das correntes <strong>de</strong> entrada e o valor médio da tensão e das correntes <strong>de</strong><br />
saída, assim como as potências média e aparente processadas através <strong>de</strong> cada estrutura<br />
retificadora, controlada e não-controlada.<br />
Devido a tensão <strong>de</strong> saída do retificador trifásico híbrido variar linearmente e<br />
proporcionalmente ao valor eficaz das tensões <strong>de</strong> alimentação, não é possível regular a tensão<br />
<strong>de</strong> saída através dos retificadores controlados. No entanto, é consi<strong>de</strong>rado para esta aplicação<br />
que o conversor CC-CC (ou, CC-CA), a ser possivelmente conectado no barramento CC <strong>de</strong><br />
saída do retificador híbrido, esteja apto a compensar as possíveis variações <strong>de</strong>ste barramento.<br />
Analisando os dados apresentados na tabela 2.3, nota-se que impondo uma DHT nula,<br />
caso (b), para as correntes <strong>de</strong> entrada, resulta em um acréscimo <strong>de</strong> 25,3% do valor da potência<br />
aparente <strong>de</strong> entrada (S2), para os conversores chaveados, e um acréscimo <strong>de</strong> 36,87% do valor<br />
da potência média <strong>de</strong> saída (P2), em relação ao caso (a) (DHT=0,025), sendo ambas as<br />
magnitu<strong>de</strong>s, S2 e P2, processadas pelo retificador controlado (Retif-2), composto pelos três<br />
retificadores monofásicos SEPIC.<br />
Conforme comentado anteriormente, observa-se através das Figuras 2.9 e 2.14, que o<br />
percentual <strong>de</strong> energia processado pelo retificador controlado cresce <strong>de</strong> forma elevada para<br />
uma DHT menor do que 3%. Isto implica no aumento <strong>de</strong> esforços <strong>de</strong> corrente e tensão no<br />
retificador controlado e redução do rendimento total do retificador trifásico híbrido,<br />
aumentando-se os custos.<br />
Portanto, a DHT resultante a ser especificada para a estrutura proposta, será sempre<br />
aquela que atenda os requisitos das normas que limitam as componentes harmônicas <strong>de</strong><br />
correntes, para cada caso <strong>de</strong> projeto e potência ativa a ser processada.<br />
90
CAPÍTULO 3<br />
3 – Análise do Funcionamento e Projeto do Conversor SEPIC<br />
3.1 – Introdução<br />
Neste capítulo, apresenta-se a análise do funcionamento do conversor SEPIC1<br />
operando no modo <strong>de</strong> condução contínua e com modulação por histerese variável, tomando<br />
como base os valores das tensões <strong>de</strong> entrada e saída e da corrente <strong>de</strong> entrada, previamente<br />
<strong>de</strong>finidas através da análise <strong>de</strong>senvolvida no Capítulo 2.<br />
Além disso, serão apresentadas consi<strong>de</strong>rações gerais da modulação por histerese e<br />
fundamentação teórica da modulação por histerese digital, empregada para o controle das<br />
estruturas chaveadas SEPIC1.<br />
3.2 – Consi<strong>de</strong>rações e Simplificações da Análise<br />
O conversor SEPIC1 empregado na composição do Retificador Trifásico Híbrido teve<br />
o seu circuito levemente alterado, conforme Figura 1.29 (Capítulo 1), objetivando uma<br />
simetria no funcionamento da estrutura trifásica como um todo.<br />
Como exemplo, para o retificador monofásico SEPIC1 conectado na fase “a” (Figura<br />
3.1), o indutor <strong>de</strong> entrada (Lin) e o Capacitor <strong>de</strong> acumulação (CE) foram substituídos pelos<br />
indutores série (L1 e L2) e pelos capacitores série (C1 e C2), respectivamente. Além disso,<br />
foram acrescentados dois diodos no circuito (D11 e D13).<br />
+<br />
-<br />
� .t�<br />
v a �<br />
� .t�<br />
i a2 �<br />
D 7<br />
D 8<br />
D 9<br />
D 10<br />
iin ��.t� +<br />
.t vin �<br />
- � �<br />
L 1<br />
L 2<br />
S 1<br />
C 1<br />
C 2<br />
D 11<br />
L 3<br />
Figura 3.1 – Retificador monofásico SEPIC1 modificado.<br />
D 12<br />
D 13<br />
im1 ��.t� +<br />
� .t�<br />
-<br />
v O �<br />
91
Entretanto, apesar das modificações realizadas, o funcionamento convencional foi<br />
preservado. Assim, a análise <strong>de</strong>correrá do circuito original equivalente apresentado na Figura<br />
3.2.<br />
� .t�<br />
v in �<br />
+<br />
-<br />
i in ��.t� Lin CE D1 S1 vC �.t Lm -<br />
vLin �� .t�<br />
-<br />
vLm ��.t� +<br />
+ - + � �<br />
is ��.t� iC ��.t� iLm ��.t� Figura 3.2 – Conversor SEPIC1, na sua forma convencional.<br />
+<br />
im1 ��.t� v O �<br />
-<br />
� .t�<br />
Inicialmente, será analisado o funcionamento do conversor SEPIC1 no período da re<strong>de</strong><br />
CA <strong>de</strong> alimentação, <strong>de</strong>screvendo-se as equações para o cálculo dos seguintes valores: Médio,<br />
eficaz e <strong>de</strong> pico das correntes e tensões <strong>de</strong> entrada e saída, e potência ativa <strong>de</strong> entrada e <strong>de</strong><br />
saída. Posteriormente, a partir do tópico 3.4, será apresentada a análise do funcionamento no<br />
período <strong>de</strong> comutação e da modulação por histerese empregada no controle do conversor<br />
SEPIC1. Nesta etapa serão <strong>de</strong>terminados os valores das indutâncias Lin e Lm, da capacitância<br />
CE, das freqüências máxima e mínima <strong>de</strong> operação do conversor e dos esforços máximos <strong>de</strong><br />
tensão e corrente através dos interruptores.<br />
3.3 – Análise no Período da re<strong>de</strong> CA <strong>de</strong> Alimentação<br />
As formas <strong>de</strong> onda da tensão vin(�.t) e corrente iin(�.t) <strong>de</strong> entrada do circuito<br />
equivalente (Figura 3.2), apresentadas na Figura 3.3, representam as formas <strong>de</strong> onda<br />
retificadas <strong>de</strong> va(�.t) e ia2(�.t), respectivamente, portanto com os mesmos valores <strong>de</strong> pico e<br />
eficaz.<br />
Ip<br />
Vp<br />
IVp<br />
iin��.t� vin��.t� 0 �<br />
6<br />
�<br />
2<br />
5. �<br />
6<br />
�. �t<br />
t<br />
Tr =8,333ms<br />
�<br />
2.<br />
�<br />
Figura 3.3 – Formas <strong>de</strong> onda da tensão e corrente <strong>de</strong> entrada do SEPIC1.<br />
92
3.3.1 – Valores <strong>de</strong> Pico <strong>de</strong> Entrada<br />
Os valores <strong>de</strong> pico Vp <strong>de</strong> vin(�.t) e Ip e IVp <strong>de</strong> iin(�.t) são calculados a partir das<br />
equações (3.1), (3.2) e (3.3).<br />
Vp ef<br />
93<br />
� V . 2<br />
(3.1)<br />
1 IRetif<br />
-1<br />
I p � .K.<br />
(3.2)<br />
2 �<br />
IRetif<br />
-1<br />
IVp<br />
� . �K�1� (3.3)<br />
�<br />
On<strong>de</strong>:<br />
K : Parâmetro <strong>de</strong> Controle;<br />
� : Parâmetro auxiliar {dado por ( 2.16)};<br />
Vp : Valor <strong>de</strong> pico da tensão <strong>de</strong> entrada do conversor SEPIC1;<br />
IVp : Valor da corrente <strong>de</strong> entrada quando a tensão vin(�.t) for máxima (Vp);<br />
Ip : Valor <strong>de</strong> pico da corrente <strong>de</strong> entrada do conversor SEPIC1;<br />
Vef : Valor eficaz da tensão <strong>de</strong> entrada monofásica do retificador trifásico híbrido;<br />
IRetif-1: Valor médio da corrente <strong>de</strong> saída do retificador não controlado (Retif-1).<br />
3.3.2 – Valores Eficazes <strong>de</strong> Entrada<br />
O valor eficaz (Iinef) <strong>de</strong> iin(�.t) é <strong>de</strong>terminado por (3.4) {equivalente à equação (2.98)<br />
<strong>de</strong>finida no Capítulo 2} consi<strong>de</strong>rando-se o valor do parâmetro “K” <strong>de</strong> controle, previamente<br />
escolhido. Assim, o valor eficaz “Iinef” é equivalente ao valor eficaz “Ia2ef”.<br />
Sendo que:<br />
On<strong>de</strong>:<br />
I � I<br />
(3.4)<br />
inef<br />
e2ef<br />
IRetif<br />
-1<br />
Ia2ef � . F2<br />
�K� (3.5)<br />
�. �<br />
2<br />
2<br />
�K� F �n, K�<br />
F2_60Hz<br />
2_n�1<br />
F 2 �K�� �<br />
(3.6)<br />
2<br />
2<br />
� �<br />
n�2<br />
IRetif<br />
-1<br />
� . F �K� (3.7)<br />
�. �.<br />
2<br />
i 2ef(1)<br />
2_60Hz<br />
F2_60Hz(K) : Valor <strong>de</strong> pico da componente fundamental da corrente ia2(�.t)<br />
{<strong>de</strong>finido pela (2.99)};
híbrido.<br />
F2_n>1(n,K) : Valor <strong>de</strong> pico das componentes <strong>de</strong> or<strong>de</strong>m harmônica n>1 da corrente<br />
ia2(�.t) {<strong>de</strong>finido pela (2.100)};<br />
I2ef(1) : Valor eficaz da componente fundamental da corrente ia2(�.t).<br />
Quanto ao valor eficaz (Vef) <strong>de</strong> vin(�.t), é um dado <strong>de</strong> projeto do retificador trifásico<br />
3.3.3 – Valores Médios <strong>de</strong> Entrada<br />
Na seqüência obter-se-ão as equações para o cálculo do valor médio da tensão e da<br />
corrente <strong>de</strong> entrada, vin(�.t) e iin(�.t), respectivamente.<br />
Aplicando-se a <strong>de</strong>finição do valor médio, obtém-se (3.8) e (3.9) a partir da Figura 3.3.<br />
�<br />
94<br />
1<br />
V inMd � . � Vp.sen��.<br />
t�.d��.t�<br />
(3.8)<br />
�<br />
0<br />
� �.<br />
5.�<br />
���t<br />
�<br />
� 6<br />
6<br />
�<br />
�K.<br />
� sen��.<br />
t�.d��.t��<br />
� �K.sen��. t��1�.d��.t���<br />
�<br />
I<br />
0<br />
Retif �1<br />
��<br />
���t<br />
��<br />
I inMd � . �<br />
6<br />
� (3.9)<br />
�. � � �<br />
�<br />
��<br />
K. � sen��.<br />
t�.d��.t�<br />
�<br />
� 5.�.<br />
�<br />
��<br />
6<br />
��<br />
Desenvolvendo (3.8) e (3.9) resultam em (3.10) e (3.11) para o cálculo do valor médio<br />
<strong>de</strong> vin(�.t) e iin(�.t), respectivamente.<br />
I<br />
On<strong>de</strong>:<br />
IRetif<br />
�<br />
�.<br />
�<br />
�<br />
. �K.<br />
�<br />
2. 2<br />
VinMd � .Vef<br />
(3.10)<br />
�<br />
�2�3. �cos��. �t��1��sen��.<br />
�t��<br />
� � ��<br />
� 2.<br />
��.<br />
�t<br />
� ��<br />
� 3 ��<br />
�1<br />
inMd (3.11)<br />
IinMd : Valor médio da corrente <strong>de</strong> entrada do conversor SEPIC1;<br />
VinMd : Valor médio da corrente <strong>de</strong> entrada do conversor SEPIC1;<br />
��t: Descontinuida<strong>de</strong> da corrente iin1(�.t) {<strong>de</strong>finida pela (2.36)}.<br />
3.3.4 – Valores Médios <strong>de</strong> Saída<br />
O valor médio da tensão <strong>de</strong> saída do SEPIC1 equivale à tensão média <strong>de</strong> saída do<br />
retificador híbrido, calculada através <strong>de</strong> (2.22) e representada por (3.12). Cabe ressaltar que<br />
as tensões <strong>de</strong> entrada do retificador híbrido, analisado no Capítulo 2, são equilibradas.
Portanto, o conversor SEPIC1 fornece um terço da corrente média <strong>de</strong> saída (IRetif-2) do<br />
retificador controlado (Retif-2) para a carga, conforme (2.118), reescrita através da (3.13).<br />
On<strong>de</strong>:<br />
95<br />
Vef<br />
.3. 6<br />
VO<br />
� (3.12)<br />
�<br />
I<br />
m1<br />
IRetif<br />
-2<br />
� (3.13)<br />
3<br />
Im1 : Valor médio da corrente <strong>de</strong> saída do conversor SEPIC1;<br />
IRetif-2 : Valor médio da corrente <strong>de</strong> saída do retificador controlado (Retif-2);<br />
IRetif-1: Valor médio da corrente <strong>de</strong> saída do retificador não controlado (Retif-1);<br />
IO : Valor médio da corrente total <strong>de</strong> saída do retificador híbrido;<br />
RO : Resistência <strong>de</strong> carga;<br />
P : Potência ativa (Potência média) <strong>de</strong> saída do retificador híbrido.<br />
O valor médio “IRetif-2“ é calculado através da (2.28), representada na seqüência pela<br />
(3.14).<br />
I � I � I<br />
(3.14)<br />
Retif -2<br />
O<br />
Retif -1<br />
A corrente média total (IO) po<strong>de</strong> ser calculada manipulando a (3.12), resultando em:<br />
I<br />
O<br />
Vef<br />
.3. 6 6.<br />
�.<br />
P<br />
� � .<br />
(3.15)<br />
�.R 18 V<br />
O<br />
O valor médio “IRetif-1“ foi <strong>de</strong>finido pela equação (2.113), reescrita a seguir pela (3.16).<br />
O<br />
ef<br />
18. 2.<br />
Vef<br />
2.<br />
�.<br />
P<br />
IRetif -1<br />
� � .<br />
(3.16)<br />
�.R . G<br />
�K� 3.<br />
G�K�<br />
Vef<br />
Substituindo-se (3.15) e (3.16) em (3.14), obtém-se IRetif-2 em função da tensão eficaz<br />
<strong>de</strong> entrada (Vef), potência média na carga (P) e do parâmetro <strong>de</strong> controle (K), conforme<br />
(3.17).<br />
�. 2 � 6 � P<br />
IRetif<br />
-2<br />
� . � 3 � �.<br />
(3.17)<br />
18 � G�K��<br />
�<br />
� Vef<br />
Finalmente, levando a (3.17) em (3.13), resulta em (3.18) para o cálculo da corrente<br />
média <strong>de</strong> saída do SEPIC1.<br />
I<br />
m1<br />
�. 2 � 6 � P<br />
� . � 3 � �.<br />
(3.18)<br />
54 � G�K��<br />
�<br />
� Vef
3.3.5 – Potência Ativa <strong>de</strong> Entrada e <strong>de</strong> Saída<br />
Relacionando as potências <strong>de</strong> entrada e <strong>de</strong> saída através <strong>de</strong> um rendimento “�Sepic”<br />
consi<strong>de</strong>rado para o conversor SEPIC1, conforme (3.19).<br />
On<strong>de</strong>:<br />
P<br />
in2a<br />
Sepic<br />
96<br />
Pmd1<br />
� (3.19)<br />
�<br />
Pin2a : Valor da potência ativa <strong>de</strong> entrada do conversor SEPIC1;<br />
Pmd1 : Valor da potência média <strong>de</strong> saída do conversor SEPIC1;<br />
�Sepic : Rendimento do conversor SEPIC1.<br />
Aplicando a <strong>de</strong>finição <strong>de</strong> potência ativa na entrada do conversor SEPIC1, tem-se a<br />
seguinte relação, através da Figura 3.1.<br />
2.�<br />
1<br />
1<br />
P in2a � . � va<br />
��. t�.ia2<br />
��. t�.d��.t��<br />
. � vin<br />
��. t�.iin<br />
��. t�.d��.t�<br />
(3.20)<br />
2.�<br />
�<br />
0<br />
Da <strong>de</strong>finição anterior, <strong>de</strong>scrita em (3.20), optou-se pela relação a seguir:<br />
2.�<br />
�<br />
0<br />
1<br />
P in2a � . � va<br />
��. t�.ia2<br />
��. t�.d��.t�<br />
(3.21)<br />
2.�<br />
0<br />
Desenvolvendo a equação (3.21), consi<strong>de</strong>rando-se a tensão <strong>de</strong> entrada va(�.t)<br />
puramente senoidal, a potência Pin2a é <strong>de</strong>terminada pela (3.22).<br />
On<strong>de</strong>:<br />
in 2a<br />
ef<br />
2ef(1)<br />
� �<br />
P � V . I . cos �<br />
(3.22)<br />
I2ef(1) : Valor eficaz da componente fundamental da corrente ia2(�.t), <strong>de</strong>finida pela<br />
(3.7);<br />
�1 : Ângulo <strong>de</strong> <strong>de</strong>fasagem entre as componentes fundamentais da tensão e da<br />
corrente <strong>de</strong> entrada.<br />
O cálculo da potência Pmd1 é realizado através da equação (3.23), <strong>de</strong>finida<br />
anteriormente pela (2.119) no Capítulo 2.<br />
P � V . I<br />
md1<br />
Substituindo (3.12) e (3.18) em (3.23), resulta em:<br />
O<br />
m1<br />
1<br />
(3.23)<br />
� � P .<br />
1 2.<br />
3<br />
Pmd1 . 1<br />
3 G K � �<br />
� �<br />
� � �<br />
(3.24)<br />
�<br />
� �
3.4 – Análise do Conversor SEPIC1 durante um Período <strong>de</strong> Comutação<br />
Este tópico compreen<strong>de</strong> as análises qualitativa e quantitativa do conversor SEPIC1<br />
[48] (<strong>de</strong>stacado na Figura 3.2), e a fundamentação teórica da modulação por histerese<br />
proposta.<br />
3.4.1 – Análise Qualitativa<br />
O conversor SEPIC1 opera no modo <strong>de</strong> condução contínua, portanto apresenta duas<br />
etapas <strong>de</strong> funcionamento, e serão analisadas assumindo-se as seguintes simplificações:<br />
��Todos os dispositivos semicondutores e <strong>de</strong>mais componentes do circuito são i<strong>de</strong>ais;<br />
��Os valores das tensões <strong>de</strong> entrada (Vin) e <strong>de</strong> saída (VO), assim como da corrente total<br />
<strong>de</strong> carga (IO) se mantêm constantes durante todo o período (Ts) <strong>de</strong> comutação e são<br />
iguais aos seus valores médios instantâneos. Conseqüentemente, os valores médios<br />
das tensões sobre os indutores (Lin e Lm) e da corrente através do capacitor <strong>de</strong><br />
acumulação (CE) são nulos, caracterizando-se a operação em estado <strong>de</strong> equilíbrio.<br />
�� Todas as equações que aparecem na análise referem-se a um período discreto <strong>de</strong><br />
comutação, e, portanto estão em função <strong>de</strong> “t”, ao invés <strong>de</strong> “�.t” utilizado no período<br />
<strong>de</strong> re<strong>de</strong>.<br />
3.4.1.1 - Primeira etapa <strong>de</strong> funcionamento: tON(t0,t1)<br />
Inicialmente, em um instante anterior a t=t0, consi<strong>de</strong>ra-se o capacitor <strong>de</strong> acumulação CE<br />
carregado com uma tensão igual a Vin e o interruptor S1 bloqueado.<br />
No instante t=t0 o interruptor S1 é comandado para a condução. O indutor <strong>de</strong> entrada Lin<br />
armazena a energia proveniente da re<strong>de</strong> <strong>de</strong> alimentação e o capacitor <strong>de</strong> acumulação CE<br />
transfere a energia armazenada na etapa anterior para o indutor <strong>de</strong> saída Lm.<br />
A tensão sobre o capacitor CE é consi<strong>de</strong>rada constante e igual a Vin, ela representa o<br />
valor médio instantâneo da tensão <strong>de</strong> entrada vin(t).<br />
As correntes iin(t) e iLm(t) crescem linearmente com uma taxa <strong>de</strong> variação igual a Vin/Lin<br />
e Vin/Lm, respectivamente.<br />
Durante esta etapa, o diodo D1 permanece bloqueado e, portanto, não há circulação <strong>de</strong><br />
energia para tensão <strong>de</strong> saída (VO). O circuito equivalente <strong>de</strong>sta etapa é mostrado na Figura<br />
3.4.<br />
97
Vin<br />
+<br />
-<br />
iin �� t<br />
L in<br />
iC �� t<br />
C E<br />
+ ��-<br />
+ -<br />
��<br />
im1 �� t<br />
v D<br />
Lin t<br />
vC t - 1<br />
S<br />
L +<br />
m v 1<br />
Lm �� t VO<br />
is �� t<br />
iLm �� t + -<br />
Figura 3.4 – Primeira etapa <strong>de</strong> funcionamento do conversor SEPIC1.<br />
No instante t=t1 o interruptor S1 é comandado para o bloqueio dando início a segunda<br />
etapa <strong>de</strong> funcionamento.<br />
3.4.1.2 – Segunda etapa <strong>de</strong> funcionamento: tOFF(t1,t2)<br />
Com o bloqueio do interruptor S1 no instante t=t1, o diodo D1 passa a conduzir,<br />
transferindo a energia armazenada nos indutores (Lin e Lm) para a fonte <strong>de</strong> tensão <strong>de</strong> saída<br />
(VO). As correntes iin(t) e iLm(t) <strong>de</strong>crescem linearmente com uma taxa <strong>de</strong> variação igual à<br />
VO/Lin e VO/Lm, respectivamente.<br />
Durante esta etapa o capacitor CE acumula energia. O circuito equivalente é mostrado<br />
na Figura 3.5.<br />
Vin<br />
+<br />
-<br />
iin �� t<br />
L in<br />
is �� t<br />
iC �� t<br />
S 1<br />
C E<br />
- + + -<br />
�� t<br />
vC �� t<br />
v Lin<br />
i Lm<br />
�� t<br />
L m<br />
+<br />
vLm -<br />
im1 �� t<br />
D 1<br />
�� t<br />
Figura 3.5 – Segunda etapa <strong>de</strong> funcionamento do conversor SEPIC1.<br />
No instante t=t2 o interruptor S1 é novamente comandado para a condução, forçando o<br />
bloqueio do diodo D1 e reiniciando o ciclo <strong>de</strong> operação através da primeira etapa <strong>de</strong><br />
funcionamento.<br />
O modo <strong>de</strong> condução contínua é caracterizado pela habilitação do interruptor S1 antes<br />
que a corrente através do diodo D1 seja anulada.<br />
As formas <strong>de</strong> onda das tensões e correntes correspon<strong>de</strong>ntes às duas etapas <strong>de</strong><br />
funcionamento são apresentadas através das Figuras 3.6 e 3.7.<br />
+<br />
V<br />
-<br />
O<br />
98
Iin<br />
Valores médios<br />
instantâneos<br />
ILm<br />
Iint<br />
0<br />
-ILmt<br />
0<br />
I t � I<br />
in<br />
1<br />
I t � I<br />
in<br />
0<br />
I t � I<br />
in<br />
1<br />
I t � I<br />
in<br />
0<br />
iin �� t<br />
in 1 t I<br />
Iint<br />
0<br />
iLm �� t<br />
I Lmt 1<br />
Lm 0 t I<br />
in 1 t I<br />
-ILmt<br />
1<br />
Lm<br />
Lm<br />
Lm<br />
Lm<br />
iC �� t<br />
t<br />
t<br />
is �� t<br />
im1 �� t<br />
t<br />
t<br />
1<br />
0<br />
1<br />
0<br />
0<br />
0<br />
0<br />
0<br />
0<br />
V<br />
L<br />
V<br />
L<br />
V<br />
L<br />
in<br />
m<br />
V<br />
L<br />
in<br />
eq<br />
in<br />
in<br />
V<br />
in O<br />
.t<br />
� .t<br />
L<br />
m<br />
m<br />
.t<br />
.t<br />
.t<br />
V<br />
�<br />
L<br />
O<br />
in<br />
V<br />
�<br />
L<br />
O<br />
in<br />
V<br />
�<br />
L<br />
tON tOFF<br />
T<br />
s<br />
t0 t1 t2<br />
O<br />
eq<br />
.t<br />
.t<br />
.t<br />
t<br />
t<br />
t<br />
t<br />
t<br />
�Iin<br />
�ILm<br />
Figura 3.6 – Principais Formas <strong>de</strong> onda das correntes através do Conversor SEPIC1.<br />
99
-VO<br />
V V �<br />
C<br />
Vin<br />
Vin<br />
-VO<br />
in<br />
Valor médio<br />
instantâneo<br />
V<br />
V<br />
in<br />
in<br />
� V<br />
� V<br />
O<br />
O<br />
vLin �� t<br />
vLm �� t<br />
0<br />
vC �� t<br />
VCt<br />
0<br />
C 1 t V<br />
�<br />
�<br />
2<br />
0<br />
Vs �� t<br />
VC<br />
0<br />
0<br />
Vm1�� t<br />
�<br />
�<br />
2<br />
VC<br />
0<br />
t0<br />
tON tOFF<br />
Ts<br />
t t<br />
1<br />
2<br />
t<br />
t<br />
t<br />
t<br />
t<br />
in<br />
�VC<br />
V � V<br />
V � V<br />
Figura 3.7 – Principais Formas <strong>de</strong> onda das tensões no Conversor SEPIC1.<br />
in<br />
O<br />
O<br />
100
On<strong>de</strong>:<br />
Vin: Valor médio instantâneo <strong>de</strong> vin(t);<br />
VO: Valor médio instantâneo vO(t) (igual ao valor médio no período <strong>de</strong> re<strong>de</strong>);<br />
Iin: Valor médio instantâneo <strong>de</strong> iin(t);<br />
Iint0: Valor inicial <strong>de</strong> iin(t) (em t=t0);<br />
Iint1: Valor máximo <strong>de</strong> iin(t) (em t=t1);<br />
�Iin: Ondulação (ripple) <strong>de</strong> iin(t);<br />
ILm: Valor médio instantâneo <strong>de</strong> iLm(t);<br />
ILmt0: Valor inicial <strong>de</strong> iLm(t) (em t=t0);<br />
ILmt1: Valor máximo <strong>de</strong> iLm(t) (em t=t1);<br />
�ILm: Ondulação (ripple) <strong>de</strong> iLm(t);<br />
VC: Valor médio instantâneo vC(t) (igual a Vin);<br />
VCt0: Valor inicial e máximo <strong>de</strong> vC(t) (em t=t0);<br />
VCt1: Valor <strong>de</strong> vC(t) em t=t1;<br />
�VC: Ondulação (ripple) <strong>de</strong> vC(t).<br />
3.4.1.3 – Influência do Capacitor <strong>de</strong> Acumulação CE no funcionamento do SEPIC1<br />
De acordo com as formas <strong>de</strong> onda <strong>de</strong>stacadas na Figura 3.7, a tensão sobre o capacitor<br />
CE oscila em torno do seu valor médio instantâneo (Vin). A amplitu<strong>de</strong> <strong>de</strong>sta ondulação (�VC)<br />
cresce à medida que o valor da capacitância CE diminui e reduz à medida que o valor da<br />
capacitância CE aumenta. Se a redução <strong>de</strong> CE resultar em uma freqüência <strong>de</strong> ressonância (fc)<br />
entre Lm e CE e/ou entre Lin e CE, com um valor próximo ao da freqüência <strong>de</strong> comutação (fs),<br />
as <strong>de</strong>rivadas <strong>de</strong> subida da corrente iLm(t) e/ou <strong>de</strong> <strong>de</strong>scida da corrente iin(t) <strong>de</strong>ixarão <strong>de</strong> ter um<br />
comportamento quase linear, po<strong>de</strong>ndo dificultar o controle <strong>de</strong>stas correntes.<br />
Além disso, tem-se um aumento <strong>de</strong> esforços <strong>de</strong> tensão sobre o interruptor principal S1 e<br />
o diodo <strong>de</strong> saída D1. Em contrapartida, se o valor <strong>de</strong> CE for aumentado o bastante até que a<br />
freqüência <strong>de</strong> ressonância (fc) entre Lm e CE e/ou entre Lin e CE se aproxime do valor da<br />
freqüência da re<strong>de</strong> (fr), po<strong>de</strong>rão surgir oscilações <strong>de</strong> baixa freqüência nas correntes iLm(t) e<br />
iin(t) e a injeção <strong>de</strong> harmônicas na re<strong>de</strong>.<br />
Uma solução prática adotada neste projeto foi o ajuste dos valores <strong>de</strong>stes elementos <strong>de</strong><br />
maneira a resultar uma freqüência <strong>de</strong> ressonância localizada entre uma década abaixo da<br />
freqüência mínima <strong>de</strong> comutação (fsmín) e uma década acima da freqüência da re<strong>de</strong> <strong>de</strong><br />
alimentação (fr). Assim, conforme a Figura 3.5, po<strong>de</strong>-se <strong>de</strong>sprezar a influência da ondulação<br />
101
da tensão (�VC) na <strong>de</strong>rivada <strong>de</strong> subida da corrente iLm(t) (intervalo tON) e na <strong>de</strong>rivada <strong>de</strong><br />
<strong>de</strong>scida da corrente iin(t) (intervalo tOFF), facilitando a análise e projeto sem comprometer a<br />
precisão. Observa-se que no cálculo dos esforços <strong>de</strong> tensão [vs(t)] e [vm1(t)], sobre o<br />
interruptor S1 e o diodo D1, respectivamente, a ondulação da tensão (�VC) é consi<strong>de</strong>rada,<br />
conforme é <strong>de</strong>stacado na Figura 3.7.<br />
3.4.2 – Análise Quantitativa<br />
3.4.2.1 - Primeira etapa <strong>de</strong> funcionamento: tON(t0,t1)<br />
Condições iniciais em t=t0: Condições finais em t=t1:<br />
Iin(t0) = Iint0<br />
Iin(t1) = Iint1<br />
ILm(t0) = ILmt0<br />
ILm(t1) = ILmt1<br />
IC(t0) = ILmt0<br />
IC(t1) = ILmt1<br />
Im1(t0) = 0 Im1(t1) =0<br />
Is(t0) = Iint0 + ILmt0<br />
Is(t1) = Iint1 + ILmt1<br />
VLin(t0) = Vin<br />
VLin(t1) = Vin<br />
VLm(t0) = Vin<br />
VLm(t1) = Vin<br />
VC(t0) = Vin + ½.�VC<br />
VC(t1) = Vin - ½.�VC<br />
Vm1(t0) = Vin + VO + ½.�VC<br />
Vm1(t1) = Vin + VO - ½.�VC<br />
Vs(t0) = 0 Vs(t1) = 0<br />
Analisando o circuito apresentado na Figura 3.4, e consi<strong>de</strong>rando as condições iniciais<br />
relacionadas anteriormente, são obtidas as seguintes equações:<br />
102<br />
� v �� t � 0<br />
(3.25)<br />
Vin Lin<br />
�� t � v �� t � 0<br />
vC Lm<br />
�i�� t �<br />
(3.26)<br />
d in<br />
vLin<br />
�� t � Lin.<br />
(3.27)<br />
dt<br />
�i�� t �<br />
d Lm<br />
vLm<br />
�� t � Lm<br />
.<br />
(3.28)<br />
dt<br />
i<br />
C<br />
�� t<br />
�v�� t �<br />
d<br />
� �CE<br />
.<br />
C<br />
dt<br />
(3.29)<br />
C �� t � i �� t<br />
(3.30)<br />
i Lm<br />
�� t i �� t � i �� t<br />
is in Lm<br />
� (3.31)
�� A equação da corrente através do indutor <strong>de</strong> entrada (Lin):<br />
Substituindo (3.25) em (3.27) e aplicando a transformada <strong>de</strong> Laplace, obtém-se (3.32):<br />
Vin<br />
� Lin<br />
�s.Iin �� s � Iin<br />
�t0���0 (3.32)<br />
s<br />
Aplicando a transformada inversa <strong>de</strong> Laplace em (3.32), resulta na equação (3.33) para<br />
o cálculo <strong>de</strong> iin(t).<br />
Vin<br />
iin<br />
�� t � Iint<br />
0 � . t<br />
(3.33)<br />
L<br />
�� A equação da corrente através do indutor <strong>de</strong> saída (Lm):<br />
Substituindo (3.29) em (3.30).<br />
in<br />
�v�� t �<br />
d C<br />
i Lm �� t � �CE<br />
.<br />
(3.34)<br />
dt<br />
Substituindo (3.34) em (3.26), e posteriormente a equação resultante em (3.28),<br />
obtém-se (3.35).<br />
2<br />
�i�� t �<br />
103<br />
d<br />
i Lm �� t � �L<br />
m.<br />
CE<br />
.<br />
Lm<br />
2<br />
dt<br />
(3.35)<br />
Aplicando a transformada <strong>de</strong> Laplace em (3.35).<br />
�i�t�� � 2<br />
d Lm 0 �<br />
iLm<br />
�� s � �Lm<br />
. CE<br />
. �iLm<br />
�� s . s � iLm<br />
�t0�. s � �<br />
(3.36)<br />
�<br />
dt �<br />
Manipulando <strong>de</strong>vidamente a equação (3.36) e aplicando a transformada inversa <strong>de</strong><br />
Laplace obtém-se iLm(t).<br />
V t<br />
� 1 Lm 0<br />
(3.37)<br />
Z<br />
C 0 �� t . sen��.<br />
t��It<br />
. cos��.<br />
t�<br />
i Lm<br />
1<br />
1<br />
On<strong>de</strong>, VCt0 e ILmt0 são condições iniciais. A impedância característica Z1 e a<br />
freqüência angular �1 são dadas por (3.38) e (3.39), respectivamente.<br />
On<strong>de</strong>, fc1 é a freqüência <strong>de</strong> ressonância entre Lm e CE.<br />
L<br />
m<br />
Z1 � (3.38)<br />
CE<br />
1<br />
� 1 � 2. �.<br />
fc1<br />
�<br />
(3.39)<br />
L . C<br />
m<br />
E
�� A equação da tensão sobre o capacitor <strong>de</strong> acumulação (CE):<br />
Substituindo (3.37) em (3.28) e manipulando <strong>de</strong>vidamente a equação e posteriormente<br />
levando em (3.26), obtém-se vC(t) pela seguinte equação.<br />
�t� V t . cos��.<br />
t��It<br />
. Z . sen��.<br />
t�<br />
vC C 0 1 Lm 0 1 1<br />
�� Simplificando as equações para o cálculo <strong>de</strong> iLm(t) e vC(t):<br />
104<br />
� (3.40)<br />
Conforme discutido anteriormente o efeito da ondulação �VC (tensão sobre o<br />
capacitor CE) é <strong>de</strong>sprezado no cálculo da corrente através do indutor Lm, durante esta etapa.<br />
Assim, consi<strong>de</strong>ra-se que a tensão sobre o indutor Lm é constante e igual a Vin (valor médio <strong>de</strong><br />
vin(t) durante o período <strong>de</strong> comutação). Portanto, aplicando a transformada <strong>de</strong> Laplace na<br />
equação (3.28), resulta em:<br />
Vin<br />
� Lm<br />
�s.ILm �� s � ILm<br />
�t0���0 (3.41)<br />
s<br />
Aplicando a transformada inversa <strong>de</strong> Laplace em (3.41), resulta na equação (3.42)<br />
simplificada para o cálculo <strong>de</strong> iLm(t), conforme <strong>de</strong>stacado através da Figura 3.6.<br />
Vin<br />
iLm<br />
�� t � ILmt<br />
0 � . t<br />
(3.42)<br />
L<br />
Através <strong>de</strong> equação (3.30), substitui-se (3.42) em (3.29) e obtém-se vC(t). Em seguida,<br />
aplicando-se a transformada <strong>de</strong> Laplace, resulta em:<br />
2.<br />
Vin<br />
ILmt<br />
0 VCt<br />
0<br />
vC<br />
�� s � �<br />
� �<br />
(3.43)<br />
3<br />
2<br />
2.<br />
s . L . C C . s s<br />
m<br />
Aplicando a transformada inversa <strong>de</strong> Laplace na (3.43), obtém-se a equação<br />
simplificada para o cálculo <strong>de</strong> vC(t).<br />
Lm 0<br />
in 2<br />
C �� t VCt<br />
0 � . t . t<br />
CE<br />
2.<br />
Lm<br />
. CE<br />
3.4.2.2 - Segunda etapa <strong>de</strong> funcionamento: tOFF(t1,t2)<br />
E<br />
E<br />
m<br />
I t V<br />
v � �<br />
(3.44)<br />
Condições iniciais em t=t1: Condições finais em t=t2:<br />
Iin(t1) = Iint1<br />
Iin(t2) = Iint0<br />
ILm(t1) = ILmt1<br />
ILm(t2) = ILmt0<br />
IC(t1) = ILmt1<br />
IC(t2) = ILmt0<br />
Im1(t1) = Iint1 + ILmt1<br />
Im1(t2) = Iint0 + ILmt0<br />
Is(t1) = 0 Is(t2) = 0
VLin(t1) = VO<br />
VLin(t2) = VO<br />
VLm(t1) = VO<br />
VLm(t2) = VO<br />
VC(t1) = Vin - ½.�VC<br />
VC(t2) = Vin + ½.�VC<br />
Vm1(t1) = 0 Vm1(t2) = 0<br />
Vs(t1) = Vin + VO - ½.�VC<br />
Vs(t2) = Vin + VO + ½.�VC<br />
Através do circuito apresentado na Figura 3.6, e consi<strong>de</strong>rando as condições iniciais<br />
relacionadas anteriormente, são obtidas as equações iniciais referentes à segunda etapa <strong>de</strong><br />
funcionamento.<br />
�� t � v �� t � V � 0<br />
105<br />
Vin � v Lin C O<br />
(3.45)<br />
� � v �� t � 0<br />
(3.46)<br />
v<br />
v<br />
Lin<br />
Lm<br />
i<br />
VO Lm<br />
�� t<br />
�� t<br />
�� t<br />
�i�� t �<br />
d in<br />
� �Lin<br />
.<br />
(3.47)<br />
dt<br />
�i�� t �<br />
d Lm<br />
� �L<br />
m.<br />
(3.48)<br />
dt<br />
�v�� t �<br />
d<br />
CE<br />
.<br />
C<br />
dt<br />
C �� t � i �� t<br />
(3.50)<br />
C � (3.49)<br />
i in<br />
�� t i �� t � i �� t<br />
i m1 in Lm<br />
�� A equação da corrente através do indutor <strong>de</strong> saída (Lm):<br />
� (3.51)<br />
Substituindo a equação (3.48) em (3.46) e aplicando a transformada <strong>de</strong> Laplace,<br />
obtém-se (3.52):<br />
VO<br />
� � Lm<br />
�s.ILm �� s � ILm<br />
�t1���0 (3.52)<br />
s<br />
Aplicando a transformada inversa <strong>de</strong> Laplace em (3.52), resulta na equação (3.53) para<br />
o cálculo <strong>de</strong> iLm(t).<br />
VO<br />
iLm<br />
�� t � ILmt1<br />
� . t<br />
(3.53)<br />
L<br />
�� A equação da tensão sobre o capacitor <strong>de</strong> acumulação (CE):<br />
Substituindo (3.50) em (3.47).<br />
v<br />
Lin<br />
�� t<br />
m<br />
�i�� t �<br />
d C<br />
� �Lin<br />
.<br />
(3.54)<br />
dt
se:<br />
Substituindo (3.45) e (3.49) em (3.54) e aplicando a transformada <strong>de</strong> Laplace, obtém-<br />
�V�V� �V�t�� 106<br />
VC<br />
�� s � O<br />
s<br />
in<br />
� 2<br />
d<br />
� �Lin.<br />
CE<br />
. �VC<br />
�� s . s � VC<br />
�t1�. s �<br />
�<br />
C 1<br />
dt<br />
�<br />
�<br />
�<br />
(3.55)<br />
Fazendo as manipulações necessárias, resulta em:<br />
VC<br />
�� s � �VC�t1��VO s Iin<br />
�<br />
�t1� �2<br />
� Vin<br />
. � .<br />
2 2<br />
2<br />
s � � C . � s � �<br />
�Vin � VO<br />
�<br />
�<br />
s<br />
(3.56)<br />
Aplicando a transformada inversa <strong>de</strong> Laplace em (3.56).<br />
C<br />
2<br />
�� t �V t � V � V �. cos��<br />
. t��<br />
I t . Z . sen��<br />
. t���V<br />
V �<br />
v � � (3.57)<br />
C<br />
1<br />
O<br />
in<br />
2<br />
Na equação (3.57), VCt1 e Iint1 são condições iniciais. A impedância característica Z2 e<br />
a freqüência angular �2 são dadas pelas equações (3.58) e (3.59).<br />
On<strong>de</strong>, fc2 é a freqüência <strong>de</strong> ressonância entre Lin e CE.<br />
�� A equação da corrente através do indutor <strong>de</strong> entrada (Lin):<br />
E<br />
in<br />
E<br />
1<br />
2<br />
2<br />
1<br />
2<br />
Lin<br />
Z2 � (3.58)<br />
C<br />
1<br />
� 2 � 2. �.<br />
fc2<br />
�<br />
(3.59)<br />
L . C<br />
Substituindo (3.49) e <strong>de</strong>senvolvendo a equação, a corrente iC(t) é obtida. Finalmente,<br />
através da igualda<strong>de</strong> dada por (3.50), obtém-se iin(t) pela seguinte equação.<br />
�� t I t . cos��<br />
. t�<br />
in<br />
E<br />
�Vt�V�V� C<br />
1<br />
in<br />
��. t�<br />
iin � in 1 2 �<br />
. sen 2<br />
(3.60)<br />
Z<br />
�� Simplificando as equações para o cálculo <strong>de</strong> iLm(t) e vC(t):<br />
Analogamente à primeira etapa, o efeito da ondulação �VC (tensão sobre o capacitor<br />
CE) não é consi<strong>de</strong>rado no cálculo da corrente através do indutor Lin. Deste modo, a tensão<br />
sobre o indutor Lin se mantém constante e igual à VO durante o período <strong>de</strong> comutação.<br />
Portanto, aplicando a transformada <strong>de</strong> Laplace na equação (3.47), resulta em:<br />
VO<br />
� �Lin<br />
�s.I Lin �� s � ILin<br />
�t1���0 (3.61)<br />
s<br />
Fazendo a transformada inversa <strong>de</strong> Laplace em (3.61), resulta na equação (3.62)<br />
simplificada para o cálculo <strong>de</strong> iin(t), conforme <strong>de</strong>stacado através da Figura 3.6.<br />
VO<br />
iin<br />
�� t � Iint<br />
1 � . t<br />
(3.62)<br />
L<br />
in<br />
2<br />
O<br />
in<br />
O
Através <strong>de</strong> equação (3.50), substitui-se (3.62) em (3.49) e obtém-se vC(t). Em seguida,<br />
aplicando-se a transformada <strong>de</strong> Laplace:<br />
2.<br />
VO<br />
Iin<br />
t1<br />
VCt<br />
1<br />
vC<br />
�� s � �<br />
� �<br />
(3.63)<br />
3<br />
2<br />
2.<br />
s . L . C C . s s<br />
in<br />
Aplicando a transformada inversa <strong>de</strong> Laplace na (3.63), obtém-se a equação<br />
simplificada para o cálculo <strong>de</strong> vC(t).<br />
in 1<br />
O 2<br />
C �� t VCt<br />
1 � . t . t<br />
CE<br />
2.<br />
Lin<br />
. CE<br />
E<br />
E<br />
107<br />
I t V<br />
v � �<br />
(3.64)<br />
A escolha dos valores das indutâncias <strong>de</strong> entrada (Lin) e <strong>de</strong> saída (Lm) e da<br />
capacitância <strong>de</strong> acumulação (CE) <strong>de</strong>pen<strong>de</strong> da ondulação (ripple) máxima e/ou mínima exigida<br />
para as correntes iin(t) e iLm(t) e tensão vC(t).<br />
Ao final da primeira etapa em t=t1, calcula-se a ondulação das correntes iin(t) e iLm(t), e<br />
da tensão vC(t), conforme a seguir:<br />
On<strong>de</strong>: t ON t1<br />
� t 0<br />
� (3.65)<br />
Assim, através das figuras 3.6 e 3.7 e com as equações (3.33), (3.42) e (3.44), obtémse<br />
respectivamente as ondulações �Iin, �ILm e �VC, e os valores <strong>de</strong> pico Iint1, ILmt1 e VCt0, a<br />
seguir.<br />
V<br />
in<br />
� Iin � Iint<br />
1 � Iint<br />
0 � . t ON<br />
(3.66)<br />
Lin<br />
Vin<br />
� ILm � ILmt<br />
1 � ILmt<br />
0 � . t ON<br />
(3.67)<br />
L<br />
E<br />
m<br />
ILmt<br />
0 Vin<br />
2<br />
� VC � VCt<br />
0 � VCt<br />
1 � . t ON � . t ON<br />
(3.68)<br />
C 2.<br />
L . C<br />
V<br />
I �<br />
m<br />
E<br />
in<br />
int<br />
1 � Iint<br />
0 . t ON<br />
(3.69)<br />
Lin<br />
V<br />
I �<br />
in<br />
Lmt<br />
1 � ILmt<br />
0 . t ON<br />
(3.70)<br />
Lm<br />
�VC<br />
VCt<br />
0 � Vin<br />
�<br />
(3.71)<br />
2<br />
As indutâncias <strong>de</strong> entrada e saída (Lin e Lm) e a capacitância <strong>de</strong> acumulação (CE)<br />
po<strong>de</strong>m ser <strong>de</strong>terminadas manipulando (3.66), (3.67) e (3.68).<br />
L<br />
V<br />
in<br />
in � . tON<br />
(3.72)<br />
�Iin
L<br />
V<br />
108<br />
in<br />
m � . t ON<br />
(3.73)<br />
�ILm<br />
� �<br />
1 �<br />
V �<br />
�<br />
�<br />
in 2<br />
C E � . ILmt<br />
0.<br />
tON<br />
� . tON<br />
(3.74)<br />
�VC<br />
� 2.<br />
Lm<br />
�<br />
Observa-se que as ondulações (�Iin, �ILm e �VC), valores <strong>de</strong> pico (Iint1, ILmt1 e VCt0) e<br />
os valores <strong>de</strong> Lin, Lm e CE po<strong>de</strong>m também ser calculados através <strong>de</strong> (3.53), (3.62) e (3.64),<br />
referentes à segunda etapa.<br />
O valor <strong>de</strong> CE é <strong>de</strong>finido <strong>de</strong> maneira que qualquer troca <strong>de</strong> energia entre “CE e Lin”, ou<br />
“CE e Lm”, ou “CE e LeqS”, ou “CE e LeqP” ocorra em uma freqüência <strong>de</strong> ressonância (fc) que<br />
atenda a seguinte restrição:<br />
fsmín<br />
10.<br />
f r � fc<br />
�<br />
(3.75)<br />
10<br />
Sendo que:<br />
On<strong>de</strong>:<br />
L �<br />
LeqS: Indutância equivalente série entre Lin e Lm;<br />
LeqP: Indutância equivalente paralelo entre Lin e Lm;<br />
L<br />
eqS � Lin<br />
L m<br />
(3.76)<br />
eqP<br />
Lin<br />
. L m<br />
� (3.77)<br />
L � L<br />
fc: Freqüência <strong>de</strong> ressonância entre CE e LeqS, e entre CE e LeqP;<br />
fr: Freqüência da re<strong>de</strong> <strong>de</strong> alimentação;<br />
fsmín: Freqüência mínima <strong>de</strong> operação do SEPIC1.<br />
Desenvolvendo (3.75) resulta em:<br />
2<br />
� . f<br />
25<br />
2<br />
smín<br />
. L<br />
eqP<br />
�<br />
C<br />
E<br />
in<br />
m<br />
1<br />
�<br />
2<br />
400.<br />
� . f<br />
2<br />
r<br />
. L<br />
eqS<br />
(3.78)<br />
O objetivo da análise <strong>de</strong>senvolvida anteriormente é viabilizar uma metodologia <strong>de</strong><br />
projeto para o conversor SEPIC1. Para isto, é necessário <strong>de</strong>finir um período <strong>de</strong><br />
funcionamento (a partir <strong>de</strong> um instante inicial t0) para que todos os elementos do circuito<br />
sejam projetados. Entretanto, uma vez que a tensão <strong>de</strong> entrada {vin(t)} varia <strong>de</strong> forma<br />
senoidal (<strong>de</strong> 0 até 180 V), as ondulações (�Iin, �ILm e �VC) e a freqüência <strong>de</strong> comutação (fs)<br />
também variam. Portanto, a escolha do instante inicial t0 <strong>de</strong> operação requer um estudo<br />
preliminar da modulação por histerese empregada no controle do conversor SEPIC1, realizado<br />
a seguir.
3.5 – Consi<strong>de</strong>rações Gerais sobre a Modulação por Histerese<br />
Uma modulação por histerese totalmente digital é caracterizada por usar somente as<br />
amostras das variáveis controladas para <strong>de</strong>terminar os estados ON (em condução) e OFF<br />
(bloqueado) do interruptor controlado. Esta técnica tem sido bastante aplicada na sua forma<br />
padrão, ou seja, o interruptor é imediatamente comandado para a condução sempre que a<br />
corrente controlada atingir o limite inferior da banda <strong>de</strong> histerese, e é comandado para o<br />
bloqueio sempre que corrente controlada atingir o limite superior da banda histerese. No<br />
entanto, <strong>de</strong>vido ao processo <strong>de</strong> aquisição, através dos conversores A/D (Analogical Digital<br />
Converter), a corrente digitalizada não comuta exatamente nos limites inferior e superior da<br />
banda <strong>de</strong> histerese (BH), tendo em vista que a <strong>de</strong>cisão <strong>de</strong> comandar o interruptor ao bloqueio<br />
ou à condução acontece somente após a aquisição do dado, fato que não ocorre na modulação<br />
por histerese analógica, conforme ilustração mostrada na Figura 3.8.<br />
Limite inferior<br />
I L<br />
Limite inferior<br />
I L<br />
Modulação por histerese analógica<br />
Modulação por histerese digital<br />
h(m-6) ... h(m) ... h(m+6)<br />
Limite superior<br />
Limite superior<br />
Valores amostrados<br />
B H<br />
B H<br />
Figura 3.8 – Modulação por histerese analógica e digital, na sua forma convencional.<br />
109
Assim, além da variação natural da freqüência (comportamento intrínseco da<br />
modulação por histerese), ocorrem variações adicionais e aleatórias da freqüência em função<br />
do processo <strong>de</strong> aquisição.<br />
Devido a estes inconvenientes, as técnicas <strong>de</strong> modulação PWM têm sido comumente<br />
mais utilizadas em implementações com controle digital, mesmo oferecendo uma resposta<br />
dinâmica mais lenta <strong>de</strong>vido aos atrasos intrínsecos da modulação e da resposta do regulador<br />
<strong>de</strong> corrente.<br />
Portanto, fazendo uma síntese do que foi comentado anteriormente, os dois maiores<br />
problemas que po<strong>de</strong>m afetar o bom <strong>de</strong>sempenho da modulação por histerese totalmente<br />
digital são:<br />
1) Variações adicionais da freqüência <strong>de</strong> comutação em função do processo <strong>de</strong><br />
aquisição. As variações adicionais <strong>de</strong> freqüência po<strong>de</strong>m ser minimizadas empregando-se<br />
soluções tecnológicas ou <strong>de</strong> controle.<br />
As soluções tecnológicas implicam no uso <strong>de</strong> conversores A/D <strong>de</strong> capacida<strong>de</strong> elevada<br />
<strong>de</strong> processamento, com freqüência elevada <strong>de</strong> aquisição, provavelmente acima <strong>de</strong> 1,0 MHz.<br />
Em um sistema <strong>de</strong> aquisição serial, por exemplo, isto implicaria em sinais <strong>de</strong> comando para<br />
transferência <strong>de</strong> bits para o FPGA, trafegando em uma freqüência acima <strong>de</strong> 10MHz,<br />
requerendo cuidados adicionais no circuito <strong>de</strong> condicionamento. Uma outra saída seria<br />
implementar um sistema <strong>de</strong> aquisição paralela, on<strong>de</strong> todos os bits são transferidos para o<br />
FPGA em um único pulso <strong>de</strong> clock. Entretanto, isto aumentaria a quantida<strong>de</strong> <strong>de</strong> conexões<br />
entre os sistemas <strong>de</strong> aquisição (A/D) e os barramentos <strong>de</strong> entrada do FPGA, limitando a<br />
possibilida<strong>de</strong> <strong>de</strong> aquisição <strong>de</strong> outros sinais e/ou leitura <strong>de</strong> sensores.<br />
As soluções <strong>de</strong> controle [45] são algoritmos que não requerem uma freqüência <strong>de</strong><br />
aquisição muito elevada e conseguem através da análise das <strong>de</strong>rivadas <strong>de</strong> subida e <strong>de</strong>scida da<br />
corrente controlada estimar com uma certa precisão o instante em que a corrente irá atingir os<br />
limites inferior ou superior da banda <strong>de</strong> histerese (BH).<br />
Assim, a <strong>de</strong>cisão <strong>de</strong> comandar o interruptor para a condução ou bloqueio não <strong>de</strong>pen<strong>de</strong><br />
exclusivamente do dado amostrado, mas sim da tendência <strong>de</strong> crescimento ou <strong>de</strong>crescimento<br />
da corrente.<br />
2) Variação natural da freqüência <strong>de</strong> comutação, intrínseca da modulação por<br />
histerese. Neste caso, também existem algoritmos bastante simples que possibilitam escolher<br />
a freqüência <strong>de</strong> comutação e ainda mantê-la constante [46]. Detalhes <strong>de</strong>sta técnica são<br />
apresentados na Figura 3.9 e comentados na seqüência.<br />
110
B H (m)<br />
S p (m)<br />
T ON (m)<br />
Limite inferior<br />
T s (m)<br />
T OFF (m)<br />
S n (m)<br />
H x<br />
S p (m+1)<br />
H y<br />
T s (m+1)-H x<br />
T s (m+1)<br />
Limite superior<br />
I L<br />
S n (m+1)<br />
111<br />
B H (m+1)<br />
Figura 3.9 – Modulação por histerese digital, com a estabilização da freqüência.<br />
Na Figura 3.9, são observados dois períodos <strong>de</strong> comutação subseqüentes e distintos<br />
{Ts(m) e Ts(m+1)} <strong>de</strong> uma corrente IL sendo modulada por histerese. Ao final do período<br />
Ts(m), o controle constata que o período atual Ts(m) é menor do que o período <strong>de</strong>sejado<br />
Ts(m+1). Neste mesmo instante, é calculada uma nova largura <strong>de</strong> banda <strong>de</strong> histerese BH(m+1)<br />
que resultará um período igual à Ts(m+1).<br />
On<strong>de</strong>:<br />
Ts(m): Período <strong>de</strong> comutação atual;<br />
BH(m): Banda <strong>de</strong> histerese (período atual);<br />
TON(m): Intervalo <strong>de</strong> tempo <strong>de</strong> condução do interruptor (período atual);<br />
TOFF(m): Intervalo <strong>de</strong> tempo <strong>de</strong> bloqueio do interruptor (período atual);<br />
Sp(m): Derivada <strong>de</strong> subida da corrente IL (período atual);<br />
Sn(m): Derivada <strong>de</strong> <strong>de</strong>scida da corrente IL (período atual);<br />
Ts(m+1): Período <strong>de</strong> comutação posterior;<br />
BH(m+1): Banda <strong>de</strong> histerese (período posterior);<br />
Hx : Variável <strong>de</strong> correção para BH(m+1);<br />
Hy : Meta<strong>de</strong> da diferença entre BH(m) e BH(m+1);<br />
Sp(m+1): Derivada <strong>de</strong> subida da corrente IL (período posterior);<br />
Sn(m+1): Derivada <strong>de</strong> <strong>de</strong>scida da corrente IL (período posterior);<br />
IL: Corrente modulada por histerese.<br />
Para fins <strong>de</strong> simplificação e sem comprometer o <strong>de</strong>sempenho <strong>de</strong>sta técnica, os autores<br />
[46] consi<strong>de</strong>ram que o sistema está em estado <strong>de</strong> equilíbrio (A tensão média no indutor é
nula), durante cada período <strong>de</strong> comutação. Além disso, as <strong>de</strong>rivadas <strong>de</strong> subida e <strong>de</strong>scida da<br />
corrente IL permanecem iguais nos períodos Ts(m) e Ts(m+1). Portanto, Sp(m) = Sp(m+1) e<br />
Sn(m) = Sn(m+1). Analisando a Figura 3.9, obtém-se as seguintes equações:<br />
H<br />
y<br />
S<br />
S<br />
�m� B<br />
T<br />
�m� �m� 112<br />
p �<br />
H<br />
ON<br />
(3.79)<br />
�m� B<br />
T<br />
�m� �m� n �<br />
H<br />
OFF<br />
(3.80)<br />
�m�1��B�m� BH<br />
H<br />
� (3.81)<br />
2<br />
H<br />
x<br />
H y<br />
� (3.82)<br />
S<br />
Relacionando os triângulos mostrados na Figura 3.9, e manipulando as equações<br />
(3.79), (3.80), (3.81) e (3.82), resulta na equação (3.83) que calcula o valor da banda <strong>de</strong><br />
histerese BH(m+1) a ser imposta no próximo período <strong>de</strong> comutação Ts(m+1) <strong>de</strong>sejado. A<br />
variável Hx serve para a correção <strong>de</strong> BH(m+1), garantindo que o próximo período <strong>de</strong><br />
comutação resultante seja igual à Ts(m+1).<br />
s<br />
p<br />
�m� �m� . �Ts�m�1� H x �<br />
�m� BH<br />
BH �m� 1��<br />
�<br />
(3.83)<br />
T<br />
É importante salientar que as duas técnicas [45 e 46] mencionadas aqui são<br />
adaptativas, on<strong>de</strong> as ações são <strong>de</strong>finidas no período <strong>de</strong> comutação atual Ts(m), mas a<br />
execução <strong>de</strong>stas ações só ocorre no período posterior Ts(m+1). Para que a técnica <strong>de</strong><br />
estabilização da freqüência (Figura 3.9) tenha um <strong>de</strong>sempenho satisfatório, é necessário que o<br />
problema da variação adicional da freqüência, causado pelo processo <strong>de</strong> aquisição, seja<br />
resolvido. Com isso, garante-se uma modulação PWM preservando o comportamento<br />
dinâmico da modulação por histerese. Com relação ao retificador híbrido, cabe esclarecer<br />
que estes algoritmos não foram implementados para o controle da corrente <strong>de</strong> entrada do<br />
conversor SEPIC1. No entanto, propôs-se uma pequena alteração na modulação por histerese<br />
convencional que minimiza um pouco a variação da freqüência <strong>de</strong> comutação em função do<br />
processo <strong>de</strong> aquisição, discutida a seguir.<br />
3.6 – Análise Teórica da Modulação por Histerese Digital Proposta<br />
Nesta proposta, o limite superior da banda <strong>de</strong> histerese é eliminado e o controle do<br />
ripple e da variação da freqüência da corrente <strong>de</strong> entrada iin(t) é realizado impondo-se o
intervalo <strong>de</strong> condução (tON) <strong>de</strong> valor fixo. O intervalo <strong>de</strong> bloqueio (tOFF) é variável e<br />
conseqüentemente a freqüência <strong>de</strong> comutação também é variável. Através da Figura 3.10,<br />
tem-se uma visão geral <strong>de</strong>sta técnica <strong>de</strong> controle, evi<strong>de</strong>nciando a modulação da corrente iin(t)<br />
sobre o sinal <strong>de</strong> referência (Limite inferior).<br />
Ip<br />
iin ��.t� IVp<br />
0<br />
�. �t<br />
5. �<br />
Limite inferior 2�<br />
t<br />
� � 6<br />
6 2<br />
T r =8,333ms<br />
�<br />
Valor médio instantâneo<br />
Figura 3.10 – Modulação por histerese com o intervalo tON fixo.<br />
A seguir, serão apresentadas as análises <strong>de</strong> variação da freqüência <strong>de</strong> comutação e da<br />
ondulação da corrente <strong>de</strong> entrada iin(t) (Figura 3.10) do conversor SEPIC1, consi<strong>de</strong>rando o<br />
sistema em estado <strong>de</strong> equilíbrio. Portanto, conforme ilustrada na Figura 3.11, consi<strong>de</strong>ra-se<br />
que a corrente <strong>de</strong> referência (Limite inferior = Iint0) mantém o seu valor constante durante<br />
todo o período <strong>de</strong> comutação simplificando a análise.<br />
Iin<br />
in 1 t i<br />
iint<br />
0<br />
�Iin<br />
Limite inferior<br />
V<br />
L<br />
in<br />
in<br />
.t<br />
t ON<br />
T s<br />
�� t<br />
i<br />
in<br />
t OFF<br />
t<br />
1<br />
V<br />
-<br />
L<br />
Figura 3.11 – Detalhe da modulação por histerese com o intervalo tON fixo.<br />
i in<br />
O<br />
in<br />
.t<br />
113
Na Figura 3.11, a evolução <strong>de</strong> iin(t) no intervalo tON é <strong>de</strong>finida por (3.33) e no intervalo<br />
tOFF por (3.62), sendo reescritas a seguir.<br />
in<br />
Intervalo tON: iin<br />
�� t Iint<br />
0 � . t<br />
Lin<br />
O<br />
Intervalo tOFF: iin<br />
�� t Iint<br />
1 � . t<br />
Lin<br />
114<br />
V<br />
� (3.84)<br />
V<br />
� (3.85)<br />
Através da equação (3.84), em t=t0, iin(t0) = Iint0, e em t=t1, iin(t1) = Iint1, calculada pela<br />
(3.86).<br />
V<br />
I �<br />
Em t=t2, pela (3.85), calcula-se iin(t2) = Iint0, na seqüência.<br />
in<br />
in t1<br />
� Iin<br />
t 0 . t ON<br />
(3.86)<br />
Lin<br />
VO<br />
Iin t 0 � Iin<br />
t1<br />
� . t OFF<br />
(3.87)<br />
L<br />
A freqüência <strong>de</strong> operação do SEPIC1 é <strong>de</strong>terminada pela (3.88).<br />
f<br />
s<br />
ON<br />
Substituindo (3.87) em (3.86), resulta em:<br />
in<br />
1<br />
� (3.88)<br />
t � t<br />
OFF<br />
V<br />
in<br />
t OFF � t ON.<br />
(3.89)<br />
VO<br />
Substituindo (3.89) em (3.88), tem-se a equação (3.90), na seqüência:<br />
1<br />
f s �<br />
(3.90)<br />
� Vin<br />
�<br />
t ON �<br />
�1�<br />
�<br />
�<br />
� VO<br />
�<br />
Na Figura 3.12, plotando a equação (3.90), são obtidos ábacos mostrando a variação<br />
da freqüência <strong>de</strong> comutação (fs) em função da tensão senoidal <strong>de</strong> entrada retificada (Vin),<br />
variando <strong>de</strong> 0 a 180V,consi<strong>de</strong>rando-se alguns valores específicos <strong>de</strong> tON e uma tensão <strong>de</strong> saída<br />
(VO) com o valor médio <strong>de</strong> 297V.<br />
Analisando a Figura 3.12, verifica-se que a freqüência <strong>de</strong> comutação varia <strong>de</strong> forma<br />
não-linear e não acentuada, entretanto, a faixa <strong>de</strong> variação da freqüência varia linearmente em<br />
função <strong>de</strong> tON.<br />
Dentre as quatro curvas analisadas na Figura 3.12, a faixa <strong>de</strong> variação máxima da<br />
freqüência <strong>de</strong> comutação é igual 23,6 kHz, correspon<strong>de</strong>nte ao intervalo tON=16μs.
fs<br />
68 kHz<br />
60 kHz<br />
52 kHz<br />
44 kHz<br />
36 kHz<br />
28 kHz<br />
fs � 62,<br />
5<br />
kHz<br />
20 kHz<br />
0 30 V 60 V 90 V 120 V 150 V 180 V<br />
v<br />
fs � 38,<br />
9<br />
in<br />
kHz<br />
tON � 16μs<br />
tON � 20μs<br />
tON � 24μs<br />
tON � 30μs<br />
Figura 3.12 – Variação da freqüência <strong>de</strong> comutação para valores específicos <strong>de</strong> tON.<br />
Analogamente, consi<strong>de</strong>rando a equação (3.66), a ondulação da corrente <strong>de</strong> entrada do<br />
SEPIC1 é verificada através da Figura 3.13, variando em função da tensão senoidal <strong>de</strong> entrada<br />
retificada (Vin), para valores específicos <strong>de</strong> tON e uma indutância <strong>de</strong> entrada (Lin) com o valor<br />
<strong>de</strong> 5,0 mH.<br />
�Iin<br />
1,2 A<br />
1,0 A<br />
0,8 A<br />
0,6 A<br />
0,4 A<br />
0,2 A<br />
0<br />
�Iin<br />
�1,08<br />
0 30V 60V 90V 120V 150V 180V<br />
v<br />
�Iin<br />
�<br />
in<br />
A<br />
0,58<br />
A<br />
tON � 30μs<br />
tON � 24μs<br />
tON � 20μs<br />
tON �16μs<br />
Figura 3.13 – Variação da ondulação da corrente <strong>de</strong> entrada para valores específicos <strong>de</strong> tON.<br />
É observado, através da Figura 3.13, que a ondulação (�Iin) da corrente <strong>de</strong> entrada do<br />
SEPIC1 varia linearmente tanto em função da variação <strong>de</strong> Vin quanto em função <strong>de</strong> tON.<br />
115
3.7 – Balanço <strong>de</strong> Energia no SEPIC1<br />
Consi<strong>de</strong>rando o conversor operando em estado <strong>de</strong> equilíbrio, no intervalo “ton”<br />
(primeira etapa <strong>de</strong> funcionamento) ocorre o armazenamento <strong>de</strong> energia nos indutores Lin e Lm,<br />
e no intervalo “toff” (segunda etapa <strong>de</strong> funcionamento) essa energia é transferida para a carga.<br />
Desse modo, admitindo a inexistência <strong>de</strong> perdas no conversor durante o período <strong>de</strong><br />
comutação, tem-se as seguintes relações [49]:<br />
in<br />
�Iin ILm<br />
�. t ON � VO.<br />
�Iin ILm<br />
�. t OFF<br />
116<br />
V . � �<br />
(3.91)<br />
I<br />
C<br />
t<br />
t<br />
ON<br />
OFF<br />
1<br />
1<br />
� � . i Lm �� t . dt � . iin<br />
�� t . dt � 0<br />
T � T �<br />
(3.92)<br />
s<br />
0<br />
Como o valor médio (IC) da corrente iC(t) é nulo, então <strong>de</strong>fine-se que:<br />
On<strong>de</strong>:<br />
Lm<br />
s<br />
m1_Inst<br />
0<br />
I � I<br />
(3.93)<br />
Iin : Valor médio <strong>de</strong> iin(t) durante o período <strong>de</strong> comutação;<br />
ILm : Valor médio <strong>de</strong> iLm(t) durante o período <strong>de</strong> comutação.<br />
Im1_Inst : Valor médio instantâneo da corrente <strong>de</strong> saída do conversor SEPIC1.<br />
Da equação (3.91) relacionam-se às tensões <strong>de</strong> saída (VO) e <strong>de</strong> entrada (Vin) pelo<br />
ganho estático {qTs(m)} no período Ts(m).<br />
q<br />
Ts<br />
Vef<br />
. 3.<br />
6<br />
t ON VO<br />
�m� � � �<br />
�<br />
� 1,<br />
654<br />
(3.94)<br />
t V V . 2<br />
OFF<br />
in<br />
Observa-se o ganho estático (qCA) no período <strong>de</strong> re<strong>de</strong> é dado pela seguinte equação:<br />
q<br />
CA<br />
ef<br />
Vef<br />
. 3.<br />
6<br />
VO<br />
� �<br />
�<br />
� 2,<br />
34<br />
(3.95)<br />
V V<br />
ef<br />
Desenvolvendo (3.92) obtém-se a relação direta entre as correntes <strong>de</strong> entrada (Iin) e<br />
saída (ILm).<br />
Iin<br />
t ON VO<br />
� � � 1,<br />
654<br />
(3.96)<br />
I t V<br />
Lm<br />
OFF<br />
A equação (3.96) refere-se ao conversor SEPIC operando <strong>de</strong> forma autônoma on<strong>de</strong> a<br />
corrente transferida para a carga interfere diretamente no valor da tensão <strong>de</strong> saída. Entretanto,<br />
o conversor SEPIC1 analisado neste trabalho faz parte <strong>de</strong> um contexto on<strong>de</strong> a relação entre as<br />
tensões <strong>de</strong> entrada e saída é imposta através do retificador não controlado (Retif-1) e possui<br />
um valor fixo {conforme equações (3.94) e (3.95)}, in<strong>de</strong>pen<strong>de</strong>nte da potência e das correntes<br />
ef<br />
in
processadas. Portanto, a relação <strong>de</strong>finida por (3.96) não po<strong>de</strong> ser aplicada ao conversor<br />
SEPIC1, tendo em vista que o ganho estático analisado pela relação das correntes varia em<br />
função do parâmetro <strong>de</strong> controle “K”. No entanto, sabendo-se que o formato da corrente<br />
iLm(�.t) é o mesmo da corrente <strong>de</strong> entrada iin(�.t) (no período <strong>de</strong> re<strong>de</strong>), diferenciando-se<br />
apenas na amplitu<strong>de</strong>, e que o valor médio (ILmMD) <strong>de</strong> iLm(�.t) é igual ao valor médio da<br />
corrente <strong>de</strong> saída {Im1, calculado pela (3.18)}, também no período <strong>de</strong> re<strong>de</strong>, foi possível<br />
<strong>de</strong>screver o comportamento <strong>de</strong> iLm(�.t) através da seguinte análise:<br />
Sendo que:<br />
LmMD<br />
m1<br />
117<br />
I � I<br />
(3.97)<br />
Foi constatado que as relações matemáticas entre o valor médio <strong>de</strong> iin(�.t) pelo valor<br />
eficaz e valores <strong>de</strong> pico, resultam em constantes normalizadas para um valor específico <strong>de</strong><br />
“K”, <strong>de</strong>scritas a seguir:<br />
O valor eficaz {(3.4)} pelo valor médio {(3.11)}:<br />
Iinef<br />
Iinef_Norm � (3.98)<br />
I<br />
inMd<br />
O valor <strong>de</strong> pico {(3.2)}, quando �.t=�/6, pelo valor médio {(3.11)}:<br />
Ip<br />
Ip_Norm � (3.99)<br />
I<br />
inMd<br />
O valor <strong>de</strong> iin(�.t) {(3.3)}, quando �.t=�/2, pelo valor médio {(3.11)}:<br />
IVp<br />
IVp_Norm � (3.100)<br />
I<br />
Verificou-se também, que existe uma relação constante entre o valor médio <strong>de</strong> iin(�.t)<br />
inMd<br />
pelo valor médio <strong>de</strong> iLm(�.t), para um valor específico <strong>de</strong> “K”, a seguir:<br />
On<strong>de</strong>:<br />
ILmMd<br />
ILmMd _Norm � (3.101)<br />
I<br />
inMd<br />
Iinef_Norm : Valor normalizado <strong>de</strong> Ia2ef {equação (3.4)};<br />
Ip_Norm : Valor normalizado <strong>de</strong> Ip {equação (3.2)};<br />
IVp_Norm : Valor normalizado <strong>de</strong> IVp {equação (3.3)};<br />
IinMD : Valor médio <strong>de</strong> iin(�.t) no período <strong>de</strong> re<strong>de</strong> {equação (3.11);<br />
ILmMD : Valor médio <strong>de</strong> iLm(�.t) no período <strong>de</strong> re<strong>de</strong>;<br />
ILmMD Norm : Valor normalizado <strong>de</strong> ILmMD.
Portanto, com (3.98), (3.99), (3.100) e (3.101) po<strong>de</strong>-se estabelecer que:<br />
I<br />
I<br />
I<br />
I<br />
I<br />
I<br />
Lmef<br />
LmMd<br />
LmP<br />
LmMd<br />
LmVp<br />
LmMd<br />
inMd<br />
118<br />
Iinef<br />
� (3.102)<br />
I<br />
Ip<br />
� (3.103)<br />
I<br />
inMd<br />
IVp<br />
� (3.104)<br />
I<br />
inMd<br />
Na seqüência, substituindo (3.101) em (3.102), (3.103) e (3.104), obtêm-se as<br />
equações para o cálculo do valor eficaz (ILmef) e <strong>de</strong> pico {ILmP e ILmVp)} da corrente iLm(�.t) no<br />
período <strong>de</strong> re<strong>de</strong>, respectivamente , a seguir.<br />
I � I . I<br />
(3.105)<br />
Lmef<br />
LmP<br />
inef<br />
p<br />
LmMd_Norm<br />
I � I . I<br />
(3.106)<br />
LmVp<br />
Vp<br />
LmMd_Norm<br />
I � I . I<br />
(3.107)<br />
LmMd_Norm<br />
Na seqüência, através da Figura 3.14, são apresentadas as formas <strong>de</strong> onda teóricas da<br />
tensão <strong>de</strong> entrada vin(�.t), corrente <strong>de</strong> entrada iin(�.t) e corrente <strong>de</strong> saída iLm(�.t), no período<br />
<strong>de</strong> re<strong>de</strong>.<br />
0<br />
Ip<br />
ILmP<br />
�<br />
6<br />
Vp<br />
�. �t<br />
IVp<br />
ILmVp<br />
�<br />
2<br />
Tr =8,333ms<br />
5. �<br />
6<br />
�<br />
iin��.t� iLm��.t� vin ��.t� Figura 3.14 – Formas <strong>de</strong> onda da tensão e corrente <strong>de</strong> entrada e corrente <strong>de</strong> saída do SEPIC1.<br />
2�<br />
t
3.8 – Refinamento das Equações para o Projeto do SEPIC1<br />
Neste tópico, as equações obtidas para o conversor SEPIC1 serão simplificadas, tanto<br />
para a análise do funcionamento em um período genérico <strong>de</strong> comutação quanto para o projeto<br />
do conversor operando na condição <strong>de</strong> esforço máximo.<br />
3.8.1 – Conversor SEPIC1 Operando em um Período Genérico <strong>de</strong> Comutação Ts,<br />
com o parâmetro K < 2:<br />
As correntes iin(t) e iLm(t), e a tensão vC(t) {relacionadas por (3.66), (3.67) e (3.68)}<br />
são respectivamente <strong>de</strong>finidas em função dos valores percentuais �Iin%, �ILm% e �VC% e<br />
dos valorer médios instantâneos Iin, ILm e VC, no período <strong>de</strong> comutação Ts, a seguir.<br />
�� Análise da Corrente iin(t) e projeto do indutor Lin:<br />
1) Cálculo da ondulação (ripple):<br />
119<br />
�Iin<br />
%<br />
� Iin<br />
� Iin<br />
.<br />
(3.108)<br />
100<br />
2) Determinando a indutância <strong>de</strong> entrada:<br />
3) O valor inicial, em t=t0:<br />
I t � I<br />
� �Iin<br />
% �<br />
. �1�<br />
�<br />
� 200 �<br />
4) O valor máximo, em t=t1:<br />
I<br />
� �Iin<br />
% �<br />
t1<br />
� Iin.<br />
�1�<br />
�<br />
� 200 �<br />
5) O valor médio no período <strong>de</strong> re<strong>de</strong> {<strong>de</strong>finido por (3.11)}:<br />
L<br />
in<br />
Vin<br />
. 100<br />
� . t ON<br />
(3.109)<br />
�I<br />
%<br />
in<br />
in 0 in<br />
(3.110)<br />
in (3.111)<br />
�2�3. �cos��. �t��1��sen��.<br />
�t��<br />
IRetif<br />
�1<br />
�<br />
I � . �K.<br />
�.<br />
� �<br />
6) O valor eficaz no período <strong>de</strong> re<strong>de</strong> {<strong>de</strong>finido por (3.4)}:<br />
� � ��<br />
� 2.<br />
��.<br />
�t<br />
� ��<br />
� 3 ��<br />
inMd (3.112)<br />
IRetif<br />
-1<br />
� . F �K� (3.113)<br />
�. �<br />
Iinef 2<br />
�� Análise da Corrente iLm(t) e projeto do indutor Lm:<br />
1) Cálculo da ondulação (ripple):
120<br />
�ILm<br />
%<br />
� ILm<br />
� ILm.<br />
(3.114)<br />
100<br />
2) Determinando a indutância <strong>de</strong> saída:<br />
3) O valor inicial, em t=t0:<br />
I t � I<br />
� �ILm<br />
% �<br />
. �1�<br />
�<br />
� 200 �<br />
4) O valor máximo, em t=t1:<br />
I<br />
� �ILm<br />
% �<br />
t1<br />
� ILm.<br />
�1�<br />
�<br />
� 200 �<br />
5) O valor médio no período <strong>de</strong> re<strong>de</strong> {<strong>de</strong>finido por (3.18)}:<br />
L<br />
m<br />
Vin<br />
. 100<br />
� . t ON<br />
(3.115)<br />
�I<br />
%<br />
Lm<br />
Lm 0 Lm<br />
(3.116)<br />
Lm (3.117)<br />
�. 2 �<br />
ILmMd<br />
� . �<br />
54 �<br />
�<br />
3 �<br />
6 �<br />
�<br />
P<br />
.<br />
G�K��<br />
� Vef<br />
(3.118)<br />
6) Substituindo-se a equação (3.101) em (3.4) calcula-se o valor eficaz:<br />
�� Análise da tensão vC(t) e projeto da capacitância CE:<br />
1) Cálculo da ondulação (ripple):<br />
2) Determinando a capacitância <strong>de</strong> acumulação:<br />
IRetif<br />
-1<br />
ILmef � ILmMd<br />
. . F2<br />
�K� _Norm<br />
(3.119)<br />
�. �<br />
�VC<br />
%<br />
� VC<br />
� Vin<br />
.<br />
(3.120)<br />
100<br />
100 �<br />
V �<br />
�<br />
�<br />
in 2<br />
C E � . ILmt<br />
0.<br />
tON<br />
� . tON<br />
�<br />
�<br />
(3.121)<br />
�VC<br />
%. Vin<br />
� 2.<br />
Lm<br />
�<br />
3) Restrição para o valor <strong>de</strong> CE {(<strong>de</strong>finida pela equação (3.78)}:<br />
2<br />
� . f<br />
25<br />
2<br />
smín<br />
. L<br />
eqP<br />
4) O valor máximo <strong>de</strong> vC(t), em t=t0:<br />
�<br />
C<br />
E<br />
1<br />
�<br />
2<br />
400.<br />
� . f<br />
2<br />
r<br />
. L<br />
eqS<br />
(3.122)<br />
� �VC<br />
% �<br />
VC<br />
t 0 � Vin<br />
. �1�<br />
� (3.123)<br />
� 200 �
�� Esforços <strong>de</strong> tensão e <strong>de</strong> corrente através do interruptor controlado S1:<br />
121<br />
1) A equação da corrente is(t) no intervalo tON (Figura 3.6) é dada a seguir:<br />
Vin<br />
is<br />
( t)<br />
� iint<br />
0 � iLmt<br />
0 �<br />
L<br />
. t<br />
(3.124)<br />
Pela relação linear existente entre iin(t) e iLm(t), <strong>de</strong>scrita pela equação (3.101),<br />
reescreve-se (3.124) substituindo-se (3.110) e (3.116), a seguir:<br />
� �Iin<br />
%<br />
� �ILm<br />
% ��<br />
Vin<br />
is<br />
( t)<br />
� Iin<br />
. �1<br />
� � ILmMd<br />
_Norm.<br />
�1�<br />
��<br />
� . t (3.125)<br />
� 200<br />
� 200 ��<br />
LeqP<br />
2) O valor máximo <strong>de</strong> corrente, em t=t1 {Somando (3.111) com (3.117)}:<br />
� �Iin<br />
%<br />
I � Iin<br />
. �1<br />
� � I<br />
� 200<br />
3) O valor máximo <strong>de</strong> tensão, em t=t2:<br />
eqP<br />
� �ILm<br />
% ��<br />
. �1�<br />
��<br />
� 200 ��<br />
sPico LmMd _Norm<br />
(3.126)<br />
� �VC<br />
% �<br />
VsPico � Vin<br />
. �1�<br />
� � VO<br />
(3.127)<br />
� 200 �<br />
4) Simplificando a equação <strong>de</strong> is(t), para o cálculo do valor eficaz e médio:<br />
Com a finalida<strong>de</strong> <strong>de</strong> facilitar o cálculo do valor eficaz e médio da corrente is(�.t), no<br />
período <strong>de</strong> re<strong>de</strong>, o ripple <strong>de</strong> is(t) (no período <strong>de</strong> comutação) foi <strong>de</strong>sprezado, conforme Figura<br />
3.15.<br />
I t . �<br />
in<br />
in<br />
I t . �<br />
in<br />
1<br />
�1 I �<br />
I . �<br />
0<br />
�1 I �<br />
LmMd _Norm<br />
LmMd _Norm<br />
is �� t<br />
�1 I �<br />
LmMd _Norm<br />
0<br />
V<br />
L<br />
in<br />
eq<br />
.t<br />
tON tOFF<br />
Ts<br />
Forma <strong>de</strong><br />
onda real<br />
t0 t t 1 2<br />
is �� t<br />
0<br />
Forma <strong>de</strong> onda<br />
simplificada<br />
tON tOFF<br />
Ts<br />
t0 t t 1 2<br />
Figura 3.15 – Detalhe da forma <strong>de</strong> onda da corrente através do interruptor controlado.<br />
t
Pela forma <strong>de</strong> onda simplificada <strong>de</strong> is(t), calcula-se o valor eficaz (Isef), a seguir:<br />
tON<br />
2<br />
�1I� . dt<br />
122<br />
1 2<br />
Isef<br />
� . Iin<br />
. LmMd _Norm<br />
T � �<br />
(3.128)<br />
s<br />
0<br />
Resolvendo a integral (3.128) e substituindo a equação (3.90), resulta em:<br />
I<br />
sef<br />
�1�I�. 1<br />
� Iin<br />
. LmMd _Norm<br />
(3.129)<br />
Vin<br />
1�<br />
V<br />
Em (3.129), observa-se que o termo Iin.(1+ILmMd_Norm) (constante no período Ts) é o<br />
valor eficaz total instantâneo (equivalente a: Iin+ILm).<br />
O coeficiente (Coef) do termo Iin.(1+ILmMd_Norm), que encontra <strong>de</strong>ntro da raiz, indica o<br />
valor percentual da corrente eficaz total Iin.(1+ILmMd_Norm) que circula através do interruptor<br />
S1, no período Ts.<br />
Durante o período da re<strong>de</strong> <strong>de</strong> alimentação, este valor percentual (Coef) varia <strong>de</strong> forma<br />
senoidal (Figura 3.14), em função <strong>de</strong> vin(�.t), conforme a seguir:<br />
��. t�,<br />
�sen<br />
�<br />
vin ( �.<br />
t)<br />
� 2.Vef<br />
. �<br />
�<br />
��<br />
sen<br />
Se :<br />
0<br />
��. t�,<br />
Se : � � �.<br />
t � 2.� �<br />
�<br />
�<br />
O<br />
�.<br />
t<br />
�<br />
�<br />
�<br />
�<br />
�<br />
(3.130)<br />
Consi<strong>de</strong>rando-se Vin=0,01665.Vp (valor mínimo para a análise), em (�.t)=0,0053.�, o<br />
coeficiente possui valor máximo (freqüência máxima <strong>de</strong> operação do SEPIC1):<br />
C oefMáx<br />
Pela equação (3.90), obtém-se:<br />
1<br />
� � 0,<br />
99<br />
(3.131)<br />
1�<br />
0,<br />
01<br />
1<br />
fsmáx � (3.132)<br />
1,<br />
01.<br />
t<br />
Para Vin=Vp, em (�.t)=½.�, o coeficiente possui valor mínimo (freqüência mínima <strong>de</strong><br />
operação do SEPIC1):<br />
Analogamente:<br />
C oefMin<br />
ON<br />
1<br />
� � 0,<br />
79<br />
(3.133)<br />
1�<br />
0,<br />
6<br />
1<br />
fsmín � (3.134)<br />
1,<br />
6.<br />
t<br />
ON
123<br />
Portanto, utilizou-se o valor médio <strong>de</strong>stes dois coeficientes:<br />
0,<br />
99 � 0,<br />
79<br />
CoefMd � � 0,<br />
9<br />
(3.135)<br />
2<br />
A freqüência média <strong>de</strong> operação é calculada a seguir:<br />
Finalmente, faz-se a atualização da equação (3.129).<br />
1<br />
fsMd � (3.136)<br />
1,<br />
305.<br />
t<br />
ON<br />
�1 � I �. 0,<br />
9<br />
Isef � Iin<br />
. LmMd _Norm<br />
(3.137)<br />
Da equação (3.137), como o termo “ (1+ILmMd_Norm).0,9 ” é sempre constante, po<strong>de</strong>-se<br />
substituir o valor eficaz instantâneo Iin, da corrente iin(t), pelo valor eficaz Iinef {<strong>de</strong>finido por<br />
(3.113)}, da corrente iin(�.t), no período <strong>de</strong> re<strong>de</strong>.<br />
Portanto, através da equação (3.138) é calculado o valor eficaz médio da corrente<br />
is(�.t) através do interruptor controlado S1.<br />
Levando (3.113) em (3.138), obtém-se:<br />
�1 � I �. 0,<br />
9<br />
IsefMd � Iinef<br />
. LmMd _Norm<br />
(3.138)<br />
IRetif<br />
-1<br />
�1�I�. . F �K� IsefMd � 0,<br />
9.<br />
LmMd _Norm<br />
2<br />
(3.139)<br />
�. �<br />
5) Aplicando o mesmo raciocínio para o cálculo do valor médio, multiplica-se a soma <strong>de</strong><br />
(3.112) com (3.118) pelo coeficiente médio:<br />
sMd<br />
�II� I � 0,<br />
9.<br />
�<br />
(3.140)<br />
inMd<br />
LmMd<br />
�� Esforços <strong>de</strong> tensão e <strong>de</strong> corrente através do diodo <strong>de</strong> saída D1:<br />
1) A equação da corrente im1(t) no intervalo tOFF (Figura 3.6):<br />
VO<br />
i m1(<br />
t)<br />
� iin<br />
t1<br />
� i Lmt<br />
1 �<br />
L<br />
. t<br />
(3.141)<br />
Com as mesmas consi<strong>de</strong>rações feitas para a equação (3.124), reescreve-se (3.141), na<br />
seqüência:<br />
� �Iin<br />
%<br />
� �ILm<br />
% ��<br />
VO<br />
im1<br />
( t)<br />
� Iin<br />
. �1<br />
� � ILmMd<br />
_Norm.<br />
�1�<br />
��<br />
� . t (3.142)<br />
� 200<br />
� 200 ��<br />
LeqP<br />
2) O valor máximo da corrente im1(t), em t=t1 {<strong>de</strong>finido por (3.126)}:<br />
m1Pico<br />
sPico<br />
3) O valor máximo <strong>de</strong> tensão, em t=t2 {<strong>de</strong>finido por (3.127)}:<br />
eqP<br />
I � I<br />
(3.143)
m1Pico<br />
sPico<br />
4) O valor médio no período <strong>de</strong> re<strong>de</strong> {<strong>de</strong>finido por (3.18)}:<br />
I<br />
m1<br />
124<br />
V � V<br />
(3.144)<br />
�. 2 � 6 � P<br />
� . � 3 � �.<br />
(3.145)<br />
54 � G�K��<br />
�<br />
� Vef<br />
3.8.2 – Conversor SEPIC1 Operando na Condição <strong>de</strong> Esforço máximo<br />
De acordo com os ábacos apresentados nas Figuras 3.12 e 3.13, a freqüência mínima<br />
<strong>de</strong> operação e a ondulação máxima das correntes através dos indutores Lin e Lm ocorrem<br />
quando a tensão <strong>de</strong> entrada vin(t) possui valor máximo, caracterizando-se um ponto crítico <strong>de</strong><br />
funcionamento. Além disso, conforme discutido no Capítulo 2, o processamento máximo <strong>de</strong><br />
potência no SEPIC1 ocorre para um parâmetro <strong>de</strong> controle K=2.<br />
Portanto, <strong>de</strong>fine-se para efeito <strong>de</strong> projeto o período <strong>de</strong> comutação iniciando-se no<br />
instante t0 = 4,167 ms (ângulo = �/2) e o parâmetro “K=2”, consi<strong>de</strong>rando-se as formas <strong>de</strong> onda<br />
teóricas mostradas na Figura 3.16.<br />
0<br />
Vp<br />
I I<br />
p<br />
Vp<br />
I I<br />
LmP<br />
LmVp<br />
�<br />
6<br />
�<br />
2<br />
T r =8,333ms<br />
5. �<br />
6<br />
vin ��.t� �<br />
iin��.t� iLm��.t� Figura 3.16 – Formas <strong>de</strong> onda da tensão e corrente <strong>de</strong> entrada e corrente <strong>de</strong> saída do SEPIC1.<br />
2�<br />
t
Para esta condição <strong>de</strong> funcionamento, os valores médios instantâneos da tensão <strong>de</strong><br />
entrada (Vin), tensão sobre o capacitor CE (VC), corrente <strong>de</strong> entrada (Iin) e corrente <strong>de</strong> saída<br />
(ILm), são <strong>de</strong>finidos na seqüência.<br />
Para K=2, conforme Figura 3.16, observa-se que:<br />
Pela equação (3.1).<br />
Pela (3.16), calcula-se IRetif-1:<br />
Lm<br />
in<br />
Vp<br />
p<br />
125<br />
I � I � I<br />
(3.146)<br />
I � I � I<br />
(3.147)<br />
LmVp<br />
Vin p ef<br />
LmP<br />
� V � V . 2<br />
(3.148)<br />
VC p ef<br />
Então, substitui-se (3.150) em (3.3) e <strong>de</strong>fine-se (Iin=IVp):<br />
Da equação (3.118), calcula-se ILmMD.<br />
De (3.11), obtém-se IinMD.<br />
� V � V . 2<br />
(3.149)<br />
P<br />
IRetif -1<br />
� 0,<br />
2357.<br />
(3.150)<br />
V<br />
I<br />
in<br />
ef<br />
ef<br />
P<br />
� 0,<br />
2357.<br />
(3.151)<br />
�.V<br />
�. 2 P<br />
ILmMD � 0,777. .<br />
(3.152)<br />
54 V<br />
I<br />
inMD<br />
Levando (3.152) e (3.153) em (3.101), resulta em:<br />
I _Norm<br />
ef<br />
ef<br />
P<br />
� 0,<br />
143.<br />
(3.153)<br />
�.V<br />
LmMd � 0,<br />
447.<br />
�<br />
(3.154)<br />
Substituindo (3.151) e (3.154) em (3.106) <strong>de</strong>fine-se (ILm=ILmP):<br />
On<strong>de</strong>:<br />
P<br />
ILm � 0,<br />
1054.<br />
(3.155)<br />
V<br />
Vin : Valor médio <strong>de</strong> vin(t) durante o período <strong>de</strong> comutação;<br />
VC : Valor médio <strong>de</strong> vC(t) durante o período <strong>de</strong> comutação;<br />
Iin : Valor médio <strong>de</strong> iin(t) durante o período <strong>de</strong> comutação;<br />
ILm : Valor médio <strong>de</strong> iLm(t) durante o período <strong>de</strong> comutação.<br />
ef
3.8.2.1 – Equações Finais para o Projeto do Conversor SEPIC1<br />
As principais equações <strong>de</strong>scritas anteriormente (no tópico 3.8.1) foram simplificadas,<br />
sendo necessário para o projeto apenas as seguintes variáveis <strong>de</strong> entrada. São elas:<br />
“�Iin%”,“�ILm%”,“�VC%”, “P”, “Vef”, “�” e “tON”.<br />
�� Análise da Corrente iin(t) e projeto do indutor Lin:<br />
1) Cálculo da ondulação (ripple) {<strong>de</strong>finida por (3.108)}:<br />
�I<br />
%<br />
P<br />
126<br />
in<br />
� Iin<br />
� 0,<br />
2357.<br />
.<br />
(3.156)<br />
100 �.<br />
Vef<br />
2) Determinando a indutância <strong>de</strong> entrada {<strong>de</strong>finida por (3.109)}:<br />
L<br />
in<br />
in<br />
2<br />
ef<br />
3) O valor máximo, em t=t1 {<strong>de</strong>finido por (3.111)}:<br />
P � �Iin<br />
% �<br />
I t1<br />
� 0,<br />
2357.<br />
. �1�<br />
�<br />
�.Vef<br />
� 200 �<br />
4) O valor médio no período <strong>de</strong> re<strong>de</strong> {<strong>de</strong>finido por (3.112)}:<br />
600.<br />
�.<br />
V<br />
� . tON<br />
(3.157)<br />
�I<br />
%. P<br />
in (3.158)<br />
I<br />
inMd<br />
5) O valor eficaz no período <strong>de</strong> re<strong>de</strong> {<strong>de</strong>finido por (3.113)}:<br />
�� Análise da Corrente iLm(t) e projeto do indutor Lm:<br />
1) Cálculo da ondulação (ripple) {<strong>de</strong>finida por (3.114)}:<br />
I<br />
inef<br />
P<br />
� 0,<br />
143.<br />
(3.159)<br />
�.V<br />
ef<br />
ef<br />
P<br />
� 0,<br />
16.<br />
(3.160)<br />
�.<br />
V<br />
0,<br />
1054 � P<br />
�I<br />
Lm � .<br />
�<br />
��I<br />
Lm %.<br />
100 � Vef<br />
�<br />
�<br />
�<br />
�<br />
(3.161)<br />
2) Determinando a indutância <strong>de</strong> saída {<strong>de</strong>finida por (3.115)}:<br />
3) O valor máximo, em t=t1 {<strong>de</strong>finido por (3.117)}:<br />
I<br />
P<br />
t1<br />
� 0,<br />
1054.<br />
Vef<br />
� �ILm<br />
% �<br />
. �1�<br />
�<br />
� 200 �<br />
4) O valor médio no período <strong>de</strong> re<strong>de</strong> {<strong>de</strong>finido por (3.118)}:<br />
L<br />
m<br />
2<br />
100.<br />
2.<br />
Vef<br />
. t ON<br />
� (3.162)<br />
0,<br />
1054.<br />
�I<br />
%. P<br />
Lm<br />
Lm (3.163)
ef<br />
127<br />
�. 2 P<br />
ILmMD � 0,777. .<br />
(3.164)<br />
54 V<br />
5) O valor eficaz no período <strong>de</strong> re<strong>de</strong> {<strong>de</strong>finido por (3.119)}:<br />
�� Análise da tensão vC(t) e projeto da capacitância CE:<br />
P<br />
ILmef � 0,<br />
07157.<br />
(3.165)<br />
V<br />
1) Cálculo da ondulação (ripple) {<strong>de</strong>finida por (3.120)}:<br />
�VC<br />
%<br />
� VC<br />
� 2.<br />
Vef<br />
.<br />
(3.166)<br />
100<br />
2) Determinando a capacitância <strong>de</strong> acumulação {<strong>de</strong>finida por (3.121)}:<br />
C<br />
E<br />
C<br />
ef<br />
10,<br />
54 t ON.<br />
P<br />
� .<br />
(3.167)<br />
2 �V<br />
%. V<br />
3) Restrição para o valor <strong>de</strong> CE {<strong>de</strong>finida anteriormente pela (3.122)}:<br />
2<br />
� . f<br />
25<br />
2<br />
smín<br />
. L<br />
eqP<br />
4) O valor máximo <strong>de</strong> vC(t), em t=t0:<br />
�<br />
C<br />
E<br />
2<br />
ef<br />
1<br />
�<br />
2<br />
400.<br />
� . f<br />
2<br />
r<br />
. L<br />
eqS<br />
(3.168)<br />
� �VC<br />
% �<br />
VC<br />
t 0 � 2.<br />
Vef<br />
. �1�<br />
� (3.169)<br />
� 200 �<br />
�� Esforços <strong>de</strong> tensão e <strong>de</strong> corrente através do interruptor controlado S1:<br />
1) O valor máximo <strong>de</strong> corrente, em t=t1 {<strong>de</strong>finido pela (3.126)}:<br />
I<br />
sPico<br />
P<br />
� 0,<br />
2357.<br />
�.V<br />
ef<br />
� ��<br />
� �Iin<br />
% � �ILm<br />
% �<br />
. �1�<br />
� 0,<br />
447.<br />
�.<br />
�1�<br />
�<br />
� 200 � 200 �<br />
2) O valor máximo <strong>de</strong> tensão, em t=t2 {<strong>de</strong>finido pela (3.127)}:<br />
V �<br />
� �V<br />
�<br />
� C % 3.<br />
3<br />
2.<br />
V<br />
�<br />
ef .<br />
�<br />
1�<br />
�<br />
�<br />
� 200 � �<br />
3) O valor eficaz no período <strong>de</strong> re<strong>de</strong> {<strong>de</strong>finido por (3.139)}:<br />
I<br />
P<br />
� 0,<br />
144.<br />
�1�0, 447.<br />
��.<br />
V . �<br />
(3.170)<br />
sPico (3.171)<br />
sefMd (3.172)<br />
ef<br />
4) O valor médio no período <strong>de</strong> re<strong>de</strong> {<strong>de</strong>finido por (3.140)}<br />
� 0,<br />
143 � P<br />
� � .<br />
(3.173)<br />
V<br />
IsMd 0,<br />
9.<br />
� 0,<br />
064�<br />
� � �<br />
ef
�� Esforços <strong>de</strong> tensão e <strong>de</strong> corrente através do diodo <strong>de</strong> saída D1:<br />
1) O valor máximo da corrente im1(t), em t=t1 {<strong>de</strong>finido por (3.170)}:<br />
I<br />
P<br />
1Pico<br />
� IsPico<br />
� 0,<br />
2357.<br />
�.Vef<br />
� �Iin<br />
% � �ILm<br />
% ��<br />
. �1<br />
� � 0,<br />
447.<br />
�.<br />
�1�<br />
��<br />
� 200 � 200 ��<br />
2) O valor máximo <strong>de</strong> tensão, em t=t2 {<strong>de</strong>finido por (3.171)}:<br />
128<br />
m (3.174)<br />
V 1Pico<br />
� VsPico<br />
�<br />
� �V<br />
�<br />
� C % 3.<br />
3<br />
2.<br />
V .<br />
�<br />
ef �<br />
1�<br />
�<br />
�<br />
� 200 � �<br />
3) O valor médio no período <strong>de</strong> re<strong>de</strong> {<strong>de</strong>finido por (3.164)}:<br />
m (3.175)<br />
�. 2 P<br />
Im1 � ILmMD<br />
� 0,777. .<br />
(3.176)<br />
54 V<br />
ef
3.9 – Conclusões<br />
Neste capítulo, apresentou-se a análise completa do funcionamento do conversor<br />
SEPIC1 operando no modo <strong>de</strong> condução contínua e com modulação por histerese variável,<br />
consi<strong>de</strong>rando-se os valores das tensões e correntes <strong>de</strong> entrada e saída previamente <strong>de</strong>finidas<br />
no estudo do retificador trifásico híbrido (<strong>de</strong>senvolvido no Capítulo 2).<br />
Restringindo-se a faixa <strong>de</strong> valores para o capacitor <strong>de</strong> acumulação CE, foi possível<br />
<strong>de</strong>sconsi<strong>de</strong>rar a influência da ondulação da tensão (�VC) sobre as correntes <strong>de</strong> entrada e <strong>de</strong><br />
saída, resultando em equações simplificadas e comumente encontradas em literaturas <strong>de</strong><br />
Eletrônica <strong>de</strong> Potência [48].<br />
Devido ao contexto no qual o conversor SEPIC1 está inserido, o comportamento da<br />
estrutura foi alterado, não po<strong>de</strong>ndo ser aplicada, por exemplo, a análise <strong>de</strong> ganho estático,<br />
<strong>de</strong>pen<strong>de</strong>ndo do ponto <strong>de</strong> operação (valor do parâmetro “K”) escolhido para o retificador<br />
trifásico híbrido.<br />
A técnica <strong>de</strong> modulação por histerese digital empregada para o controle do conversor<br />
SEPIC1 elimina a comparação da corrente controlada com limite superior, reduzindo-se as<br />
variações adicionais da freqüência <strong>de</strong> comutação. Durante a análise, verificou-se que o ponto<br />
crítico <strong>de</strong> operação do conversor ocorre quando a tensão <strong>de</strong> entrada atinge o seu valor<br />
máximo, implicando na freqüência mínima <strong>de</strong> comutação e ondulação máxima das correntes<br />
<strong>de</strong> entrada e <strong>de</strong> saída, sendo portanto <strong>de</strong>finido como ponto <strong>de</strong> projeto.<br />
Por fim, fez-se um refinamento das equações para o projeto do SEPIC1, consi<strong>de</strong>rando–<br />
se a condição <strong>de</strong> esforço máximo da estrutura (parâmetro K=2), a serem utilizadas na<br />
metodologia <strong>de</strong> projeto do retificador híbrido, no Capítulo 4.<br />
129
CAPÍTULO 4<br />
4 – Metodologia <strong>de</strong> Projeto para o Retificador Trifásico Híbrido<br />
4.1 – Introdução<br />
Neste capítulo apresenta-se a metodologia <strong>de</strong> projeto, passo a passo, para o retificador<br />
trifásico híbrido com base nos equacionamentos e restrições discutidas através das análises<br />
<strong>de</strong>senvolvidas nos capítulos 2 e 3, com as seguintes consi<strong>de</strong>rações:<br />
1) No dimensionamento dos esforços <strong>de</strong> corrente através dos interruptores e fios<br />
condutores do circuito será admitida uma queda <strong>de</strong> 15% (0,85.Vef) na tensão <strong>de</strong> entrada <strong>de</strong><br />
alimentação. Já no dimensionamento dos esforços <strong>de</strong> tensão sobre os interruptores do circuito<br />
admite-se um acréscimo <strong>de</strong> 15% (1,15.Vef) na tensão <strong>de</strong> entrada <strong>de</strong> alimentação.<br />
2) No projeto do retificador não controlado (Retif-1), consi<strong>de</strong>ra-se que o mesmo esteja<br />
processando a potência média total (P) entregue à carga {o retificador controlado (Retif-2)<br />
encontra-se <strong>de</strong>sligado}.<br />
Assim, a sua corrente média <strong>de</strong> saída (IRetif-1) correspon<strong>de</strong> à corrente média total na<br />
carga (IO), conforme equação (4.1).<br />
Substituindo a equação (2.22) em (4.1), obtém-se:<br />
O<br />
130<br />
P<br />
IRetif -1<br />
� (4.1)<br />
V<br />
� P<br />
IRetif<br />
-1<br />
� .<br />
(4.2)<br />
3.<br />
6 0,85.Vef<br />
Levando (4.2) em (2.135) e em (2.138), resultam nas equações para o cálculo das<br />
correntes média e <strong>de</strong> pico, respectivamente, através <strong>de</strong> cada diodo da ponte retificadora<br />
trifásica, a seguir.<br />
I<br />
Dmd<br />
� P<br />
� .<br />
(4.3)<br />
9.<br />
6 0,85.V<br />
2<br />
� P<br />
IDPico<br />
� .<br />
(4.4)<br />
9.<br />
6 0,85.Vef<br />
3) O retificador monofásico SEPIC1 é dimensionado para operar na condição <strong>de</strong><br />
esforço máximo. Neste caso, as correntes <strong>de</strong> entrada do retificador híbrido possuem DHT<br />
nula (parâmetro <strong>de</strong> controle K=2). Consi<strong>de</strong>ra-se também um <strong>de</strong>slocamento nulo entre as<br />
ef
componentes fundamentais das tensões e corrente <strong>de</strong> entrada do retificador híbrido<br />
{cos(�1)=0º)}, portanto o Fator <strong>de</strong> Potência (FP) é unitário. Assim, a <strong>de</strong>terminação do<br />
parâmetro auxiliar “�” {calculado pela equação (2.16)} é simplificada {conforme equação<br />
(4.5)}, tornando o seu valor igual ao rendimento teórico (�) estimado para o retificador<br />
trifásico híbrido.<br />
131<br />
� � �<br />
(4.5)<br />
4) A escolha do ponto <strong>de</strong> operação do retificador trifásico híbrido (escolha do valor da<br />
DHT e do parâmetro K) <strong>de</strong>verá resultar em correntes <strong>de</strong> entrada cujo conteúdo harmônico<br />
esteja em conformida<strong>de</strong> com as normas reguladoras IEC. Por fim, o cálculo das potências<br />
processadas na saída e entrada das estruturas controlada e não controlada, referentes ao ponto<br />
<strong>de</strong> operação escolhido, será realizado para análise. Nesta etapa, o fator <strong>de</strong> <strong>de</strong>slocamento<br />
também é consi<strong>de</strong>rado nulo {cos(�1)=0º)}. Deste modo, o Fator <strong>de</strong> Potência (FP) é<br />
<strong>de</strong>terminado somente em função da DHT da corrente <strong>de</strong> entrada.<br />
4.2 – Projeto do Retificador não Controlado (Retif-1)<br />
��Primeiro passo: Definir os dados <strong>de</strong> projeto para o retificador trifásico híbrido:<br />
��Potência média (P) na carga;<br />
��Rendimento teórico estimado (�);<br />
��Tensão eficaz por fase (Vef) <strong>de</strong> alimentação.<br />
Dados <strong>de</strong> projeto:<br />
��Vef = 127 V;<br />
��P = 3000 W;<br />
��� = 0,95.<br />
Observa-se que a tensão média na carga (VO) está em função <strong>de</strong> Vef, conforme<br />
equação (4.6) {<strong>de</strong>finida em (2.22)}.<br />
Vef<br />
.3.<br />
V<br />
�<br />
Da equação (4.6), obtém-se: VO=297 V.<br />
6<br />
O � (4.6)<br />
��Segundo passo: Com a potência média na carga (P) e a tensão eficaz por fase (Vef)<br />
<strong>de</strong>finidas, calculam-se os esforços máximos <strong>de</strong> corrente e tensão sobre os diodos que<br />
compõem a ponte retificadora trifásica:
�� Valor médio máximo <strong>de</strong> corrente, conforme (4.7) {<strong>de</strong>finida por (4.3)}:<br />
I<br />
Dmd<br />
De (4.7), obtém-se: IDmd=4,0 A.<br />
ef<br />
132<br />
� P<br />
� .<br />
(4.7)<br />
9.<br />
6 0,85.V<br />
�� Valor máximo <strong>de</strong> corrente, conforme (4.8) {<strong>de</strong>finida por (4.4)}:<br />
2<br />
� P<br />
IDPico<br />
� .<br />
9.<br />
6 0,85.Vef<br />
De (4.8), obtém-se: IDPico=12,5 A.<br />
(4.8)<br />
�� Valor máximo <strong>de</strong> tensão, conforme (4.9) {<strong>de</strong>finida por (2.136)}:<br />
V � 6.1,15.V<br />
(4.9)<br />
DPico<br />
De (4.9), obtém-se: VDPico=358 V.<br />
��Escolha do componente: Especificou-se para os diodos <strong>de</strong> entrada do Retif-1 (D1, D2, D3,<br />
D4, D5 e D6) a ponte retificadora trifásica à diodos SKD 2508 (Semikron) com VDon=2,2<br />
V, on<strong>de</strong> VDon é a queda <strong>de</strong> tensão em cada diodo, em condução, da ponte retificadora<br />
trifásica.<br />
4.3 – Projeto do Retificador Controlado (Retif-2)<br />
��Terceiro passo: Definir os seguintes dados para o circuito e operação do conversor<br />
SEPIC1:<br />
��Freqüência mínima <strong>de</strong> operação (fsmín);<br />
��Valor percentual máximo (“�Iin%”) da ondulação (ripple) da corrente <strong>de</strong><br />
entrada iin(t);<br />
��O valor percentual máximo (“�ILm%”) da ondulação (ripple) da corrente <strong>de</strong><br />
saída iLm(t);<br />
��O valor percentual máximo (“�VC%”) da ondulação (ripple) da tensão vC(t)<br />
sobre a capacitância <strong>de</strong> acumulação CE.<br />
Dados <strong>de</strong> projeto para o retificador monofásico SEPIC1:<br />
��Vef = 127 V;<br />
ef
��P = 3000 W;<br />
��� = 0,95;<br />
��fsmín = 27,4 kHz;<br />
���Iin% = 14 %;<br />
���ILm% = 33 %;<br />
���VC% = 14 %.<br />
Observa-se que a potência ativa máxima processada pelos três SEPICs em conjunto é<br />
<strong>de</strong> aproximadamente 1350 W, na condição <strong>de</strong> DHT=0 (K=2), e, todos os esforços e<br />
parâmetros <strong>de</strong> cada SEPIC estão relacionados com a potência média total <strong>de</strong> saída do<br />
retificador trifásico híbrido.<br />
��Quarto passo: Calcular o intervalo <strong>de</strong> tempo <strong>de</strong> condução do interruptor controlado S1 do<br />
conversor SEPIC1, conforme (4.10) {<strong>de</strong>finido por (3.134)}:<br />
De (4.10), obtém-se: tON = 22,8 us.<br />
smín<br />
133<br />
1<br />
t ON � (4.10)<br />
1,<br />
6.<br />
f<br />
��Quinto passo: Calcular as indutâncias <strong>de</strong> entrada (Lin) e <strong>de</strong> saída (Lm), respectivamente,<br />
através das equações (4.11) e (4.12) {<strong>de</strong>finidas por (3.157) e (3.162)}:<br />
De (4.11), obtém-se: Lin=5,0 mH.<br />
De (4.12), calcula-se: Lm=5,0 mH.<br />
L<br />
L<br />
m<br />
in<br />
in<br />
2<br />
ef<br />
600.<br />
�.<br />
V<br />
� . t ON<br />
(4.11)<br />
�I<br />
%. P<br />
2<br />
100.<br />
2.<br />
Vef<br />
. t ON<br />
� (4.12)<br />
0,<br />
1054.<br />
�I<br />
%. P<br />
��Sexto passo: Determinar a capacitância <strong>de</strong> acumulação CE, através <strong>de</strong> (4.13) {conforme<br />
(3.167)}:<br />
10,<br />
54<br />
Com (4.13), calcula-se: CE=2,2 μF.<br />
C<br />
t<br />
Lm<br />
. P<br />
ON<br />
E � .<br />
(4.13)<br />
2<br />
2 �VC<br />
%. Vef<br />
�� Verificar se o valor <strong>de</strong> CE calculado aten<strong>de</strong> à restrição estabelecida pela (4.14)<br />
{<strong>de</strong>finida por (3.168)}. Se a restrição não for atendida, retornar ao terceiro passo e
e<strong>de</strong>finir um ou mais parâmetros <strong>de</strong> acordo com a conveniência do projeto.<br />
2<br />
� . f<br />
25<br />
2<br />
smín<br />
. L<br />
eqP<br />
�<br />
C<br />
E<br />
1<br />
�<br />
2<br />
400.<br />
� . f<br />
Sendo que:<br />
fr: Freqüência da re<strong>de</strong> <strong>de</strong> alimentação (60 Hz);<br />
eqS<br />
in<br />
m<br />
2<br />
r<br />
. L<br />
eqS<br />
134<br />
(4.14)<br />
L � L � L<br />
(4.15)<br />
L<br />
eqP<br />
Lin<br />
. L<br />
� (4.16)<br />
L � L<br />
in<br />
m<br />
m<br />
Logo, com os dados Lin=5,0 mH e Lm=5,0 mH, obtém-se:<br />
LeqS=10 mH e LeqP=2,5 mH.<br />
Portanto, através <strong>de</strong> (4.14), verifica-se que a restrição para o valor <strong>de</strong> CE é atendida<br />
( 1, 36 μF<br />
� CE<br />
� 7,<br />
0 μF<br />
).<br />
��Sétimo passo: Calcular os esforços máximos <strong>de</strong> tensão e corrente através <strong>de</strong> cada diodo da<br />
ponte retificadora monofásica <strong>de</strong> entrada do conversor SEPIC1.<br />
�� O valor <strong>de</strong> pico da corrente, através <strong>de</strong> (4.17) {<strong>de</strong>finida por (3.158)}:<br />
I<br />
P<br />
� 0,<br />
2357.<br />
�.0,85.V<br />
De (4.17), calcula-se: IDPico1�=7,4 A<br />
� �Iin<br />
% �<br />
. �1�<br />
�<br />
� 200 �<br />
DPico 1�<br />
(4.17)<br />
1<br />
ef<br />
�� Tendo em vista que cada diodo conduz a corrente iin(�.t) durante meio semiciclo da<br />
tensão <strong>de</strong> alimentação, o valor médio da corrente que circula através dos mesmos<br />
correspon<strong>de</strong> à meta<strong>de</strong> do valor médio da corrente que circula através do indutor <strong>de</strong><br />
entrada Lin, conforme equações (4.18) {<strong>de</strong>finida por (3.159)}:<br />
I<br />
DMd1<br />
De (4.18), calcula-se: IDMd1�=2,1A.<br />
�� O valor <strong>de</strong> pico da tensão, através <strong>de</strong> (4.19):<br />
P<br />
� � 0,<br />
0715.<br />
(4.18)<br />
�.0,85.V<br />
V �<br />
De (4.19), calcula-se: VDPico1�=206,5 V.<br />
ef<br />
DPico1�<br />
2.<br />
1,<br />
15.<br />
V<br />
1<br />
ef<br />
(4.19)
��Escolha do componente: Especificou-se para os diodos <strong>de</strong> entrada dos retificadores<br />
monofásicos: SEPIC1 (D7, D8, D9 e D10), SEPIC2 (D14, D15, D16 e D17) e SEPIC3 (D21, D22,<br />
135<br />
D23 e D24) a ponte retificadora monofásica à diodos GBU8J (Fairchild Semiconductor),<br />
com VDon=1,0 V, on<strong>de</strong> VDon é a queda <strong>de</strong> tensão em cada diodo, em condução, da ponte<br />
retificadora monofásica..<br />
��Oitavo passo: Calcular os esforços máximos <strong>de</strong> tensão e corrente através do interruptor<br />
controlado S1.<br />
�� O valor <strong>de</strong> pico da corrente, através <strong>de</strong> (4.20) {<strong>de</strong>finida por (3.170)}:<br />
I<br />
P<br />
� 0,<br />
2357.<br />
�.0,85.V<br />
� �Iin<br />
% � �ILm<br />
% ��<br />
. �1<br />
� � 0,<br />
447.<br />
�.<br />
�1�<br />
��<br />
� 200 � 200 ��<br />
sPico (4.20)<br />
ef<br />
De (4.20), calcula-se: IsPico=10,8 A.<br />
�� O valor <strong>de</strong> pico da tensão, através <strong>de</strong> (4.21) {<strong>de</strong>finida por (3.171)}:<br />
V<br />
�<br />
2.<br />
1,<br />
15.<br />
V<br />
De (4.21), calcula-se: VsPico=563,4 V.<br />
� �V<br />
�<br />
� C % 3.<br />
3<br />
.<br />
�<br />
�<br />
1�<br />
�<br />
�<br />
� 200 � �<br />
sPico ef<br />
(4.21)<br />
�� O valor eficaz da corrente, através <strong>de</strong> (4.22) {<strong>de</strong>finida por (3.172)}:<br />
De (4.22), calcula-se: IsefMD=6,0 A.<br />
P<br />
IsefMd<br />
� 0,<br />
144.<br />
�1�0, 447.<br />
��.<br />
(4.22)<br />
0,85.V . �<br />
�� O valor médio da corrente, através <strong>de</strong> (4.23) {<strong>de</strong>finida por (3.173)}:<br />
IsMd 0,<br />
9.<br />
0,<br />
064��<br />
�� �<br />
� � �<br />
De (4.23), calcula-se: IsMD=5,4 A.<br />
ef<br />
� 0,<br />
143 � P<br />
� .<br />
(4.23)<br />
0,<br />
85.<br />
V<br />
��Escolha do componente: Especificou-se para os interruptores controlados dos retificadores<br />
monofásicos: SEPIC1 (S1), SEPIC2 (S2) e SEPIC3 (S3), o IGBT HGTG7N60A4D<br />
(Fairchild Semiconductor) com diodo ultra-rápido encapsulado em paralelo e com<br />
ef
VCEon=2,2 V, on<strong>de</strong> VCEon é a queda <strong>de</strong> tensão no IGBT, em condução.<br />
��Nono passo: Determinar os esforços máximos <strong>de</strong> corrente e tensão sobre o diodo <strong>de</strong> saída<br />
D1.<br />
136<br />
�� O valor <strong>de</strong> pico da corrente (Im1Pico), calculado também através <strong>de</strong> (4.21): Portanto:<br />
Im1Pico = IsPico. Im1Pico=10,8 A.<br />
�� O valor <strong>de</strong> pico da tensão (Vm1Pico), calculado também por (4.22):<br />
Assim: Vm1Pico = VsPico. VsPico=563,4 V.<br />
�� O valor médio da corrente, por (4.24) {<strong>de</strong>finida por (3.176)}:<br />
De (4.24), calcula-se: Im1=1,8 A.<br />
�. 2 P<br />
Im1 � 0,777. .<br />
(4.24)<br />
54 0,85.V<br />
��Escolha do componente: Especificou-se para os diodos <strong>de</strong> saída dos retificadores<br />
monofásicos: SEPIC1 (D11, D12 e D13), SEPIC2 (D18, D19 e D20) e SEPIC3 (D25, D26 e D27),<br />
o diodo do tipo ultra-rápido RHRP860 (Fairchild Semiconductor), com VDon=1,7 V e<br />
Cj=25 pF, on<strong>de</strong> VDon é a queda <strong>de</strong> tensão no diodo, em condução.<br />
4.4 – Escolha do Ponto <strong>de</strong> Operação do Retificador Trifásico Híbrido<br />
O ponto <strong>de</strong> operação do retificador trifásico híbrido é <strong>de</strong>terminado <strong>de</strong> acordo com o<br />
fluxograma apresentado na Figura 4.1, consi<strong>de</strong>rando os dados nominais <strong>de</strong> projeto,<br />
apresentados na Tabela 4.1.<br />
Tabela 4.1 – Dados <strong>de</strong> projeto e ponto <strong>de</strong> operação do retificador trifásico híbrido.<br />
Valores especificados<br />
ef<br />
P = 3000 W<br />
Dados <strong>de</strong> projeto<br />
Vef = 127 V<br />
� = 0,95<br />
cos(�1)=0º<br />
Ponto <strong>de</strong> operação K = 1,633
Este fluxograma é um resumo <strong>de</strong> toda a análise discutida no Capítulo 2.<br />
(4.26)<br />
(4.27)<br />
(4.28)<br />
Potência aparente<br />
<strong>de</strong> entrada<br />
Início<br />
Condições iniciais:<br />
- parâmetro K=1;<br />
- DHT = 0,18;<br />
- cos( �1)<br />
= 0º;<br />
- rendimento � � 0,<br />
95.<br />
Atualiza-se o parâmetro<br />
auxiliar �<br />
Atualiza-se o valor médio<br />
da corrente <strong>de</strong> saída I Retif-1<br />
Faz-se a atualização da equação que<br />
<strong>de</strong>screve a corrente total <strong>de</strong> linha<br />
O conteúdo harmônico da<br />
corrente total <strong>de</strong> linha <strong>de</strong><br />
entrada (4.28) está em<br />
conformida<strong>de</strong> com a Norma<br />
IEC ?<br />
Sim<br />
Calculam-se os seguintes valores para análise.<br />
Potência média<br />
<strong>de</strong> entrada<br />
S 1 % S 2 % P in1 % P in2 %<br />
Calcula-se a<br />
nova DHT<br />
K
Através do fluxograma mostrado na Figura 4.1, obteve-se os seguintes dados relativos<br />
ao ponto <strong>de</strong> operação escolhido:<br />
DHTia = 0,025 {<strong>de</strong>terminado por (4.25)}<br />
� = 0,95 {<strong>de</strong>terminado por (4.26)}<br />
= 6,72 A {<strong>de</strong>terminado por (4.27)}<br />
IRetif-1<br />
Iaef<br />
= 8,21 A {<strong>de</strong>terminado por (4.28)}<br />
S1% = 70,3 % {<strong>de</strong>terminado por (4.29)}<br />
S2% = 38,2 % {<strong>de</strong>terminado por (4.30)}<br />
Pin1% = 67,2 % {<strong>de</strong>terminado por (4.31)}<br />
Pin2% = 32,8 % {<strong>de</strong>terminado por (4.32)}<br />
P1% = 67,2 % {<strong>de</strong>terminado por (4.33)}<br />
P2% = 32,8 % {<strong>de</strong>terminado por (4.34)}<br />
As equações indicadas na Figura 4.1 são comentadas na seqüência:<br />
�� O cálculo da DHT (Figura 4.2), por (4.25) {<strong>de</strong>finida por (2.109)}:<br />
DHT=0,15<br />
DHT<br />
DHT=0,025<br />
DHT=0<br />
0,200<br />
0,175<br />
0,125<br />
0,100<br />
0,075<br />
0,050<br />
DHT_i<br />
a<br />
caso (c)<br />
�<br />
n 2<br />
�<br />
�<br />
F<br />
2<br />
a_n�1<br />
�n, K�<br />
�K� 138<br />
� (4.25)<br />
F<br />
a_60Hz<br />
1,00 1,26 1,38 1,50 1,75 1,88<br />
K=1,1<br />
K=1,633<br />
K=2<br />
Figura 4.2 – Variação do parâmetro “K” em função da DHT escolhida para as correntes <strong>de</strong> entrada do<br />
retificador trifásico híbrido.<br />
K<br />
caso (a)<br />
caso (b)
�� O cálculo do parâmetro auxiliar “�”, por (4.26) {<strong>de</strong>finida através da (2.16)}:<br />
���. 139<br />
cos 1 �<br />
� �<br />
(4.26)<br />
2<br />
1�<br />
( DHT)<br />
�� Determinando a corrente média <strong>de</strong> saída do retificador não controlado IRetif-1, através<br />
<strong>de</strong> (4.27) {<strong>de</strong>finida por (3.16)}:<br />
I<br />
Retif -1<br />
2.<br />
�.<br />
P<br />
� .<br />
(4.27)<br />
Vef<br />
3.<br />
F<br />
2<br />
2_60Hz<br />
2<br />
�K��F �n, K�<br />
� 2_n 1<br />
n 2<br />
�<br />
�<br />
�<br />
�� O cálculo do valor eficaz da corrente total <strong>de</strong> linha <strong>de</strong> entrada ia(�.t), através <strong>de</strong> (4.28)<br />
{<strong>de</strong>finida por (2.106)}:<br />
2<br />
2<br />
�K� F �n, K�<br />
I F<br />
Retif -1<br />
a_60Hz<br />
a_n�1<br />
I aef_Fourier<br />
� .<br />
�<br />
(4.28)<br />
�. � 2<br />
2<br />
�� Os valores percentuais das potências aparente <strong>de</strong> entrada S1% (Retif-1) e S2% (Retif-2),<br />
conforme Figura 4.3, <strong>de</strong>terminados por (4.28) e (4.29) {<strong>de</strong>finidas através <strong>de</strong> (2.136) e<br />
(2.137)}:<br />
94,9%<br />
70,3%<br />
38,2%<br />
21,9%<br />
%<br />
100<br />
80<br />
60<br />
50<br />
40<br />
20<br />
0<br />
caso (c)<br />
S 2 %<br />
� �<br />
n�2<br />
1,0 1,2 1,4 1,6 1,8 2,0<br />
K<br />
S 1 %<br />
caso (a)<br />
caso (b)<br />
56,7%<br />
47,9%<br />
DHT=0,15<br />
DHT=0,025 DHT=0<br />
K=1,1<br />
K=1,633 K=2<br />
Figura 4.3 – Variação percentual das potências aparente <strong>de</strong> entrada dos retificadores controlado e não<br />
controlado, em função do parâmetro “K”.
140<br />
S 1%<br />
�100.<br />
�<br />
2<br />
�F1<br />
�n� n�1<br />
�<br />
2<br />
2<br />
Fa_60Hz<br />
�K���Fa_n�1 �n, K�<br />
n�2<br />
(4.29)<br />
2<br />
�<br />
2<br />
�K���F2_n�1 �n, K�<br />
F2_60Hz<br />
n�2<br />
S 2%<br />
�100.<br />
(4.30)<br />
�<br />
F<br />
2<br />
a_60Hz<br />
2<br />
�K���Fa_n�1 �n, K�<br />
�� Os valores percentuais das potências médias <strong>de</strong> entrada Pin1% (Retif-1) e Pin2% (Retif-<br />
2), conforme Figura 4.4, <strong>de</strong>terminados por (4.30) e (4.31) {<strong>de</strong>finidas através <strong>de</strong> (2.134)<br />
e (3.135)}:<br />
91,7%<br />
67,2%<br />
32,8%<br />
8,3%<br />
%<br />
100<br />
80<br />
60<br />
50<br />
40<br />
20<br />
0<br />
P<br />
in1<br />
caso (c)<br />
1<br />
�<br />
�<br />
n�2<br />
�n� F1<br />
n<br />
% � 100.<br />
F<br />
1<br />
(4.31)<br />
a_60Hz<br />
�K� �K� �K� F2_60Hz<br />
Pin2<br />
% � 100.<br />
(4.32)<br />
F<br />
a_60Hz<br />
P in1 %<br />
P in2 %<br />
1,0 1,2 1,4 1,6 1,8 2,0<br />
K<br />
caso (a)<br />
caso (b)<br />
55,1%<br />
44,9%<br />
DHT=0,15<br />
DHT=0,025 DHT=0<br />
K=1,1<br />
K=1,633 K=2<br />
Figura 4.4 – Variação percentual das potências médias <strong>de</strong> entrada dos retificadores controlado e não<br />
controlado, em função do parâmetro “K”.
141<br />
�� Os valores percentuais das potências médias <strong>de</strong> saída P1% (Retif-1) e P2% (Retif-2),<br />
conforme Figura 4.5, <strong>de</strong>terminados pelas equações (4.33) e (4.34) {<strong>de</strong>finidas através<br />
<strong>de</strong> (2.115) e (2.116)}:<br />
91,7%<br />
67,2%<br />
32,8%<br />
8,3%<br />
%<br />
100<br />
80<br />
60<br />
50<br />
40<br />
20<br />
0<br />
2.<br />
3.<br />
V<br />
P % �100.<br />
(4.33)<br />
1<br />
F<br />
2<br />
a_60Hz<br />
2_%<br />
� �<br />
ef<br />
a_n�1<br />
n�2<br />
2<br />
�K��F �n, K�<br />
P � 100 � P<br />
(4.34)<br />
1_%<br />
1,0 1,2 1,4 1,6 1,8 2,0<br />
DHT=0,15<br />
K=1,1<br />
caso (c)<br />
P 1 %<br />
P 2 %<br />
K<br />
DHT>0<br />
DHT=0,025<br />
K=1,633<br />
caso (a)<br />
caso (b)<br />
DHT=0<br />
K=2<br />
55,1%<br />
44,9%<br />
DHT=0<br />
Figura 4.5 – Variação percentual das correntes médias <strong>de</strong> saída dos retificadores controlado e não<br />
controlado, em função do parâmetro “K”.<br />
4.5 – Cálculo do Filtro <strong>de</strong> Saída do Retificador Não controlado<br />
O critério utilizado para o projeto do filtro <strong>de</strong> saída foi somente a restrição das<br />
ondulações da corrente através do indutor <strong>de</strong> saída LO e da tensão sobre o capacitor CO em<br />
paralelo com a carga RO, consi<strong>de</strong>rando o retificador trifásico híbrido operando em regime<br />
permanente. Em uma análise <strong>de</strong> regime transitório (variação da carga, por exemplo) po<strong>de</strong>rá<br />
ser necessário ajustar os valores <strong>de</strong> LO e CO visando limitar as variações da tensão na carga. O<br />
circuito equivalente do filtro <strong>de</strong> saída é visualizado através da Figura 4.6.
iRetif-1 vab ��.t �<br />
+<br />
-<br />
��.t �<br />
L O<br />
+ -<br />
�.t<br />
v Lo<br />
� �<br />
C O<br />
iCo��.t� Figura 4.6 – Filtro <strong>de</strong> saída do Retificador Híbrido Trifásico.<br />
Os dados <strong>de</strong> projeto são os mesmos <strong>de</strong>finidos no item 4.2, consi<strong>de</strong>rando que a corrente<br />
total <strong>de</strong> carga circula através do filtro <strong>de</strong> saída (O retificador controlado Retif-2 encontra-se<br />
<strong>de</strong>sligado).<br />
Dados <strong>de</strong> projeto:<br />
��Vef = 127 V;<br />
��P = 3000 W.<br />
4.5.1 – O Cálculo do Indutor <strong>de</strong> Saída<br />
O funcionamento do circuito (Figura 4.6) foi analisado no intervalo “�.t” entre 90º e<br />
150º. Portanto a tensão Vab(�.t) (tensão <strong>de</strong> saída da ponte retificadora trifásica) é dada pela<br />
seguinte equação, a qual foi inicialmente <strong>de</strong>finida por (2.20):<br />
R O<br />
IO<br />
+<br />
V<br />
-<br />
O<br />
� �<br />
3<br />
vab ��.t�� .Vef<br />
. 3.sen��.t��cos��.t�<br />
(4.35)<br />
2<br />
Nas equações que <strong>de</strong>finem a tensão vLo(�.t) e corrente iRetif-1(�.t) através do indutor<br />
LO, as ondulações da corrente e tensão na carga são <strong>de</strong>sprezadas, consi<strong>de</strong>rando-se somente os<br />
seus valores médios, IO e VO, conforme a seguir:<br />
Lo<br />
��.t� vab<br />
��.t� VO<br />
142<br />
v � �<br />
(4.36)<br />
�i��.t�� v ��.t� d<br />
LO.<br />
Retif -1<br />
dt<br />
Substituindo-se (4.7) e (4.35) em (4.36) obtém vLo(�.t) <strong>de</strong> forma simplificada.<br />
Lo � (4.37)<br />
� �<br />
v<br />
�<br />
��.t��Vef . �<br />
�<br />
3<br />
.<br />
2<br />
3.<br />
6 �<br />
3.sen��.t��cos��.t�<br />
� �<br />
� �<br />
A forma <strong>de</strong> onda <strong>de</strong> vLo(�.t) é visualizada através da Figura 4.7.<br />
Lo (4.38)
20 V<br />
14,1 V<br />
10 V<br />
0<br />
-10 V<br />
-20 V<br />
-27,6 V<br />
4,17ms 4,63ms 5,09ms<br />
5,56ms<br />
�t1<br />
vLo ��.t �<br />
6,02ms 6,48ms 6,94ms<br />
6,14ms<br />
Figura 4.7 – Tensão sobre o indutor <strong>de</strong> filtro <strong>de</strong> saída LO.<br />
Levando (4.38) em (4.37) e aplicando a transformada <strong>de</strong> Laplace, obtém-se a equação<br />
que <strong>de</strong>screve iRetif-1(�.t), conforme Figura 4.8.<br />
O<br />
143<br />
3.<br />
Vef<br />
�<br />
� �<br />
iRetif -1��.t��<br />
� . � 3.cos��.t��sen��.t��<br />
. �180. t �1���IRetif<br />
-1��.t1�<br />
(4.39)<br />
2.<br />
�.<br />
L �<br />
30.<br />
� �<br />
I O +0,25 A<br />
I O +0,125 A<br />
I O<br />
I O - 0,125 A<br />
I O - 0,25 A<br />
t 0<br />
iRetif �1��.t<br />
�<br />
�t1<br />
4,17ms 4,63ms 5,09ms 6,02ms 6,48ms 6,94ms<br />
4,98ms<br />
�t<br />
0<br />
t 1<br />
t 2<br />
5,56ms 6,14ms<br />
1 .�I<br />
2 Lo<br />
Figura 4.8 – Corrente através do indutor <strong>de</strong> filtro <strong>de</strong> saída LO.<br />
A ondulação da corrente iRetif-1(�.t) e a indutância LO são calculadas durante o<br />
intervalo <strong>de</strong> tempo �t1(t1, t2), tendo em vista que �t1 = �t0, conforme <strong>de</strong>stacado na Figura 4.8.<br />
Assim, em t=t1, iRetif-1(�.t1)=IO.<br />
Então:<br />
�I<br />
2<br />
Lo<br />
� I<br />
�<br />
Retif -1<br />
��.t 2 ��IO 7.<br />
�<br />
�<br />
72.<br />
�<br />
�ILo<br />
(4.40)<br />
t 1 (4.41)<br />
2.<br />
�<br />
�<br />
3.<br />
�<br />
t 1 (4.42)
2<br />
1<br />
1<br />
144<br />
t � t � �t<br />
(4.43)<br />
A partir <strong>de</strong> (4.39) calcula-se LO, <strong>de</strong>finindo-se um valor percentual da ondulação �ILo<br />
em relação ao valor médio da corrente na carga (IO).<br />
Finalmente:<br />
�I<br />
%<br />
�I<br />
%<br />
P. �<br />
Lo<br />
Lo<br />
� ILo<br />
� .IO<br />
� .<br />
(4.44)<br />
100 100 3. 6.<br />
Vef<br />
2<br />
� � � � � �� � �<br />
1800.<br />
Vef<br />
�<br />
�<br />
LO � �<br />
. � 3.cos<br />
�.t 2 � sen �.t 2 � . 180.<br />
t 2 �1<br />
(4.45)<br />
�.<br />
�.<br />
�ILo<br />
%. P �<br />
30.<br />
�<br />
Utilizando (4.45) e com os dados: Vef=127 V, P=3000 W, �ILo%=3,5%, �=2.�.60 e<br />
t2=6,366 ms, <strong>de</strong>fine-se: LO=44 mH.<br />
4.5.2 – O Cálculo do Capacitor <strong>de</strong> Saída<br />
O capacitor do filtro <strong>de</strong> saída é <strong>de</strong>terminado em função da ondulação <strong>de</strong> corrente �ILo,<br />
através do indutor LO e da ondulação <strong>de</strong> tensão �VCo consi<strong>de</strong>rada durante o intervalo <strong>de</strong><br />
tempo �t0 +�t1=2.�t1, conforme (4.46).<br />
�ILo<br />
CO � . 2.<br />
�t1<br />
(4.46)<br />
�V<br />
A ondulação �VCo é <strong>de</strong>finida em função do seu valor percentual �VCo% (em relação à<br />
tensão <strong>de</strong> saída VO). Portanto:<br />
3.<br />
6.<br />
Vef<br />
�VCo<br />
%<br />
� VCo<br />
� .<br />
(4.47)<br />
� 100<br />
Substituindo (4.40), (4.44) e (4.47) em (4.46), resulta na equação simplificada para o<br />
cálculo <strong>de</strong> CO.<br />
C<br />
O<br />
2<br />
Co<br />
� �ILo<br />
%. P.<br />
�t<br />
� .<br />
(4.48)<br />
27 �V<br />
%. V<br />
Com dados: Vef=127 V, P=3000 W, �ILo%=3,5 %, �VCo%=0,3 % e �t1=810 μs,<br />
<strong>de</strong>fine-se: CO=680 μF.<br />
4.6 – Projeto dos Núcleos Magnéticos para os Indutores<br />
O núcleo magnético tem como objetivo propiciar um caminho a<strong>de</strong>quado para o fluxo<br />
magnético. Dentre os tipos <strong>de</strong> materiais utilizados na construção dos núcleos <strong>de</strong>stacam-se o<br />
ferrite e as lâminas <strong>de</strong> ferro-silício. Para operações em freqüências reduzidas as lâminas <strong>de</strong><br />
ferro-silício são mais a<strong>de</strong>quadas, entretanto, aumentando-se a freqüência <strong>de</strong> operação, a sua<br />
Co<br />
1<br />
2<br />
ef
aplicação torna-se impraticável <strong>de</strong>vido o aumento das perdas por histerese e correntes<br />
parasitas, e a conseqüente elevação da temperatura. Os núcleos <strong>de</strong> ferrite são indicados para<br />
freqüências mais elevadas <strong>de</strong> operação, no entanto, com algumas <strong>de</strong>svantagens em relação às<br />
lâminas <strong>de</strong> ferro silício, tais como uma <strong>de</strong>nsida<strong>de</strong> <strong>de</strong> fluxo reduzida <strong>de</strong> saturação (0,3 T) e<br />
menor resistência mecânica.<br />
4.6.1 – Projeto dos Núcleos para os Indutores <strong>de</strong> Entrada e <strong>de</strong> Saída do SEPIC1<br />
A metodologia utilizada para o cálculo do elemento magnético, a seção <strong>de</strong> fio e o<br />
número <strong>de</strong> espiras para os indutores <strong>de</strong> entrada (L1 e L2) do SEPIC1 é mesma adotada para o<br />
indutor <strong>de</strong> saída (L3) [50]. A diferença está no valor eficaz e valor <strong>de</strong> pico da corrente que<br />
circula através <strong>de</strong>stes indutores. A seguir, apresenta-se os passos utilizados no projeto do<br />
núcleo <strong>de</strong> ferrite e quantida<strong>de</strong> <strong>de</strong> espiras para os indutores L1, L2 e L3.<br />
Observa-se que L1=L2=½.Lin e L3=Lm, conforme <strong>de</strong>finido no Capítulo 3.<br />
145<br />
Passo 1) Calcula-se a seção do fio condutor <strong>de</strong> cobre (cm2), através <strong>de</strong> (4.49).<br />
Ief<br />
SCond<br />
� (4.49)<br />
J<br />
On<strong>de</strong>:<br />
SCond: Seção do fio condutor <strong>de</strong> cobre (cm2);<br />
Ief: Corrente eficaz que circula através do fio condutor <strong>de</strong> cobre (cm2);<br />
J: Densida<strong>de</strong> <strong>de</strong> corrente do fio condutor (A/cm2).<br />
Observa-se que como o fio estará sujeito a elevadas freqüências, po<strong>de</strong>ndo sofrer o<br />
efeito <strong>de</strong> condução superficial (efeito “skin”), faz-se a análise conforme mostra o passo 2.<br />
Passo 2) Análise da influência do efeito Skin, conforme a seguir:<br />
Passo 2) Calcula-se o raio RCond (cm2) da seção do fio condutor <strong>de</strong> cobre:<br />
SCond<br />
R Scond �<br />
(4.50)<br />
�<br />
Calcula-se a profundida<strong>de</strong> do raio Rskin (cm2), referente à penetração da corrente em<br />
função da freqüência máxima <strong>de</strong> comutação (fsmáx):<br />
7,5<br />
R skin � (4.51)<br />
f<br />
smáx
Se RCond > Rskin, então há a necessida<strong>de</strong> <strong>de</strong> se utilizar cabos trançados <strong>de</strong> fios <strong>de</strong> cobre<br />
(fio litz). Neste caso, calcula-se a quantida<strong>de</strong> (Qlitz) <strong>de</strong> condutores a serem utilizados através<br />
<strong>de</strong> (4.52).<br />
Q<br />
litz<br />
Caso contrário, utiliza-se o fio comum.<br />
Cond<br />
2<br />
skin<br />
146<br />
S<br />
� (4.52)<br />
�.<br />
R<br />
Passo 3) Através <strong>de</strong> (4.53) obtém-se o produto da área da perna central do núcleo<br />
(Ae) pela área da janela do carretel (Aw), em (cm4):<br />
L.<br />
K c.<br />
Ief<br />
. Ipico.<br />
10<br />
Ae<br />
. A w � (4.53)<br />
B.<br />
J<br />
On<strong>de</strong>:<br />
Kc: Coeficiente <strong>de</strong> ajuste dos indutores na área Aw;<br />
L: Valor da indutância (H);<br />
B: Densida<strong>de</strong> <strong>de</strong> fluxo do núcleo (T);<br />
Ipico: Corrente <strong>de</strong> pico através do fio condutor <strong>de</strong> cobre (A);<br />
Ae: Área da perna central do núcleo, fornecida pelo fabricante (cm2);<br />
Aw: Área da janela do carretel, fornecida pelo fabricante (cm2).<br />
Do catálogo do fabricante Thornton escolhe-se um núcleo <strong>de</strong> ferrite, cujo produto das<br />
áreas Ae.Aw seja maior do que o produto das áreas obtido através da equação (4.53). Caso<br />
contrário, escolhe-se um outro núcleo <strong>de</strong> ferrite com dimensões superiores e refaz-se o<br />
projeto.<br />
Passo 4) Calcula-se o número <strong>de</strong> espiras do fio condutor <strong>de</strong> cobre, através <strong>de</strong> (4.54).<br />
On<strong>de</strong>:<br />
Ne: Número <strong>de</strong> espiras.<br />
e<br />
4<br />
4<br />
L.<br />
Ipico.<br />
10<br />
N e � (4.54)<br />
B.<br />
A<br />
Passo 5) Calcula-se o entreferro (cm) <strong>de</strong> acordo com (4.55):<br />
On<strong>de</strong>:<br />
Lg: Entreferro.<br />
L<br />
g<br />
2<br />
�2<br />
μ0.<br />
Ae.<br />
Ne<br />
. 10<br />
� (4.55)<br />
L
Logo, <strong>de</strong>termina-se o núcleo dos indutores <strong>de</strong> entrada L1 e L2, com os seguintes dados:<br />
L1=L2 = 2,5 mH;<br />
Ief = 4,68 A {<strong>de</strong>terminado por (4.56)}.<br />
Ipico = 7,4 A {<strong>de</strong>terminado por (4.17)}.<br />
fsmín = 27,4 kHz<br />
Kc = 1,35<br />
J = 450 A/cm 2<br />
�0<br />
= 4. �.10 -7<br />
B = 0,35 T<br />
O valor eficaz da corrente através dos indutores L1 e L2 é <strong>de</strong>terminado por (4.56)<br />
{<strong>de</strong>finida no capítulo 3 por (3.160)}:<br />
I<br />
inef<br />
ef<br />
147<br />
P<br />
� 0,<br />
16.<br />
(4.56)<br />
�.<br />
0,<br />
85.<br />
V<br />
Com dados: Vef=127 V, P=3000 W e �=0,95, obtém-se: Ief=Iinef=4,68 A.<br />
�� O produto Ae.Aw calculado pela equação (4.53) é <strong>de</strong> 7,42 cm 4 . Do catálogo do<br />
fabricante Thornton escolheu-se o núcleo <strong>de</strong> ferrite tipo IP12 EE 55/20, para o<br />
indutor <strong>de</strong> entrada do SEPIC1, cujo produto das áreas Ae.Aw correspon<strong>de</strong> à 8,85 cm 4 .<br />
Assim, os parâmetros <strong>de</strong> projeto para o indutor <strong>de</strong> entrada do SEPIC1 são apresentados<br />
na Tabela 4.2.<br />
Tabela 4.2 – Parâmetros do indutor <strong>de</strong> entrada do SEPIC1.<br />
Descrição dos parâmetros do indutor Valores especificados<br />
Número <strong>de</strong> espiras Ne=150 (fio comum)<br />
Comprimento médio <strong>de</strong> uma espira Le=10,7 cm<br />
Entreferro Lg=0,4 cm<br />
Condutor <strong>de</strong> cobre 17 AWG<br />
Resistivida<strong>de</strong> do condutor pela seção transversal �/SCond=0,000222 �/cm 2<br />
Volume magnético efetivo do núcleo VEE=42,5 cm 3<br />
Passo 6) Cálculo das perdas no cobre (efeito Joule) dos enrolamentos e perdas<br />
magnéticas (no núcleo ):<br />
As perdas no cobre são calculadas pela seguinte expressão:
Cond<br />
148<br />
Le<br />
2<br />
PwCond � �. N e.<br />
. Iinef<br />
(4.57)<br />
S<br />
Com dados: Iinef=4,68 A, �/SCond=0,000222 �/cm 2 , Le=10,7 cm e Ne=150 espiras,<br />
obtém-se: PCond= 5,84 W.<br />
As perdas <strong>de</strong> potência no núcleo (PwEE) são basicamente <strong>de</strong>vidas à histerese do<br />
material e variam diretamente com a freqüência <strong>de</strong> comutação e com a variação da <strong>de</strong>nsida<strong>de</strong><br />
<strong>de</strong> fluxo (�B em Tesla). A variação da <strong>de</strong>nsida<strong>de</strong> <strong>de</strong> fluxo é <strong>de</strong>terminada a seguir:<br />
Lin<br />
. �Iin<br />
� B �<br />
(4.58)<br />
N . A<br />
Com dados: Lin=2,5 mH, �Iin=0,82 A, Ne=150 e Ae=3,54 cm 2 , obtém-se:<br />
�B=0,039 T.<br />
Os parâmetros “�”, “KH” e “KF” que compõem a equação (4.59) representam<br />
características do material ferrite. Tipicamente os valores <strong>de</strong> � variam entre 2,4 e 2,8 [8 e 49].<br />
Já os <strong>de</strong>mais parâmetros possuem valores referenciais fixos para núcleos da Thornton<br />
(KH=4.10 -5 e KF=4.10 -10 ) [50].<br />
wEE<br />
�<br />
e<br />
e<br />
2<br />
�K . f K . f �. VEE<br />
P � �B<br />
. �<br />
(4.59)<br />
On<strong>de</strong>:<br />
� : Expoente <strong>de</strong> perdas no núcleo;<br />
fs : Freqüência <strong>de</strong> comutação;<br />
KH: Coeficiente <strong>de</strong> perdas por histerese;<br />
KF: Coeficiente <strong>de</strong> perdas por correntes parasitas (Foucault).<br />
H<br />
Com dados: �B=0,039 T, �=2,6, KH=4.10 -5 , KF=4.10 -10 , fs=fsmáx=43,86 kHz e<br />
VEE=42,5 cm 3 , Calcula-se:<br />
PwEE=0,029 W.<br />
Assim, as perdas totais em cada indutor <strong>de</strong> entrada são:<br />
wtotal<br />
s<br />
wCond<br />
F<br />
s<br />
P � P � P<br />
(4.60)<br />
Pwtotal=5,86 W.<br />
Passo 7) Cálculo da elevação da temperatura no núcleo escolhido:<br />
As perdas totais (efeito Joule + magnéticas) no indutor geram aquecimento e<br />
conseqüentemente uma <strong>de</strong>terminada elevação da temperatura acima do ambiente ao qual este<br />
está submetido.<br />
Inicialmente <strong>de</strong>termina-se a resistência térmica do núcleo na seqüência.<br />
wEE
Rth<br />
núcleo<br />
� � 37 �<br />
A . A<br />
e<br />
W<br />
149<br />
� 23.<br />
(4.61)<br />
Com os dados Ae.Aw=8,85 cm 4 , calcula-se: Rthnúcleo=10,26 ºC/W.<br />
Finalmente, pela equação seguinte, calcula-se a elevação da temperatura no núcleo.<br />
� T � Rth<br />
(4.62)<br />
núcleo. Pwtotal<br />
Com os dados Rtnúcleo=10,26 ºC/W e Pwtotal=5,86 W, obtém-se: �T=60,1 ºC.<br />
De forma semelhante, <strong>de</strong>termina-se o núcleo do indutor <strong>de</strong> saída, com os seguintes<br />
dados:<br />
L3 = 5,0 mH;<br />
Ief = 2,0 A {<strong>de</strong>terminado por (4.63)}.<br />
Ipico = 3,0 A {<strong>de</strong>terminado por (4.64)}.<br />
fsmín = 27,4 kHz<br />
Kc = 1,6<br />
J = 450 A/cm 2<br />
�0<br />
= 4. �.10 –7 H/m<br />
B = 0,35 T<br />
O valor eficaz e valor <strong>de</strong> pico da corrente através do indutor L3 são <strong>de</strong>terminados por<br />
(4.63) e (4.64) {<strong>de</strong>finidas no capítulo 3 por (3.163) e (3.165)}:<br />
I<br />
t<br />
P<br />
ILmef � 0,<br />
07157.<br />
(4.63)<br />
0,85.V<br />
P<br />
� 0,<br />
1054.<br />
0,<br />
85.<br />
V<br />
ef<br />
� �I<br />
Lm % �<br />
. �1�<br />
�<br />
� 200 �<br />
Lm 1<br />
(4.64)<br />
ef<br />
Com dados: Vef=127 V, �ILm% = 33 % e P=3000 W, obtém-se:<br />
Ief=ILnef=2,0 A.<br />
Ipico=ILnt1=3,0 A.<br />
�� O produto Ae.Aw calculado através da equação (4.53) correspon<strong>de</strong> a 3,05 cm 4 .<br />
Analogamente, do catálogo do fabricante Thornton escolheu-se o núcleo <strong>de</strong> ferrite tipo<br />
IP12 EE 42/20, para o indutor <strong>de</strong> saída L3, cujo produto das áreas Ae.Aw é 8,85 cm 4 .
Assim, os parâmetros <strong>de</strong> projeto para o indutor <strong>de</strong> saída do SEPIC1 são apresentados<br />
na Tabela 4.3.<br />
Tabela 4.3 – Parâmetros do indutor <strong>de</strong> saída do SEPIC1.<br />
Descrição dos parâmetros do indutor Valores especificados<br />
Número <strong>de</strong> espiras Ne=122 (fio comum)<br />
Comprimento médio <strong>de</strong> uma espira Le=10,7 cm<br />
Entreferro Lg=0,13 cm<br />
Condutor <strong>de</strong> cobre 20 AWG<br />
Resistivida<strong>de</strong> do condutor pela seção transversal �/SCond=0,000445 �/cm 2<br />
Volume magnético efetivo do núcleo VEE=42,5 cm 3<br />
Portanto, com os dados anteriores <strong>de</strong>terminam-se as perdas e elevação <strong>de</strong> temperatura<br />
no indutor <strong>de</strong> saída do conversor SEPIC1, relacionadas a seguir:<br />
PwCond = 1,74 W {<strong>de</strong>terminado por (4.57)}.<br />
�B = 0,095 T {<strong>de</strong>terminado por (4.58)}.<br />
PwEE = 0,235 W {<strong>de</strong>terminado por (4.59)}.<br />
Pwtotal = 2,0 W {<strong>de</strong>terminado por (4.60)}.<br />
Rtnúcleo = 10,26 ºC/W {<strong>de</strong>terminado por (4.61)}.<br />
�T = 20,27 ºC {<strong>de</strong>terminado por (4.62)}.<br />
Neste projeto, verificou-se que a contribuição das perdas magnéticas nos núcleos<br />
(Indutores: L1, L2 e L3) na elevação da temperatura é mínima.<br />
As perdas totais nos indutores L1, L2 e L3 são:<br />
PwIndSEPIC1 = 7,86 W { Indutores L1, L2 e L3}<br />
4.6.1 – Projeto dos Núcleos dos Indutores <strong>de</strong> Saída do Retificador Não-controlado<br />
Em geral o núcleo dos pequenos transformadores e indutores <strong>de</strong> baixa freqüência é<br />
feito com lâminas <strong>de</strong> ferro-silício padronizadas e isoladas eletricamente (objetivando limitar<br />
as perdas por correntes <strong>de</strong> Foucault), chamadas <strong>de</strong> E e I, em virtu<strong>de</strong> <strong>de</strong> seu formato especial.<br />
Todas as dimensões das lâminas E e I são em função da largura (a) do tronco central<br />
[51], conforme Figura 4.9.<br />
150
2,5.a<br />
0,5.a<br />
1,5.a<br />
b<br />
a<br />
3.a<br />
Figura 4.9 – Núcleo laminado <strong>de</strong> ferro-silício do indutor <strong>de</strong> filtro <strong>de</strong> saída LO.<br />
Na Figura 4.10 são <strong>de</strong>stacadas algumas gran<strong>de</strong>zas características importantes do<br />
núcleo laminado, utilizadas no projeto do indutor, como:<br />
151<br />
�� A área da janela (Aw) em função <strong>de</strong> (a), pois <strong>de</strong>la <strong>de</strong>pen<strong>de</strong>rá o número <strong>de</strong> espiras e<br />
a seção dos condutores que irão constituir a bobina do indutor;<br />
�� A espessura (b) resultante do empilhamento das lâminas;<br />
�� O peso <strong>de</strong> cada centímetro da espessura (b) e o volume total do núcleo;<br />
�� A área da seção da perna central (Ae) do núcleo por on<strong>de</strong> circulará o fluxo máximo.<br />
Ae=a.b<br />
b a<br />
0,5.a<br />
1,5.a<br />
0,5.a<br />
Aw=0,5 . 1,5. a 2<br />
0,5.a 0,5.a 0,5.a<br />
(a)<br />
(b)<br />
Figura 4.10 – Detalhes do núcleo laminado <strong>de</strong> ferro-silício do indutor <strong>de</strong> filtro <strong>de</strong> saída LO.<br />
A seguir será apresentada a metodologia <strong>de</strong> projeto passo a passo do núcleo laminado<br />
<strong>de</strong> ferro-silício:<br />
a<br />
3.a
Passo 1) Cálculo da área da perna central (Ae) do núcleo:<br />
On<strong>de</strong>:<br />
e<br />
s<br />
152<br />
A � a.<br />
b.<br />
K<br />
(4.65)<br />
Ks : Coeficiente <strong>de</strong> empilhamento das lâminas <strong>de</strong> ferro-silício.<br />
Passo 2) Determinando o comprimento médio do caminho magnético (LFe) do núcleo:<br />
Passo 3) Cálculo da relutância do ferro-silício (ReFe):<br />
On<strong>de</strong>:<br />
LFe � 6,<br />
5.<br />
a<br />
(4.66)<br />
L Fe 2<br />
R eFe � . 10<br />
(4.67)<br />
μ . A<br />
�Fe : Permeabilida<strong>de</strong> magnética do ferro-silício (�Fe = 7,692.10 –3 H/m).<br />
Passo 4) Cálculo da área do entreferro (ALg):<br />
Passo 5) Cálculo da relutância do entreferro (ReLg):<br />
On<strong>de</strong>:<br />
Lg<br />
Fe<br />
e<br />
A � 2.<br />
a.<br />
b.<br />
K<br />
(4.68)<br />
0<br />
Lg<br />
s<br />
Lg<br />
2<br />
R eLg � . 10<br />
(4.69)<br />
μ . A<br />
�0 : Permeabilida<strong>de</strong> magnética do ar (�0 = 4.�.10 –7 H/m).<br />
Passo 6) Cálculo da relutância total núcleo:<br />
R � R � R<br />
(4.70)<br />
etotal<br />
eFe<br />
Passo 7) Determinando a quantida<strong>de</strong> <strong>de</strong> espiras:<br />
e<br />
etotal<br />
eLg<br />
N � L.<br />
R<br />
(4.71)<br />
Passo 8) Cálculo da área da janela (Aw) para a acondicionamento das espiras:<br />
w<br />
2<br />
A � 0,<br />
75.<br />
a<br />
(4.72)<br />
Passo 9) Calcula-se a seção do fio condutor <strong>de</strong> cobre (cm2) {<strong>de</strong>finida por (4.49)}:<br />
IRetif<br />
-1(eficaz)<br />
SCond<br />
� (4.73)<br />
J
On<strong>de</strong>:<br />
SCond: Seção do fio condutor <strong>de</strong> cobre (cm2);<br />
IRetif-1(eficaz): Corrente eficaz que circula através do fio condutor <strong>de</strong> cobre (cm2);<br />
J: Densida<strong>de</strong> <strong>de</strong> corrente do fio condutor (A/cm2).<br />
Devido a ondulação da corrente <strong>de</strong> saída do retificador não controlado ser<br />
praticamente uma senói<strong>de</strong>, po<strong>de</strong>-se aproximar o cálculo do valor eficaz da corrente iRetif-1(�.t)<br />
{<strong>de</strong>finida por (4.39)} pela seguinte equação:<br />
�ILo<br />
IRetif<br />
-1(eficaz)<br />
� IRetif<br />
-1<br />
�<br />
(4.74)<br />
2.<br />
2<br />
Substituindo (4.2) e (4.44) em (4.74) resulta em:<br />
I<br />
� P<br />
� .<br />
3.<br />
6 0,85.V<br />
� �ILo<br />
% �<br />
. �1�<br />
�<br />
� 200.<br />
2 �<br />
153<br />
Retif -1(eficaz)<br />
(4.75)<br />
ef<br />
Passo 10) Verifica-se a necessida<strong>de</strong> do uso <strong>de</strong> fio litz, através <strong>de</strong> (4.50), (4.51) e<br />
(4.52):<br />
Passo 11) Verificação da possibilida<strong>de</strong> <strong>de</strong> enrolamento (Poss) das espiras no núcleo:<br />
A w<br />
Poss � (4.76)<br />
N . S<br />
e<br />
Cond<br />
��Condição para a implementação: Poss � 3<br />
Esta condição é um procedimento prático adotado por autores <strong>de</strong> bibliografias<br />
específicas (projeto <strong>de</strong> núcleos <strong>de</strong> ferro-silício) visando garantir que as espiras<br />
do condutor escolhido sejam <strong>de</strong>vidamente alojadas na janela do núcleo [51].<br />
Passo 12) Cálculo da área frontal efetiva (ALam) da chapa <strong>de</strong> ferro-silício (cm 2 ):<br />
Lam<br />
2<br />
A � 6.<br />
a<br />
(4.77)<br />
Passo 13) Calcula-se o volume efetivo (Vnúcleo) do núcleo (cm 3 ):<br />
núcleo<br />
Passo 14) Cálculo do peso do núcleo (PesoNúcleo) (g):<br />
On<strong>de</strong>:<br />
2<br />
V � 6.<br />
a . b.<br />
K<br />
(4.78)<br />
esoNúcleo<br />
núcleo<br />
s<br />
P � V . P<br />
(4.79)<br />
EspFe
(PwCond):<br />
PEspFe : Peso específico do ferro-silício (PEspFe=7,8 g/cm 3 ).<br />
Passo 15) Determinando as perdas por efeito Joule no núcleo (W):<br />
On<strong>de</strong>:<br />
P<br />
wNúcleo<br />
esoNúcleo<br />
wEspFe<br />
�3<br />
154<br />
� P . P . 10<br />
(4.80)<br />
PwEspFe : Perda específica <strong>de</strong> potência no ferro-silício (PwEspFe=1,6 W/kg).<br />
Passo 16) Cálculo do comprimento médio (Le) das espiras (cm):<br />
� � �<br />
Le � a.<br />
�2<br />
� � � 2.<br />
b<br />
(4.81)<br />
� 2 �<br />
Passo 17) Substituindo-se (4.75) em (4.57), calcula-se a potência dissipada no cobre<br />
Le<br />
2<br />
PwCond � �.<br />
Ne<br />
. . IRe<br />
tif -1(eficaz)<br />
(4.82)<br />
S<br />
Cond<br />
Passo 18) Determinando as perdas totais no indutor (W):<br />
P � P � P<br />
(4.83)<br />
wtotal<br />
wNúcleo<br />
wCond<br />
Passo 19) Análise da elevação da temperatura (�T):<br />
a) Nos transformadores e indutores resfriados a ar, o espaço existente entre o<br />
núcleo e as bobinas, não é suficiente para uma transmissão a<strong>de</strong>quada <strong>de</strong> calor.<br />
Deste modo, as calorias (energia transformada em calor) produzidas no<br />
núcleo serão transmitidas ao ar pelas superfícies do núcleo existentes<br />
externamente às bobinas.<br />
Já as calorias produzidas pelas bobinas serão transmitidas ao ar pela sua<br />
superfície externa ao núcleo.<br />
b) O coeficiente <strong>de</strong> adução (Ka) é a quantida<strong>de</strong> <strong>de</strong> watts cedidos para o ar, por<br />
cada metro quadrado <strong>de</strong> superfície por cada grau centígrado <strong>de</strong> elevação da<br />
temperatura.<br />
Para o núcleo <strong>de</strong> ferro po<strong>de</strong> ser consi<strong>de</strong>rado KaFe=12 W/m 2 ºC. Isto<br />
significa que a irradiação <strong>de</strong> 12 watts por metro quadrado <strong>de</strong> superfície resulta<br />
em uma elevação <strong>de</strong> temperatura <strong>de</strong> 1,0 ºC.
155<br />
Para as bobinas po<strong>de</strong> ser consi<strong>de</strong>rado KaCond=20 W/m 2 ºC.<br />
Analogamente, a irradiação <strong>de</strong> 20 watts por metro quadrado <strong>de</strong> superfície<br />
resulta em uma elevação <strong>de</strong> temperatura <strong>de</strong> 1,0 ºC.<br />
Na seqüência são dadas as equações para o cálculo das áreas externas em contato com<br />
o ar para a retirada <strong>de</strong> calor do núcleo e das bobinas.<br />
�� Calculando a área externa (AextNúcleo) para a retirada <strong>de</strong> calor do núcleo <strong>de</strong> ferro-silício<br />
(m 2 ):<br />
A<br />
extNúcleo<br />
2<br />
�4<br />
�9. a �11.<br />
a.<br />
b�.<br />
10<br />
� (4.84)<br />
�� Calculando a área externa (AextCond) para a retirada <strong>de</strong> calor da bobina (m 2 ):<br />
A<br />
extCond<br />
� 2 � � � � �4<br />
� 3.<br />
�a<br />
. �1�<br />
� � a.<br />
b . 10<br />
4<br />
�<br />
(4.85)<br />
� � � �<br />
�� A resistência térmica (RthNúcleo) e a elevação da temperatura (�TNúcleo) do núcleo são<br />
calculadas através das equações a seguir:<br />
1<br />
Rth Núcleo � (4.86)<br />
A . K<br />
Núcleo<br />
extNúcleo<br />
Núcleo<br />
aFe<br />
� T � Rth . P<br />
(4.87)<br />
wNúcleo<br />
�� A resistência térmica (RthCond) e a elevação da temperatura (�TCond) das bobinas são<br />
calculadas com as equações a seguir:<br />
1<br />
Rth Cond � (4.88)<br />
A . K<br />
Cond<br />
extCond<br />
Cond<br />
aCond<br />
� T � Rth . P<br />
(4.89)<br />
wCond<br />
O indutor (LO) do filtro <strong>de</strong> saída do retificador não controlado é constituído por dois<br />
indutores (LO1 e LO2) conectados em série.<br />
Portanto o projeto do núcleo <strong>de</strong> ferro-silício refere-se a meta<strong>de</strong> da indutância LO.<br />
Assim, LO1=LO2=½.LO.<br />
Escolheu-se a chapa <strong>de</strong> ferro-silício do tipo 4HS-450 (Fabricante Tessin) com a<br />
largura da perna central igual “a” igual 4,5 cm, para compor os indutores LO1 e LO2,<br />
consi<strong>de</strong>rando os parâmetros listados na Tabela 4.4:
Tabela 4.4 – Parâmetros dos indutores <strong>de</strong> saída do retificador não controlado.<br />
Descrição dos parâmetros dos indutores Valores especificados<br />
Valor das indutâncias LO1=LO2 = 22 mH<br />
Valor eficaz da corrente <strong>de</strong> saída {Determinado por (4.75)} IRetif-1(eficaz) = 12,0 A<br />
Largura da perna central do núcleo a = 4,5 cm<br />
Espessura do núcleo b = 5,5 cm<br />
Entreferro Lg = 0,15 cm<br />
Coeficiente <strong>de</strong> empilhamento das chapas Ks = 0,9<br />
Densida<strong>de</strong> superficial <strong>de</strong> corrente J = 450 A/cm 2<br />
Permeabilida<strong>de</strong> magnética do ar �0 = 4. �.10 –7 H/m<br />
Permeabilida<strong>de</strong> magnética do ferro-silício �Fe = 7,692.10 –3 H/m<br />
Indução magnética B = 1,0 T<br />
Percorrendo os <strong>de</strong>zenove passos <strong>de</strong> projeto, <strong>de</strong>scritos anteriormente, resultam os<br />
seguintes dados utilizados na construção dos indutores LO1 e LO2, conforme Tabela 4.4.<br />
Tabela 4.4 – Parâmetros calculados para os indutores <strong>de</strong> saída do retificador não controlado.<br />
Descrição dos parâmetros calculados Equação utilizada Valores calculados<br />
Área da perna central (4.65) Ae = 22,27 cm 2<br />
Caminho magético (4.6) LFe = 29,25 cm<br />
Relutância do ferro-silício (4.67) ReFe = 17.070 1/H<br />
Área do entreferro (4.68) ALg = 44,55 cm 2<br />
Relutância do entreferro (4.69) ReLg =267.940 1/H<br />
Relutância total (4.70) Retotal = 285.010 1/H<br />
Quantida<strong>de</strong> <strong>de</strong> espiras (4.71) Ne = 80<br />
Área da janela (4.72) Aw = 15,20 cm 2<br />
Seção do condutor AWG 12 (4.73) SCond = 0,033092 cm 2<br />
Condutor AWG 12 (Dado do fabricante) - �/SCond = 0,000070 �/cm 2<br />
156
Possibilida<strong>de</strong> <strong>de</strong> enrolamento (4.76) Poss = 5,79<br />
Área frontal efetiva (4.77) ALam = 121,50 cm 2<br />
Volume do núcleo (4.78) VNúcleo = 601,43 cm 3<br />
Peso do núcleo (4.79) PesoNúcleo = 3,91 kg<br />
Perdas no núcleo (4.80) PwNúcleo= 6,25 W<br />
Comprimento da espira (4.81) Le = 27,07 cm<br />
Perdas no condutor (4.82) PwCond = 21,61 W<br />
Perdas totais no indutor (4.83) PwTotal = 27,86 W<br />
Área externa do núcleo (4.84) AextNúcleo = 0,0455 m 2<br />
Área externa da bobina (4.85) AextCond = 0,0183 m 2<br />
Resistência térmica do núcleo (4.86) RthNúcleo = 1,83 ºC/W<br />
Variação da temperatura no núcleo (4.87) �TNúcleo = 11,47 ºC<br />
Resistência térmica da bobina (4.88) RthCond = 2,74 ºC/W<br />
Variação da temperatura da bobina (4.89) �TCond = 59,12 ºC<br />
Tendo em vista que os indutores (LO1 e LO2) estão conectados em série, as perdas<br />
totais são somadas, a seguir:<br />
PwTotal(LO) = 55,72 W.<br />
4.7 – Circuito Snubber para o Interruptor Principal do SEPIC1<br />
Durante a entrada em condução e/ou bloqueio <strong>de</strong> interruptores <strong>de</strong> potência,<br />
controlados ou não, tais como MOSFET, IGBT e diodos, ocorre a troca <strong>de</strong> energia entre as<br />
capacitâncias intrínsecas ou encapsuladas <strong>de</strong>stes dispositivos com as indutâncias parasitas do<br />
circuito (trilhas na placa <strong>de</strong> circuito impresso, por exemplo).<br />
Devido aos valores reduzidos <strong>de</strong>stas indutâncias e capacitâncias envolvidas, ocorrem<br />
oscilações (ruídos <strong>de</strong> modo diferencial) <strong>de</strong> corrente e <strong>de</strong> tensão em freqüências elevadas<br />
(po<strong>de</strong>ndo chegar à GHz), resultando em esforços elevados <strong>de</strong> tensão sobre tais interruptores e<br />
Interferência eletromagnética (IEM). Devido a dificulda<strong>de</strong> em se medir corretamente todos<br />
os elementos parasitas envolvidos, um circuito snubber foi projetado empiricamente<br />
157
utilizando-se como ponto inicial <strong>de</strong> projeto a freqüência <strong>de</strong> oscilação da tensão sobre o<br />
interruptor principal IGBT.<br />
Optou-se pelo emprego <strong>de</strong> duas topologias bastante comuns, o RC (snubber <strong>de</strong><br />
amortecimento) e o RCD (snubber <strong>de</strong> grampeamento).<br />
Snubber RC<br />
R s<br />
C s<br />
S 1<br />
Snubber RCD<br />
Figura 4.11 – Snubbers RC e RCD utilizados no interruptor controlado do SEPIC1.<br />
A seguir na Figura 4.11 são apresentados os dois circuitos snubbers utilizados [52].<br />
Observa-se que na implementação prática os circuitos snubbers são posicionados o mais<br />
próximo possível do interruptor, ao contrário do que possivelmente possa aparentar a Figura<br />
4.11.<br />
Dados do snubber:<br />
��Snubber RC: Rs=370 � e Cs=500 pF;<br />
��Snubber RCD: Rg=80 k�, Cg=82 nF e Dg=1N5408.<br />
A freqüência média <strong>de</strong> operação (fsMd) é calculada através <strong>de</strong> (4.90) {<strong>de</strong>finida por<br />
(3.136)}.<br />
ON<br />
D g<br />
C g<br />
R g<br />
158<br />
1<br />
fsMd � (4.90)<br />
1,<br />
3.<br />
t<br />
Da equação (4.90) e com os dados: TON=22,8 us, calcula-se: fsMd=33,74 kHz.<br />
A tensão <strong>de</strong> pico sobre o interruptor (VsPico) é <strong>de</strong>terminada pela equação (4.91)<br />
{<strong>de</strong>finida por (3.171)}.<br />
� �V<br />
�<br />
� C % 3.<br />
3<br />
V � 2.<br />
V<br />
�<br />
ef .<br />
�<br />
1�<br />
�<br />
�<br />
� 200 � �<br />
Da equação (4.91) e com os dados: Vef=127 V e �VC%=14 %, calcula-se:<br />
VsPico=489,25 V.<br />
sPico (4.91)
O snubber RC proporciona o amortecimento da oscilação sem a preocupação <strong>de</strong><br />
limitar totalmente os valores <strong>de</strong> pico, resultando em uma menor potência dissipada (PwRC),<br />
calculada por (4.92).<br />
A dissipação <strong>de</strong> potência no RC é <strong>de</strong>terminada pelo valor da capacitância Cs.<br />
Usualmente, no cálculo da potência dissipada no capacitor aparece o coeficiente ½, entretanto<br />
para esta aplicação, em algumas publicações [52] consi<strong>de</strong>ra-se a dissipação <strong>de</strong> potência pela<br />
resistência Rs tanto na carga quanto na <strong>de</strong>scarga da capacitância Cs, conforme equação (4.92).<br />
wRC<br />
s<br />
2<br />
sPico<br />
sMd<br />
159<br />
P � C . V . f<br />
(4.92)<br />
Logo, da equação (4.92) e com os dados: fsMd=33,74 kHz, VsPico=489,25 V e Cs=500<br />
pF, calcula-se: PwRC=4,04 W.<br />
O snubber RCD faz somente o grampeamento dos picos <strong>de</strong> tensão, uma vez que a<br />
topologia empregada não possui capacida<strong>de</strong> <strong>de</strong> amortecimento. A potência dissipada no RCD<br />
é <strong>de</strong>terminada por (4.93).<br />
2<br />
sPico<br />
V<br />
PwRCD � (4.93)<br />
R<br />
De (4.93) e com os dados: VsPico=489,25 V e Rg=80 k�, calcula-se: PwRCD=3,0 W.<br />
Assim, a potência total dissipada pelo snubber é: PwSnubber=7,04 W.<br />
4.8 – Cálculo Térmico dos Semicondutores<br />
O cálculo térmico <strong>de</strong> um componente tem como finalida<strong>de</strong> assegurar que a sua<br />
temperatura <strong>de</strong> junção permaneça <strong>de</strong>ntro do valor limite estipulado pelo fabricante [50].<br />
Geralmente, a temperatura máxima <strong>de</strong> junção (Tj) para um transistor <strong>de</strong> potência (IGBT e<br />
MOSFET, por exemplo) é igual a Tj=150 ºC e para um diodo po<strong>de</strong> alcançar até Tj=175 ºC.<br />
O cálculo térmico em regime permanente é <strong>de</strong>finido conforme a seguir (Figura 4.12):<br />
P Td<br />
g<br />
T j T c T d T a<br />
R jc R cd R da<br />
Figura 4.12 – Diagrama geral para o cálculo térmico <strong>de</strong> semicondutores.<br />
On<strong>de</strong>:<br />
Tj: Temperatura da junção (ºC);
Tc: Temperatura do encapsulamento (ºC);<br />
Td: Temperatura do filme <strong>de</strong> ar que circunda o dissipador (ºC);<br />
Ta: Temperatura do ambiente (ºC);<br />
160<br />
Rjc: Resistência térmica junção-cápsula (ºC/W), dado fornecido pelo fabricante;<br />
Rcd: Resistência térmica <strong>de</strong> contato entre o componente e o dissipador (ºC/W),<br />
geralmente em torno <strong>de</strong> 0,2 ºC/W;<br />
Rda: Resistência térmica entre o filme <strong>de</strong> ar que circunda o dissipador e o ambiente<br />
(ºC/W);<br />
PTd: Potência térmica dissipada pelo semicondutor (W).<br />
Assim, calculando-se o valor da resistência térmica Rda através <strong>de</strong> (4.94), <strong>de</strong>fine-se o<br />
tipo e dimensões do dissipador a ser empregado.<br />
j<br />
a<br />
Td<br />
�R � R R �<br />
T � T � P . �<br />
(4.94)<br />
4.8.1 – Cálculo Térmico dos Semicondutores do Retificador Monofásico SEPIC1<br />
O circuito do retificador monofásico SEPIC1 é composto dos seguintes<br />
semicondutores, já <strong>de</strong>finidos anteriormente:<br />
��Três diodos <strong>de</strong> potência RURP860;<br />
��Um interruptor controlado IGBT HGTP7N60A4D;<br />
��Uma ponte retificadora monofásica <strong>de</strong> diodos GBU8J.<br />
O diodo RHRP860 é um dispositivo ultra-rápido durante a comutação <strong>de</strong>vido o valor<br />
reduzido <strong>de</strong> sua capacitância <strong>de</strong> junção (Cj=25 pF). Portanto as suas perdas <strong>de</strong> comutação são<br />
<strong>de</strong>sprezíveis (aproximadamente 200 μW).<br />
Já as suas perdas em condução serão consi<strong>de</strong>radas e calculadas na seqüência,<br />
multiplicando-se a tensão <strong>de</strong> junção do dispositivo (VDon=1,7 V) pelo valor médio da corrente<br />
{<strong>de</strong>finida por (3.176)}.<br />
jc<br />
cd<br />
da<br />
�. 2 P<br />
PTdDiodo � VDon.0,777.<br />
.<br />
(4.95)<br />
54 V<br />
Com os dados: VDon=1,7 V, P=3000 W e Vef=127 V, calcula-se: PTdDiodo=3,02 W.<br />
Tendo em vista que o valor médio da corrente que circula através dos três diodos é o<br />
mesmo, a potência total dissipada é: P3TdDiodo=9,06 W.<br />
Assim, com os dados do fabricante (Tj=150 ºC, Rjc=2,0 ºC/W e Rcd=0,2 ºC/W), obtémse<br />
através <strong>de</strong> equação (4.94) os seguintes dados:<br />
Diodos RURP860<br />
ef
P3TdDiodo = 9,06 W {Valor calculado}<br />
Tj = 150 ºC {Dado fabricante}<br />
Tc = 131,88 ºC {Valor calculado}<br />
Td = 130,07 ºC {Valor calculado}<br />
Rjd = 2,2 ºC/W (Rjd = Rjc + Rcd) {Dado fabricante}<br />
O IGBT HGTG7N60A4D (Fairchild Semiconductor) possui perdas por efeito Joule<br />
tanto em condução quanto no bloqueio, e, portanto serão calculadas.<br />
O diodo encapsulado em antiparalelo é um dispositivo ultra-rápido, portanto as suas<br />
perdas por recuperação reversa são <strong>de</strong>sprezíveis. Os dados fornecidos pelo fabricante são<br />
relacionados na seqüência.<br />
Dados do fabricante: Tj =150 ºC; Rjc=1,0 ºC/W; Rcd=0,2 ºC/W; VCEon=2,2 V; tr=7,0<br />
ns; tf=85,0 ns.<br />
On<strong>de</strong>:<br />
VCEon: Tensão coletor-emissor do dispositivo em condução (V);<br />
tr: Intervalo <strong>de</strong> tempo <strong>de</strong> subida da corrente durante a entrada em condução (s);<br />
tf: Intervalo <strong>de</strong> tempo <strong>de</strong> <strong>de</strong>scida da corrente durante o bloqueio(s).<br />
As perdas em condução são calculadas pelo produto <strong>de</strong> VCEon com a corrente média<br />
(IsMd) no período <strong>de</strong> re<strong>de</strong> {<strong>de</strong>finida por (3.173)}.<br />
161<br />
0,143 P<br />
PIGBTcond VCEon.<br />
0,<br />
9.<br />
0,<br />
064 .<br />
�<br />
�<br />
Vef<br />
�<br />
�<br />
�<br />
� �� �<br />
�<br />
�<br />
(4.96)<br />
Com os dados: VCEon=2,2 V, �=0,95, P=3000 W e Vef=127 V, calcula-se:<br />
PIGBTcond=10,03 W.<br />
As perdas <strong>de</strong> comutação são <strong>de</strong>terminadas através do produto da corrente média (IsMd)<br />
pela tensão (VsPico) sobre o interruptor bloqueado, durante o intervalo (tr+tf), em um período<br />
médio <strong>de</strong> comutação (1,3.TON), conforme (4.97).<br />
�t�t� �<br />
�<br />
r f � 0,<br />
143 � �V<br />
�� � C % 3.<br />
3<br />
P �<br />
�� �<br />
�<br />
IGBTcom . P.<br />
2.<br />
0,<br />
9.<br />
0,<br />
064 .<br />
�<br />
1�<br />
�<br />
�<br />
(4.97)<br />
1,<br />
3.<br />
TON<br />
� � � � 200 � �<br />
Com os dados: TON=22,8 μs, tr=7,0 ns, tf=85,0 ns, �=0,95, P=3000 W e �VC%=14 %,<br />
calcula-se: PIGBTcom=6,93 W.<br />
Portanto, as perdas totais no IGBT são: PTdIGBT=10,03 + 6,93 = 16,96 W. Com os<br />
dados fornecidos pelo fabricante obtém-se:
IGBT HGTG7N60A4D<br />
PTdIGBT = 16,96 W {Valor calculado}<br />
Tj = 150 ºC {Dado fabricante}<br />
Tc = 133,04 ºC {Valor calculado}<br />
Td = 129,65 ºC {Valor calculado}<br />
Rjd = 1,2 ºC/W (Rjd = Rjc + Rcd) {Dado fabricante}<br />
No caso da ponte retificadora monofásica <strong>de</strong> diodos GBU8J, o fabricante já fornece as<br />
perdas totais do dispositivo, entretanto não fornece a resistência térmica Rjc, impedindo o<br />
cálculo da resistência junção-dissipador (Rjd). Na seqüência apresentam-se os dados<br />
disponíveis para este dispositivo:<br />
Ponte retificadora GBU8J<br />
PTdGBU8J = 6,9 W { Dado fabricante }<br />
Tj = 150 ºC {Dado fabricante}<br />
Tc = {Não calculado}<br />
Td = {Não calculado}<br />
Rjd = Rjd_GBU8J {Não fornecido pelo fabricante}<br />
É importante conhecer a diferença <strong>de</strong> temperatura (�T) entre o filme <strong>de</strong> ar que<br />
circunda o dissipador (Td) e o ambiente (Ta), para a qual a resistência térmica do dissipador<br />
foi tabelada pelo fabricante.<br />
No caso <strong>de</strong>ste projeto (Fabricante HS dissipadores), os valores <strong>de</strong> resistência térmica<br />
Rda referem-se a uma �T = Td - Ta = 75 ºC. Assim, adotando que Ta =30 ºC, calcula-se<br />
Td=105 ºC.<br />
Portanto, atualiza-se os dados (Tj, Tc e Td) para os componentes conforme na<br />
seqüência.<br />
Diodos RURP860<br />
P3TdDiodo = 9,06 W {Valor calculado}<br />
Tj = 124,93 ºC {Valor calculado}<br />
Tc = 106,81 ºC {Valor calculado}<br />
Td = 105 ºC {Valor adotado}<br />
Rjd = 2,2 ºC/W (Rjd = Rjc + Rcd) {Dado fabricante}<br />
162
IGBT HGTG7N60A4D<br />
PTdIGBT = 16,96 W {Valor calculado}<br />
Tj = 125,35 ºC {Valor calculado}<br />
Tc = 108,40 ºC {Valor calculado}<br />
Td = 105 ºC {Valor adotado}<br />
Rjd = 1,2 ºC/W (Rjd = Rjc + Rcd) {Dado fabricante}<br />
Ponte retificadora GBU8J<br />
PTdGBU8J = 6,9 W {Dado fabricante}<br />
Tj = 125 ºC {Valor estimado}<br />
Td = 105 ºC {Valor adotado}<br />
Rjd = Rjd_GBU8J {Não fornecido pelo fabricante}<br />
Com o valor <strong>de</strong> Td agora conhecido, para a ponte retificadora GBU8J, é possível<br />
<strong>de</strong>terminar o valor <strong>de</strong> Rjd_GBU8J, com (4.98).<br />
R<br />
jd _ GBU8J<br />
TdGBU8J<br />
163<br />
Tj<br />
� Td<br />
� (4.98)<br />
P<br />
Com os dados: Tj=125 ºC, Td=105 ºC e PTdGBU8J=6,9 W, calcula-se:<br />
Rjd_GBU8J=2,89 ºC/W.<br />
Assim, o diagrama esquemático para o cálculo <strong>de</strong> Rda é apresentado a seguir pela<br />
Figura 4.13.<br />
P TdIGBT =16,96 W<br />
P TdDiodo =9,06 W<br />
P TdGBU8J =6,90 W<br />
T j<br />
125,30 ºC<br />
124,93 ºC<br />
125 ºC<br />
R jd<br />
1,2 ºC/W<br />
2,2 ºC/W<br />
2,89 ºC/W<br />
T d<br />
105 ºC<br />
105 ºC<br />
105 ºC<br />
Figura 4.13 – Diagrama aproximado para o cálculo térmico <strong>de</strong> semicondutores.<br />
d iss<br />
R da<br />
30 ºC<br />
Consi<strong>de</strong>rando a menor temperatura <strong>de</strong> junção (Tj=124,93 °C), o diagrama anterior é<br />
simplificado <strong>de</strong> seguinte maneira:<br />
Calcula-se a resistência junção-dissipador equivalente (Rjd_eq) por (4.99) e soma-se<br />
todas as potências (PTd), conforme Figura 4.14.<br />
T a
R<br />
1<br />
jd _ eq<br />
Resultando em : Rjd_eq=0,612 °C/W.<br />
P Td =32,92 W<br />
T j =124,93 °C<br />
164<br />
1 1 1<br />
� � �<br />
(4.99)<br />
1,<br />
2 2,<br />
2 2,<br />
89<br />
R jd_eq<br />
T d =105 ºC<br />
R da<br />
T a =30 ºC<br />
Figura 4.14 – Diagrama simplificado para o cálculo térmico <strong>de</strong> semicondutores.<br />
A<strong>de</strong>quando a equação (4.94) ao diagrama da Figura 4.14, calcula-se a resistência Rda<br />
para o dissipador a ser utilizado para o retificador monofásico SEPIC1.<br />
Tj<br />
� Ta<br />
R da � � R jd _ eq<br />
(4.100)<br />
P<br />
Td<br />
Com os dados: Tj=124,93 ºC, Ta=30 ºC, Rjd_eq=0,612 °C/W e PTd=32,92 W, calcula-se:<br />
Rda=2,27 ºC/W.<br />
Portanto, o dissipador a ser empregado <strong>de</strong>verá ter uma resistência térmica com valor<br />
menor do que o valor calculado (2,27 ºC/W).<br />
4.8.2 – Cálculo Térmico dos Semicondutores do Retificador Trifásico Não-<br />
Controlado<br />
O retificador não-controlado (Retif-1) possui somente um componente semicondutor a<br />
ponte trifásica <strong>de</strong> diodos SKD 25/08 (encapsulado), especificada anteriormente com os<br />
seguintes dados fornecidos pelo fabricante Semikron: Tj =150 ºC; Rjc=1,75 ºC/W; Rcd=0,15<br />
ºC/W, VDon=2,2 V e perdas totais (PTdSKD25) para um corrente <strong>de</strong> saída <strong>de</strong> 10,0 A<br />
(PTdSKD25=20,0 W).<br />
Ponte retificadora trifásica <strong>de</strong> diodos SKD 25/08<br />
PTdSKD25 = 20,0 W {Dado fabricante}<br />
Tj = 150 ºC {Dado fabricante}<br />
Tc = 115 ºC {Valor calculado}<br />
Td = 112 ºC {Valor calculado}<br />
Rjd = 1,9 ºC/W (Rjd = Rjc + Rcd) {Dado fabricante}
Analogamente às consi<strong>de</strong>rações feitas para o cálculo térmico dos elementos do<br />
SEPIC1 (�T=Td-Ta=75 ºC), adota-se que Ta =30 ºC, calcula-se Td=105 ºC. Assim, atualizamse<br />
os dados (Tj, Tc e Td) conforme a seguir.<br />
Ponte retificadora trifásica <strong>de</strong> diodos SKD 25/08<br />
PTdSKD25 = 20,0 W {Dado fabricante}<br />
Tj = 143 ºC { Valor calculado }<br />
Tc = 108 ºC {Valor calculado}<br />
Td = 105 ºC {Valor calculado}<br />
Rjd = 1,9 ºC/W (Rjd = Rjc + Rcd) {Dado fabricante}<br />
Desta forma, através da equação (4.98) e com os dados: Td=105 ºC, Ta=30 ºC e<br />
PTd=20,0 W, calcula-se: Rda=3,75 ºC/W.<br />
4.9 – Perdas Totais no Retificador Trifásico Híbrido<br />
��Retificador não controlado (Retif-1):<br />
PTdSKD25 = 20,0 W {Ponte retificadora trifásica <strong>de</strong> diodos SKD 25/08}<br />
PTotal(LO) = 55,72 W {Perdas nos indutores do filtro <strong>de</strong> saída}<br />
PwRetif-1 = 75,72 W {Perdas totais no Retif-1}<br />
��Retificador controlado (Retif-2):<br />
PTd = 32,92 W {Perdas totais no dissipador}<br />
PwIndSEPIC1 = 7,86 W { Perdas no indutores L1, L2 e L3}<br />
PwSnubber = 7,04 W {Perdas nos snubbers RC e RCD}<br />
PwSEPIC1 = 47,82 W {Perdas totais no SEPIC1}<br />
PwRetif-2 = 143,46 W {Perdas totais no Retif-2}<br />
��Retificador trifásico híbrido (RTH):<br />
PwRTH = 219,18 W {Perdas totais no RTH}<br />
Cabe salientar que o cálculo das perdas realizado consi<strong>de</strong>ra condições extremas <strong>de</strong><br />
operação (O Retif-1 conduzindo a potência total e o Retif-2 opera com o parâmetro K=2), fato<br />
este que não ocorrerá na operação da estrutura.<br />
165
No resultados experimentais, apresentados no Capítulo 6, será observado que as<br />
perdas totais não ultrapassam 180 W (82,12 % do valor calculado).<br />
4.10 – Parâmetros Projetados para o Circuito do Retificador Trifásico<br />
Híbrido<br />
Nas Figuras 4.14 e 4.15 são <strong>de</strong>stacados os circuitos dos retificadores não controlado<br />
(Retif-1) e controlado (Retif-2: Em <strong>de</strong>talhe o retificador monofásico SEPIC1),<br />
respectivamente.<br />
N<br />
V a<br />
V b<br />
V c<br />
1<br />
N<br />
D 7<br />
D 8<br />
3<br />
2<br />
1<br />
SEPIC 1<br />
SEPIC 2<br />
SEPIC 3<br />
D 1 D 3 D 5<br />
D 2 D 4 D 6<br />
L O1<br />
L O2<br />
C O<br />
Figura 4.14 – Retificador trifásico <strong>de</strong> 6 pulsos não controlado (Retif-1).<br />
D 9<br />
D 10<br />
L 1<br />
L 2<br />
C s<br />
R s S 1<br />
C g<br />
D g<br />
R g<br />
C 1<br />
C 2<br />
Figura 4.15 – Retificador monofásico SEPIC1 (Retif-2).<br />
D 11<br />
L 3<br />
D 12<br />
D 13<br />
4<br />
R O<br />
166<br />
4
Na Tabela 4.5 são mostrados os parâmetros projetados para o circuito do retificador<br />
híbrido (<strong>de</strong>stacado nas Figuras 4.14 e 4.15), conforme metodologia <strong>de</strong> projeto <strong>de</strong>senvolvida<br />
neste capítulo.<br />
Retif-1<br />
Retif-2<br />
Tabela 4.5 – Parâmetros do circuito do retificador trifásico híbrido.<br />
Parâmetros do Circuito<br />
Descrição Simbologia Valor<br />
Ponte retificadora trifásica à<br />
diodos<br />
D1, D2, D3,<br />
D4, D5 e D6<br />
SKD2508 /VDon=2,2 V<br />
(Semikron)<br />
Indutores <strong>de</strong> filtro na carga LO1 e LO2 22 mH /4HS-450 (Tessin)<br />
Capacitor <strong>de</strong> filtro na carga CO 680 μF /450V<br />
Resistência <strong>de</strong> carga RO 29,7 �<br />
Ponte retificadora monofásica à<br />
diodos<br />
D7, D8, D9 e<br />
D10<br />
GBU8J /VDon=1,0 V<br />
(Fairchild Semiconductor)<br />
Interruptor controlado S1 HGTG7N60A4D /VCEon=2,2 V<br />
(Fairchild Semiconductor)<br />
Interruptores não controlados D11, D12 e<br />
D13<br />
167<br />
RHRP860 /VDon=1,7V e Cj=25pF<br />
(Fairchild Semiconductor)<br />
Indutores <strong>de</strong> entrada L1 e L2 2,5 mH /EE 55/20<br />
Indutor <strong>de</strong> saída L3 5,0 mH /EE 55/20<br />
Capacitores <strong>de</strong> acumulação C1 e C2 4,4 μF /400V<br />
Snubber RC Cs e Rs Rs=370 � /5W, Cs=500 pF /1,6kV<br />
Snubber RCD Dg, Cg e Rg Rg=80 k� /5W, Cg=82 nF /1,1 kV<br />
Dg=1N5408 /VRRM=1,0 kV
4.11 – Conclusões<br />
Neste capítulo foi discutida a metodologia <strong>de</strong>talhada <strong>de</strong> projeto para o retificador<br />
trifásico híbrido, tomando como base os equacionamentos e restrições <strong>de</strong>senvolvidas nos<br />
capítulos 2 e 3.<br />
O retificador não controlado (Retif-1) foi projetado para processar toda a potência<br />
entregue à carga e o retificador controlado (Retif-2) foi projetado para operar com o<br />
parâmetro <strong>de</strong> controle K=2. Além disso, foi consi<strong>de</strong>rada especificamente para o cálculo dos<br />
interruptores (diodos e IGBTs) a hipótese <strong>de</strong> variação das tensões <strong>de</strong> alimentação em ±15%, o<br />
que causa também a variação dos esforços <strong>de</strong> corrente em ±15%. Com estas restrições, foi<br />
possível a<strong>de</strong>quar as equações utilizadas, requerendo uma quantida<strong>de</strong> mínima <strong>de</strong> parâmetros e<br />
dados <strong>de</strong> entrada, facilitando o projeto.<br />
O ponto <strong>de</strong> operação escolhido para o retificador híbrido (com K=1,633) foi<br />
propositalmente analisado em <strong>de</strong>talhes no Capítulo 2. Portanto, neste capítulo, o assunto foi<br />
abordado <strong>de</strong> uma forma resumida.<br />
168
CAPÍTULO 5<br />
5 – Controle Digital, Implementado Através <strong>de</strong> VHDL, para<br />
Imposição das Formas <strong>de</strong> Onda das Correntes <strong>de</strong> Entrada<br />
do Retificador Trifásico Híbrido<br />
5.1 – Introdução<br />
Neste capítulo, inicialmente, será discutido o funcionamento dos circuitos analógicos<br />
(Aquisição <strong>de</strong> correntes e sensores <strong>de</strong> corrente e <strong>de</strong> tensão) utilizados na interface entre o<br />
circuito <strong>de</strong> potência e o Dispositivo Lógico Programável FPGA (Field Programmable Gate<br />
Array). Na seqüência, uma visão geral do funcionamento da estratégia (algoritmo) <strong>de</strong><br />
controle implementado através da Linguagem <strong>de</strong> <strong>de</strong>scrição <strong>de</strong> Hardware VHDL (Hardware<br />
Description Language) e por fim a <strong>de</strong>scrição <strong>de</strong>talhada do seu funcionamento analisando os<br />
seus sub-programas. A ferramenta <strong>de</strong> síntese e o dispositivo programável da família<br />
Spartan2e (XC2S200E) utilizado para a implementação em FPGA foi adquirido junto à Xilinx<br />
(Versão 6.3.03i/Spartan2e).<br />
Com o intuito <strong>de</strong> <strong>de</strong>stacar a importância <strong>de</strong>ste dispositivo e <strong>de</strong>mais ferramentas <strong>de</strong><br />
auxílio aplicadas em processamento digital <strong>de</strong> sinais e controle, no apêndice A é apresentada<br />
uma abordagem sucinta sobre Dispositivos Lógicos Programáveis PLD (Programmable Logic<br />
Device) e linguagem <strong>de</strong> <strong>de</strong>scrição <strong>de</strong> hardware, em particular o FPGA e VHDL, e suas<br />
principais vantagens em relação aos sistemas digitais convencionais e a outros dispositivos<br />
lógicos programáveis utilizados em acionamento e controle.<br />
5.2 – Aspectos Gerais da Lógica <strong>de</strong> Controle Proposta<br />
Para o <strong>de</strong>senvolvimento da estratégia <strong>de</strong> controle digital proposto, utilizando<br />
dispositivo FPGA e linguagem VHDL, é necessário fazer a amostragem das correntes <strong>de</strong><br />
entrada iin1(�.t), iin2(�.t) e iin3(�.t) dos conversores SEPIC1, SEPIC2 e SEPIC3,<br />
respectivamente, e da corrente <strong>de</strong> saída iRetif-1(�.t) do retificador não controlado e,<br />
adicionalmente, é necessário monitorar as tensões <strong>de</strong> entrada va(�.t) na fase “a”, vb(�.t) na<br />
fase “b” e vc(�.t) na fase “c”, e as correntes <strong>de</strong> entrada ia1(�.t), ib1(�.t) e ic1(�.t) do<br />
retificador não-controlado, <strong>de</strong> acordo com a ilustração apresentada na Figura 5.1.<br />
169
Circuito 2: Sensores <strong>de</strong> tensão<br />
N1 vc Sensor<br />
Circuito 3:<br />
Sensores <strong>de</strong> corrente<br />
ic ��.t� i b��.t�<br />
ia��.t� va ��.t� vb ��t �<br />
��.t� Sensor<br />
vb ��.t� vc ��.t� va ��.t� Sensor<br />
ib2��.t� ic2��.t� Sensor<br />
Sensor<br />
Sensor<br />
ia ��.t� ib ��.t �<br />
ic��.t� N 1<br />
ia2��.t �<br />
D 7<br />
D 8<br />
D 15<br />
D 16<br />
D 21<br />
D 22<br />
D 1<br />
Retif-2<br />
S 1<br />
Retif-1<br />
D<br />
3<br />
D<br />
5<br />
D 2 D 4 D 6<br />
D 9<br />
D 10<br />
D 17<br />
D 18<br />
D 23<br />
D 24<br />
S 2<br />
L 2<br />
L 1<br />
L 4<br />
L 5<br />
L 6<br />
L 7<br />
i Retif-1<br />
S 1<br />
S 2<br />
S 3<br />
��.t� L O1<br />
L O2<br />
C 1<br />
C 2<br />
C 3<br />
C 4<br />
C 5<br />
C 6<br />
F P G A<br />
Xilinx<br />
Spartan 2E<br />
PQ208<br />
C O<br />
R O<br />
D 12<br />
D 11<br />
L D 3 13<br />
D 14<br />
D 19<br />
L D<br />
6 20<br />
D 26<br />
D 25<br />
L D 8 27<br />
iO ��.t �<br />
vO ��.t� i1��.t� i2 ��.t �<br />
i3��.t� Circuito 4:<br />
Comando dos<br />
SEPICs<br />
i Retif-2��.t�<br />
Sensor<br />
Sensor<br />
Sensor<br />
Sensor<br />
Figura 5.1 – Esquema geral do controle digital proposto.<br />
Circuito 1:<br />
Aquisição <strong>de</strong><br />
correntes<br />
i Retif-1��.t�<br />
iin1��.t� iin2��.t� i iin1� in3�<br />
��<br />
A/D<br />
A/D<br />
A/D<br />
�.t �.t A/D<br />
i<br />
Portanto, os circuitos analógicos implementados para proporcionar a interface entre o<br />
sistema <strong>de</strong> controle presente no dispositivo FPGA e o circuito <strong>de</strong> potência estão divididos em<br />
quatro categorias, sendo discutidos a seguir:<br />
��Circuito 1 (Aquisição <strong>de</strong> correntes): Compreen<strong>de</strong> três circuitos idênticos para as<br />
correntes iin1(�.t), iin2(�.t) e iin3(�.t) e um circuito semelhante para a corrente<br />
170
iRetif-1(�.t), confeccionados em quatro placas in<strong>de</strong>pen<strong>de</strong>ntes;<br />
��Circuito 2 (Sensores <strong>de</strong> tensão): É constituído <strong>de</strong> três circuitos idênticos para<br />
as tensões va(�.t), vb(�.t) e vc(�.t), confeccionados em uma única placa;<br />
��Circuito 3 (Sensores <strong>de</strong> corrente): É composto <strong>de</strong> três circuitos idênticos para<br />
as correntes ia1(�.t), ib1(�.t) e ic1(�.t), confeccionados em uma única placa;<br />
��Circuito 4 (Circuito <strong>de</strong> comando dos SEPICs): Compreen<strong>de</strong> três circuitos<br />
idênticos para comandar os conversores SEPIC1, SEPIC1 e SEPIC3,<br />
confeccionados em três placas in<strong>de</strong>pen<strong>de</strong>ntes.<br />
Tendo em vista que cada retificador monofásico SEPIC opera <strong>de</strong> maneira<br />
in<strong>de</strong>pen<strong>de</strong>nte e idêntica aos <strong>de</strong>mais, conectados em suas respectivas fases, “a”, “b” ou “c”,<br />
foi possível implementar o controle digital também <strong>de</strong> maneira in<strong>de</strong>pen<strong>de</strong>nte para cada fase,<br />
simplificando o entendimento e a construção do código VHDL. Deste modo, serão<br />
abordados neste capítulo somente os circuitos e lógicas VHDL implementadas para compor o<br />
controle da fase “a”, conforme o esquema apresentado na Figura 5.2, contendo um pouco<br />
mais <strong>de</strong> <strong>de</strong>talhes.<br />
Circuito 1:<br />
Aquisição <strong>de</strong> correntes<br />
Sensor<br />
i in1 ( )<br />
�.t<br />
Sensor<br />
i Retif-1 ( )<br />
�.t<br />
Circuito 2:<br />
Sensor <strong>de</strong> tensão<br />
Sensor vb��.t �<br />
Circuito 3:<br />
Sensor <strong>de</strong> corrente<br />
Sensor ia1��.t� A/D<br />
Serial<br />
7478<br />
A/D<br />
Serial<br />
7478<br />
Semiciclo_Va 1 BIT<br />
S inal_ i a1<br />
1 BIT<br />
1 BIT<br />
1 BIT<br />
CS_1<br />
1 BIT<br />
1 BIT<br />
1 BIT<br />
1 BIT<br />
CS_0<br />
SCLK_1<br />
SDATA_1<br />
SCLK_0<br />
SDATA_0<br />
F P G A<br />
Xilinx<br />
Spartan 2E<br />
PQ208<br />
P ULSO _S EPIC-1<br />
1 BIT<br />
Circuito 4:<br />
Comando<br />
Figura 5.2 – Detalhe do esquema do controle digital para a fase “a”.<br />
SEPIC-1<br />
(Fase A)<br />
171
Antes <strong>de</strong> abordar a lógica <strong>de</strong> controle digital propriamente dita, serão discutidos nos<br />
quatro sub-tópicos seguintes, os circuitos <strong>de</strong> interface 1, 2, 3 e 4, <strong>de</strong>stacados na Figura 5.2.<br />
5.2.1 – Circuito <strong>de</strong> Aquisição das Correntes<br />
A aquisição das correntes iin1(�.t) e iRetif-1(�.t) é realizada através dos circuitos<br />
mostrados nas Figuras 5.3 e 5.4, respectivamente. Ambos os circuitos funcionam <strong>de</strong> maneira<br />
idêntica e são subdivididos em três estágios: Sensor <strong>de</strong> corrente, condicionamento e conversão<br />
do dado analógico para digital.<br />
Sensor <strong>de</strong> corrente<br />
LA 55-P (Efeito Hall)<br />
iin1 ��. t�<br />
+15V<br />
-15V<br />
i<br />
M s VM RM 95�<br />
Sensor <strong>de</strong> corrente<br />
LA 55-P (Efeito Hall)<br />
iin1 ��. t�<br />
+15V<br />
CM 100nF<br />
-15V<br />
i<br />
M s VM RM 95�<br />
CM 100nF<br />
Filtro <strong>de</strong> 2ª or<strong>de</strong>m<br />
R 1<br />
R 2<br />
820�<br />
2,<br />
2k<br />
�<br />
+15V<br />
-<br />
+15V<br />
AO<br />
LM6171<br />
+<br />
C2 232pF<br />
R 3<br />
1k<br />
�<br />
-15V<br />
C1 470pF<br />
LM4040<br />
V 2<br />
C 3 (tântalo)<br />
1uF<br />
VDD<br />
GND<br />
+5V<br />
1<br />
2<br />
3<br />
i in1<br />
V IN<br />
AD7478<br />
8 BITS<br />
C 4<br />
100n<br />
F<br />
CS<br />
SDATA<br />
SCLK<br />
6<br />
5<br />
4<br />
��.t��(0 �10A)<br />
R 4<br />
330�<br />
446,428 kHz /5,0V<br />
6,25 MHz /5,0V<br />
R 6<br />
330�<br />
V M<br />
C S<br />
R 5<br />
330�<br />
F P G A<br />
Xilinx<br />
Spartan 2E<br />
PQ208<br />
SDATA SCLK<br />
6,25 MHz /5,0V<br />
Q<strong>de</strong>Espiras � 5<br />
� (0 � 50mA) V2� (0 � 4,75V)<br />
Figura 5.3 – Detalhe do circuito <strong>de</strong> aquisição da corrente iin1(�.t).<br />
Filtro <strong>de</strong> 2ª or<strong>de</strong>m<br />
R 1<br />
R 2<br />
10k�<br />
8,<br />
2k<br />
�<br />
+15V<br />
-<br />
+15V<br />
AO<br />
LM6171<br />
+<br />
C2 3,3nF<br />
C 1<br />
8,<br />
2n<br />
F<br />
R 3<br />
1k<br />
�<br />
-15V<br />
LM4040<br />
V 2<br />
C 3 (tântalo)<br />
1uF<br />
VDD<br />
GND<br />
+5V<br />
1<br />
2<br />
3<br />
i in1<br />
V IN<br />
AD7478<br />
8 BITS<br />
C 4<br />
100n<br />
F<br />
CS<br />
SDATA<br />
SCLK<br />
6<br />
5<br />
4<br />
��.t��(0 �10A)<br />
R 4<br />
330�<br />
i s<br />
R 6<br />
GND<br />
172<br />
� (0 � 4,75V)<br />
� ( 0 � 255b)<br />
50 kHz /5,0V<br />
1,25 MHz /5,0V<br />
330�<br />
V M<br />
C S<br />
R 5<br />
330�<br />
S DATA<br />
F P G A<br />
Xilinx<br />
Spartan 2E<br />
PQ208<br />
SDATA SCLK<br />
1,25 MHz /5,0V<br />
Q<strong>de</strong>Espiras � 5 is� (0 � 50mA) V2 � (0 � 4,75V)<br />
Figura 5.4 – Detalhe do circuito <strong>de</strong> aquisição da corrente iRetif-1(�.t).<br />
GND<br />
� (0 � 4,75V)<br />
� ( 0 � 255b)<br />
S DATA
1) Sensor <strong>de</strong> corrente: Para a amostrar as correntes iin1(�.t) e iRetif-1(�.t) são<br />
empregados sensores <strong>de</strong> corrente que operam através do efeito “Hall”, tipo LA-55-P do<br />
fabricante LEM. A opção pelo uso <strong>de</strong>ste componente <strong>de</strong>ve-se a algumas vantagens<br />
oferecidas, como: Isolação galvânica entre o primário e secundário (com uma capacida<strong>de</strong> <strong>de</strong><br />
isolação <strong>de</strong> até 2,5 kV), uma relação linear excelente entre o primário e secundário (variação<br />
<strong>de</strong> no máximo 0,15%), corrente <strong>de</strong> offset <strong>de</strong> saída praticamente nula (no máximo 200uA),<br />
tempo <strong>de</strong> resposta menor do 1,0us, ampla faixa <strong>de</strong> variação <strong>de</strong> freqüência (0 até 200kHz),<br />
imunida<strong>de</strong> elevada para ruídos externos, capacida<strong>de</strong> elevada <strong>de</strong> corrente (0 a 50A) e a<br />
possibilida<strong>de</strong> <strong>de</strong> controlar a sensibilida<strong>de</strong> do sensor através do enrolamento externo das<br />
espiras.<br />
A relação <strong>de</strong> conversão do primário para o secundário é, respectivamente, <strong>de</strong> 1 para<br />
Kn.1000, on<strong>de</strong> Kn é a quantida<strong>de</strong> <strong>de</strong> espiras enroladas. No secundário do sensor é conectado<br />
uma resistência RM em paralelo variando <strong>de</strong> 10� a 160� convertendo a corrente <strong>de</strong> saída (is)<br />
em um valor <strong>de</strong> tensão VM a<strong>de</strong>quado para o circuito <strong>de</strong> condicionamento.<br />
2) Condicionamento: No condicionamento da tensão VM é utilizado o amplificador<br />
operacional ultra-rápido LM6171BIN, produzido pelo fabricante National Semiconductors,<br />
para compor um filtro ativo passa-baixas <strong>de</strong> segunda or<strong>de</strong>m (anti-aliasing) com ganho<br />
unitário (0 dB).<br />
O filtro foi calculado em uma freqüência <strong>de</strong> corte menor do que a meta<strong>de</strong> freqüência<br />
<strong>de</strong> aquisição (faq), evitando que ruídos <strong>de</strong> comutação seja interpretado como sendo um dado<br />
verda<strong>de</strong>iro e conseqüentemente uma ação incorreta do sistema <strong>de</strong> controle.<br />
No entanto, as ondulações (ripple) <strong>de</strong> ambas as correntes amostradas {iin1(�.t) e<br />
iRetif-1(�.t)} não são filtradas, uma vez que a o controle por histerese empregado necessita do<br />
formato original <strong>de</strong>stes sinais. A tensão (V2), após o filtro anti-aliasing, é conectada no pino 3<br />
<strong>de</strong> entrada do conversor A/D.<br />
O filtro <strong>de</strong> segunda or<strong>de</strong>m mostrado na Figura 5.3 possui um pólo sintonizado na<br />
freqüência <strong>de</strong> 100 kHz e o outro pólo sintonizado na freqüência <strong>de</strong> 500 kHz. De acordo com<br />
a margem <strong>de</strong> ganho (em dB) mostrada na Figura 5.5, o ganho do filtro começa a ser atenuado<br />
a partir <strong>de</strong> 100 kHz, e a partir <strong>de</strong> 500 kHz a atenuação cresce para –40dB/década.<br />
Conforme Figura 5.6, a margem <strong>de</strong> fase é <strong>de</strong> 25,6º em 100 kHz. Portanto, o filtro<br />
anti-aliasing (Figura 5.3) foi projetado para manter o ganho do sinal <strong>de</strong> saída V2 em relação<br />
ao sinal <strong>de</strong> entrada VM em “0 dB”, com uma <strong>de</strong>fasagem máxima <strong>de</strong> 25,6º, para freqüências <strong>de</strong><br />
até 100 kHz.<br />
173
Ganho<br />
(dB)<br />
20<br />
0<br />
-20<br />
-40<br />
-60<br />
10 1�104 1�103 1�102 Freqüência (Hz)<br />
100 kHz<br />
1� 10 6 1�10 7<br />
Figura 5.5 – Margem <strong>de</strong> ganho do sinal V2 em relação a VM do filtro anti-aliasing mostrado na Figura<br />
5.3.<br />
Fase<br />
(graus)<br />
40<br />
0<br />
-40<br />
-80<br />
-120<br />
-160<br />
-200<br />
10 1�104 1�103 1�102 Freqüência (Hz)<br />
100 kHz<br />
1� 10 6 1�10 7<br />
Figura 5.6 – Defasagem (atraso) do sinal V2 em relação a VM do filtro anti-aliasing mostrado na<br />
Figura 5.3.<br />
Analogamente, o filtro <strong>de</strong> segunda or<strong>de</strong>m mostrado na Figura 5.4 possui o primeiro<br />
pólo sintonizado na freqüência <strong>de</strong> 1,94 kHz e o segundo pólo sintonizado na freqüência <strong>de</strong><br />
5,88 kHz.<br />
Conforme Figura 5.7, o ganho do filtro começa a ser atenuado a partir <strong>de</strong> 1,94 kHz, e<br />
a partir <strong>de</strong> 5,88 kHz a atenuação aumenta para –40dB/década. De acordo em a Figura 5.8, a<br />
margem <strong>de</strong> fase na freqüência do primeiro pólo (1,94 kHz) é <strong>de</strong> 49,3º.<br />
Assim, o filtro anti-aliasing, <strong>de</strong>stacado Figura 5.4, foi projetado para manter o ganho<br />
do sinal V2 em relação ao sinal VM em “0 dB”, com uma <strong>de</strong>fasagem máxima <strong>de</strong> 49,3º, para<br />
freqüências <strong>de</strong> até 1,94 kHz.<br />
174
Ganho<br />
(dB)<br />
20<br />
0<br />
-20<br />
-40<br />
-60<br />
10 1�104 1�103 1�102 Freqüência (Hz ) 1,94 kHz<br />
Figura 5.7 – Margem <strong>de</strong> ganho do sinal V2 em relação a VM do filtro anti-aliasing mostrado na Figura<br />
5.4.<br />
Fase<br />
(graus)<br />
40<br />
0<br />
-40<br />
-80<br />
-120<br />
-160<br />
1�10 5<br />
10 1�10<br />
Freqüência (Hz)<br />
5<br />
1�104 1�103 1�102 -200<br />
1,94 kHz<br />
Figura 5.8 – Defasagem (atraso) do sinal V2 em relação a VM do filtro anti-aliasing mostrado na<br />
Figura 5.4.<br />
3) Conversão do dado analógico para digital: Em função da técnica <strong>de</strong> modulação por<br />
histerese escolhida para o controle do conversor SEPIC1, torna-se necessário o emprego <strong>de</strong><br />
um conversor analógico-digital <strong>de</strong> conversão rápida.<br />
Desse modo, optou-se pelo conversor serial, o A/D7478 <strong>de</strong> 8 bits fabricado pela<br />
Analog Devices. Este dispositivo possibilita a conversão do dado analógico para digital e a<br />
transferência do dado digital para o FPGA a cada 1,0us (faq=1MSPS), o que é seu limite <strong>de</strong><br />
operação.<br />
No entanto, foi possível empregar uma freqüência <strong>de</strong> aquisição menor (faq=446,428<br />
kHz para a corrente iin1(�.t) e faq=50 kHz para a corrente iRetif-1(�.t)). A freqüência <strong>de</strong><br />
175
aquisição da corrente iin1(�.t) é bem mais elevada tendo em vista que a variação <strong>de</strong>ste sinal se<br />
dá na freqüência <strong>de</strong> comutação (acima <strong>de</strong> 25kHz).<br />
Em contrapartida, a freqüência <strong>de</strong> aquisição da corrente iRetif-1(�.t) po<strong>de</strong> ser menor,<br />
uma vez que a variação <strong>de</strong> iRetif-1(�.t) ocorre na freqüência <strong>de</strong> 360Hz (Ondulação natural <strong>de</strong> 6<br />
pulsos).<br />
Duas características importantes <strong>de</strong>ste conversor A/D são <strong>de</strong>stacadas: A primeira, é<br />
que o sinal analógico <strong>de</strong> entrada po<strong>de</strong>rá ser condicionado em uma faixa <strong>de</strong> variação entre 0 e<br />
5,0 V, diferentemente <strong>de</strong> alguns conversores A/D que possuem faixa menores (por exemplo: 0<br />
e 2,5 V), e a segunda, é que o sinal <strong>de</strong> referência (VREF), também <strong>de</strong> 5,0 V, é regulado<br />
internamente pelo dispositivo, sem a necessida<strong>de</strong> <strong>de</strong> uma alimentação externa com esta<br />
finalida<strong>de</strong>.<br />
Tais características diminuem a susceptibilida<strong>de</strong> à ruídos e erros <strong>de</strong> quantização do<br />
dado digitalizado.<br />
O processo <strong>de</strong> aquisição e transferência <strong>de</strong> dados para o FPGA <strong>de</strong>pen<strong>de</strong> <strong>de</strong> um<br />
protocolo <strong>de</strong> comunicação <strong>de</strong>senvolvido em linguagem VHDL para tal finalida<strong>de</strong>. Existem<br />
três sinais lógicos (“0” ou “1”) envolvidos, sendo comentados a seguir:<br />
��O sinal “CS”, gerado pelo FPGA é enviado para o conversor A/D. Este sinal comanda<br />
a aquisição do dado analógico e <strong>de</strong>termina a freqüência <strong>de</strong> aquisição (faq) empregada;<br />
��O sinal “SCLK”, gerado pelo FPGA é enviado para o conversor A/D, comandando a<br />
transferência do dado digitalizado bit a bit para o FPGA;<br />
��O sinal “SDATA” é o dado <strong>de</strong> saída digitalizado pelo conversor A/D, sendo<br />
transferido para o FPGA bit a bit, sob o comando do sinal “SCLK”.<br />
Maiores <strong>de</strong>talhes do protocolo <strong>de</strong> aquisição e transferência <strong>de</strong> dados para o FPGA<br />
serão apresentados no item 5.3.2.<br />
As gran<strong>de</strong>zas is, VM, V2 e SDATA <strong>de</strong>stacados na Figura 5.3, analogamente para a<br />
Figura 5.4, estão relacionados entre si <strong>de</strong> forma linear e são calculados pelas equações (5.1),<br />
(5.2), (5.3) e (5.4), respectivamente.<br />
��. t�<br />
iin1<br />
is . Q<strong>de</strong>Espiras<br />
1000<br />
�<br />
V � R<br />
M<br />
M<br />
V2 VM<br />
�<br />
V<br />
SDATA �<br />
V<br />
2<br />
. i<br />
REF<br />
s<br />
. 255<br />
176<br />
(5.1)<br />
(5.2)<br />
(5.3)<br />
(5.4)
5.2.2 – Circuito do Sensor <strong>de</strong> Tensão<br />
O sensor <strong>de</strong> tensão (mostrado na Figura 5.9) gera um pulso, na freqüência da re<strong>de</strong><br />
alimentação (60 Hz), <strong>de</strong>nominado “Semiciclo_Va” (valor lógico “0” ou “1”), com a finalida<strong>de</strong><br />
i<strong>de</strong>ntificar a transição entre os semiciclos positivo e negativo da tensão <strong>de</strong> entrada va(�.t).<br />
Com este sinal (Semiciclo_Va), é realizado o sincronismo da corrente imposta para o<br />
retificador SEPIC1 com a re<strong>de</strong> <strong>de</strong> alimentação, através da estratégia <strong>de</strong> controle <strong>de</strong>senvolvida<br />
em VHDL para prover a correção a<strong>de</strong>quada do Fator <strong>de</strong> Potência para a fase “a” (Maiores<br />
<strong>de</strong>talhes serão apresentados no item 5.3.5).<br />
O circuito utilizado (Figura 5.9) é composto <strong>de</strong> um divisor resistivo e um filtro ativo<br />
passa-baixas <strong>de</strong> segunda or<strong>de</strong>m (utilizando o amplificador operacional ultra-rápido<br />
LM6171BIN) para condicionar a tensão da re<strong>de</strong> conectada na entrada positiva do<br />
amplificador operacional comum UA741CN (fabricante ST Microelectronics).<br />
O sinal <strong>de</strong> saída do amplificador operacional é retificado e em seguida isolado através<br />
do opto–acoplador 6N136.<br />
Este componente disponibiliza na saída uma corrente <strong>de</strong> até 16mA e é relativamente<br />
lento, possui um atraso <strong>de</strong> sinal <strong>de</strong> 800ns, fato que não causa nenhum problema para esta<br />
aplicação.<br />
Na saída do opto-acoplador é conectado um buffer <strong>de</strong> tensão (fabricado pela Philips)<br />
com quatro canais in<strong>de</strong>pen<strong>de</strong>ntes e por fim um divisor resistivo para garantir que o sinal <strong>de</strong><br />
entrada no FPGA não exceda 5,0 V, valor máximo admitido por este dispositivo.<br />
v a<br />
R3 100k�<br />
R 4<br />
4k<br />
7�<br />
��. t�<br />
R 1<br />
Filtro <strong>de</strong> 2ª or<strong>de</strong>m<br />
R a<br />
1 00k �<br />
R 2<br />
10k<br />
� 8,<br />
2k<br />
�<br />
-<br />
AO<br />
LM6171<br />
+<br />
C2 3,3nF<br />
C 1<br />
15nF<br />
R b<br />
22k<br />
�<br />
+15V<br />
-15V<br />
R5 22�<br />
R6 12k�<br />
-<br />
+<br />
-15V<br />
AO<br />
UA741CN<br />
+15V<br />
60Hz / 15V<br />
R7 12k�<br />
1N<br />
D 1<br />
4148<br />
R8 470�<br />
R9 22�<br />
OPTO - ACOPLADOR<br />
6N136<br />
NC 1<br />
8<br />
2<br />
3<br />
NC 4<br />
7<br />
6<br />
5<br />
+5V<br />
R10 2k�<br />
C 3<br />
164p<br />
F<br />
Figura 5.9 – Detalhe do circuito do sensor da tensão <strong>de</strong> entrada va(�.t).<br />
Buffer tensão<br />
74HC125N<br />
+5V<br />
GND<br />
R12 68�<br />
R 11<br />
4k<br />
7�<br />
177<br />
F P G A<br />
Xilinx<br />
Spartan 2E<br />
PQ208<br />
S emiciclo_Va<br />
60Hz / 4,5V
5.2.3 – Circuito do Sensor <strong>de</strong> Corrente<br />
O objetivo do sensor <strong>de</strong> corrente, mostrado na Figura 5.10, é i<strong>de</strong>ntificar os intervalos<br />
aon<strong>de</strong> a corrente <strong>de</strong> entrada do retificador não-controlado (ia1(�.t)) é nula, durante o período<br />
<strong>de</strong> re<strong>de</strong>. O circuito gera um pulso na freqüência <strong>de</strong> 120 Hz, <strong>de</strong>nominado “Ia1_sensor”, através<br />
do qual é imposto, via estratégia <strong>de</strong> controle, o formato a<strong>de</strong>quado da corrente ia2(�.t) <strong>de</strong><br />
entrada do retificador monofásico SEPIC1. Maiores <strong>de</strong>talhes da aplicação do pulso “Ia1_sensor”<br />
serão apresentados posteriormente no item 5.3.4.<br />
Analogamente aos circuitos <strong>de</strong> aquisição <strong>de</strong> correntes (item 5.2.1), é utilizado um<br />
sensor <strong>de</strong> efeito Hall para obter a amostra da corrente <strong>de</strong> entrada ia1(�.t). A corrente <strong>de</strong> saída<br />
is, no secundário do sensor Hall, segue inicialmente através <strong>de</strong> um filtro passa-baixas<br />
(idêntico ao filtro utilizado no sensor <strong>de</strong> tensão – Figura 5.9), e em seguida é retificada por um<br />
retificador <strong>de</strong> precisão composto por dois amplificadores operacionais ultra-rápidos<br />
LM617BN, resultando na corrente i1 aplicada no terminal <strong>de</strong> entrada negativa do comparador<br />
UA741CN.<br />
A mesma corrente i1 circula através <strong>de</strong> um divisor <strong>de</strong> tensão com uma constante RC <strong>de</strong><br />
atraso, gerando a corrente i2 aplicada no terminal positivo do comparador UA741CN.<br />
Comparando-se estas duas correntes (i1 e i2) e retificando o sinal <strong>de</strong> saída do comparador<br />
UA741CN, é finalmente obtido o “Ia1_sensor”, conforme curvas teóricas mostradas na Figura<br />
5.11.<br />
R 1<br />
Filtro <strong>de</strong> 2ª or<strong>de</strong>m<br />
R a<br />
1 00k�<br />
R 2<br />
10k<br />
� 8,<br />
2k<br />
�<br />
Sensor <strong>de</strong> corrente<br />
LA 55-P (Efeito Hall)<br />
ia1 ��. t�<br />
+15V<br />
-15V<br />
is M<br />
-<br />
AO<br />
LM6171<br />
+<br />
C2 3,3nF<br />
V M<br />
+15V<br />
C 1<br />
R b<br />
22k�<br />
15nF<br />
-15V<br />
R M<br />
95�<br />
R<br />
3k<br />
3�<br />
CM 100nF<br />
i s<br />
-<br />
+15V<br />
AO<br />
LM6171<br />
+<br />
-15V<br />
R<br />
3k<br />
3�<br />
-<br />
+15V<br />
AO<br />
LM6171<br />
+<br />
R<br />
3k<br />
3�<br />
D2 UF102<br />
D 3<br />
UF102<br />
-15V<br />
R 2<br />
1k5�<br />
R/2<br />
1k<br />
65�<br />
R3 100�<br />
R<br />
3k<br />
3�<br />
i 2<br />
C 5<br />
1,<br />
0μF<br />
i 1<br />
B1-Buffer tensão<br />
74HC125N<br />
-<br />
+<br />
+15V<br />
AO<br />
UA741CN<br />
Figura 5.10 – Detalhe do circuito do sensor da corrente <strong>de</strong> entrada ia1(�.t).<br />
-15V<br />
1N<br />
GND<br />
R6 68�<br />
D 4<br />
4148<br />
F P G A<br />
Xilinx<br />
Spartan 2E<br />
PQ208<br />
R 7<br />
4k<br />
7�<br />
R4 1k<br />
�<br />
178<br />
120Hz / 4,8V<br />
I al_sensor<br />
R5 470�
i s<br />
i 1<br />
i 2<br />
I al_sensor<br />
0º<br />
30º 90º 150º 210º 330º 360º<br />
Figura 5.11 – Detalhe das formas <strong>de</strong> onda geradas pelo sensor da corrente <strong>de</strong> entrada ia1(�.t).<br />
É observado que a corrente ia1(�.t), representada pela corrente amostrada is (Figura<br />
5.11), possui <strong>de</strong>rivadas lentas tanto na <strong>de</strong>scida quanto na subida do sinal. Para que haja uma<br />
compensação a<strong>de</strong>quada da corrente ia1(�.t), é necessário que o sensor <strong>de</strong> corrente i<strong>de</strong>ntifique o<br />
instante em que a corrente ia1(�.t) começa a sua transição <strong>de</strong> subida ou <strong>de</strong>scida. Por esta<br />
razão, gerou-se o sinal i2 a partir <strong>de</strong> i1 com uma pequena <strong>de</strong>fasagem entre eles para fins <strong>de</strong><br />
comparação e obtenção do pulso “Ia1_sensor”. Entretanto, foi <strong>de</strong>tectado que a presença <strong>de</strong><br />
ruídos resulta na distorção dos sinais i1, i2 e Ia1_sensor e conseqüentemente na distorção da<br />
corrente <strong>de</strong> entrada ia (�.t), sendo necessário portanto uma filtragem a<strong>de</strong>quada.<br />
5.2.4 – Circuito <strong>de</strong> Comando do SEPIC1<br />
O pulso <strong>de</strong> comando “Pulso_SEPIC1” do retificador monofásico SEPIC1 é gerado pelo<br />
FPGA com uma amplitu<strong>de</strong> <strong>de</strong> 3,3 V, sendo insuficiente para acionar um interruptor <strong>de</strong><br />
potência (Mosfet ou IGBT) e, além disso, a referência do FPGA <strong>de</strong>verá ser isolada da<br />
referência do circuito <strong>de</strong> ataque, visando a proteção do dispositivo programável. Conforme<br />
Figura 5.12, é utilizado o opto-acoplador HCPL 3180 <strong>de</strong> velocida<strong>de</strong> elevada po<strong>de</strong>ndo ser<br />
operado em freqüências <strong>de</strong> até 250kHz, com atraso <strong>de</strong> sinal <strong>de</strong> 200ns no máximo. Este<br />
circuito integrado tem a vantagem <strong>de</strong> reunir várias funções em um único componente, tais<br />
como: Isolação, buffer <strong>de</strong> corrente e <strong>de</strong> tensão, e possibilita o acionamento <strong>de</strong> 10 à 20V. No<br />
entanto, necessita <strong>de</strong> uma corrente <strong>de</strong> entrada <strong>de</strong> no mínimo 10 mA. Por esta razão utilizou-se<br />
179
o CI 74HC125N, alimentado em 5,0 V, para fornecer a corrente necessária para o HCPL<br />
3180.<br />
P ulso_SEPIC1<br />
3,3 V<br />
Pulso_Sepic1<br />
F P G A<br />
Xilinx<br />
Spartan 2E<br />
PQ208<br />
R1 560�<br />
GND<br />
Buffer tensão<br />
74HC125N<br />
+5V<br />
R2 120�<br />
Pulso_SEPIC1 5,0V<br />
R3 270�<br />
HCPL 3180<br />
Opto-acoplador<br />
+ 15V<br />
1 NC<br />
2<br />
3<br />
4 NC<br />
VCC<br />
8<br />
7<br />
6<br />
5<br />
VO<br />
GND<br />
R 4<br />
22�<br />
/ 2W<br />
Figura 5.12 – Circuito <strong>de</strong> comando para o retificador monofásico SEPIC1.<br />
P ulso_SEPIC1<br />
15 V<br />
Z 1<br />
15V<br />
G<br />
1N965A<br />
5.3 – Descrição do Código VHDL para a Obtenção dos Pulsos <strong>de</strong> Comando<br />
do SEPIC-1<br />
5.4.1 – Uma Visão Geral do Código VHDL Proposto<br />
A concepção da lógica <strong>de</strong> controle digital proposta, <strong>de</strong>scrita na forma comportamental<br />
em VHDL, está baseada na reconstrução da equação (2.41), <strong>de</strong>talhada na Figura 2.8<br />
(Capítulo 2) e representada pela equação (5.5).<br />
��.t��i ��.t��i��.t��i��.t� ia2 sen � �<br />
S<br />
180<br />
(5.5)<br />
Em (5.5), os termos ia2(�.t), i�(�.t) e i�(�.t) foram re<strong>de</strong>finidos para padronizar e<br />
viabilizar a construção do código VHDL, conforme a seguir:<br />
��A corrente ia2(�.t) teve a sua nomenclatura mudada para Ref_SEPIC1(�.t),<br />
<strong>de</strong>nominada como a “Corrente <strong>de</strong> referência para o SEPIC1”.<br />
��Os termos i�(�.t) e i�(�.t) incorporaram os sinais auxiliares “Control_Ia1” e<br />
“Control_Isen1”, mostrados respectivamente em (5.6) e (5.7). O termo isen(�.t)<br />
manteve a sua forma original, conforme (5.8) na seqüência.<br />
��.t� iRetif<br />
-1��.t�.<br />
Control<br />
_ Ia1<br />
i �<br />
�<br />
��.t���1�C �. I . sen��.t�<br />
i� ontrol _ Isen1<br />
Retif -1<br />
��.t��K. I . sen��.t�<br />
isen Retif -1<br />
(5.6)<br />
(5.7)<br />
(5.8)<br />
Substituindo (5.6), (5.7) e (5.8) em (5.5) e agrupando os termos comuns, resultou na<br />
equação (5.9).
On<strong>de</strong>:<br />
ef_SEPIC1<br />
��.t��K. IRetif<br />
-1.sen��.t�.<br />
Control<br />
_ Isen<br />
i Retif -1��.t�.<br />
Control<br />
_ Ia1<br />
R �<br />
Ref_SEPIC1(�.t) : Corrente <strong>de</strong> referência para o SEPIC1;<br />
K : Parâmetro <strong>de</strong> Controle;<br />
IRetif-1 : Valor médio da corrente <strong>de</strong> saída do retificador não controlado;<br />
iRetif-1(�.t) : Valor instantâneo da corrente <strong>de</strong> saída do retificador não controlado;<br />
sen(�.t) : Sinal senoidal <strong>de</strong> amplitu<strong>de</strong> unitária;<br />
181<br />
(5.9)<br />
Control_Isen1 : Sinal lógico auxiliar (<strong>de</strong> valor ‘0’ ou ‘1’), insere a <strong>de</strong>scontinuida<strong>de</strong> na<br />
corrente <strong>de</strong> referência Ref_SEPIC1(�.t) para valores <strong>de</strong> K
S emiciclo_Va<br />
1 BIT<br />
Circuito 2: Sensor <strong>de</strong> tensão<br />
1<br />
0º<br />
1<br />
S emiciclo_Va<br />
va ��.t� Sensor<br />
Componente B:<br />
Gera a senói<strong>de</strong> <strong>de</strong> referência<br />
I sen_unit (n)<br />
Sincronização<br />
com a re<strong>de</strong><br />
180º<br />
0 1<br />
N<br />
CÓDIGO VHDL: Modulação por histerese<br />
8 BITS<br />
Componente C:<br />
Controle do formato da<br />
corrente <strong>de</strong> referência<br />
30 ��t<br />
o �<br />
0º<br />
30º<br />
1<br />
1 BIT<br />
60Hz<br />
360º<br />
I a1_sensor<br />
ia ��.t� ��.t� va ��.t� 150º<br />
Tabela <strong>de</strong> dados<br />
00000000<br />
00000010<br />
210º 360º<br />
1 0 1 0 1<br />
��t�K�<br />
i a1<br />
ia2��.t� N<br />
11111100<br />
11111111<br />
330º<br />
1 1 1 1<br />
0 1 0 1 0<br />
Sensor<br />
0º 30º<br />
ia1��.t� 1 BIT<br />
K<br />
1<br />
SEPIC 1<br />
8 BITS<br />
1 1 1 1<br />
C ontrol_Isen<br />
1 BIT<br />
0 1 0 1 0<br />
1 BIT<br />
Control_Ia1 Calcula o valor<br />
médio<br />
F P G A<br />
Componente D:<br />
Gera a corrente <strong>de</strong> referência para o SEPIC1<br />
I (n) sen<br />
I sen_unit (n)<br />
150º<br />
210º<br />
8 BITS<br />
Circuito 3: Sensor <strong>de</strong> corrente<br />
360º<br />
1 0 1 0 1<br />
Sensor<br />
330º<br />
L O1<br />
L O2<br />
i Rect-1<br />
Sensor<br />
��.t� 8 BITS<br />
8 BITS<br />
+<br />
-<br />
Componente A:<br />
Protocolo <strong>de</strong> aquisição<br />
+<br />
�.t<br />
-<br />
Retificador híbrido - Fase "a"<br />
Figura 5.13 – Uma visão geral da estratégia <strong>de</strong> controle proposta.<br />
i Retif-1 (n)<br />
I Retif-1<br />
(Ponte <strong>de</strong><br />
diodos)<br />
SDATA_0<br />
C O<br />
1 BIT<br />
R O<br />
iRect-2 I Retif-1 (n)<br />
i Retif-1 (n)<br />
SCLK_0<br />
1 BIT<br />
v O<br />
CS_0<br />
A/D<br />
7478<br />
8 Bits<br />
� �<br />
��.t� I��n� 1 BIT<br />
I in1<br />
(SEPIC 1<br />
Fase A)<br />
SCLK_1<br />
1 BIT<br />
CS_1<br />
1 BIT<br />
A/D<br />
7478<br />
8 Bits<br />
8 BITS<br />
iin1��.t� P ulso_SEPIC1<br />
I�sen�n� 15 V<br />
I sen (n)<br />
0<br />
0<br />
0<br />
0º<br />
0º<br />
0º<br />
��t�K�<br />
Circuito 1:<br />
Aquisição<br />
<strong>de</strong> correntes<br />
P ulso_SEPIC1<br />
3,3 V<br />
182<br />
Componente E:<br />
Modulador<br />
Histerese<br />
I (n) in1<br />
SDATA_1<br />
1 BIT<br />
8 BITS<br />
K.I Retif-1 (n)<br />
K.I Retif-1 (n)<br />
360º<br />
360º<br />
R ef_SEPIC1 (n)<br />
S emiciclo_Va<br />
1 BIT<br />
360º<br />
1 BIT<br />
Circuito 4:<br />
Comando SEPIC 1<br />
a
Os quatro circuitos auxiliares para interface do retificador híbrido (Sensor <strong>de</strong> tensão,<br />
sensor <strong>de</strong> correntes, aquisição <strong>de</strong> correntes e comando SEPIC1) com o dispositivo FPGA estão<br />
também representados na Figura 5.13, dando uma visão completa e <strong>de</strong>talhada do esquema <strong>de</strong><br />
controle <strong>de</strong>senvolvido para a fase “a”. Cabe esclarecer que o código VHDL é ativado e<br />
<strong>de</strong>sativado externamente por dois seletores manuais SW1 e SW2 (ON, OFF) disponíveis no<br />
módulo FPGA, que geram respectivamente os sinais lógicos Cmdo_Aquisição (Comando<br />
Aquisição) e Cmdo_SEPIC (Comando SEPIC). O sinal Cmdo_Aquisição ativa simultaneamente os<br />
componentes “A”, “B”, “C” e “D”. A partir <strong>de</strong> então, a corrente <strong>de</strong> referência Ref_SEPIC1(n) e<br />
a corrente <strong>de</strong> entrada Iinl(n) do SEPIC1 serão geradas e estarão disponíveis para o componente<br />
“E”. Entretanto, os pulsos <strong>de</strong> comando para o SEPIC1 só serão gerados a partir do instante<br />
em que o componente “E” (Modulador Histerese) for ativado pelo sinal Cmdo_SEPIC. A seguir<br />
será realizada uma <strong>de</strong>scrição <strong>de</strong>talhada das funções <strong>de</strong> cada componente, “A”, “B”, “C”,<br />
“D” e “E”, respectivamente, nos tópicos 5.3.2 até 5.3.6.<br />
5.3.2 – Componente A: Protocolo <strong>de</strong> Aquisição <strong>de</strong> Correntes<br />
O componente “A” (protocolo <strong>de</strong> aquisição) tem a finalida<strong>de</strong> <strong>de</strong> comandar a aquisição<br />
das correntes iRetif-1(�.t) e iin1(�.t) e <strong>de</strong> fazer a transferência dos dados digitalizados pelos<br />
conversores A/D serial (Figuras 5.3 e 5.4), para o FPGA <strong>de</strong> forma simultânea. Em seguida os<br />
dados digitais iRetif-1(n) e iin1(n) <strong>de</strong> 8 bits serão transferidos para os componentes “C” e “D”,<br />
respectivamente, para o <strong>de</strong>vido processamento.<br />
As lógicas <strong>de</strong> aquisição das correntes iRetif-1(�.t) e iin1(�.t) são idênticas, portanto, será<br />
abordada somente a lógica <strong>de</strong> aquisição da corrente iin1(�.t).<br />
De acordo com a figura 5.14, a rotina <strong>de</strong> aquisição <strong>de</strong> dados é subdividida em etapas,<br />
<strong>de</strong>scritas a seguir. Cada etapa contempla um ou mais estados, <strong>de</strong>nominados S0, S1, S2 e S3:<br />
- Início: Nesta etapa, o componente “A”, encontra-se <strong>de</strong>sligado. Os sinais CS_1 e o<br />
trem <strong>de</strong> pulsos SCLK_1 possuem estado lógico “0”. Ao final <strong>de</strong>sta etapa, na transição do<br />
estado S0 para S1, o componente “A” é ativado através do sinal Cmdo_aquisição. O sinal CS_1<br />
assume o estado lógico “1” levando o conversor A/D para o modo <strong>de</strong> espera (Tespera) e o trem<br />
<strong>de</strong> pulsos SCLK_1 também é ativado.<br />
- Aquisição e conversão <strong>de</strong> dados A/D: Após um intervalo <strong>de</strong> tempo <strong>de</strong> 360 nanosegundos<br />
(Tespera=360ns), o sinal CS_1 é comandado para o estado lógico “0”, na transição do<br />
estado S1 para o estado S2, dando início à aquisição do dado analógico. A aquisição do dado<br />
só ocorre <strong>de</strong> fato se no instante em que o sinal CS_1 assumir o valor “0” o sinal SCLK_1<br />
estiver em estado lógico “1”. Por esta razão estes dois sinais encontram-se <strong>de</strong>fasados. Após o<br />
183
término da aquisição do dado analógico, tem-se o início da digitalização <strong>de</strong>ste dado, realizada<br />
durante o estado S2.<br />
- Transferência <strong>de</strong> dados para o FPGA: Esta etapa tem início ainda no estado S2. A<br />
partir do instante em que o sinal CS_1 assume o estado lógico “0”, a cada transição negativa<br />
do sinal SCLK_1 (estado lógico “1” para “0”) ocorre a transferência do bit disponível no<br />
canal <strong>de</strong> saída SDATA_1 do A/D para o FPGA. Entretanto, os quatro bits transferidos durante<br />
o estado S2 possuem sempre valor lógico “0” e são <strong>de</strong>scartados. Desta forma, a transferência<br />
<strong>de</strong> dados válidos para o FPGA tem início na transição do estado S2 para S3, a partir da qual o<br />
dado digital é transferido bit a bit, do mais significativo (D7) para o menos significativo (D0),<br />
para o FPGA sob o comando do trem <strong>de</strong> pulsos SCLK_1.<br />
Neste exemplo, são mostradas a digitalização e transferência do número 63 para o<br />
FPGA. Após o término da transferência do dado menos significativo (D0), o sinal lógico CS_1<br />
assume novamente o estado lógico “1”, na transição do estado S3 para S1, comandando o<br />
conversor A/D para o modo <strong>de</strong> espera até o próximo comando <strong>de</strong> aquisição.<br />
Digilent DIO4<br />
Peripheral Board<br />
SW1<br />
C mdo_Aquisição<br />
1 BIT<br />
CS_1<br />
SCLK_1<br />
Início<br />
S 0<br />
Intervalo<br />
<strong>de</strong> espera<br />
S 1<br />
Aquisição e<br />
conversão<br />
A/D<br />
S 2<br />
Transferência <strong>de</strong><br />
dados para o FPGA<br />
SDATA_1 0 0 0 0 D7 D6 D5 D3 D2 D1 D0 T espera<br />
T SCLK =160ns<br />
00111111<br />
320ns 680ns<br />
1,16us<br />
320ns<br />
t2 t3 t0 t1 ( f =446,428 kHz )<br />
aq<br />
T =2,24us<br />
aq<br />
Figura 5.14 – Lógica <strong>de</strong> aquisição das correntes.<br />
D 4<br />
S 3<br />
0 0 1 1 1 1 1 1<br />
Dado disponível<br />
para o<br />
processamento<br />
S 1<br />
T espera<br />
t 4<br />
S 2<br />
184<br />
00111111
- Dado disponível para o processamento: Nesta etapa (estado S1), o dado digital<br />
está disponível no FPGA para o processamento.<br />
É importante mencionar que o funcionamento <strong>de</strong> todo o código VHDL está vinculado<br />
a um oscilador (pulso <strong>de</strong> clock) <strong>de</strong> freqüência <strong>de</strong> 50MHz (Período <strong>de</strong> 20ns).<br />
Portanto, todos os intervalos <strong>de</strong> tempo que se <strong>de</strong>seja controlar, tais como: Modo <strong>de</strong><br />
espera (Tespera), período do trem <strong>de</strong> pulsos SCLK_1 (TSCLK) e período <strong>de</strong> aquisição (Taq),<br />
<strong>de</strong>verão ser múltiplos <strong>de</strong> 20ns.<br />
Isto implica na necessida<strong>de</strong> <strong>de</strong> se fazer ajustes <strong>de</strong> algumas gran<strong>de</strong>zas, como por<br />
exemplo, a freqüência <strong>de</strong> comutação (fS) e freqüência <strong>de</strong> aquisição (faq).<br />
Existem duas restrições que <strong>de</strong>vem ser obe<strong>de</strong>cidas durante a construção do protocolo<br />
<strong>de</strong> aquisição para que o conversor A/D 7478 funcione corretamente, <strong>de</strong>scritas a seguir:<br />
��O período do SCLK_1 (TSCLK) <strong>de</strong>ve ser escolhido entre 50ns e 100us;<br />
��O intervalo <strong>de</strong> espera (Tespera) não po<strong>de</strong>rá ser menor do que 50ns.<br />
5.3.3 – Componente B: Gera a senói<strong>de</strong> <strong>de</strong> referência<br />
O componente “B” tem como função gerar um sinal senoidal Sen_unit(n) com uma<br />
amplitu<strong>de</strong> unitária <strong>de</strong> 8 bits (representação fracionária) e transferir este sinal para o<br />
componente “D” <strong>de</strong>vidamente sincronizado com a re<strong>de</strong> <strong>de</strong> alimentação.<br />
Este sinal foi gerado inicialmente na forma analógica através <strong>de</strong> um software<br />
matemático.<br />
Posteriormente, fez-se amostras a cada 20us totalizando 417 valores discretos, durante<br />
o semiciclo positivo da senói<strong>de</strong> {sen(�.t)}. Estes valores foram convertidos em 8 bits,<br />
resultando em uma tabela <strong>de</strong> dados a qual foi inserida no código VHDL.<br />
Assim, com uma lógica <strong>de</strong> seleção apropriada e com o uso <strong>de</strong> contadores lógicos, o<br />
componente “B” seleciona um novo valor nesta tabela <strong>de</strong> dados, a cada intervalo <strong>de</strong> 20us,<br />
possibilitando a reconstrução da função sen(�.t) <strong>de</strong>ntro do dispositivo FPGA.<br />
Conforme discutido no tópico 5.2.3, o sensor <strong>de</strong> tensão gera o sinal “Semiciclo_Va” com<br />
nível lógico “0” quando a tensão va(�.t) está no semiciclo positivo e nível lógico “1” para<br />
va(�.t) no semiciclo negativo.<br />
Portanto, o sinal Semiciclo_Va tem a função <strong>de</strong> zerar todos os contadores lógicos e<br />
reiniciar a seleção <strong>de</strong> dados da tabela a cada transição positiva e negativa do sinal Semiciclo_Va,<br />
proporcionando a sincronização correta do sinal Sen_unit(n) com a re<strong>de</strong>.<br />
185
5.3.4 – Componente C: Controle do Formato da Corrente <strong>de</strong> Referência para o<br />
SEPIC1<br />
O componente “C” tem como objetivo i<strong>de</strong>ntificar os intervalos <strong>de</strong> tempo nos quais a<br />
corrente <strong>de</strong> entrada ia1(�.t) do retificador não controlado é nula, analisando-se as bordas <strong>de</strong><br />
subida e <strong>de</strong>scida do pulso “Ia1_sensor” (obtido através do sensor <strong>de</strong> corrente do circuito<br />
mostrado na Figura 5.10), e gerar dois sinais lógicos auxiliares “Control_Isen1” e “Control_Ia1” que<br />
são combinados com o propósito <strong>de</strong> controlar o formato do sinal <strong>de</strong> referência <strong>de</strong> corrente<br />
Ref_SEPIC1(n) para o componente “D” (será discutido no tópico 5.3.5).<br />
A largura <strong>de</strong>stes sinais lógicos auxiliares, “Control_Isen1” e “Control_Ia1”, <strong>de</strong>pen<strong>de</strong> do<br />
intervalo <strong>de</strong> <strong>de</strong>scontinuida<strong>de</strong> “�.�t(K)” (varia em função do parâmetro “K”), calculado pela<br />
equação (2.36) apresentada no capítulo 2. Assim, conforme Figuras 5.13 e 5.15, o sinal<br />
“Control_Ia1” receberá sinal lógico “1” se {30°+�.�t(K)}
5.3.5 – Componente D: Gera a Corrente <strong>de</strong> Referência para o SEPIC1<br />
O componente “D” tem a função <strong>de</strong> gerar a corrente <strong>de</strong> referência para o conversor<br />
SEPIC1. Esta lógica é representada pela equação (5.13), on<strong>de</strong> os sinais <strong>de</strong> entrada são: A<br />
corrente instantânea iRetif-1(n) <strong>de</strong> saída do retificador não controlada (gerada pelo componente<br />
“A”), o sinal senoidal Isen_unit(n) <strong>de</strong> amplitu<strong>de</strong> unitária (gerada pelo componente “B”) e os<br />
sinais lógicos Control_Isen1 e Control_Ia1 (gerados pelo componente “C”), os quais são processados<br />
para compor o sinal <strong>de</strong> saída Ref_SEPIC1(n).<br />
Conforme ilustrado na Figura 5.13, a corrente iRetif-1(n) ao entrar no componente “D” ,<br />
tem o seu valor médio IRetif-1(n) calculado e multiplicado pelo parâmetro <strong>de</strong> controle “K” e<br />
pela senói<strong>de</strong> Isen_unit(n), sincronizada com a re<strong>de</strong>. Isto resulta no sinal senoidal Isen(n) com a<br />
sua amplitu<strong>de</strong> corrigida. Em seguida, é multiplicado pelo sinal lógico Control_Isen1 gerando o<br />
sinal I�sen(n), com a <strong>de</strong>scontinuida<strong>de</strong> �.�t(K) já inserida . Retomando a corrente iRetif-1(n),<br />
após sair do componente “A”, ao entrar no componente “D” é multiplicada pelo sinal lógico<br />
Control_Ia1, resultando no sinal I�(n). Finalmente, subtraindo o sinal I�(n) <strong>de</strong> I�sen(n) obtém-se o<br />
sinal corrente <strong>de</strong> referência Ref_SEPIC1(n) para o SEPIC1.<br />
5.3.6 – Componente E: Modulador Histerese<br />
Tomando como referência a análise teórica apresentada no Capítulo 3, tratar-se-à neste<br />
tópico da lógica implementada para realização da modulação por histerese digital, aplicada no<br />
controle do retificador monofásico SEPIC1.<br />
Conforme Figuras 5.13 e 5.16, o componente “E” recebe três sinais: A corrente <strong>de</strong><br />
referência Ref_SEPIC1(n), gerada pelo componente “D”, a corrente <strong>de</strong> entrada Iin1(n) do SEPIC1<br />
a ser controlada, gerada pelo componente “A”, e o sinal lógico Semiciclo_Va, gerado pelo sensor<br />
<strong>de</strong> tensão <strong>de</strong> entrada. O sinal Semiciclo_Va é utilizado para que a partida e o <strong>de</strong>sligamento do<br />
SEPIC1 ocorra somente nos instantes em que a tensão <strong>de</strong> entrada va(�.t) cruzar por zero. Esta<br />
ação preserva a integrida<strong>de</strong> do sistema <strong>de</strong>vido os níveis reduzidos <strong>de</strong> energia envolvidos nesta<br />
condição <strong>de</strong> operação.<br />
Na Figura 5.16, é observado que ao comandar o seletor SW2 para a posição ON, o<br />
sinal Cmdo_SEPIC assume o estado lógico “1” e ativa o componente “E”. Entretanto, a lógica <strong>de</strong><br />
modulação só começa a funcionar assim que ocorre a transição (<strong>de</strong> “1” para “0”) do sinal<br />
Semiciclo_Va, garantindo a partida do SEPIC1 no instante em va(�.t) é nula. O Pulso_SEPIC1 é<br />
gerado impondo-se a modulação por histerese da corrente <strong>de</strong> entrada Iin1(n) em torno do sinal<br />
<strong>de</strong> referência Ref_SEPIC1(n).<br />
187
Digilent DIO4<br />
Peripheral Board<br />
SW2<br />
Circuito 2:<br />
Sensor <strong>de</strong><br />
tensão<br />
S emiciclo_Va<br />
1 BIT<br />
Componente D:<br />
Gera a corrente <strong>de</strong><br />
referência para o<br />
SEPIC1<br />
Componente A:<br />
Protocolo <strong>de</strong><br />
aquisição<br />
Circuito 4:<br />
Comando<br />
SEPIC 1<br />
C mdo_SEPIC<br />
1 BIT<br />
R ef_SEPIC1 (n)<br />
8 BITS<br />
I in1 (n)<br />
8 BITS<br />
P _S ULSO EPIC-1<br />
1 BIT<br />
Componte E: Modulador Histerese<br />
Comparador<br />
0<br />
0º<br />
30º<br />
60º<br />
90º<br />
120º<br />
150º<br />
180º<br />
1<br />
210º<br />
240º<br />
270º<br />
300º<br />
F P G A<br />
330º<br />
188<br />
360º<br />
1 0<br />
1<br />
0<br />
Ts<br />
t ON<br />
T r =16,67ms<br />
( f r =60 Hz )<br />
Figura 5.16 – Esquema geral <strong>de</strong> funcionamento do componente “E” (Modulador Histerese).
A lei <strong>de</strong> controle da modulação por histerese é composta pelos estados E0, E1, E2, E3<br />
E4, <strong>de</strong>talhados na Figura 5.17.<br />
I in1 (n)<br />
T s (m-1)<br />
E 0<br />
T ON<br />
E 1<br />
t 1<br />
E 2<br />
T OFF<br />
E 3<br />
E 4<br />
t 2<br />
t 3<br />
E 0<br />
T ON<br />
T s (m) T s (m+1)<br />
T OFF<br />
Limite<br />
inferior<br />
T s (m+2)<br />
P ulso_SEPIC1<br />
Figura 5.17 – Detalhe <strong>de</strong> funcionamento da modulação por histerese digital proposta.<br />
O intervalo <strong>de</strong> tempo TON ocorre durante o estado E0 e o Pulso_SEPIC1 recebe sinal lógico<br />
“1”. Este intervalo <strong>de</strong> tempo é controlado através <strong>de</strong> um contador lógico crescente, que<br />
<strong>de</strong>termina exatamente o instante da transição para o estado E1, evitando erros do comparador<br />
associados ao processo <strong>de</strong> aquisição, conforme discutido no Capítulo 3. Nos estados E1 e E3<br />
ocorrem as transições <strong>de</strong> comutação ON para OFF (Pulso_SEPIC1 recebe sinal lógico “0”) e OFF<br />
para ON (Pulso_SEPIC1 recebe sinal lógico “1”), respectivamente. Neste estados, não existe<br />
atuação do comparador, os intervalos <strong>de</strong> tempo são controlados por contadores lógicos, com o<br />
objetivo <strong>de</strong> evitar uma atuação ina<strong>de</strong>quada do controle <strong>de</strong>vido à presença <strong>de</strong> ruídos <strong>de</strong><br />
comutação. O intervalo <strong>de</strong> tempo TOFF ocorre durante o estado E2. Este intervalo <strong>de</strong> tempo é<br />
controlado pelo comparador <strong>de</strong>ntro da seguinte lógica: Se Iin1(n)�Ref_SEPIC1(n), Pulso_SEPIC1<br />
receberá sinal lógico “0”, senão, se Iin1(n)
A seguir, na Figura 5.18, é mostrada a máquina <strong>de</strong> estados que <strong>de</strong>screve o<br />
funcionamento do modulador na sua forma completa, incluindo os estados EOFF e EStart.<br />
E 0<br />
E 4<br />
E 1<br />
Start E OFF<br />
Figura 5.18 – Funcionamento da máquina <strong>de</strong> estados do componente “E” (Modulador Histerese).<br />
Na ocorrência <strong>de</strong> uma sobrecorrente no SEPIC, o funcionamento da máquina <strong>de</strong><br />
estados do modulador histerese é interrompido e o sistema assume o estado EOFF (Desligado).<br />
Nesta condição, o Pulso_SEPIC1 recebe sinal lógico “0”. O procedimento para o restabelecimento<br />
do sistema é <strong>de</strong>sativar o componente “E” através do seletor manual externo SW2 (ON, OFF).<br />
Assim, o sinal lógico Cmdo_SEPIC recebe valor “0” e a máquina <strong>de</strong> estados do modulador<br />
assume o estado <strong>de</strong> espera EStart, até que seja ativado novamente.<br />
5.4 – Otimização da Estratégia <strong>de</strong> Controle<br />
A estratégia <strong>de</strong> controle <strong>de</strong>talhada anteriormente, foi <strong>de</strong>vidamente avaliada em testes<br />
experimentais e o seu objetivo alcançado. No entanto, enten<strong>de</strong>u-se que seria possível e viável<br />
otimizá-la.<br />
Deste modo, serão apresentadas neste tópico algumas modificações implementadas<br />
para o código VHDL, que simplificou tanto o software quanto o hardware empregado no<br />
controle do retificador híbrido (Figura 5.19).<br />
Na versão anterior (Figura 5.13) foi mostrado que todo o código está baseado nas<br />
expressões matemáticas (5.9) e (5.10). Assim, a otimização do código está relacionada com a<br />
simplificação <strong>de</strong>stas equações. A equação (5.9) é re<strong>de</strong>finida pela (5.11).<br />
�.t � K.<br />
I .S �.t<br />
(5.11)<br />
Sendo que:<br />
E 3<br />
� � � �<br />
R ef_SEPIC1<br />
Retif -1<br />
inal_Ref1_unit<br />
E 2<br />
190
On<strong>de</strong>:<br />
Sinal_Ref1_unit ��.t� �<br />
�<br />
�sen<br />
�<br />
�<br />
� �<br />
�<br />
�<br />
�<br />
�<br />
�sen<br />
��.t� ��.t�, �<br />
1<br />
K<br />
,<br />
se :<br />
intervalo<br />
��<br />
5.<br />
�<br />
� �. �t<br />
� �.t � � �. �t;<br />
�� 6<br />
6<br />
�<br />
�2.<br />
�<br />
11.<br />
�<br />
� �. �t<br />
� �.t � � �. �t<br />
��<br />
3<br />
6<br />
�.t<br />
Ref_SEPIC1(�.t) : Corrente <strong>de</strong> referência para o SEPIC1;<br />
Sinal_Ref1_unit(�.t) : Sinal <strong>de</strong> referência com amplitu<strong>de</strong> unitária;<br />
K : Parâmetro <strong>de</strong> Controle;<br />
191<br />
(5.12)<br />
IRetif-1 : Valor médio da corrente <strong>de</strong> saída do retificador não controlado.<br />
Com a substituição da expressão sen(�.t) {em (5.9)} pela expressão Sinal_Ref1_unit(�.t),<br />
os sinais auxiliares “Control_Ia1” e “Control_Isen1” foram <strong>de</strong>scartados, tendo em vista que o formato<br />
da referência <strong>de</strong> corrente para o SEPIC1 já está implícito na expressão Sinal_Ref1_unit(�.t). Na<br />
seqüência a equação (5.11) é reescrita pela (5.13), consi<strong>de</strong>rando os seus termos com valores<br />
digitalizados em 8 bits, utilizada na otimização do código comportamental da estratégia <strong>de</strong><br />
controle, cujo funcionamento é ilustrado na Figura 5.19.<br />
n � K.<br />
I n .S n<br />
(5.13)<br />
On<strong>de</strong>:<br />
� � � � � �<br />
R ef_SEPIC1<br />
Retif -1<br />
inal_Ref1_unit<br />
Ref_SEPIC1(n) : Corrente <strong>de</strong> referência para o SEPIC1 (variável <strong>de</strong> 8 bits);<br />
Sinal_Ref1_unit(n) : Sinal <strong>de</strong> referência com amplitu<strong>de</strong> unitária (variável <strong>de</strong> 8 bits);<br />
K : Parâmetro <strong>de</strong> Controle (constante <strong>de</strong> 8 bits);<br />
IRetif-1(n) : Valor médio da corrente <strong>de</strong> saída do Retif-1 (variável <strong>de</strong> 8 bits).<br />
Com a eliminação dos sinais auxiliares “Control_Ia1” e “Control_Isen1”, o componente “C”<br />
(no código VHDL) e o circuito sensor <strong>de</strong> corrente discutido no tópico 5.2.3, foram<br />
<strong>de</strong>sativados. As lógicas que compõem os componentes “A”, “B” e “E” não tiveram<br />
modificações em relação ao esquema anterior (Figura 5.13). No entanto, observa-se que os<br />
417 valores <strong>de</strong> 8 bits que compõem a “tabela <strong>de</strong> dados” no componente “B” são amostras da<br />
equação (5.12) {Sinal_Ref1_unit(�.t)} e não mais da senói<strong>de</strong> {sen(�.t)}. O componente “D”<br />
realiza duas funções bastante simples: Inicialmente a corrente iRetif-1(n) é filtrada, para<br />
eliminar o ripple <strong>de</strong> 360Hz, e <strong>de</strong>pois o valor <strong>de</strong> saída do filtro IRetif-1(n) é multiplicado pelo<br />
parâmetro “K” e pelo sinal Sinal_Ref1_unit(n), resultando na corrente <strong>de</strong> referência Ref_SEPIC1(n)<br />
para o SEPIC1.
1<br />
Circuito 2: Sensor <strong>de</strong> tensão<br />
1<br />
0º<br />
va ��.t� Sensor<br />
180º<br />
0 1<br />
N<br />
CÓDIGO VHDL: Modulação por histerese<br />
Componente B:<br />
Gera a corrente <strong>de</strong> referência com amplitu<strong>de</strong><br />
unitária<br />
S emiciclo_Va<br />
S inal_Ref1_unit (n)<br />
Sincronização<br />
com a re<strong>de</strong><br />
1 BIT<br />
S emiciclo_Va<br />
60Hz<br />
360º<br />
ia ��.t� ��.t� va ��.t� 8 BITS<br />
1 BIT<br />
Tabela <strong>de</strong> dados<br />
00000000<br />
00000010<br />
i a1<br />
ia2��.t� N<br />
11111100<br />
11111111<br />
S inal_Ref1_unit (n)<br />
SDATA_0<br />
1 BIT<br />
SCLK_0<br />
SEPIC 1<br />
L O1<br />
L O2<br />
i Rect-1<br />
��.t� C O<br />
Retificador híbrido - Fase "a"<br />
1 BIT<br />
CS_0<br />
A/D<br />
7478<br />
8 Bits<br />
SCLK_1<br />
i Retif-1 (n)<br />
1 BIT<br />
CS_1<br />
R O<br />
1 BIT<br />
A/D<br />
7478<br />
8 Bits<br />
iRect-2 +<br />
�.t<br />
-<br />
v O<br />
� �<br />
��.t� SDATA_1<br />
1 BIT<br />
F P G A<br />
Componente D:<br />
Gera a corrente <strong>de</strong> referência para o SEPIC1<br />
K<br />
8 BITS<br />
I Retif-1<br />
(Ponte <strong>de</strong> diodos)<br />
Sensor<br />
8 BITS<br />
Componente A:<br />
Protocolo <strong>de</strong> aquisição<br />
1 BIT<br />
Sensor<br />
8 BITS<br />
I in1<br />
(SEPIC 1<br />
Fase A)<br />
I sen (n)<br />
Filtro IIR<br />
I Retif-1 (n)<br />
I in1 (n)<br />
Circuito 1:<br />
Aquisição<br />
<strong>de</strong> correntes<br />
8 BITS<br />
8 BITS<br />
iin1��.t� P ulso_SEPIC1<br />
Figura 5.19 – Uma visão geral da estratégia <strong>de</strong> controle, simplificada.<br />
1 BIT<br />
15 V<br />
0<br />
0º<br />
Componente E:<br />
Modulador<br />
Histerese<br />
S emiciclo_Va<br />
P ulso_SEPIC1<br />
3,3 V<br />
192<br />
R ef_SEPIC1 (n)<br />
360º<br />
1 BIT<br />
Circuito 4:<br />
Comando SEPIC 1<br />
A
O componente “D” foi inteiramente <strong>de</strong>senvolvido com os núcleos parametrizáveis <strong>de</strong><br />
somadores, registradores e multiplicadores presentes na biblioteca System Generator,<br />
conforme Figura 5.20. Esta biblioteca permite o projetista <strong>de</strong>senvolver lógicas e filtros<br />
digitais no ambiente MatLaB/Simulink simplesmente conectando os núcleos parametrizáveis<br />
para compor um diagrama <strong>de</strong> blocos previamente <strong>de</strong>finido. Por fim, é gerado um arquivo com<br />
extensão ngc, contendo a lógica <strong>de</strong>senvolvida, o qual é adicionado aos <strong>de</strong>mais arquivos que<br />
compõem o código VHDL, possibilitando acessá-lo <strong>de</strong>ntro do ambiente <strong>de</strong> <strong>de</strong>senvolvimento<br />
da Xilinx como um componente do tipo Black Box (permite somente o acesso às entradas e<br />
saídas <strong>de</strong>finidas no ambiente MatLaB/Simulink). Para gerar o componente Black Box é<br />
necessário <strong>de</strong>finir uma taxa <strong>de</strong> amostragem (período <strong>de</strong> aquisição) base, on<strong>de</strong> as entradas<br />
<strong>de</strong>verão ser múltiplas <strong>de</strong>sta “taxa <strong>de</strong> amostragem base”, e informá-la na biblioteca System<br />
Generator, assim como o período do oscilador (pulso <strong>de</strong> clock) disponível no dispositivo<br />
FPGA (neste caso 20ns).<br />
1.63281<br />
CONSTANT<br />
(Parametro K)<br />
2<br />
COMPONENT B<br />
Gera referência com<br />
amplitu<strong>de</strong> unitária<br />
1<br />
COMPONENTE A<br />
Protocolo <strong>de</strong> Aquisição<br />
(iRetif-1)<br />
dbl fpt<br />
GATEWAY IN<br />
(Sinal_Ref1_unit)<br />
Entrada Saída<br />
FILTRO PASSA-BAIXAS<br />
xlmult<br />
z -2<br />
a<br />
(ab)<br />
b<br />
MULT1<br />
xlmult<br />
z -2<br />
a<br />
(ab)<br />
b<br />
MULT2<br />
xlconvert cast<br />
CONVERT<br />
Sy stem<br />
Generator<br />
fpt dbl<br />
GATEWAY OUT<br />
(Ref_SEPIC1)<br />
Figura 5.20 – Componente “D”: Gera a corrente <strong>de</strong> referência para o SEPIC1.<br />
Resource<br />
Estimator<br />
1<br />
193<br />
COMPNENTE E<br />
Modulador Histerese<br />
Na Figura 5.20, o parâmetro “K” é <strong>de</strong>finido no bloco constante (CONSTANT) com um<br />
período <strong>de</strong> amostragem <strong>de</strong> 20μs e uma resolução <strong>de</strong> 8 bits, sendo um bit inteiro e sete bits<br />
fracionários, resultando em um valor <strong>de</strong>cimal <strong>de</strong> K=1,63281.<br />
O sinal <strong>de</strong> referência Sinal_Ref1_unit(n), é gerado pelo componente “B” com um período<br />
<strong>de</strong> amostragem <strong>de</strong> 20μs (<strong>de</strong>finido no tópico 5.3.3) e uma resolução <strong>de</strong> 8 bits inteiros, sendo<br />
portanto necessária a sua conversão para 8 bits fracionários para que se torne <strong>de</strong> fato um sinal<br />
com amplitu<strong>de</strong> unitária , realizada pelo bloco <strong>de</strong> entrada (GATEWAY IN).<br />
A corrente iRetif-1(n) é gerada pelo componente “A” também com um período <strong>de</strong><br />
amostragem <strong>de</strong> 20μs (conforme <strong>de</strong>finido no tópico 5.2.1). O filtro digital passa-baixas<br />
aparece no componente “D” como um sub-componente e será analisado em <strong>de</strong>talhes
posteriormente. Os dois blocos multiplicadores (MULT1 e MULT2) foram <strong>de</strong>finidos para<br />
mostrar os resultados com precisão total, sem limitar a quantida<strong>de</strong> <strong>de</strong> bits dos seus resultados<br />
<strong>de</strong> saída.<br />
No entanto, o bloco <strong>de</strong> conversão <strong>de</strong> dados (CONVERT) limita o valor <strong>de</strong> saída em 8<br />
bits inteiros, resultando em uma precisão suficiente para o sinal gerado “Ref_SEPIC1”, <strong>de</strong>stacado<br />
bloco <strong>de</strong> saída (GATEWAY OUT). Finalmente, o sinal Ref_SEPIC1(n) (corrente <strong>de</strong> referência<br />
para o SEPIC1) é enviado para o componente “E”.<br />
A <strong>de</strong>scrição em linguagem VHDL (código fonte) dos componentes “A”, “B”, “D” e<br />
“E”, (Figura 5.19) é apresentada em <strong>de</strong>talhes Apêndice B.<br />
5.4.1 – Filtro Digital<br />
A função <strong>de</strong> transferência H(z) <strong>de</strong> um filtro digital genérico, com uma entrada X(z) e<br />
uma saída Y(z) é <strong>de</strong>scrito através da equação (5.14).<br />
�1<br />
�2<br />
Y(z) b0<br />
� b1z<br />
� b2z<br />
... � bMz<br />
�<br />
, N � M<br />
�1<br />
�2<br />
X(z) 1�<br />
a z � a z ... � a z<br />
H(z) � �N<br />
1 2<br />
N<br />
�M<br />
194<br />
(5.14)<br />
Manipulando a equação (5.14) obtém-se a expressão diferenças da saída Y(z)<br />
conforme (5.15)<br />
��<br />
�1<br />
�2<br />
b0.<br />
X(<br />
z)<br />
� b1.<br />
z . X(<br />
z)<br />
� b2.<br />
z . X(<br />
z)<br />
� ... � bM<br />
. z<br />
Y(<br />
z)<br />
� � �1<br />
�2<br />
�N<br />
�� � a1.<br />
z . Y(<br />
z)<br />
� a 2.<br />
z . Y(<br />
z)<br />
�...<br />
� a N.<br />
z . Y(<br />
z)<br />
�<br />
�M<br />
. X(<br />
z)<br />
�<br />
(5.15)<br />
Este sistema é representado pelo diagrama mostrado na Figura 5.21, utilizando-se da<br />
forma direta <strong>de</strong> realização, ou seja, da mesma forma que se interpreta a equação a diferenças<br />
(5.15) que representa o filtro digital.<br />
Na representação direta, os numeradores e <strong>de</strong>nominadores da função <strong>de</strong> transferência<br />
são realizados usando quantida<strong>de</strong>s separadas <strong>de</strong> elementos <strong>de</strong> atraso, on<strong>de</strong> os elementos <strong>de</strong><br />
atraso são representados por z -1 e representam o atraso relativo a um período <strong>de</strong> amostragem.<br />
Estes elementos são implementados usando-se estruturas <strong>de</strong> memória, usualmente<br />
registradores.<br />
Depen<strong>de</strong>ndo da aplicação e/ou tamanho do sistema, é conveniente aplicar formas <strong>de</strong><br />
realização em diagrama <strong>de</strong> blocos mais otimizadas (por exemplo: Forma canônica e paralela),<br />
que reduzem a quantida<strong>de</strong> <strong>de</strong> elementos <strong>de</strong> atraso z -1 e <strong>de</strong> erros <strong>de</strong> truncamento, evitando que<br />
o sistema se torne instável (pólo fora do círculo unitário).
X(z)<br />
b 0<br />
b 1<br />
b 2<br />
.<br />
Z-1 Z-1 Z-1 Z-1 Z-1 Z-1 + +<br />
bm -<br />
Figura 5.21 – Diagrama <strong>de</strong> blocos da realização direta do filtro digital genérico.<br />
Uma análise mais <strong>de</strong>talhada <strong>de</strong> H(z) mostra duas possibilida<strong>de</strong>s <strong>de</strong> implementação do<br />
filtro digital [53], discutidas na sequência. Para facilitar a análise será consi<strong>de</strong>rado um<br />
sistema H1(z) <strong>de</strong> primeira or<strong>de</strong>m, <strong>de</strong>finido por (516) e a saída Y1(z) pela (5.17). O sistema<br />
H1(z) é uma condição particular <strong>de</strong> H(z):<br />
H<br />
1<br />
( z)<br />
Y<br />
�<br />
X<br />
1<br />
1<br />
( z)<br />
( z)<br />
b0<br />
�<br />
�<br />
1�<br />
a<br />
a 1<br />
�1<br />
b1z<br />
�1<br />
1z<br />
.<br />
a 2<br />
a n<br />
Y(z)<br />
195<br />
(5.16)<br />
�1<br />
�1<br />
(5.17)<br />
Y1 ( z)<br />
� b0.<br />
X1(<br />
z)<br />
� b1.<br />
z . X1(<br />
z)<br />
� a1.<br />
z . Y1<br />
( z)<br />
1) Quando existe pelo menos um pólo não nulo <strong>de</strong> H1(z) {significa que coeficiente<br />
a1 no <strong>de</strong>nominador da equação (5.16) é maior do que zero}. Neste caso, a resposta<br />
do sistema H1(z) ao impulso unitário resulta em uma quantida<strong>de</strong> infinita <strong>de</strong> termos,<br />
calculada pela equação (5.18). Um sistema com tal característica é <strong>de</strong>nominado <strong>de</strong><br />
“resposta ao impulso infinita” (IIR – Infinite Impulse Response).<br />
h<br />
1<br />
( n)<br />
�<br />
n<br />
�b. ��n��b.<br />
��n�1���<br />
. � a � . u�n�<br />
0<br />
Sendo que:<br />
�1,<br />
n � 0<br />
��n���<br />
�0,<br />
n � 0<br />
�1, n � 0<br />
u�n���<br />
�0,<br />
senão<br />
On<strong>de</strong>:<br />
h1(n) : Sequência resposta ao impulso unitário, do sistema H1(z);<br />
�(n) : Sequência impulso unitário;<br />
u(n) : Sequência <strong>de</strong>grau unitário.<br />
1<br />
1<br />
(5.16)<br />
(5.17)<br />
(5.18)
Simplificando a equação (5.16), obtém-se:<br />
h<br />
1<br />
( n)<br />
� b<br />
0<br />
n<br />
n�1<br />
��a� . u�n��b.<br />
��a� . u�n�1�<br />
.<br />
1<br />
1<br />
1<br />
196<br />
(5.19)<br />
A equação diferença da saída Y1(z), <strong>de</strong>finida pela (5.17), po<strong>de</strong> ser também<br />
representada da seguinte maneira:<br />
y1 0 1 1 1<br />
1 1<br />
( n)<br />
� b . x ( n)<br />
� b . x ( n �1)<br />
� a . y ( n �1)<br />
(5.20)<br />
2) Quando o sistema H1(z) não possui pólos não nulos {significa que o coeficiente<br />
a1 no <strong>de</strong>nominador da equação (5.16) é nulo}. Para este caso, a resposta do sistema<br />
H1(z) ao impulso unitário resulta em uma quantida<strong>de</strong> finita <strong>de</strong> termos, conforme<br />
equação (5.21). Portanto, este sistema é <strong>de</strong>nominado <strong>de</strong> “resposta ao impulso<br />
finita” (FIR – Finite Impulse Response).<br />
�n��b. ��n�1�<br />
h1( n)<br />
� b0.<br />
� 1<br />
Simplificando (5.21), resulta em:<br />
h ( n)<br />
� b � b<br />
1<br />
A equação diferença da saída Y1(z) para o filtro “FIR” é <strong>de</strong>finida a seguir :<br />
y1 0 1 1 1<br />
0<br />
( n)<br />
� b . x ( n)<br />
� b . x ( n �1)<br />
1<br />
(5.21)<br />
(5.22)<br />
(5.23)<br />
Fazendo uma comparação entre (5.20) e (5.23), e com o auxílio da Figura 5.21, é<br />
verificado que o filtro “IIR” {equação (5.20)} possibilita realimentar as amostras anteriores<br />
da entrada {exemplo: x1(n-1)} e as amostras anteriores da saída {exemplo: y1(n-1)}. Já o<br />
filtro “FIR” {equação (5.23)} possibilita realimentar somente as amostras anteriores da<br />
entrada {x1(n-1)}. O filtro “IIR” geralmente resulta em um sistema <strong>de</strong> menor or<strong>de</strong>m do que o<br />
filtro “FIR”, entretanto, o acesso aos valores <strong>de</strong> saída do filtro <strong>de</strong>verá ser garantido para a<br />
realimentação.<br />
O projeto do filtro digital passa-baixas (sub-componente <strong>de</strong>stacado na Figura 5.20) foi<br />
<strong>de</strong>senvolvido diretamente no plano discreto usando a ferramenta <strong>de</strong> projeto <strong>de</strong> filtros digitais<br />
FDAtool, presente no ambiente MatLaB/Simulink. Dentre as topologias <strong>de</strong> filtros que a<br />
FDAtool disponibiliza para o projeto, foi escolhido um sistema “IIR” do tipo Butterworth e <strong>de</strong><br />
primeira or<strong>de</strong>m, equivalente ao H1(z) <strong>de</strong>finido pela equação (5.16). A freqüência <strong>de</strong> corte<br />
<strong>de</strong>ste filtro é <strong>de</strong> 36Hz com a taxa <strong>de</strong> amostragem configurada como sendo 50kHz, sintonizada<br />
com os <strong>de</strong>mais elementos que integram o componente “D”. Para a realização <strong>de</strong>ste filtro<br />
foram utilizados 3 multiplicadores (coeficientes: a1, b0 e b1), 2 somadores (ADDSUB1 e<br />
ADDSUB2), 2 registradores (elementos <strong>de</strong> atraso: DELAY1 e DELAY2) e 2 estruturas <strong>de</strong>
conversão <strong>de</strong> dados (CONVERT1 e CONVERT2), conforme <strong>de</strong>stacado na Figura 5.22. As<br />
estruturas <strong>de</strong> conversão <strong>de</strong> dados são importantes para que o laço <strong>de</strong> realimentação não cause<br />
a instabilida<strong>de</strong> do filtro.<br />
1<br />
ENTRADA<br />
(iRetif-1)<br />
fixo.<br />
dbl fpt<br />
GATEWAY IN<br />
z -1<br />
DELAY1<br />
x 0.002258<br />
b0<br />
x 0.002258<br />
b2<br />
a<br />
xladdsub a+b<br />
b<br />
ADDSUB1<br />
x 0.9955<br />
a<br />
xladdsub a+b<br />
b<br />
ADDSUB2<br />
a1<br />
CONVERT2xlconver<br />
z -1<br />
DELAY2<br />
Figura 5.22 – Diagrama <strong>de</strong> blocos da realização direta do filtro digital IIR.<br />
cast<br />
xlconvert cast<br />
CONVERT1<br />
197<br />
1<br />
SAÍDA<br />
(IRetif-1)<br />
A tabela 5.1 mostra os coeficientes do filtro e a sua configuração aritmética em ponto<br />
Tabela 5.2 – Resumo do Protocolo <strong>de</strong> partida, operação em regime e <strong>de</strong>sligamento do Retificador<br />
Trifásico Híbrido (RTH).<br />
Valores calculados<br />
pelo FDAtool<br />
Coeficiente Valor coeficiente<br />
Valor coeficiente<br />
(aproximado)<br />
Valores implementados<br />
Nº <strong>de</strong> bits<br />
Posição do ponto<br />
fracionário<br />
a1 - 0,9954833984375 - 0,9955 16 16<br />
b0 0,00225830078125 0,0022583 16 16<br />
b1 0,00225830078125 0,0022583 16 16<br />
Portanto, o valor <strong>de</strong> saída filtro é dado pela equação diferença (5.20), sendo reescrita a<br />
seguir pela (5.24), com os coeficientes calculados.<br />
y n � 0,<br />
0022583.<br />
x n � 0,<br />
0022583.<br />
x n �1<br />
� 0,<br />
9955.<br />
y n �1<br />
(5.24)<br />
Sabe-se que:<br />
� � � � � � � �<br />
iRetif-1(n) � x(n);<br />
IRetif-1(n) � y(n).<br />
Então, atualizando (5.24), obtém-se a equação (5.25) padronizada com o diagrama<br />
mostrado na Figura 5.19:
�n� 0,<br />
0022583.<br />
i �n��0, 0022583.<br />
i �n-1��0, 9955.<br />
I �n�1� IRe tif �1<br />
� Re tif �1<br />
Re tif �1<br />
Re tif �1<br />
198<br />
(5.25)<br />
Finalmente, atualizando a equação (5.19) com os coeficientes da Tabela 5.1, resulta na<br />
equação (5.26) para análise da resposta ao impulso unitário do filtro projetado.<br />
h<br />
1<br />
( n)<br />
� 0,<br />
0022583.<br />
n<br />
n�1<br />
�0, 9955�<br />
. u�n��0,<br />
0022583.<br />
�0, 9955�<br />
. u�n�1�<br />
(5.26)<br />
Nas Figuras 5.23 e 5.24, são mostradas respectivamente a margem <strong>de</strong> ganho e margem<br />
<strong>de</strong> fase do filtro digital implementado.<br />
Ganho (dB)<br />
Fase (graus)<br />
20<br />
0<br />
-20<br />
-40<br />
-60<br />
-80<br />
-100<br />
20<br />
0<br />
-20<br />
-40<br />
-60<br />
-80<br />
-100<br />
10 -2<br />
10 -1<br />
Freqüência (kHz)<br />
10 0<br />
Figura 5.23 – Margem <strong>de</strong> ganho do filtro digital IIR.<br />
10 -2<br />
10 -1<br />
Freqüência (kHz)<br />
10 0<br />
Figura 5.24 – Margem <strong>de</strong> fase do filtro digital IIR.<br />
10 1<br />
10 1
Por ser um filtro <strong>de</strong> primeira or<strong>de</strong>m, verifica-se que o ganho (Figura 5.23) é atenuado<br />
em 20dB/década e a fase (Figura 5.24) se estabiliza em –90°.<br />
5.5 – Acionamento do Retificador Trifásico Híbrido<br />
Consi<strong>de</strong>rando o acionamento direto do retificador trifásico híbrido pela re<strong>de</strong> <strong>de</strong><br />
alimentação, é apresentado um resumo do funcionamento da estrutura e dos componentes que<br />
constituem o código VHDL (Figura 5.19), nas condições <strong>de</strong> partida, regime e <strong>de</strong>sligamento,<br />
conforme <strong>de</strong>scrito na Tabela 5.2<br />
Retificadores<br />
F P G A (Componentes)<br />
Tabela 5.2 – Resumo do Protocolo <strong>de</strong> partida, operação em regime e <strong>de</strong>sligamento do Retificador<br />
Trifásico Híbrido (RTH).<br />
Primeira<br />
etapa (t0,t1)<br />
Partida Regime Desligamento<br />
Segunda<br />
etapa (t1,t2)<br />
Terceira<br />
etapa (t2,t3)<br />
Quarta<br />
etapa (t3,t4)<br />
Quinta<br />
etapa (t4,t5)<br />
Sexta<br />
etapa (t5,t6)<br />
RTH Desligado Desligado Em operação Em operação Desligado Desligado<br />
Retif-1 Desligado Em operação Em operação Em operação Em operação Desligado<br />
Retif-2 Desligado Desligado Em operação Em operação Desligado Desligado<br />
A Ativado Ativado Ativado Ativado Ativado Desativado<br />
B Ativado Ativado Ativado Ativado Ativado Desativado<br />
D Ativado Ativado Ativado Ativado Ativado Desativado<br />
E Desativado Desativado Ativado Ativado Desativado Desativado<br />
L E G E N D A – Tabela 5.2<br />
RTH Retificador Trifásico Híbrido A Protocolo <strong>de</strong> aquisição<br />
Retif-1 Retificador Trifásico não-controlado B Gera senói<strong>de</strong> <strong>de</strong> referência<br />
Retif-2 Retificador monofásico SEPIC1 D Gera a corrente <strong>de</strong> referência para o SEPIC1<br />
E Modulador histerese<br />
O protocolo <strong>de</strong> partida e <strong>de</strong>sligamento é dividido em etapas, conforme a seguir:<br />
Primeira etapa (t0, t1): Inicialmente, o retificador trifásico híbrido está <strong>de</strong>sligado. No<br />
instante t0, os componentes “A”, “B” e “D” são ativados por meio do sinal Cmdo_aquisição<br />
(gerado pelo seletor manual SW1). Nesta etapa o componente “A” faz o ajuste <strong>de</strong> offset das<br />
correntes iRetif(n) e Iin1(n) digitalizadas (i<strong>de</strong>almente com valor nulo “00000000”),<br />
199
consi<strong>de</strong>rando os primeiros cem valores monitorados. A partir <strong>de</strong>ste instante, o Retif-1 po<strong>de</strong>rá<br />
ser comandado para a condução.<br />
Segunda etapa (t1, t2): No instante t1, o Retif-1 é comandado manualmente para a<br />
condução através <strong>de</strong> um contator trifásico comum. Nesta etapa, não há a correção do Fator <strong>de</strong><br />
Potência na fase “a”, pois o Retif-2 encontra-se <strong>de</strong>sligado. A partir do instante t2, com o<br />
Retif-1 em regime, o Retif-2 po<strong>de</strong>rá ser comandado para a condução.<br />
Terceira etapa (t2, t3): No instante t2, o componente “E” é ativado através do sinal<br />
Cmdo_SEPIC (gerado pelo seletor manual SW2), dando início à emissão <strong>de</strong> pulsos <strong>de</strong> comando e<br />
da operação do SEPIC1. Após o transitório <strong>de</strong> partida, no instante t3, o retificador trifásico<br />
híbrido atinge a condição <strong>de</strong> regime, fazendo a correção do Fator <strong>de</strong> Potência na fase “a”.<br />
Quarta etapa (t3, t4): O retificador trifásico híbrido opera em regime, até que no<br />
instante t4, por <strong>de</strong>cisão do operador, é comandado o seu <strong>de</strong>sligamento, iniciando-se pelo Retif-<br />
2 (SEPIC1), conforme <strong>de</strong>scrito na etapa seguinte.<br />
Quinta etapa (t4, t5): No instante t4, o componente “E” é <strong>de</strong>sativado através do sinal<br />
Cmdo_SEPIC, resultando no <strong>de</strong>sligamento do Retif-2. Portanto, o Retif-1 volta a processar toda<br />
a potência entregue à carga, até que seja comandado o seu <strong>de</strong>sligamento.<br />
Sexta etapa (t5, t6): No instante t5, o Retif-1 é <strong>de</strong>sligado e os componentes “A”, “B” e<br />
“D” são <strong>de</strong>sativados por meio do sinal Cmdo_aquisição, finalizando a operação do retificador<br />
trifásico híbrido.<br />
200
5.6 – Conclusões<br />
Apresentou-se neste capítulo a <strong>de</strong>scrição da lógica <strong>de</strong> controle para a imposição das<br />
correntes <strong>de</strong> entrada do Retificador Trifásico Híbrido com correção do Fator <strong>de</strong> Potência<br />
(RTH), baseando-se nas análises teóricas <strong>de</strong>senvolvidas nos Capítulos 2 e 3.<br />
A implementação digital <strong>de</strong>sta lógica <strong>de</strong> controle, utilizando-se da Linguagem <strong>de</strong><br />
<strong>de</strong>scrição <strong>de</strong> Hardware VHDL (Hardware Description Language), foi discutida <strong>de</strong> forma<br />
<strong>de</strong>talhada. Ressalta-se que todo o código VHDL foi construído visando a sua aplicação<br />
prática através <strong>de</strong> dispositivos lógicos programáveis FPGA (Field Programmable Gate<br />
Array), para comando do Retificador Trifásico Híbrido (RTH).<br />
Na primeira versão do controle implementada (Figura 5.13) haviam sete sensores <strong>de</strong><br />
corrente, dos quais três eram aplicados na <strong>de</strong>tecção <strong>de</strong> nível das correntes <strong>de</strong> entrada do<br />
retificador não controlado. Na segunda versão (Figura 5.19), a estratégia <strong>de</strong> controle foi<br />
otimizada, eliminando-se estes três sensores <strong>de</strong> corrente, consi<strong>de</strong>rando-se que eventuais<br />
<strong>de</strong>sequilíbrios entre as tensões <strong>de</strong> entrada não alterem <strong>de</strong> forma significativa os instantes <strong>de</strong><br />
comutação dos diodos da ponte retificadora <strong>de</strong> seis pulsos. Caso contrário, a corrente<br />
controlada e não controlada <strong>de</strong> cada fase na entrada per<strong>de</strong>rão o sincronismo entre si, e<br />
conseqüentemente a DHT da corrente total <strong>de</strong> fase será aumentada.<br />
A disponibilida<strong>de</strong> <strong>de</strong> bibliotecas que permitem o <strong>de</strong>senvolvimento do código em<br />
VHDL através do aplicativo MatLaB/Simulink resulta em maior segurança e facilida<strong>de</strong> para o<br />
projetista, uma vez que toda a parte aritmética envolvida é realizada através núcleos<br />
parametrizáveis <strong>de</strong> fácil manuseio e entendimento. O uso do dispositivo FPGA torna a<br />
técnica <strong>de</strong> modulação por histerese viável para implementação, por ser utilizado apenas um<br />
contador e comparador simples, controlando uma máquina <strong>de</strong> estados comum (Figuras 5.17 e<br />
5.18). Adicionalmente, a aplicação <strong>de</strong> técnicas digitais com o uso <strong>de</strong> FPGAs, para o<br />
acionamento e controle <strong>de</strong> conversores em eletrônica <strong>de</strong> potência, permite ao projetista uma<br />
maior flexibilida<strong>de</strong> durante as fases <strong>de</strong> projeto, implementação em bancada e em fase<br />
posterior, <strong>de</strong>vido à possibilida<strong>de</strong> <strong>de</strong> se testar parâmetros, alterando-se apenas algumas linhas<br />
do programa. Desta forma, utilizam-se poucos componentes e dispositivos em laboratório,<br />
evitando-se a confecção <strong>de</strong> placas, levando-se à redução <strong>de</strong> tempo, espaço e custos para o<br />
<strong>de</strong>senvolvimento <strong>de</strong> protótipos para validação da proposta.<br />
Finalmente, no Capítulo 6 apresentar-se-ão os resultados experimentais obtidos para o<br />
retificador híbrido, consi<strong>de</strong>rando-se a versão otimizada do controle digital proposta e<br />
analisada neste capítulo.<br />
201
CAPÍTULO 6<br />
6 – Principais Resultados Experimentais para o Retificador<br />
Trifásico Híbrido (RTH)<br />
6.1 – Introdução<br />
Neste capítulo apresentam-se as formas <strong>de</strong> onda e <strong>de</strong>mais resultados obtidos na<br />
implementação prática do protótipo do Retificador Trifásico Híbrido, com controle digital e<br />
modulação por histerese variável, utilizando dispositivo FPGA e, análises para os principais<br />
resultados apresentados.<br />
6.2– Protótipo Implementado<br />
Consi<strong>de</strong>rando a lógica <strong>de</strong> controle digital implementada no Capítulo 5 com base nas<br />
análises teóricas discutidas nos Capítulos 2 e 3, construiu-se o protótipo do retificador<br />
trifásico híbrido para uma potência <strong>de</strong> 3,0 kW, cujas fotos da estrutura são mostradas na<br />
seqüência. Inicialmente têm-se uma visão geral da estrutura através da Figuras 6.1.<br />
Módulo<br />
FPGA<br />
Circuito <strong>de</strong><br />
comando<br />
Conversores A/D<br />
8 bits serial<br />
Condicionamento <strong>de</strong> sinais<br />
para a aquisição<br />
Snubbers<br />
Ponte <strong>de</strong> diodos trifásica<br />
Sensor <strong>de</strong><br />
corrente<br />
SEPIC 3<br />
(Fase “C”)<br />
SEPIC2<br />
(Fase “B”)<br />
SEPIC1<br />
(Fase “A”)<br />
Filtro LC<br />
Figura 6.1 – Vista geral do protótipo implementado para o Retificador Trifásico Híbrido.<br />
202
Na Figura 6.2, tem-se uma vista superior do protótipo do retificador monofásico<br />
SEPIC1 conectado na fase “a”. Estão sinalizados no lado direito da figura os pontos <strong>de</strong><br />
conexão dos circuitos <strong>de</strong> comando e do sensor da corrente <strong>de</strong> entrada iin1(�.t), mostrados em<br />
<strong>de</strong>talhes nas Figuras 6.3 e 6.4, respectivamente. Os circuitos snubbers foram conectados na<br />
posição perpendicular ao plano <strong>de</strong> montagem do SEPIC1, junto ao interruptor controlado.<br />
L2<br />
Alimentação<br />
127 V<br />
L3<br />
Saída para<br />
a carga<br />
Snubbers<br />
RC e RCD<br />
Figura 6.2 – Vista superior do retificador monofásico SEPIC1, na fase “a”.<br />
O circuito esquemático (comando do SEPIC1) referente à Figura 6.3, foi <strong>de</strong>scrito no<br />
Capítulo 5 (<strong>de</strong>talhes no tópico 5.3.4, Figura 5.8).<br />
L1<br />
Sensor <strong>de</strong><br />
corrente<br />
203<br />
Circuito <strong>de</strong><br />
comando
Sinal <strong>de</strong> entrada<br />
enviado pelo<br />
FPGA<br />
Figura 6.3 – Detalhe do circuito comando do SEPIC1.<br />
O sensor <strong>de</strong> corrente <strong>de</strong> efeito “Hall” (comentado no tópico 5.3.1, no Capítulo 5) é<br />
sensibilizado com cinco espiras, resultando em uma relação <strong>de</strong> transformação <strong>de</strong> 1,0 A no<br />
primário para 50 mA no secundário. A corrente que sai do secundário circula pela resistência<br />
<strong>de</strong> 95 � (em paralelo) e produz um sinal <strong>de</strong> tensão VM1 (entre 0 e 4,75 V) que é enviado para<br />
o circuito <strong>de</strong> condicionamento <strong>de</strong> sinal.<br />
iin1(�.t)<br />
Conexão com<br />
o SEPIC1<br />
Alimentação (+15 V)<br />
Sensor <strong>de</strong> corrente (LEM)<br />
Figura 6.4 – Detalhe do circuito sensor <strong>de</strong> corrente.<br />
Conexão com<br />
o IGBT no<br />
SEPIC1<br />
Alimentação (± 15 V)<br />
VM1<br />
{SEPIC1}<br />
204
Na Figura 6.5 são visualizados os quatro canais para o condicionamento (filtro<br />
analógico) e aquisição dos sinais enviados pelos sensores <strong>de</strong> corrente (por exemplo, o sensor<br />
mostrado na Figura 6.4).<br />
Os sinais <strong>de</strong> tensão VM1, VM2 e VM3 representam as correntes iin1(�.t), iin2(�.t) e<br />
iin3(�.t) <strong>de</strong> entrada <strong>de</strong> cada SEPIC e o sinal VM4 representa a corrente <strong>de</strong> saída iRetif-1(�.t) do<br />
retificador não controlado. A análise do funcionamento <strong>de</strong>ste circuito foi realizada em<br />
<strong>de</strong>talhes no Capítulo 5 (tópico 5.3.1).<br />
Observa-se que o tipo <strong>de</strong> montagem apresentado na Figura 6.5 resulta em facilida<strong>de</strong> na<br />
manutenção, pelo fato dos circuitos <strong>de</strong> condicionamento e <strong>de</strong> conversão A/D terem sido<br />
confeccionados <strong>de</strong> forma modular, posicionados um nível acima da placa base e com uma<br />
conexão apropriada.<br />
VM1<br />
{SEPIC1}<br />
VM2<br />
{SEPIC2}<br />
VM3<br />
{SEPIC3}<br />
VM4<br />
{Retif-1}<br />
FPGA<br />
Conversores A/D<br />
8 bits serial<br />
Figura 6.5 – Vista superior dos quatro canais <strong>de</strong> condicionamento e aquisição <strong>de</strong> correntes.<br />
205<br />
Condicionamento<br />
<strong>de</strong> correntes<br />
(filtro 2ª or<strong>de</strong>m)
Na Figura 6.6 é apresentado em <strong>de</strong>talhes o canal para o condicionamento e aquisição<br />
do sinal VM1, segmentado em duas placas. O sinal VM1, após ser filtrado pelo circuito <strong>de</strong><br />
condicionamento {Figura 6.6(a)} e digitalizado pelo A/D {Figura 6.6(b)}, é enviado para o<br />
FPGA através do protocolo <strong>de</strong> aquisição <strong>de</strong> dados.<br />
VM1<br />
{SEPIC1}<br />
VM1<br />
(a)<br />
(b)<br />
Figura 6.6 – Detalhe do circuito <strong>de</strong> condicionamento (a) e <strong>de</strong> aquisição <strong>de</strong> correntes (b).<br />
Na Figura 6.7 é mostrado o dispositivo FPGA instalado em um módulo <strong>de</strong><br />
<strong>de</strong>senvolvimento (Módulo principal) <strong>de</strong>dicado às aplicações experimentais em laboratório.<br />
Além do módulo principal, existe o módulo auxiliar que contém alguns acessórios, tais como:<br />
��Seletores manuais (ON, OFF) que permitem ao usuário iniciar ou interromper o<br />
funcionamento do código VHDL, comandar a visualização instantânea <strong>de</strong> dados<br />
referentes à operação do sistema, através dos displays, e também i<strong>de</strong>ntificar a<br />
ocorrência <strong>de</strong> um evento através da sinalização dos leds.<br />
Os pulsos <strong>de</strong> comando dos SEPICs, não são enviados diretamente para o “circuito <strong>de</strong><br />
comando” (Figura 6.3), passam inicialmente pelo buffer 74HC125N (circuito anexo ao<br />
A/D<br />
VM1<br />
Regulador<br />
<strong>de</strong> tensão<br />
FPGA<br />
206
módulo principal - FPGA) para garantir a corrente <strong>de</strong> 10 mA requerida pelo drive <strong>de</strong> ataque<br />
(CI-3180, mostrado na Figura 6.3) e com isso evitar possíveis danos ao FPGA.<br />
Buffer<br />
74HC125N<br />
Módulo principal Módulo auxiliar<br />
Figura 6.7 – Vista superior do módulo FPGA da Xilinx (Spartan2e).<br />
Na Figura 6.8, é visualizada a montagem do retificador não controlado <strong>de</strong> 6 pulsos<br />
(módulo retificador SKD2508), e dos sensores <strong>de</strong> tensão e <strong>de</strong> corrente. Os sensores <strong>de</strong><br />
corrente são idênticos ao circuito mostrado na Figura 6.4, e foram montados juntos em um<br />
módulo fixado sobre a placa <strong>de</strong> potência principal.<br />
Em função da otimização da estratégia <strong>de</strong> controle (abordada no Capítulo 5), os três<br />
sensores utilizados na <strong>de</strong>tecção <strong>de</strong> nível das correntes <strong>de</strong> entrada do retificador não controlado<br />
foram <strong>de</strong>sativados, permanecendo em funcionamento somente o sensor da corrente <strong>de</strong> saída<br />
iRetif-1(�.t), que gera o sinal <strong>de</strong> tensão VM4 para a aquisição (conforme Figura 6.5).<br />
Os sensores <strong>de</strong> tensão foram implementados utilizando-se divisores resistivos, com<br />
uma disposição física próxima ao ponto <strong>de</strong> alimentação da placa. Os sinais <strong>de</strong> tensão<br />
monitorados (VA, VB e VC) são enviados para o “circuito <strong>de</strong> condicionamento das tensões <strong>de</strong><br />
entrada” (mostrado na Figura 6,9). Este circuito possui três estágios distintos <strong>de</strong><br />
funcionamento, na seguinte or<strong>de</strong>m:<br />
��Filtro ativo passa-baixas (<strong>de</strong> 2ª or<strong>de</strong>m);<br />
��Gera um pulso na freqüência da re<strong>de</strong> para i<strong>de</strong>ntificar o semiciclo da respectiva tensão;<br />
��Isola o pulso gerado através <strong>de</strong> um opto-acoplador.<br />
Após serem isolados, os pulsos “Semiciclo_Va”, “Semiciclo_Vb” e “Semiciclo_Vc”, são enviados<br />
para o FPGA.<br />
207
Sensores<br />
<strong>de</strong> tensão<br />
N<br />
VA<br />
VB<br />
VC<br />
Alimentação CA<br />
Sensores <strong>de</strong> corrente<br />
(<strong>de</strong>sativados)<br />
VM4<br />
{Retif-1}<br />
Saída para<br />
Filtro LC<br />
Figura 6.8 – Módulo retificador <strong>de</strong> seis pulsos, sensores <strong>de</strong> tensão e sensores <strong>de</strong> corrente.<br />
VA<br />
VB<br />
VC<br />
Filtro Gera pulso Opto<br />
Figura 6.9 – Detalhe do circuito <strong>de</strong> condicionamento das tensões <strong>de</strong> entrada para a sincronização do<br />
sistema <strong>de</strong> controle com a re<strong>de</strong>.<br />
-<br />
+<br />
Semiciclo_Vc<br />
Semiciclo_Va<br />
Semiciclo_Vb<br />
208
O filtro LC <strong>de</strong> saída do retificador híbrido é mostrado na Figura 6.10. Na parte<br />
superior da figura são visualizados os pontos positivo e negativo <strong>de</strong> conexão com a saída da<br />
ponte retificadora à diodos (mostrada na Figura 6.8). Os indutores foram montados sobre um<br />
base <strong>de</strong> ma<strong>de</strong>ira <strong>de</strong> modo que o ajuste do entreferro possa ser realizado facilmente.<br />
LO2<br />
(22 mH)<br />
Saída da ponte<br />
trifásica <strong>de</strong> diodos<br />
Figura 6.10 – Detalhe do filtro LC <strong>de</strong> saída do retificador trifásico híbrido.<br />
6.3 – Principais Resultados Experimentais<br />
-<br />
-<br />
CO<br />
(680 uF)<br />
Carga<br />
As formas <strong>de</strong> onda mostradas a partir da Figura 6.11 até 6.31 constituem os principais<br />
resultados experimentais das fases “a”, “b” e “c” do retificador trifásico híbrido. Todos os<br />
resultados foram adquiridos através <strong>de</strong> um osciloscópio digital da Tektronix e analisados<br />
através do software Wavestar também da Tektronix. Foram utilizados ainda dois medidores<br />
digitais da Yokogawa, sendo um trifásico (4 fios) conectado na entrada e um monofásico<br />
conectado na saída (carga) do retificador híbrido, possibilitando a verificação instantânea do<br />
Fator <strong>de</strong> potência e rendimento do retificador híbrido. Na Figura 6.11 têm-se as formas <strong>de</strong><br />
onda da tensão e corrente através do interruptor controlado (S1) do retificador monofásico<br />
SEPIC1, mostrando em <strong>de</strong>talhe a ação dos dois circuitos snubbers empregados. O snubber<br />
RCD não consegue um bom amortecimento da oscilação da corrente, entretanto atua muito<br />
bem no grampeamento da tensão sobre o interruptor. O amortecimento das oscilações é<br />
realizado com o snubber RC. Neste caso, a capacitância do RC po<strong>de</strong>rá ser reduzida, <strong>de</strong>vido à<br />
ação prévia do grampeador, minimizando perdas. Esta característica, inclusive, é ressaltada<br />
+<br />
+<br />
LO1<br />
(22 mH)<br />
209
pelos autores <strong>de</strong> um trabalho [51] on<strong>de</strong> foi explorada a aplicação simultânea dos snubbers RC<br />
e RCD em um conversor flyback.<br />
1<br />
2<br />
vs1��.t �<br />
is1��.t �<br />
100V/div; 5A/div; 3μs/div.<br />
Figura 6.11 – Detalhe da comutação do interruptor S1 com o amortecimento e grampeamento da<br />
tensão pela ação dos circuitos snabbers RC e RCD.<br />
A seguir na Figura 6.12 são apresentadas as formas <strong>de</strong> onda da tensão {vs1(�.t)} e<br />
corrente {is1(�.t)} através do interruptor (S1), a corrente <strong>de</strong> entrada {ia2(�.t)} e a corrente <strong>de</strong><br />
saída {im1(�.t)} do retificador monofásico SEPIC1, no período da tensão <strong>de</strong> alimentação.<br />
1<br />
2<br />
3<br />
4<br />
im1��.t� ia2��.t �<br />
is1��.t �<br />
vs1��.t �<br />
200V/div; 5A/div; 2ms/div.<br />
Figura 6.12 – Comutação do interruptor S1 no período da tensão <strong>de</strong> alimentação.<br />
210
Durante os testes experimentais, o retificador híbrido foi alimentado por um varivolt<br />
trifásico (Tensão eficaz <strong>de</strong> linha: 0 a 240V) com capacida<strong>de</strong> para suprir até 9,0 kVA. A<br />
característica indutiva do varivolt fez com que as <strong>de</strong>rivadas das correntes <strong>de</strong> entrada do<br />
retificador controlado (Retif-2) se tornassem mais lentas. Tal fato po<strong>de</strong> ser verificado através<br />
da Figura 6.12, on<strong>de</strong> os intervalos <strong>de</strong> subida e <strong>de</strong>scida da corrente ia2(�.t) são razoavelmente<br />
gran<strong>de</strong>s. Devido a ação do controle na tentativa <strong>de</strong> impor o valor <strong>de</strong>sejado da corrente após o<br />
cruzamento por zero, resultou em gran<strong>de</strong>s intervalos <strong>de</strong> condução (TON) e conseqüentemente<br />
distorções na corrente is1(�.t) e tensão vs1(�.t) sobre o interruptor S1. Este problema também<br />
é visível nas formas <strong>de</strong> onda das correntes das <strong>de</strong>mais fases “b”e “c”, a serem discutidas na<br />
seqüência.<br />
Consi<strong>de</strong>rando o retificador trifásico híbrido operando com carga nominal (3,0 kW) e<br />
parâmetro K=1,633, para o controle, verificou-se que o retificador não controlado (Retif-1)<br />
processa 68,0 % da potência total na carga e o retificador controlado (Retif-2) processa os<br />
32,0 % restantes. Para esta condição <strong>de</strong> operação (carga nominal), na Figura 6.13 é mostrada<br />
a corrente <strong>de</strong> entrada ia1(�.t) do Retif-1 com um valor eficaz igual a 5,65 A e uma DHT <strong>de</strong><br />
29,34 %. Em <strong>de</strong>staque na Figura 6.14 são observados os valores eficazes das harmônicas<br />
ímpares não-triplas {prepon<strong>de</strong>rantes em ia1(�.t)} acima dos limites estabelecidos pela norma<br />
IEC 61000-3-2<br />
1<br />
5A/div; 2ms/div.<br />
ia1��.t� Figura 6.13 – Detalhe da forma <strong>de</strong> onda corrente <strong>de</strong> entrada <strong>de</strong> linha, na fase “a”, para o retificador<br />
trifásico não controlado.<br />
211
Valor máximo eficaz [A]<br />
2,4<br />
2,2<br />
2,0<br />
1,8<br />
1,6<br />
1,4<br />
1,2<br />
1,0<br />
0,8<br />
0,6<br />
0,4<br />
0,2<br />
0<br />
DHT = 29,34%<br />
IEC 61000-3-2 IEC 61000-3-2<br />
Retificador híbrido HPF (Fase "a")<br />
2 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33<br />
Or<strong>de</strong>m harmônica<br />
Figura 6.14 – Espectro harmônico para a corrente <strong>de</strong> entrada ia1(�.t).<br />
Na Figura 6.15, é mostrada a corrente <strong>de</strong> entrada ia2(�.t) do retificador monofásico<br />
SEPIC1 (na fase “a”), com um valor eficaz igual a 3,15 A, imposta pela lógica <strong>de</strong> controle<br />
digital para compor a corrente total <strong>de</strong> entrada ia(�.t) e reduzir a amplitu<strong>de</strong> das componentes<br />
harmônicas <strong>de</strong> ia1(�.t), <strong>de</strong>stacadas anteriormente, na condição <strong>de</strong> potência nominal na carga.<br />
Complementando as observações feitas para a Figura 6.12, nota-se uma tendência da<br />
corrente ia2(�.t) (mostrada em <strong>de</strong>talhe na Figura 6.15) em se manter nula após o cruzamento<br />
por zero <strong>de</strong>vido a influência do varivolt utilizado na alimentação.<br />
1<br />
5A/div; 2ms/div.<br />
ia2��.t� Figura 6.15 – Detalhes da forma <strong>de</strong> onda corrente <strong>de</strong> entrada, na fase “a”, para o retificador<br />
monofásico SEPIC1.<br />
212
Nas Figuras 6.16 e 6.17, é apresentada a corrente total <strong>de</strong> entrada ia(�.t) na fase “a” do<br />
retificador híbrido, composta pelas correntes não-controlada ia1(�.t) e controlada ia2(�.t),<br />
resultando em uma DHT <strong>de</strong> 4,03%, para condição <strong>de</strong> carga nominal.<br />
1<br />
ia ��.t� 5A/div; 2ms/div.<br />
Figura 6.16 – Detalhes da forma <strong>de</strong> onda corrente <strong>de</strong> entrada <strong>de</strong> linha, na fase “a”, para o retificador<br />
trifásico híbrido.<br />
1<br />
2<br />
3<br />
ia1��.t� ia ��.t �<br />
ia2��.t� 10A/div; 2ms/div.<br />
Figura 6.17 – Detalhes da composição da forma <strong>de</strong> onda corrente <strong>de</strong> entrada <strong>de</strong> linha, na fase “a”, para<br />
o retificador trifásico híbrido.<br />
213
Nas Figuras 6.18 e 6.19, são mostradas as formas <strong>de</strong> onda da tensão e corrente <strong>de</strong><br />
entrada na fase “a” com uma <strong>de</strong>fasagem <strong>de</strong> 6,3º. Esta <strong>de</strong>fasagem correspon<strong>de</strong> a um intervalo<br />
<strong>de</strong> tempo <strong>de</strong> 270 μs aproximadamente, o que é incompatível com o tempo <strong>de</strong> resposta do<br />
sensor <strong>de</strong> tensão da entrada e da lógica <strong>de</strong> sincronismo imposta através do código VHDL.<br />
1<br />
va ��.t� ia ��.t� 50V/div; 10A/div; 2ms/div<br />
Figura 6.18 – Detalhes das formas <strong>de</strong> onda da corrente e tensão <strong>de</strong> entrada <strong>de</strong> linha, na fase “a”, para o<br />
retificador trifásico híbrido, carga nominal.<br />
ia ��.t� 50V/div; 10A/div; 5ms/div<br />
va ��.t� Figura 6.19 – Formas <strong>de</strong> onda da corrente e tensão <strong>de</strong> entrada <strong>de</strong> linha, na fase “a”, para o retificador<br />
trifásico híbrido, em alguns ciclos da re<strong>de</strong> <strong>de</strong> alimentação, carga nominal.<br />
214
Portanto, atribui-se em princípio este atraso à pequena distorção da corrente ia2(�.t)<br />
após o cruzamento por zero, conforme observação feita anteriormente para a Figura 6.15.<br />
É importante enfatizar que foi verificado para a tensão <strong>de</strong> entrada va(�.t) uma<br />
DHT=2,71%.<br />
Contudo, isto não causou nenhum problema na imposição da forma <strong>de</strong> onda da<br />
corrente ia(�.t) uma vez que é utilizada uma referência senoidal interna, resultando ainda em<br />
um Fator <strong>de</strong> Potência quase unitário <strong>de</strong> 0,99.<br />
Analisando os resultados das formas <strong>de</strong> onda das correntes <strong>de</strong> entrada <strong>de</strong> linha, através<br />
do Software Wavestar da Tektronix, mostrados simultaneamente nas Figuras 6.20 e 6.21, foi<br />
confirmada uma DHT=4,03% para ia(�.t), DHT=4,18% para ib(�.t) e DHT=4,54% para<br />
ic(�.t), conforme espectro harmônico apresentado nas Figuras 6.22, 6.23 e 6.24,<br />
respectivamente.<br />
Portanto, consi<strong>de</strong>rando os valores eficazes das correntes <strong>de</strong> linha processadas<br />
(Iaef=8,25 A, Ibef=8,16 A e Icef=8,05 A) pelo protótipo implementado, po<strong>de</strong>-se concluir que a<br />
norma IEC 61000-3-2 é obe<strong>de</strong>cida até a 23ª harmônica, sem qualquer filtro adicional na<br />
entrada, sendo um bom resultado preliminar.<br />
1<br />
2<br />
3<br />
ic��.t� 10A/div; 5ms/div<br />
ib ��.t �<br />
ia ��.t� Figura 6.20 – Formas <strong>de</strong> onda das correntes <strong>de</strong> entrada <strong>de</strong> linha nas fases “a”, “b” e “c”, para o<br />
retificador trifásico híbrido, carga nominal.<br />
215
ia ��.t � ib ��.t� ��.t �<br />
5A/div; 3ms/div<br />
Figura 6.21 – Destaque da <strong>de</strong>fasagem <strong>de</strong> 120º das correntes <strong>de</strong> entrada <strong>de</strong> linha nas fases “a”, “b” e<br />
“c”, para o retificador trifásico híbrido, carga nominal.<br />
Observa-se que as correntes apresentadas nas Figuras 6.20 e 6.21 são as mesmas,<br />
entretanto, na Figura 6.21 é enfatizada a <strong>de</strong>fasagem <strong>de</strong> 120º entre as correntes <strong>de</strong> entrada nas<br />
fases “a”, “b” e “c”.<br />
Valor máximo eficaz [A]<br />
2,4<br />
2,2<br />
2,0<br />
1,8<br />
1,6<br />
1,4<br />
1,2<br />
1,0<br />
0,8<br />
0,6<br />
0,4<br />
0,2<br />
0<br />
DHT = 4,03%<br />
2 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33<br />
Or<strong>de</strong>m harmônica<br />
i c<br />
IEC 61000-3-2 IEC 61000-3-2<br />
Retificador híbrido HPF (Fase "a")<br />
Figura 6.22 – Espectro harmônico para a corrente <strong>de</strong> entrada ia(�.t).<br />
216
Valor máximo eficaz [A]<br />
Valor máximo eficaz [A]<br />
2,4<br />
2,2<br />
2,0<br />
1,8<br />
1,6<br />
1,4<br />
1,2<br />
1,0<br />
0,8<br />
0,6<br />
0,4<br />
0,2<br />
0<br />
2,4<br />
2,2<br />
2,0<br />
1,8<br />
1,6<br />
1,4<br />
1,2<br />
1,0<br />
0,8<br />
0,6<br />
0,4<br />
0,2<br />
0<br />
DHT = 4,18%<br />
IEC 61000-3-2 IEC 61000-3-2<br />
Retificador híbrido HPF (Fase "b") "a") "b")<br />
2 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33<br />
Or<strong>de</strong>m harmônica<br />
Figura 6.23 – Espectro harmônico para a corrente <strong>de</strong> entrada ib(�.t).<br />
DHT = 4,54%<br />
IEC 61000-3-2 IEC 61000-3-2<br />
Retificador híbrido HPF (Fase "a") "c")<br />
2 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33<br />
Or<strong>de</strong>m harmônica<br />
Figura 6.24 – Espectro harmônico para a corrente <strong>de</strong> entrada ic(�.t).<br />
Algumas harmônicas que exce<strong>de</strong>m o limite da norma (exemplo: 25ª, 29ª e 33ª) são<br />
<strong>de</strong>correntes das diferenças das taxas <strong>de</strong> crescimento e/ou <strong>de</strong>crescimentos das correntes ia1(�.t)<br />
e ia2(�.t) durante os seus intervalos <strong>de</strong> transição. Isto resulta em distorções na corrente total<br />
<strong>de</strong> entrada ia(�.t). Estas distorções serão melhor avaliadas assim que o retificador híbrido for<br />
alimentado diretamente da re<strong>de</strong> CA ou através <strong>de</strong> uma outra fonte que não interfira nas<br />
<strong>de</strong>rivadas das correntes {principalmente na ia2(�.t)}, como é o caso do varivolt. Com base<br />
nestes resultados, consi<strong>de</strong>ra-se <strong>de</strong>snecessário apresentar para as fases “b” e “c” os mesmos<br />
<strong>de</strong>talhes mostrados nas Figuras 6.13 até 6.19 para a fase “a”.<br />
217
No intuito <strong>de</strong> avaliar o <strong>de</strong>sempenho da técnica <strong>de</strong> controle digital proposta para o<br />
retificador trifásico híbrido, operando em regime permanente, consi<strong>de</strong>rando outros valores <strong>de</strong><br />
carga diferentes da potência nominal, verificou-se a DHT das correntes <strong>de</strong> entrada e o<br />
atendimento à norma IEC61000-3-2, também para os seguintes níveis <strong>de</strong> potência: 83,33%<br />
(P=2,5 kW), 50% (P=1,5 kW) e 20% (P=0,6 kW) da potência nominal.<br />
Com os resultados experimentais obtidos para estes três níveis <strong>de</strong> potência, mostrados<br />
respectivamente nas Figuras 6.25, 6.26 e 6.27, e analisados através do software Wavestar,<br />
concluiu-se que as amplitu<strong>de</strong>s das componentes harmônicas das correntes <strong>de</strong> entrada das fases<br />
“a”, “b” e “c” encontradas estão em conformida<strong>de</strong> com a norma IEC61000-3-2.<br />
Observou-se um acréscimo da DHT das correntes <strong>de</strong> entrada com a redução da<br />
potência processada pelo retificador híbrido, entretanto, há um <strong>de</strong>créscimo das amplitu<strong>de</strong>s das<br />
componentes harmônicas, facilitando o atendimento à norma nesta condição <strong>de</strong> operação.<br />
Assim, consi<strong>de</strong>ra-se necessário apresentar para cada nível <strong>de</strong> potência (83,33%, 50% e<br />
20%) o espectro harmônico para apenas uma única fase das correntes <strong>de</strong> entrada (aquela que<br />
possui a maior DHT), respectivamente, mostrados nas Figuras 6.28 até 6.30.<br />
1<br />
2<br />
3<br />
ic ��.t �<br />
ia ��.t �<br />
10A/div; 5ms/div<br />
ib ��.t� DHT=4,75%<br />
I cef =6,80 A<br />
DHT=3,74%<br />
I bef =6,70 A<br />
DHT=4,01%<br />
I aef =6,92 A<br />
Figura 6.25 – Formas <strong>de</strong> onda das correntes <strong>de</strong> entrada <strong>de</strong> linha nas fases “a”, “b” e “c”, em 83,33% da<br />
potência nominal.<br />
218
1<br />
2<br />
3<br />
ic��.t� ib ��.t� ia ��.t� DHT=4,84%<br />
I cef =4,01 A<br />
DHT=4,46%<br />
I bef =4,06 A<br />
DHT=5,53%<br />
I aef =4,15 A<br />
5A/div; 5ms/div<br />
Figura 6.26 – Formas <strong>de</strong> onda das correntes <strong>de</strong> entrada <strong>de</strong> linha nas fases “a”, “b” e “c”, em 50% da<br />
potência nominal.<br />
1<br />
2<br />
3<br />
ic��.t� ib ��.t� ia ��.t� 3A/div; 5ms/div<br />
DHT=7,53%<br />
I cef =1,76 A<br />
DHT=7,07%<br />
I bef =1,74 A<br />
DHT=8,67%<br />
I aef =1,73 A<br />
Figura 6.27 – Formas <strong>de</strong> onda das correntes <strong>de</strong> entrada <strong>de</strong> linha nas fases “a”, “b” e “c”, em 20% da<br />
potência nominal.<br />
219
Valor máximo eficaz [A]<br />
2,4<br />
2,2<br />
2,0<br />
1,8<br />
1,6<br />
1,4<br />
1,2<br />
1,0<br />
0,8<br />
0,6<br />
0,4<br />
0,2<br />
0<br />
DHT = 4,75%<br />
IEC 61000-3-2 IEC 61000-3-2<br />
Retificador híbrido HPF (Fase "a") "c")<br />
2 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33<br />
Or<strong>de</strong>m harmônica<br />
Figura 6.28 – Espectro harmônico para a corrente <strong>de</strong> entrada ic(�.t), em 83,33% da potência nominal.<br />
Valor máximo eficaz [A]<br />
2,4<br />
2,2<br />
2,0<br />
1,8<br />
1,6<br />
1,4<br />
1,2<br />
1,0<br />
0,8<br />
0,6<br />
0,4<br />
0,2<br />
0<br />
DHT = 5,53%<br />
IEC 61000-3-2 IEC 61000-3-2<br />
Retificador híbrido HPF (Fase "a")<br />
2 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33<br />
Or<strong>de</strong>m harmônica<br />
Figura 6.29 – Espectro harmônico para a corrente <strong>de</strong> entrada ia(�.t), em 50% da potência nominal.<br />
Valor máximo eficaz [A]<br />
2,4<br />
2,2<br />
2,0<br />
1,8<br />
1,6<br />
1,4<br />
1,2<br />
1,0<br />
0,8<br />
0,6<br />
0,4<br />
0,2<br />
0<br />
DHT = 8,67%<br />
IEC 61000-3-2 IEC 61000-3-2<br />
Retificador híbrido HPF (Fase "a")<br />
2 3 5 7 9 11 13 15 17 19 21 23 25 27 29 31 33<br />
Or<strong>de</strong>m harmônica<br />
Figura 6.30 – Espectro harmônico para a corrente <strong>de</strong> entrada ia(�.t), em 20% da potência nominal.<br />
220
O valor médio (VO) da tensão <strong>de</strong> saída {vO(�.t)} <strong>de</strong>pen<strong>de</strong> diretamente do valor eficaz<br />
(Vef) da tensão <strong>de</strong> entrada <strong>de</strong> fase {va(�.t)} apresentada nas Figura 6.18 e 6.19.<br />
Assim, com “Vef” igual a 131 V, resultou em “VO” igual a 298,7 V, conforme<br />
mostrado na Figura 6.31. O ganho estático é <strong>de</strong> 2,28, valor um pouco menor do que o teórico<br />
(<strong>de</strong>finido no Capítulo 3).<br />
VO ��.t� 50V/div; 2ms/div<br />
Figura 6.31 – Forma <strong>de</strong> onda da tensão <strong>de</strong> saída do retificador híbrido.<br />
As formas <strong>de</strong> onda apresentadas nas Figuras 6.32 e 6.33 referem-se a corrente <strong>de</strong> saída<br />
{iRetif-1(�.t)} do retificador não-controlado (Retif-1) e a corrente total <strong>de</strong> saída {iO(�.t)} do<br />
retificador híbrido, com valores médios <strong>de</strong> corrente <strong>de</strong> 6,83 A e 10,05 A, respectivamente,<br />
consi<strong>de</strong>rando-se uma carga resistiva (RO) <strong>de</strong> 29,7 �.<br />
Portanto, pela relação linear existente entre as correntes médias <strong>de</strong> saída do retificador<br />
híbrido, o retificador controlado (Retif-2) processa apenas 32% da potência ativa total<br />
entregue à carga (equivale a uma corrente média igual a 3,22 A).<br />
Este percentual está <strong>de</strong> acordo com o previsto na metodologia <strong>de</strong> projeto apresentada<br />
no Capítulo 4.<br />
Fazendo o produto dos valores médios da corrente e tensão na carga (<strong>de</strong>stacadas nas<br />
Figuras 6.31 e 6.33) resultou em uma potência <strong>de</strong> 3002 W processada na condição nominal <strong>de</strong><br />
operação.<br />
221
iRetif -1��.t<br />
�<br />
2A/div; 2ms/div<br />
Figura 6.32 – Forma <strong>de</strong> onda da corrente <strong>de</strong> saída do retificador não-controlado (Retif-1).<br />
i O ��.t �<br />
2A/div; 2ms/div<br />
Figura 6.33 – Forma <strong>de</strong> onda da corrente <strong>de</strong> saída do retificador híbrido.<br />
6.4 – Análise do Rendimento<br />
Para avaliar o rendimento do retificador trifásico híbrido, fez-se a aquisição <strong>de</strong> dados<br />
para seis valores <strong>de</strong> potência na carga incluindo a potência nominal.<br />
Os seis valores <strong>de</strong> potência escolhidos para a análise do rendimento são:<br />
222
��3000 W (100,0 %);<br />
��2500 W (83,33 %);<br />
��2000 W (66,67 %);<br />
��1500 W (50,0 %);<br />
��1000 W (33,33 %);<br />
��500 W (16,67 %).<br />
Inicialmente, consi<strong>de</strong>rou-se o retificador não-controlado (Retif-1) fornecendo a<br />
potência total para a carga (o retificador controlado “Retif-2” encontra-se <strong>de</strong>sligado).<br />
Para a análise <strong>de</strong>sta condição <strong>de</strong> operação foram adquiridos experimentalmente (para<br />
os seis valores <strong>de</strong> potência escolhidos) os valores <strong>de</strong> quatro parâmetros importantes, incluindo<br />
o rendimento, os quais são <strong>de</strong>finidos a seguir e mostrados na Tabela 6.1.<br />
On<strong>de</strong>:<br />
P : Valor médio da potência entregue à carga (Potência ativa);<br />
SRn : Valor da potência aparente requerida da fonte <strong>de</strong> alimentação do Retif-1<br />
fornecendo a potência total para a carga (o retificador controlado “Retif-2”<br />
encontra-se <strong>de</strong>sligado);<br />
�Rn : Rendimento do Retif-1 fornecendo a potência total para a carga;<br />
FPRn : Fator <strong>de</strong> potência na entrada (na fase “a”) do Retif-1 fornecendo a potência<br />
total para a carga;<br />
223<br />
DHTRn : Distorção harmônica total da corrente ia1(�.t) do Retif-1 fornecendo a<br />
potência total para a carga.<br />
Tabela 6.1 – Parâmetros analisados para o retificador não-controlado (Retif-1) fornecendo a potência<br />
total para a carga.<br />
P<br />
SRn<br />
�Rn<br />
FPRn<br />
DHTRn<br />
(W)<br />
(VA)<br />
(%)<br />
(%)<br />
500 530 96,16 0,959<br />
1000 1050 98,04 0,957<br />
1500 1590 98,04 0,958<br />
2000 2120 98,52 0,957<br />
2500 2650 97,28 0,959<br />
Medição não<br />
realizada.<br />
3000 3190 98,04 0,959 29,34<br />
Conforme apresentado na Tabela 6.1, e <strong>de</strong>stacado na Figura 6.34, o rendimento do<br />
“Retif-1” é elevado, superior a 96 % mesmo para um percentual reduzido <strong>de</strong> carga. Observa-
se que tanto a distorção harmônica (DHTRn) quanto o fator <strong>de</strong> potência (FPRn) mantêm-se<br />
praticamente constantes mediante as variações <strong>de</strong> carga. Portanto, em conformida<strong>de</strong> com a<br />
análise teórica discutida no Capítulo 2.<br />
� Rn<br />
%<br />
99<br />
98<br />
97<br />
96<br />
95<br />
94<br />
93<br />
92<br />
96,16<br />
0 500 1000 1500 2000 2500 3000<br />
Experimental<br />
Interpolação<br />
98,04<br />
98,04<br />
P (W)<br />
Figura 6.34 – Rendimento experimental do retificador não controlado em função da potência média<br />
fornecida para a carga.<br />
Posteriormente, consi<strong>de</strong>rando o retificador trifásico híbrido em operação, foram<br />
adquiridos experimentalmente os valores dos mesmos parâmetros apresentados na Tabela 6.1,<br />
entretanto, agora referentes ao retificador híbrido, os quais são mostrados na Tabela 6.2.<br />
On<strong>de</strong>:<br />
P<br />
(W)<br />
98,52<br />
97,28<br />
Tabela 6.2 – Parâmetros analisados para o retificador trifásico híbrido.<br />
S<br />
(VA)<br />
�<br />
(%)<br />
98,04<br />
FP DHTia<br />
500 570 90,91 0,960 10,35<br />
1000 1100 92,60 0,985 6,62<br />
1500 1620 93,75 0,990 5,53<br />
2000 2150 93,90 0,993 4,98<br />
2500 2670 94,36 0,993 4,75<br />
3000 3200 94,34 0,994 4,03<br />
P : Valor médio da potência entregue à carga (Potência ativa);<br />
(%)<br />
224
S : Valor da potência aparente requerida da fonte <strong>de</strong> alimentação;<br />
� : Rendimento do retificador trifásico híbrido;<br />
FP : Fator <strong>de</strong> potência na entrada do retificador híbrido, na fase “a”;<br />
DHTia : Distorção Harmônica Total na corrente ia(�.t).<br />
Com os dados apresentados na Tabela 6.2, é mostrada na Figura 6.35 a curva <strong>de</strong><br />
rendimento do retificador trifásico híbrido <strong>de</strong>sconsi<strong>de</strong>rando-se as perdas nos circuitos<br />
auxiliares (aquisição <strong>de</strong> correntes, sensores <strong>de</strong> correntes e tensões e comando do SEPICs),<br />
resultando em 94,34 % com a potência nominal. As perdas <strong>de</strong> potência nos circuitos<br />
auxiliares correspon<strong>de</strong>m à 20 W (0,67 % da potência nominal). Adicionalmente, observa-se<br />
através da Tabela 6.2 que valor da DHTia reduz (conseqüentemente, aumenta-se o fator <strong>de</strong><br />
potência) a medida em que o valor da potência processada pela carga é aumentado.<br />
�%<br />
96<br />
95<br />
94<br />
93<br />
92<br />
91<br />
90<br />
90,91<br />
92,60<br />
0 500 1000 1500 2000 2500 3000<br />
Experimental<br />
Interpolação<br />
93,75<br />
P (W)<br />
93,90<br />
94,36 94,34<br />
Figura 6.35 – Rendimento experimental do retificador trifásico híbrido, <strong>de</strong>sconsi<strong>de</strong>rando-se as perdas<br />
nos circuitos auxiliares.<br />
Incorporando as perdas dos circuitos auxiliares, uma nova curva <strong>de</strong> rendimento para o<br />
retificador híbrido é apresentada na Figura 6.36, obtendo-se um rendimento <strong>de</strong> 93,75 % para o<br />
retificador híbrido operando com a carga nominal.<br />
É observado que na condição nominal <strong>de</strong> operação estas perdas não interferem<br />
significativamente no rendimento global da estrutura, conforme é <strong>de</strong>stacado na Figura 6.37,<br />
on<strong>de</strong> são confrontados os pontos levantados para as três condições analisadas.<br />
225
�%<br />
95,0<br />
93,5<br />
92,0<br />
90,5<br />
89,0<br />
87,5<br />
87,72<br />
90,91<br />
86,0<br />
0 500 1000 1500 2000 2500 3000<br />
Experimental<br />
Interpolação<br />
92,60 93,66<br />
P (W)<br />
Figura 6.36 – Rendimento global experimental do retificador trifásico híbrido, incorporando as perdas<br />
nos circuitos auxiliares.<br />
100<br />
98<br />
96<br />
�% 94<br />
92<br />
90<br />
88<br />
86<br />
96,16<br />
90,91<br />
87,72<br />
98,04 98,04<br />
92,60<br />
90,91<br />
93,75<br />
92,60<br />
P (W)<br />
93,02<br />
98,52<br />
93,90<br />
93,02<br />
97,28<br />
98,04<br />
94,36 94,34<br />
93,66<br />
93,75<br />
0 500 1000 1500 2000 2500 3000<br />
93,75<br />
Rendimento experimental do Retif-1 operando sem correção ativa do<br />
fator <strong>de</strong> potência (Retif-2 <strong>de</strong>sligado).<br />
Rendimento experimental do retificador trifásico híbrido <strong>de</strong>sconsi<strong>de</strong>rando<br />
a potência consumida pelos circuitos auxiliares.<br />
Rendimento experimental do retificador trifásico híbrido.<br />
Figura 6.37 – Rendimento experimental do retificador não controlado e do retificador trifásico híbrido,<br />
fornecendo a potência total para a carga.<br />
226
As potências aparente “SRn” e “S”, mostradas respectivamente nas tabelas 6.1 e 6.2,<br />
possuem uma relação direta com a potência média na carga (P), conforme a equação (2.15)<br />
<strong>de</strong>finida no Capítulo 2. Assim, os valores experimentais “SRn” e “S” po<strong>de</strong>m ser analisados<br />
conforme (6.1) e (6.2).<br />
Rn<br />
Rn<br />
227<br />
P<br />
SRn � (6.1)<br />
� .FP<br />
P<br />
S � (6.2)<br />
�.FP<br />
Com o objetivo <strong>de</strong> verificar graficamente o comportamento <strong>de</strong> “SRn” e “S”, obteve-se<br />
uma relação normalizada (SNorm) dividindo-se (6.1) por (6.2), resultando em (6.3).<br />
S � FP<br />
� .<br />
(6.3)<br />
S � FP<br />
Rn SNorm �<br />
Através da equação (6.3) e com os dados das Tabelas 6.1 e 6.2, é obtida a curva<br />
experimental normalizada, mostrada na Figura 6.38. Esta curva <strong>de</strong>monstra que o rendimento<br />
do retificador trifásico híbrido, com valores não muito elevados (mostrado na Tabela 6.2),<br />
comparando-se com o rendimento elevado do retificador não controlado (mostrado na Tabela<br />
6.1), é compensado pela elevação do seu fator <strong>de</strong> potência (FP) à medida em que o valor da<br />
potência média na carga (P) é aumentado. Com isso, o valor da potência aparente (S) é<br />
reduzido <strong>de</strong> maneira que na potência média (P) nominal os valores “SRn” e “S” tornam-se<br />
praticamente iguais.<br />
SNorm<br />
1,00<br />
0,99<br />
0,98<br />
0,97<br />
0,96<br />
0,95<br />
0,94<br />
0,93<br />
0,929<br />
0,955<br />
0,981<br />
0,92<br />
0 500 1000 1500 2000 2500 3000<br />
Rn<br />
Rn<br />
0,986<br />
P (W)<br />
0,993<br />
Figura 6.38 – Relação normalizada entre as potências aparente “S” e SRn”.<br />
0,997
Entretanto, impondo-se que a potência “S” seja menor do que “SRn”, na potência<br />
nominal (P), obtém-se a seguinte restrição através <strong>de</strong> (6.3), conforme (6.4).<br />
�<br />
�<br />
Rn<br />
.<br />
FP<br />
FP<br />
Rn<br />
228<br />
� 1<br />
(6.4)<br />
Manipulando (6.4), resulta em (6.5).<br />
FPRn<br />
� � �Rn.<br />
(6.5)<br />
FP<br />
Portanto, para aten<strong>de</strong>r este propósito (S < SRn), o rendimento (�) do retificador<br />
trifásico híbrido <strong>de</strong>verá obe<strong>de</strong>cer a restrição estabelecida por (6.5).<br />
As curvas <strong>de</strong> rendimento individuais do retificador não controlado (Retif-1) e do<br />
retificador controlado (Retif-2), consi<strong>de</strong>rando o retificador híbrido em operação, não foram<br />
levantadas. Entretanto, observa-se que o rendimento (�Rn) do Retif-1 fornecendo a potência<br />
total para carga (Figura 6.34) não apresenta gran<strong>de</strong>s variações. Tomando como referência o<br />
seu rendimento médio (�1=0,977) do Retif-1, é possível fazer uma estimativa do rendimento<br />
(�2) do Retif-2, conforme <strong>de</strong>scrito a seguir:<br />
Conforme <strong>de</strong>finido no Capítulo 2, o rendimento total do retificador híbrido é calculado<br />
conforme equação (6.6).<br />
P<br />
� � (6.6)<br />
P<br />
Sendo que:<br />
P<br />
in<br />
in1<br />
in<br />
P � P � P<br />
(6.7)<br />
1<br />
in2<br />
IRetif<br />
-1%.P<br />
Pin1 � (6.8)<br />
�<br />
in2<br />
�1�I% �<br />
On<strong>de</strong>:<br />
� : Rendimento do retificador trifásico híbrido;<br />
Retif -1<br />
.P<br />
� (6.9)<br />
�<br />
�1 : Rendimento médio do Retif-1, com o Retif-2 <strong>de</strong>sligado;<br />
�2 : Rendimento do Retif-2;<br />
Pin : Valor médio da potência requerida da fonte <strong>de</strong> alimentação;<br />
Pin1 : Valor médio da potência <strong>de</strong> entrada requerida pelo Retif-1;<br />
Pin2 : Valor médio da potência <strong>de</strong> entrada requerida pelo Retif-2;<br />
IRetif-1% : Valor percentual da corrente média <strong>de</strong> saída do Retif-1;<br />
2
PwRetif-1 : Perdas totais no Retif-1;<br />
PwRetif-2 : Perdas totais no Retif-2;<br />
PwSEPIC1: Perdas totais no retificador monofásico SEPIC1;<br />
PwRTH : Perdas totais no retificador trifásico híbrido.<br />
Substituindo as equações (6.8) e (6.9) em (6.7), e posteriormente em (6.5), obtém-se a<br />
expressão matemática para o cálculo aproximado do rendimento do retificador Retif-2,<br />
conforme (6.10).<br />
�1.<br />
�1�IRetif -1%<br />
�.<br />
�<br />
�2<br />
� (6.10)<br />
� � �.I %<br />
1<br />
Retif -1<br />
A seguir, será calculado o rendimento �2, para o retificador híbrido processando a<br />
potência nominal, <strong>de</strong>sconsi<strong>de</strong>rando-se a potência consumida pelos circuitos auxiliares (Figura<br />
6.35). Assim, da equação (6.10) e com os dados: �=0,9434, �1=0,977 e IRetif-1%=0,68, obtémse:<br />
�2,=0,879. Com este resultado estimam-se as perdas totais do Retif-2, pela equação<br />
(6.11).<br />
� � � �<br />
� 1 �<br />
PwRetif<br />
-2<br />
� 1�<br />
IRetif<br />
-1%<br />
.P. �<br />
� �1<br />
(6.11)<br />
� �2<br />
�<br />
Da equação (6.11) e com os dados: �2,=0,879, P=3002 W e IRetif-1%=0,68, obtém-se:<br />
PwRetif-2=132,24 W. Como o sistema é equilibrado, as perdas no retificador monofásico<br />
SEPIC1 resulta em: PwSEPIC1=44,08 W. As perdas totais medidas para o retificador híbrido<br />
são <strong>de</strong> PwRTH=180 W. Portanto, as perdas totais estimadas o Retif-1 é <strong>de</strong> PwRetif-1=47,76 W.<br />
Na seqüência, é mostrado na Tabela 6.3 os principais resultados teóricos (<strong>de</strong>stacados<br />
na Tabela 2.3, no Capítulo 2) e experimentais (fase “a”) para fins comparação e validação da<br />
análise teórica realizada no Capítulo 2, consi<strong>de</strong>rando o parâmetro <strong>de</strong> controle K=1,633.<br />
Tabela 6.3 – Análise comparativa <strong>de</strong> resultado teóricos e experimentais.<br />
Dados analisados<br />
Resultados teóricos<br />
(Tabela 2.3)<br />
Resultados<br />
experimentais<br />
IRetif-1 6,72 A 6,83 A<br />
IRetif-2 3,38 A 3,22 A<br />
Ia1ef 5,77 A 5,65 A<br />
Ia2ef 3,14 A 3,15 A<br />
Iaef 8,21 A 8,25 A<br />
DHTia 2,5 % 4,03 %<br />
229
On<strong>de</strong>:<br />
IRetif-1 : Valor médio da corrente <strong>de</strong> saída iRetif-1(�.t), no Retif-1;<br />
IRetif-2 : Valor médio da corrente <strong>de</strong> saída iRetif-2(�.t), no Retif-2;<br />
Iaef : Valor eficaz da corrente <strong>de</strong> entrada ia(�.t), no retificador trifásico híbrido;<br />
Ia1ef : Valor eficaz da corrente <strong>de</strong> entrada ia1(�.t), no Retif-1;<br />
Ia2ef : Valor eficaz da corrente <strong>de</strong> entrada ia2(�.t), no Retif-2;<br />
DHTia : Distorção Harmônica Total na corrente ia(�.t).<br />
Dentre os dados listados na Tabela 6.3, o único item que resultou em valores com<br />
divergência significativa é a DHTia.<br />
Em complemento ao que foi comentado para a Figura 6.20, isto ocorreu <strong>de</strong>vido a<br />
ausência <strong>de</strong> um sincronismo a<strong>de</strong>quado entre as correntes ia1(�.t) e ia2(�.t), causando a<br />
sobreposição <strong>de</strong>stas correntes nos intervalos <strong>de</strong> entrada e bloqueio dos diodos da ponte<br />
retificadora <strong>de</strong> seis pulsos (Retif-1), e, distorção harmônica presente na tensão <strong>de</strong> alimentação.<br />
230
6.5 – Conclusões<br />
Os resultados experimentais e suas análises foram apresentadas, consi<strong>de</strong>rando a<br />
aplicação do controle digital proposto para o retificador trifásico híbrido, capaz <strong>de</strong> impor<br />
reduzida DHT para as correntes <strong>de</strong> linha <strong>de</strong> entrada, resultando em um Fator <strong>de</strong> Potência<br />
elevado para o conversor. O controle digital usando a modulação por histerese variável foi<br />
implementado através <strong>de</strong> um dispositivo programável FPGA, usando linguagem VHDL.<br />
Foi verificado através dos resultados experimentais analisados que o valor máximo da<br />
DHT para as correntes <strong>de</strong> linha <strong>de</strong> entrada não ultrapassou 4,54%, para a potência nominal,<br />
resultando em um Fator <strong>de</strong> Potência quase unitário (FP=0,99), apesar <strong>de</strong> ter sido constatada<br />
uma distorção <strong>de</strong> 2,71% para a tensão <strong>de</strong> entrada. O atendimento à norma IEC61000-3-2<br />
também foi mantido para o retificador trifásico híbrido processando outros valores <strong>de</strong> carga<br />
diferentes da potência nominal, em regime permanente.<br />
Na análise do rendimento do retificador híbrido, foi constatado que a maioria das<br />
perdas <strong>de</strong> potência ocorre no retificador controlado (Retif-2), cerca <strong>de</strong> 73,47% do total. O<br />
rendimento atual <strong>de</strong> 87,9 % <strong>de</strong> cada retificador monofásico SEPIC po<strong>de</strong>rá ser aumentado com<br />
uma escolha mais criteriosa dos interruptores (diodos, IGBTs e Mosfets) e um projeto<br />
otimizado dos circuitos snubbers e indutores.<br />
Por fim, realizou-se a análise comparativa entre os principais resultados teóricos e<br />
práticos, conforme Tabela 6.3, concluindo-se que a metodologia <strong>de</strong> projeto e <strong>de</strong> escolha do<br />
ponto <strong>de</strong> operação da estrutura está bem fundamentada. Entretanto, enten<strong>de</strong>-se que é<br />
necessário fazer a<strong>de</strong>quações na estratégia <strong>de</strong> sincronismo entre a corrente controlada e a<br />
corrente não controlada, tendo em vista que as componentes harmônicas que ten<strong>de</strong>m a<br />
extrapolar os limites da norma são <strong>de</strong>correntes dos picos <strong>de</strong> correntes gerados pela<br />
sobreposição in<strong>de</strong>vida <strong>de</strong>stas correntes.<br />
231
Conclusões Gerais<br />
Foi proposta e analisada neste trabalho uma técnica <strong>de</strong> controle digital com modulação<br />
por histerese variável utilizando-se um dispositivo FPGA (Field Programmable Gate Array)<br />
e VHDL (Hardware Description Language), aplicada em um retificador trifásico híbrido com<br />
o propósito <strong>de</strong> obtenção <strong>de</strong> uma DHT reduzida para as correntes <strong>de</strong> entrada e Fator <strong>de</strong><br />
Potência <strong>de</strong> entrada quase unitário. Em uma análise global, o objetivo foi estabelecer uma<br />
alternativa versátil e viável para o processamento <strong>de</strong> energia CA-CC para aplicações<br />
industriais, sem fazer uso <strong>de</strong> técnicas tradicionais com arranjos volumosos, pesados e<br />
complexos <strong>de</strong> transformadores, transformadores <strong>de</strong> interfase e reatores bloqueadores <strong>de</strong><br />
harmônicas, ou retificadores trifásicos PWM que resultam em um aumento <strong>de</strong> custos no<br />
processamento <strong>de</strong> potências elevadas.<br />
Através da <strong>de</strong>composição das correntes <strong>de</strong> entrada do retificador híbrido, em séries <strong>de</strong><br />
Fourier, usando relações matemáticas do próprio circuito, <strong>de</strong>finiu-se uma metodologia que<br />
estabelece uma relação entre a DHT (Distorção Harmônica Total) imposta para as correntes<br />
<strong>de</strong> entrada, e as potências média e aparente <strong>de</strong> entrada e saída processadas pelos retificadores<br />
controlado e não-controlado. Portanto, o objetivo principal da análise teórica apresentada foi<br />
a obtenção <strong>de</strong> um valor máximo <strong>de</strong> DHT para as correntes <strong>de</strong> entrada, cujo conteúdo<br />
harmônico estivesse em conformida<strong>de</strong> com os limites impostos pelas normas internacionais,<br />
e, conseqüentemente, um valor mínimo <strong>de</strong> potência processada pelo retificador controlado.<br />
Dentre as vantagens do retificador trifásico híbrido analisado, são <strong>de</strong>stacados os<br />
benefícios econômicos <strong>de</strong>sta topologia, a qual é extremamente viável para instalações <strong>de</strong><br />
potências médias e elevadas <strong>de</strong>vido a sua qualida<strong>de</strong> e eficiência. Além disso, a melhoria <strong>de</strong><br />
instalações existentes é factível, uma vez que a conexão paralela com o link CC po<strong>de</strong> ser<br />
facilmente realizada. A potência total ativa processada através dos retificadores monofásicos<br />
SEPIC representam uma fração menor da potência ativa total <strong>de</strong> saída, totalizando 32,0 %<br />
neste projeto. Os retificadores paralelos, constituídos por conversores SEPIC, operam no<br />
modo <strong>de</strong> condução contínua e modulação por histerese variável, com freqüência <strong>de</strong> operação<br />
entre 27,4 kHz e 43,86 kHz, oferecendo volume e peso reduzido para o retificador trifásico<br />
híbrido. Adicionalmente, usando a técnica <strong>de</strong> controle digital proposta, implementada em<br />
dispositivo FPGA, possibilita-se uma flexibilida<strong>de</strong> importante e facilida<strong>de</strong>s para impor uma<br />
forma <strong>de</strong> onda especificada e <strong>de</strong>sejável para as correntes <strong>de</strong> entrada, incluindo formas <strong>de</strong> onda<br />
senoidais, através do código VHDL, constituindo-se uma estrutura com DHT<br />
verda<strong>de</strong>iramente programável para as correntes <strong>de</strong> entrada.<br />
232
Como continuida<strong>de</strong> do trabalho propõe-se alguns testes <strong>de</strong> <strong>de</strong>sempenho do sistema<br />
implementado e algumas modificações na estratégia <strong>de</strong> controle visando tornar a estrutura<br />
mais atrativa comercialmente.<br />
1) Testes <strong>de</strong> <strong>de</strong>sempenho propostos:<br />
233<br />
�� Fazer o acionamento do retificador trifásico híbrido diretamente na re<strong>de</strong> <strong>de</strong><br />
alimentação, usando o protocolo <strong>de</strong> partida e <strong>de</strong>sligamento, previsto no Capítulo 5,<br />
e avaliar melhor o sincronismo entre as correntes controlada e não controlada na<br />
entrada.<br />
�� Fazer variação abrupta (<strong>de</strong>grau) <strong>de</strong> carga, para verificar o <strong>de</strong>sempenho da<br />
técnica <strong>de</strong> modulação empregada.<br />
�� Avaliar o possível aumento da DHT nas correntes <strong>de</strong> entrada e o atendimento à<br />
norma IEC, mediante à <strong>de</strong>sequilíbrios das tensões <strong>de</strong> alimentação.<br />
2) Modificações na estratégia <strong>de</strong> controle:<br />
�� Verificar a possibilida<strong>de</strong> <strong>de</strong> sincronizar o sistema com a re<strong>de</strong> <strong>de</strong> alimentação<br />
monitorando-se apenas uma fase. Neste caso, elimina-se dois sensores <strong>de</strong> tensão.<br />
�� Avaliar outras formas <strong>de</strong> onda para o SEPIC, <strong>de</strong> maneira que, mesmo<br />
resultando o acréscimo da amplitu<strong>de</strong> das componentes harmônicas <strong>de</strong> menor or<strong>de</strong>m<br />
(até 10ª, por exemplo) para a corrente total <strong>de</strong> entrada, seja possível o atendimento<br />
à norma IEC e ainda reduzir a potência processada pelo retificador controlado para<br />
um percentual menor <strong>de</strong> 30 %.<br />
�� Avaliar a possibilida<strong>de</strong> <strong>de</strong> impor o controle para o SEPIC sem o monitoramento<br />
das correntes <strong>de</strong> entrada, ou pelo menos simplifica-lo. Neste caso po<strong>de</strong> ser<br />
necessário adotar uma outra técnica <strong>de</strong> controle.
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240
APÊNDICE A<br />
A – Dispositivos Lógicos Programáveis FPGA com Uso da Linguagem <strong>de</strong><br />
Descrição <strong>de</strong> Hardware VHDL<br />
O acionamento e controle <strong>de</strong> dispositivos, utilizando circuitos digitais, implementados<br />
<strong>de</strong> forma convencional, consiste no fato <strong>de</strong> que a idéia seja expressa através <strong>de</strong> tabelas<br />
verda<strong>de</strong>, para circuitos combinatoriais, ou em forma <strong>de</strong> diagramas <strong>de</strong> estado, para o caso <strong>de</strong><br />
circuitos seqüenciais. Por fim, esta idéia resulta em diagramas esquemáticos, como: Portas<br />
lógicas, pinos <strong>de</strong> conexões, barramentos, etc. Este tipo <strong>de</strong> abordagem traz algumas<br />
dificulda<strong>de</strong>s na fase <strong>de</strong> projeto, em se tratando <strong>de</strong> circuitos mais complexos, no que diz<br />
respeito à simulação e prototipagem, <strong>de</strong>ntre as quais <strong>de</strong>stacam-se:<br />
��Manuseio <strong>de</strong> uma gran<strong>de</strong> quantida<strong>de</strong> <strong>de</strong> dados técnicos <strong>de</strong> dispositivos<br />
(datasheets);<br />
��Necessida<strong>de</strong> <strong>de</strong> várias placas <strong>de</strong> testes (proto-boards) para simular um único<br />
circuito, trazendo problemas <strong>de</strong> arranjo físico <strong>de</strong>ssas placas e conecções<br />
a<strong>de</strong>quadas;<br />
��As placas <strong>de</strong> circuito impresso ou a confecção dos dispositivos <strong>de</strong> controle<br />
integrado (chips) po<strong>de</strong>m <strong>de</strong>mandar muito tempo para serem confeccionadas.<br />
Além <strong>de</strong>sses problemas, em uma adaptação futura do projeto já concluído, há a<br />
necessida<strong>de</strong> <strong>de</strong> se refazer toda a confecção <strong>de</strong> placas ou chips, <strong>de</strong>mandando tempo e custos.<br />
Com o rápido <strong>de</strong>senvolvimento dos recursos <strong>de</strong> concepção <strong>de</strong> circuitos integrados e <strong>de</strong><br />
softwares, tornou-se possível efetuar simulações <strong>de</strong> circuitos digitais em computadores,<br />
utilizando-se apenas o esquemático (CAD – Computer Ai<strong>de</strong>d Design), reduzindo-se o tempo<br />
<strong>de</strong> <strong>de</strong>senvolvimento do projeto.<br />
Numa época mais recente, se <strong>de</strong>stacaram os dispositivos com lógica programável<br />
(PLD – Programmable Logic Device) [54 e 55]. Tais dispositivos usam tecnologia CMOS e<br />
possuem internamente centenas (ou milhares) <strong>de</strong> portas lógicas, flip-flops e registradores<br />
interligados, que permitem aos usuários implementar circuitos mais complexos sem a<br />
necessida<strong>de</strong> dos custos elevados envolvidos na fabricação das estruturas empregando<br />
diretamente o manuseio do silício.<br />
As conexões entre esses elementos (portas lógicas, flip-flops e registradores) são<br />
programáveis e/ou reprogramáveis, utilizando-se uma Linguagem <strong>de</strong> Descrição <strong>de</strong> Hardware<br />
241
(HDL - Hardware Description Language), que será discutida posteriormente <strong>de</strong> uma forma<br />
mais <strong>de</strong>talhada.<br />
Os PLDs, <strong>de</strong>vido a sua estrutura interna, po<strong>de</strong>m ser classificados basicamente em duas<br />
categorias, conforme a Figura A.1:<br />
� 600 portas<br />
Arranjos lógicos<br />
programáveis<br />
PROM PAL PLA<br />
PLD<br />
Arranjos <strong>de</strong> portas<br />
programáveis<br />
FPGA<br />
Figura A.1 – Classificação básica dos dispositivos PLDs.<br />
A.1 – Arranjos lógicos programáveis<br />
� 600 portas<br />
CPLD<br />
Dispositivos em “arranjos lógicos programáveis” consiste <strong>de</strong> um circuito com<br />
estrutura interna baseada em um conjunto <strong>de</strong> portas AND-OR (o conjunto <strong>de</strong> portas AND e<br />
OR são <strong>de</strong>nominados “arranjos”). Estes dispositivos oferecem até 600 portas lógicas<br />
programáveis, e são divididos em três grupos:<br />
242<br />
�� PROM (Programmable Read-Only Memory): Memória somente <strong>de</strong> leitura<br />
programável;<br />
�� PLA (Programmable Logic Array): Arranjo lógico programável;<br />
�� PAL (Programmable Array Logic): Lógica <strong>de</strong> arranjo programável.<br />
A.1.1 – PROM (Memória somente <strong>de</strong> leitura programável)<br />
A memória PROM po<strong>de</strong> ser consi<strong>de</strong>rada um PLD no caso da mesma ser utilizada para<br />
implementar funções lógicas. Uma PROM, é uma memória apenas <strong>de</strong> leitura que po<strong>de</strong> ser<br />
gravada uma vez pelo projetista através da queima dos fusíveis internos. A PROM possui<br />
uma estrutura AND-OR, com a matriz AND fixa e a matriz OR programável, conforme<br />
mostrada na Figura A.2.
Figura A.2 – Circuito lógico digital ilustrando o funcionamento <strong>de</strong> uma PROM.<br />
A.1.2 – PLA (Arranjo lógico programável)<br />
O dispositivo PLA tem maior flexibilida<strong>de</strong> para a execução das funções lógicas do que<br />
a PROM, pois tanto a matriz (arranjo) <strong>de</strong> portas AND quanto a matriz <strong>de</strong> portas OR são<br />
programáveis, conforme mostrado na Figura A.3.<br />
Figura A.3 – Circuito lógico digital ilustrando o funcionamento <strong>de</strong> um PLA.<br />
243
A.1.3 – PAL (Lógica <strong>de</strong> arranjo programável)<br />
O PAL possui uma arquitetura simples, combina o baixo custo <strong>de</strong> produção e<br />
facilida<strong>de</strong> <strong>de</strong> programação da PROM com a flexibilida<strong>de</strong> do PLA, resultando em um<br />
componente mais rápido, <strong>de</strong> menor custo e tamanho do que o PLA. O dispositivo PAL<br />
(mostrado na Figura A.4) é constituído basicamente uma matriz AND programável e uma<br />
matriz OR fixa.<br />
Figura A.4 – Circuito lógico digital ilustrando o funcionamento <strong>de</strong> um PAL.<br />
A.2 – Arranjos <strong>de</strong> portas programáveis<br />
Nesta categoria, os dispositivos são constituídos por várias estruturas repetidas<br />
<strong>de</strong>nominadas “células lógicas”. Estes dispositivos dispõem <strong>de</strong> mais <strong>de</strong> 600 portas lógicas<br />
programáveis e se <strong>de</strong>stacam em dois grupos (Figura A.1):<br />
244<br />
�� FPGA (Field Programmable Gate Array): Arranjo <strong>de</strong> portas programáveis em<br />
campo;<br />
�� CPLD (Complex Programmable Logic Device): Arranjo <strong>de</strong> portas programáveis<br />
em campo. O CPLD também é conhecido como EPLD (Erasable<br />
Programmable Logic Device).
As “células lógicas” são interconectadas através dos “barramentos”, que são conexões<br />
físicas (trilhas metalizadas) disponíveis no chip. Depen<strong>de</strong>ndo do tipo do PLD envolvido<br />
(FPGA e CPLD), <strong>de</strong> sua complexida<strong>de</strong> e <strong>de</strong> seu fabricante, há diversos recursos e modos <strong>de</strong><br />
conexão <strong>de</strong>sses barramentos.<br />
A.2.1 – Arquitetura e características <strong>de</strong> funcionamento do CPLD e FPGA<br />
Ambos dispositivos lógicos programáveis, muitas vezes, são produzidos pelos<br />
mesmos fabricantes. Porém, existem muitas diferenças entre as tecnologias associadas.<br />
A diferença fundamental entre um CPLD e um FPGA está na concepção dos<br />
barramentos. Um CPLD é composto por barramentos contínuos, enquanto que um FPGA, por<br />
barramentos segmentados. Nas Figuras A.5 e A.6, são mostrados exemplos (<strong>de</strong> forma<br />
simplificada) das arquiteturas dos dispositivos CPLD e FPGA, respectivamente. Em ambas<br />
as Figuras, é <strong>de</strong>stacada a e conexão entre os elementos A, B e C, localizados em três células<br />
lógicas distintas.<br />
Barramento<br />
contínuo<br />
A B<br />
Figura A.5 – Representação simplificada da arquitetura <strong>de</strong> um PLD.<br />
C<br />
Célula lógica<br />
(PLA ou PAL)<br />
O barramento contínuo (no CPLD) é constituído por linhas <strong>de</strong> metal <strong>de</strong> comprimento<br />
uniforme que atravessam o integrado no comprimento e na largura (vertical x horizontal).<br />
Portanto, a resistência e a capacitância <strong>de</strong> todas interconexões possuem valores fixos, fazendo<br />
245
com que os intervalos <strong>de</strong> propagação (<strong>de</strong>lay) entre quaisquer duas células lógicas do<br />
dispositivo sejam constantes.<br />
Canais <strong>de</strong><br />
roteamento<br />
Barramento<br />
segmentado<br />
Célula<br />
lógica<br />
A B<br />
Figura A.6 – Representação simplificada da arquitetura <strong>de</strong> um FPGA.<br />
C<br />
Caixa <strong>de</strong><br />
conexão<br />
O barramento segmentado (no FPGA) é constituído por vários segmentos <strong>de</strong> metal que<br />
também atravessam o integrado nas direções horizontal e vertical. Entretanto, estes segmentos<br />
po<strong>de</strong>m ser conectados <strong>de</strong> diversas maneiras através das “caixas <strong>de</strong> conexão” SB (Switch Box)<br />
programáveis existentes entre eles. Assim, o número <strong>de</strong> segmentos requeridos para conexão<br />
entre duas células não é constante ou previsível, <strong>de</strong>pen<strong>de</strong> fortemente da disposição das células<br />
e das múltiplas possibilida<strong>de</strong>s <strong>de</strong> interconexão entre elas.<br />
Como não é possível conhecer, antes do roteamento (interconexão das células), o<br />
número <strong>de</strong> segmentos requeridos para conexão entre células, não é possível quantizar os<br />
atrasos <strong>de</strong> propagação. O atraso <strong>de</strong> uma dada estrutura lógica é função <strong>de</strong> um atraso <strong>de</strong>vido<br />
ao barramento que varia <strong>de</strong> caso a caso mais o atraso da estrutura.<br />
Na Figura A.6, é observado que cada célula lógica do FPGA contém um único<br />
elemento. Em contrapartida, o CPLD (Figura A.5) contém vários elementos por célula lógica<br />
e, portanto, uma quantida<strong>de</strong> bem menor <strong>de</strong> células do que o FPGA. Cada célula lógica do<br />
CPLD é similar a um dispositivo <strong>de</strong> arranjo lógico programável (PLA ou PAL).<br />
A menor granularida<strong>de</strong> (menor quantida<strong>de</strong> <strong>de</strong> células) do CPLD, juntamente com sua<br />
estrutura <strong>de</strong> conexão contínua, facilita sua programação, possibilita melhor <strong>de</strong>sempenho do<br />
246
sistema (atraso <strong>de</strong> propagação fixo) e permite melhor utilização das células lógicas para certas<br />
aplicações. A estrutura contínua permite ainda que pequenas modificações na lógica sejam<br />
feitas sem <strong>de</strong>gradação no <strong>de</strong>sempenho.<br />
Como o FPGA <strong>de</strong>pen<strong>de</strong> fortemente do roteamento, estas mesmas modificações<br />
po<strong>de</strong>riam acarretar numa queda sensível <strong>de</strong> <strong>de</strong>sempenho <strong>de</strong>vido à necessida<strong>de</strong> <strong>de</strong> um novo<br />
roteamento. Por outro lado, a maior granularida<strong>de</strong> e recursos <strong>de</strong> roteamento do FPGA resulta<br />
em maior flexibilida<strong>de</strong> para implementar funções aritméticas e projetos gran<strong>de</strong>s e complexos,<br />
enquanto que o CPLD está restrito a projetos bem menores.<br />
Entretanto, a arquitetura dos FPGAs mais mo<strong>de</strong>rnos (por exemplo os FPGAs da<br />
família Virtex-5), por ser constituída <strong>de</strong> gran<strong>de</strong> quantida<strong>de</strong> <strong>de</strong> camadas <strong>de</strong> metal, resulta em<br />
maior <strong>de</strong>nsida<strong>de</strong> <strong>de</strong> conexões programáveis, minimizando os problemas <strong>de</strong> roteamento<br />
comumente encontrados nas famílias mais antigas [56].<br />
O FPGA, tipicamente, é baseado em RAM (Random Access Memory). Isto significa<br />
que precisa ser reconfigurado (reprogramado) após cada corte do suprimento <strong>de</strong> energia.<br />
O CPLD é baseado em EEPROM (Electrically Erasable Programmable Read-Only<br />
Memory), portanto não precisa ser reprogramado a cada corte do suprimento <strong>de</strong> energia.<br />
A.2.2 – Dispositivos FPGAs e Linguagem VHDL<br />
Por <strong>de</strong>finição, FPGAs são circuitos programáveis compostos por um conjunto <strong>de</strong><br />
células lógicas ou blocos lógicos alocados em forma <strong>de</strong> uma matriz.<br />
Os blocos lógicos po<strong>de</strong>m ser utilizados como blocos <strong>de</strong> construção para se<br />
implementar qualquer tipo <strong>de</strong> funcionalida<strong>de</strong> <strong>de</strong>sejada, <strong>de</strong>s<strong>de</strong> máquinas <strong>de</strong> estado <strong>de</strong> baixa<br />
complexida<strong>de</strong> até microprocessadores completos. Em geral, a funcionalida<strong>de</strong> e o roteamento<br />
<strong>de</strong>stes blocos são configuráveis via software. A arquitetura básica <strong>de</strong> um FPGA po<strong>de</strong> variar<br />
<strong>de</strong> fabricante para fabricante, <strong>de</strong> família para família ou até em uma mesma família po<strong>de</strong><br />
existir variações, mas alguns elementos fundamentais são mantidos <strong>de</strong>s<strong>de</strong> o seu surgimento no<br />
mercado, na década <strong>de</strong> 80, do século XX [56, 57 e 59]. Estes elementos fundamentais são<br />
<strong>de</strong>stacados na Figura A.7 e listados a seguir:<br />
��CLB (Configurable Logic Block): bloco lógico configurável. O CLB representa<br />
cada célula lógica <strong>de</strong>stacada na Figura A.6;<br />
��IOB (In/Out Block): bloco <strong>de</strong> entrada e saída, localizado na periferia dos FPGAs,<br />
são responsáveis pela interface com o ambiente;<br />
��SB (Switch Box): caixa <strong>de</strong> conexão, responsável pela interconexão entre os CLBs,<br />
através dos canais <strong>de</strong> roteamento.<br />
247
IOB<br />
IOB<br />
IOB IOB<br />
Canais <strong>de</strong><br />
SB SB SB<br />
Roteamento<br />
CLB CLB<br />
SB SB SB<br />
CLB<br />
CLB<br />
SB SB SB<br />
IOB<br />
Figura A.7 – Representação dos elementos básicos <strong>de</strong> um FPGA.<br />
Nos últimos anos a quantida<strong>de</strong> <strong>de</strong> portas lógicas disponíveis num FPGA tem crescido<br />
num ritmo muitíssimo acelerado, possibilitando a implementação <strong>de</strong> arquiteturas cada vez<br />
mais complexas. Adicionalmente, alguns dispositivos FPGAs, <strong>de</strong> acordo com a sua evolução,<br />
po<strong>de</strong>m possuir recursos lógicos adicionais, tais como: unida<strong>de</strong>s lógicas aritméticas, blocos <strong>de</strong><br />
memórias, blocos <strong>de</strong> codificadores/<strong>de</strong>codificadores <strong>de</strong> padrões <strong>de</strong> sinais, blocos otimizados <strong>de</strong><br />
multiplicadores, e até mesmo processadores.<br />
Alguns exemplos <strong>de</strong> aplicações utilizando FPGAs incluem: Previsão <strong>de</strong> tempo: HDTV<br />
e CATV; Consumo: Decodificador <strong>de</strong> áudio, ví<strong>de</strong>o games e sistemas <strong>de</strong> karaokê; Transportes:<br />
Sistemas <strong>de</strong> Estrada <strong>de</strong> Ferro; Industrial: Controle e acionamento <strong>de</strong> fontes chaveadas,<br />
equipamentos <strong>de</strong> teste e medidas, equipamentos médicos, controle remoto, robótica;<br />
Comunicação <strong>de</strong> Dados: Multiplexadores, roteadores, mo<strong>de</strong>ms, ví<strong>de</strong>o conferência;<br />
Telecomunicação: Interfaces, compressor <strong>de</strong> dados, controlador <strong>de</strong> voice-mail; Militar:<br />
Sistemas <strong>de</strong> Computadores, comunicação e controle <strong>de</strong> fogo; Computadores: Interfaces <strong>de</strong><br />
Memórias, controladores, co-processadores, multimídias e gráficos; Periféricos:<br />
Controladores <strong>de</strong> disco, ví<strong>de</strong>o, FAX, máquinas registradoras, mo<strong>de</strong>ms terminais, impressoras,<br />
scanners, <strong>de</strong>ntre outros. Atualmente, o uso <strong>de</strong> FPGAs se <strong>de</strong>staca na área <strong>de</strong> processos<br />
embarcados, on<strong>de</strong> um processador é interligado a um sistema maior com o objetivo <strong>de</strong><br />
auxiliar no controle e execução <strong>de</strong> tarefas. É necessário salientar, que a utilização <strong>de</strong> FPGAs é<br />
uma tecnologia relativamente nova, portanto a cada dia novas aplicações são implementadas.<br />
IOB<br />
IOB IOB<br />
248
Há vários parâmetros para se medir o <strong>de</strong>sempenho <strong>de</strong> circuitos digitais em FPGAs,<br />
sendo que os principais são: a ocupação espacial, que <strong>de</strong>termina quantos componentes são<br />
necessários para implementar o circuito e o <strong>de</strong>sempenho temporal, que <strong>de</strong>termina o tempo <strong>de</strong><br />
atraso do sinal (informação) através do circuito. Ao implementar um circuito digital <strong>de</strong>seja-se<br />
que o espaço utilizado e o tempo <strong>de</strong> execução sejam os menores possíveis. Isto é, o circuito<br />
projetado <strong>de</strong>ve ser rápido e ocupar pouco espaço na pastilha. Contudo, satisfazer<br />
simultaneamente estes dois critérios nem sempre é possível, seja qual for a tecnologia <strong>de</strong><br />
projeto para circuitos digitais empregada.<br />
Os dispositivos FPGAs, atualmente, ainda são menos requisitados em aplicações<br />
industriais do que os DSPs (Digital Signal Processing). Devido o FPGA ter um custo <strong>de</strong><br />
compra ainda elevado, comparando-se com o DPS, a sua consolidação no mercado ten<strong>de</strong> a ser<br />
mais lenta. Entretanto, existem trabalhos ressaltando algumas vantagens do FPGA sobre o<br />
DSP [58]. O DSP usa arquiteturas especiais para acelerar cálculos repetitivos. A<br />
característica mais importante, especialmente útil em processamento digital <strong>de</strong> sinal e<br />
simulação <strong>de</strong> sistema <strong>de</strong> potência, é a habilida<strong>de</strong> <strong>de</strong> realizar uma ou mais operações <strong>de</strong><br />
multiplicação em um único ciclo. Além disso, o DSP possui arquiteturas <strong>de</strong> memórias <strong>de</strong><br />
múltiplo acesso que permitem o processador carregar simultaneamente vários operandos, tais<br />
como, amostra <strong>de</strong> dados e coeficientes, em paralelo com uma instrução em andamento.<br />
Embora o DSP seja um processador matemático especializado, e consiga realizar múltiplas<br />
instruções em um único ciclo <strong>de</strong> clock, o seu processo como um todo é seqüencial (ou série),<br />
tornando-se menos eficiente para algoritmos que <strong>de</strong>pen<strong>de</strong>m <strong>de</strong> duas ou mais avaliações<br />
simultâneas. Além disso, consegue processar geralmente um único canal <strong>de</strong> entrada (dado<br />
externo amostrado) por vez. Os DSPs mais mo<strong>de</strong>rnos já possuem unida<strong>de</strong>s paralelas,<br />
conseguem processar até dois canais <strong>de</strong> dados simultaneamente.<br />
O FPGA por sua vez, permite que operações distintas como, a aquisição <strong>de</strong> vários<br />
dados, cálculos matemáticos e avaliação <strong>de</strong> dados ocorram simultaneamente.<br />
Os dispositivos FPGAs mais recentes já dispõem internamente <strong>de</strong> blocos DSP<br />
melhorando o <strong>de</strong>sempenho em operações lógicas, como: <strong>de</strong>slocamento (<strong>de</strong>fasagem), adição,<br />
multiplicação, multiplicações complexas, etc. Isto possibilita implementar filtros,<br />
transformadas e operações em ponto flutuante mais eficientemente [56]. Neste sentido tornase<br />
viável a substituição <strong>de</strong> circuitos convencionais implementados em eletrônica <strong>de</strong> potência.<br />
Para a programação e posterior implementação da tecnologia via FPGA, é necessário<br />
utilizar alguma linguagem que seja capaz <strong>de</strong> mo<strong>de</strong>lar a estrutura e/ou o comportamento <strong>de</strong> um<br />
hardware, sendo esta linguagem, <strong>de</strong>nominada <strong>de</strong> linguagem <strong>de</strong> <strong>de</strong>scrição <strong>de</strong> hardware (HDL).<br />
249
Existem dois aspectos importantes para a <strong>de</strong>scrição <strong>de</strong> um hardware que uma HDL<br />
po<strong>de</strong> facilitar: o verda<strong>de</strong>iro comportamento abstrato e a estrutura do hardware. O<br />
comportamento abstrato significa que uma linguagem <strong>de</strong> <strong>de</strong>scrição <strong>de</strong> hardware é estruturada<br />
<strong>de</strong> maneira a facilitar a <strong>de</strong>scrição abstrata do comportamento do hardware para propósitos <strong>de</strong><br />
especificação, sendo o comportamento mo<strong>de</strong>lado e representado em vários níveis <strong>de</strong> abstração<br />
durante o projeto. Já a estrutura <strong>de</strong> hardware, possibilita o mo<strong>de</strong>lamento <strong>de</strong> uma estrutura <strong>de</strong><br />
hardware em uma linguagem <strong>de</strong> <strong>de</strong>scrição in<strong>de</strong>pen<strong>de</strong>nte do comportamento do circuito. Desta<br />
forma, po<strong>de</strong>-se programar em HDL, o comportamento do circuito ou os seus elementos e<br />
interligações que o mesmo <strong>de</strong>ve conter. As linguagens <strong>de</strong> <strong>de</strong>scrição <strong>de</strong> hardware<br />
proporcionam uma interface comum entre as equipes <strong>de</strong> <strong>de</strong>senvolvimento <strong>de</strong> sistemas e entre<br />
ferramentas <strong>de</strong> <strong>de</strong>senvolvimento, permitindo uma forma <strong>de</strong> intercâmbio <strong>de</strong> informações<br />
comum em todos os níveis <strong>de</strong> <strong>de</strong>senvolvimento do projeto. Além disso, a implantação <strong>de</strong> um<br />
sistema em HDL possibilita a incorporação <strong>de</strong> melhorias em projetos <strong>de</strong> longa vida útil.<br />
Alguns exemplos <strong>de</strong> linguagens HDL são: VHDL,VERILOG, AHDL, Han<strong>de</strong>l-C, SDL, ISP,<br />
<strong>de</strong>ntre outras.<br />
A linguagem VHDL é uma linguagem padronizada para <strong>de</strong>screver componentes<br />
digitais, permitindo a transferência <strong>de</strong> componentes ou projetos para qualquer tecnologia em<br />
construção <strong>de</strong> hardware existente ou que ainda será <strong>de</strong>senvolvida. A linguagem VHDL<br />
firmou-se como padrão internacional, e <strong>de</strong>sta forma, toda ferramenta comercial <strong>de</strong> síntese <strong>de</strong><br />
circuitos aceita ao menos um subconjunto do VHDL. A utilização <strong>de</strong>sta linguagem manifestase<br />
em diversos aspectos do projeto, <strong>de</strong>s<strong>de</strong> a documentação do sistema, simulação em diversos<br />
níveis, simplifica a migração tecnológica até a reutilização <strong>de</strong> recursos já programados.<br />
O surgimento da VHDL se fez necessário <strong>de</strong>vido ao rápido avanço tecnológico<br />
alcançado pelas indústrias <strong>de</strong> circuito integrado, tendo como ápice a tecnologia <strong>de</strong> alta<br />
velocida<strong>de</strong> VHSIC (Very High Speed Integrated Circuit), o que permitia uma maior<br />
integração e conseqüentemente uma maior complexida<strong>de</strong> <strong>de</strong> circuitos contidos numa mesma<br />
pastilha. Algumas vantagens da utilização <strong>de</strong>sta linguagem estão na redução do tempo e custo<br />
<strong>de</strong> <strong>de</strong>senvolvimento; maior nível <strong>de</strong> abstração; projetos in<strong>de</strong>pen<strong>de</strong>ntes da tecnologia e na<br />
facilida<strong>de</strong> <strong>de</strong> atualização dos projetos. Além disso, o VHDL foi adotado como uma linguagem<br />
padrão IEEE (Institute of Electrical and Electronics Engineers), facilitando a migração <strong>de</strong><br />
código entre diversas ferramentas comerciais <strong>de</strong> simulação e assegurando o sucesso da<br />
linguagem.<br />
Em VHDL existem duas formas para <strong>de</strong>scrição <strong>de</strong> circuitos digitais: a estrutural e a<br />
comportamental. A forma estrutural, que remete à estrutura do hardware, é uma <strong>de</strong>scrição<br />
250
idêntica ao circuito esquemático, utilizando-se <strong>de</strong> bibliotecas específicas do software (Portas<br />
AND, OR, NAND, etc.). Já a forma comportamental, não está vinculada a um circuito e sim<br />
a uma idéia a ser implementada. Portanto, a <strong>de</strong>scrição comportamental é uma forma trivial <strong>de</strong><br />
programação, como a linguagem C++, por exemplo, dando mais liberda<strong>de</strong> ao projetista na<br />
busca <strong>de</strong> uma otimização do projeto. Esta metodologia facilita a <strong>de</strong>scrição <strong>de</strong> circuitos on<strong>de</strong> a<br />
estrutura interna não está disponível, mas o seu funcionamento e comportamento po<strong>de</strong>m ser<br />
interpretados. No entanto, é comum a utilização <strong>de</strong> ambas as maneiras para o projeto <strong>de</strong> um<br />
sistema mais complexo. Em relação à programação via comportamento, tem-se a vantagem da<br />
redução do número <strong>de</strong> elementos que o projetista <strong>de</strong>ve gerenciar e que o projeto po<strong>de</strong> ser<br />
<strong>de</strong>senvolvido sem levar em consi<strong>de</strong>ração informações sobre a estrutura final, a tecnologia<br />
alvo e os <strong>de</strong>talhes <strong>de</strong> implementação. Além disso, VHDL foi <strong>de</strong>senvolvida para mo<strong>de</strong>lar<br />
todos os níveis <strong>de</strong> um projeto, po<strong>de</strong>ndo <strong>de</strong>screver <strong>de</strong>s<strong>de</strong> transistores <strong>de</strong> baixo-nível até<br />
sistemas altamente complexos. Esta linguagem po<strong>de</strong> suportar rotinas matemáticas<br />
extremamente complexas e permite a <strong>de</strong>scrição da estrutura <strong>de</strong> um sistema através <strong>de</strong><br />
subsistemas e como os mesmos estão interconectados.<br />
Dentro do VHDL, se <strong>de</strong>stacam as metodologias <strong>de</strong> projeto do tipo bottom-up ou topdown.<br />
A metodologia é <strong>de</strong>nominada <strong>de</strong> bottom-up quando o projetista implementa o sistema a<br />
partir <strong>de</strong> componentes básicos, como por exemplo, portas lógicas e transistores, ou através <strong>de</strong><br />
componentes primitivos presentes em bibliotecas. Esta metodologia usualmente requer uma<br />
fase anterior <strong>de</strong> projeto on<strong>de</strong> o sistema é subdividido em pequenos blocos. A metodologia <strong>de</strong><br />
projeto top-down po<strong>de</strong> ser consi<strong>de</strong>rada como a metodologia <strong>de</strong> projeto mais tradicional, on<strong>de</strong><br />
o projetista implementa o sistema a partir <strong>de</strong> sua especificação funcional e somente <strong>de</strong>pois é<br />
utilizado algum processo <strong>de</strong> síntese para obter os <strong>de</strong>talhes finais <strong>de</strong> implementação.<br />
A <strong>de</strong>scrição do projeto top-down codificada, utilizando VHDL, po<strong>de</strong> ser simulada<br />
utilizando um <strong>de</strong>terminado conjunto <strong>de</strong> estímulos. Uma vez constatada a funcionalida<strong>de</strong> do<br />
projeto, a <strong>de</strong>scrição em VHDL po<strong>de</strong> ser sintetizada para a tecnologia alvo e este circuito<br />
também po<strong>de</strong> ser simulado a fim <strong>de</strong> verificar a valida<strong>de</strong> do mo<strong>de</strong>lo em hardware .<br />
Um dos principais benefícios da utilização <strong>de</strong> metodologias <strong>de</strong> projeto do tipo topdown,<br />
em conjunto com códigos <strong>de</strong> <strong>de</strong>scrição <strong>de</strong> hardware, está no fato <strong>de</strong> que todo o<br />
processo <strong>de</strong> <strong>de</strong>senvolvimento po<strong>de</strong> ser efetuado em um formato comum, num nível <strong>de</strong><br />
abstração elevado e possibilita a utilização <strong>de</strong> ferramentas <strong>de</strong> automação <strong>de</strong> projetos <strong>de</strong> forma<br />
eletrônica (EDA – Electronic Design Automation) <strong>de</strong>senvolvidas por outros fabricantes, no<br />
intuito <strong>de</strong> facilitar a concepção e implementação do projeto [59 e 60].<br />
251
APÊNDICE B<br />
B – Código VHDL – Modulação por histerese<br />
Componente: “Gerenciador Controle”<br />
library IEEE;<br />
use IEEE.STD_LOGIC_1164.ALL;<br />
use IEEE.STD_LOGIC_ARITH.ALL;<br />
use IEEE.STD_LOGIC_UNSIGNED.ALL;<br />
entity gerenciador_controle is<br />
Port ( Clk_in_gerCont : in std_logic:='0';<br />
Sclk_1_gerCont : out std_logic:='0';<br />
Sclk_2_gerCont : out std_logic:='0';<br />
Sclk_3_gerCont : out std_logic:='0';<br />
Sclk_gerCont : out std_logic:='0';<br />
CS_Sepic_1_gerCont : out std_logic:='0';<br />
CS_Sepic_2_gerCont : out std_logic:='0';<br />
CS_Sepic_3_gerCont : out std_logic:='0';<br />
CS_IRetif1_gerCont : out std_logic:='0';<br />
D_in_gerCont : in std_logic:='0';<br />
D_in_1_gerCont : in std_logic:='0';<br />
D_in_2_gerCont : in std_logic:='0';<br />
D_in_3_gerCont : in std_logic:='0';<br />
SW5_Aquisicao_gerCont : in std_logic:='0';<br />
PulsoSEPIC_1_gerCont : out std_logic:='0';<br />
PulsoSEPIC_2_gerCont : out std_logic:='0';<br />
PulsoSEPIC_3_gerCont : out std_logic:='0' );<br />
end gerenciador_controle;<br />
architecture Behavioral of gerenciador_controle is<br />
component aquisicao_gerenciador<br />
Port ( Clk_in_gerAq : in std_logic:='0';<br />
Sclk_1_gerAq : out std_logic:='0';<br />
Sclk_2_gerAq : out std_logic:='0';<br />
Sclk_3_gerAq : out std_logic:='0';<br />
Sclk_gerAq : out std_logic:='0';<br />
CS_Sepic_1_gerAq : out std_logic:='0';<br />
CS_Sepic_2_gerAq : out std_logic:='0';<br />
CS_Sepic_3_gerAq : out std_logic:='0';<br />
CS_IRetif1_gerAq : out std_logic:='0';<br />
D_in_gerAq : in std_logic:='0';<br />
D_in_1_gerAq : in std_logic:='0';<br />
D_in_2_gerAq : in std_logic:='0';<br />
D_in_3_gerAq : in std_logic:='0';<br />
dado_gerAq : out std_logic_vector(7 downto 0):="00000000";<br />
dado_1_gerAq : out std_logic_vector(7 downto 0):="00000000";<br />
dado_2_gerAq : out std_logic_vector(7 downto 0):="00000000";<br />
dado_3_gerAq : out std_logic_vector(7 downto 0):="00000000";<br />
SW4_SEPICs_gerCont : in std_logic:='0';<br />
Semiciclo_Va_gerCont : in std_logic:='0';<br />
Semiciclo_Vb_gerCont : in std_logic:='0';<br />
Semiciclo_Vc_gerCont : in std_logic:='0';<br />
SW5_Aquisicao_gerAq : in std_logic:='0' );<br />
end component;<br />
component gerenciador_offset_aquisicao<br />
252
Port ( gerOffset_Clk: in std_logic:='0';<br />
gerOffset_IRetif1 : in std_logic_vector(7 downto 0):="00000000";<br />
gerOffset_SW5_Aquisicao: in std_logic:='0';<br />
gerOffset_Iin1 : in std_logic_vector(7 downto 0):="00000000";<br />
gerOffset_Iin1_offset : out std_logic_vector(7 downto 0):="00000000";<br />
gerOffset_Iin2 : in std_logic_vector(7 downto 0):="00000000";<br />
gerOffset_Iin2_offset : out std_logic_vector(7 downto 0):="00000000";<br />
gerOffset_Iin3 : in std_logic_vector(7 downto 0):="00000000";<br />
gerOffset_Iin3_offset : out std_logic_vector(7 downto 0):="00000000" );<br />
end component;<br />
component gerenciador_GeraRefSEPIC<br />
Port ( clk_gerRef : in std_logic:='0';<br />
Iretif1_gerRef : in std_logic_vector(7 downto 0):="00000000";<br />
Isin_1_gerRef : in std_logic_vector (7 downto 0):="00000000";<br />
Isin_2_gerRef : in std_logic_vector (7 downto 0):="00000000";<br />
Isin_3_gerRef : in std_logic_vector (7 downto 0):="00000000";<br />
IsenRef_1_gerRef : out std_logic_vector(8 downto 0):="000000000";<br />
IsenRef_2_gerRef : out std_logic_vector(8 downto 0):="000000000";<br />
IsenRef_3_gerRef : out std_logic_vector(8 downto 0):="000000000" );<br />
end component;<br />
component Sinal_sin_gerenciador<br />
Port ( Clk_in_gerSin: in std_logic:='0';<br />
Semiciclo_Va_gerSin: in std_logic:='0';<br />
Semiciclo_Vb_gerSin: in std_logic:='0';<br />
Semiciclo_Vc_gerSin: in std_logic:='0';<br />
SW5_Aquisicao_gerSin: in std_logic:='0';<br />
Isin_1_gerSin : out std_logic_vector (7 downto 0):="00000000";<br />
Isin_2_gerSin : out std_logic_vector (7 downto 0):="00000000";<br />
Isin_3_gerSin : out std_logic_vector (7 downto 0):="00000000" );<br />
end component;<br />
component Modulador_Histerese_gerenciador<br />
port( Clk_Mod_gerHist: in std_logic:='0';<br />
Iin_1_gerHist : in std_logic_vector (7 downto 0):="00000000";<br />
Iin_2_gerHist : in std_logic_vector (7 downto 0):="00000000";<br />
Iin_3_gerHist : in std_logic_vector (7 downto 0):="00000000";<br />
Ref_Sin_1_gerHist : in std_logic_vector (8 downto 0):="000000000";<br />
Ref_Sin_2_gerHist : in std_logic_vector (8 downto 0):="000000000";<br />
Ref_Sin_3_gerHist : in std_logic_vector (8 downto 0):="000000000";<br />
On_Sp1_gerHist: in std_logic:='0';<br />
On_Sp2_gerHist: in std_logic:='0';<br />
On_Sp3_gerHist: in std_logic:='0';<br />
PulsoSEPIC_1_gerHist: out std_logic:='0';<br />
PulsoSEPIC_2_gerHist: out std_logic:='0';<br />
PulsoSEPIC_3_gerHist: out std_logic:='0' );<br />
end component;<br />
component Barramento_Va_Vb_Vc<br />
Port ( Clk_in: in std_logic:='0';<br />
Clk_20us: out std_logic:='0';<br />
On_sp1: out std_logic:='0';<br />
On_sp2: out std_logic:='0';<br />
On_sp3: out std_logic:='0';<br />
SW5_Aquisicao: in std_logic:='0';<br />
SW4_SEPICs: in std_logic:='0';<br />
Semiciclo_Va: in std_logic:='0';<br />
Semiciclo_Vb: in std_logic:='0';<br />
Semiciclo_Vc: in std_logic:='0';<br />
Semiciclo_Va_out: out std_logic:='0';<br />
Semiciclo_Vb_out: out std_logic:='0';<br />
Semiciclo_Vc_out: out std_logic:='0' );<br />
end component;<br />
253
Signal Sinal_dado: std_logic_vector(7 downto 0):="00000000";<br />
Signal Sinal_dado_1: std_logic_vector(7 downto 0):="00000000";<br />
Signal Sinal_dado_2: std_logic_vector(7 downto 0):="00000000";<br />
Signal Sinal_dado_3: std_logic_vector(7 downto 0):="00000000";<br />
Signal Sinal_Iin1_Offset: std_logic_vector(7 downto 0):="00000000";<br />
Signal Sinal_Iin2_Offset: std_logic_vector(7 downto 0):="00000000";<br />
Signal Sinal_Iin3_Offset: std_logic_vector(7 downto 0):="00000000";<br />
Signal Sinal_Isin_1: std_logic_vector(7 downto 0):="00000000";<br />
Signal Sinal_Isin_2: std_logic_vector(7 downto 0):="00000000";<br />
Signal Sinal_Isin_3: std_logic_vector(7 downto 0):="00000000";<br />
Signal Sinal_Ref_Sin_1: std_logic_vector(8 downto 0):="000000000";<br />
Signal Sinal_Ref_Sin_2: std_logic_vector(8 downto 0):="000000000";<br />
Signal Sinal_Ref_Sin_3: std_logic_vector(8 downto 0):="000000000";<br />
Signal Sinal_On_sp1: std_logic:='0';<br />
Signal Sinal_On_sp2: std_logic:='0';<br />
Signal Sinal_On_sp3: std_logic:='0';<br />
Signal Sinal_Semiciclo_Va: std_logic:='0';<br />
Signal Sinal_Semiciclo_Vb: std_logic:='0';<br />
Signal Sinal_Semiciclo_Vc: std_logic:='0';<br />
begin<br />
Inst_aquisicao_gerenciador : aquisicao_gerenciador port map<br />
( Clk_in_gerAq => Clk_in_gerCont,<br />
Clk_200ns_gerAq => Sinal_Clk_200ns,<br />
Sclk_1_gerAq => Sclk_1_gerCont,<br />
Sclk_2_gerAq => Sclk_2_gerCont,<br />
Sclk_3_gerAq => Sclk_3_gerCont,<br />
Sclk_gerAq => Sclk_gerCont,<br />
CS_Sepic_1_gerAq => CS_Sepic_1_gerCont,<br />
CS_Sepic_2_gerAq => CS_Sepic_2_gerCont,<br />
CS_Sepic_3_gerAq => CS_Sepic_3_gerCont,<br />
CS_IRetif1_gerAq => CS_IRetif1_gerCont,<br />
D_in_gerAq => D_in_gerCont,<br />
D_in_1_gerAq => D_in_1_gerCont,<br />
D_in_2_gerAq => D_in_2_gerCont,<br />
D_in_3_gerAq => D_in_3_gerCont,<br />
dado_gerAq => Sinal_dado,<br />
dado_1_gerAq => Sinal_dado_1,<br />
dado_2_gerAq => Sinal_dado_2,<br />
dado_3_gerAq => Sinal_dado_3,<br />
SW5_Aquisicao_gerAq => SW5_Aquisicao_gerCont );<br />
Inst_gerenciador_offset_aquisicao: gerenciador_offset_aquisicao port map<br />
( gerOffset_SW5_Aquisicao => SW5_Aquisicao_gerCont,<br />
gerOffset_Clk => Clk_in_gerCont,<br />
gerOffset_IRetif1 => Sinal_dado,<br />
gerOffset_Iin1 => Sinal_dado_1,<br />
gerOffset_Iin2 => Sinal_dado_2,<br />
gerOffset_Iin3 => Sinal_dado_3,<br />
gerOffset_Iin1_offset => Sinal_Iin1_Offset,<br />
gerOffset_Iin2_offset => Sinal_Iin2_Offset,<br />
gerOffset_Iin3_offset => Sinal_Iin3_Offset );<br />
Inst_gerenciador_GeraRefSEPIC: gerenciador_GeraRefSEPIC port map<br />
( clk_gerRef => Sinal_Clk_fs,<br />
Isin_1_gerRef => Sinal_Isin_1,<br />
Isin_2_gerRef => Sinal_Isin_2,<br />
Isin_3_gerRef => Sinal_Isin_3,<br />
Iretif1_gerRef => Sinal_dado,<br />
IsenRef_1_gerRef => Sinal_Ref_Sin_1,<br />
254
IsenRef_2_gerRef => Sinal_Ref_Sin_2,<br />
IsenRef_3_gerRef => Sinal_Ref_Sin_3 );<br />
Inst_Sinal_sin_gerenciador: Sinal_sin_gerenciador port map<br />
( Clk_in_gerSin => Clk_in_gerCont,<br />
Semiciclo_Va_gerSin => Sinal_Semiciclo_Va,<br />
Semiciclo_Vb_gerSin => Sinal_Semiciclo_Vb,<br />
Semiciclo_Vc_gerSin => Sinal_Semiciclo_Vc,<br />
SW5_Aquisicao_gerSin => SW5_Aquisicao_gerCont,<br />
SW4_SEPICs => SW4_SEPICs_gerCont,<br />
Isin_1_gerSin => Sinal_Isin_1,<br />
Isin_2_gerSin => Sinal_Isin_2,<br />
Isin_3_gerSin => Sinal_Isin_3 );<br />
Inst_Modulador_Histerese_gerenciador: Modulador_Histerese_gerenciador port map<br />
( Clk_Mod_gerHist => Clk_in_gerCont,<br />
Iin_1_gerHist => Sinal_Iin1_Offset,<br />
Iin_2_gerHist => Sinal_Iin2_Offset,<br />
Iin_3_gerHist => Sinal_Iin3_Offset,<br />
On_Sp1_gerHist => Sinal_On_sp1,<br />
On_Sp2_gerHist => Sinal_On_sp2,<br />
On_Sp3_gerHist => Sinal_On_sp3,<br />
Ref_Sin_1_gerHist => Sinal_Ref_Sin_1,<br />
Ref_Sin_2_gerHist => Sinal_Ref_Sin_2,<br />
Ref_Sin_3_gerHist => Sinal_Ref_Sin_3,<br />
PulsoSEPIC_1_gerHist => PulsoSEPIC_1_gerCont,<br />
PulsoSEPIC_2_gerHist => PulsoSEPIC_2_gerCont,<br />
PulsoSEPIC_3_gerHist => PulsoSEPIC_3_gerCont );<br />
Inst_Barramento_Va_Vb_Vc: Barramento_Va_Vb_Vc port map<br />
( Clk_in => Clk_in_gerCont,<br />
Clk_20us => Sinal_Clk_fs,<br />
On_sp1 => Sinal_On_sp1,<br />
On_sp2 => Sinal_On_sp2,<br />
On_sp3 => Sinal_On_sp3,<br />
SW5_Aquisicao => SW5_Aquisicao_gerCont,<br />
SW4_SEPICs => SW4_SEPICs_gerCont,<br />
Semiciclo_Va => Semiciclo_Va_gerCont,<br />
Semiciclo_Vb => Semiciclo_Vb_gerCont,<br />
Semiciclo_Vc => Semiciclo_Vc_gerCont,<br />
Semiciclo_Va_out => Sinal_Semiciclo_Va,<br />
Semiciclo_Vb_out => Sinal_Semiciclo_Vb,<br />
Semiciclo_Vc_out => Sinal_Semiciclo_Vc );<br />
end Behavioral;<br />
Componente: “aquisicao_gerenciador”<br />
library IEEE;<br />
use IEEE.STD_LOGIC_1164.ALL;<br />
use IEEE.STD_LOGIC_ARITH.ALL;<br />
use IEEE.STD_LOGIC_UNSIGNED.ALL;<br />
entity aquisicao_gerenciador is<br />
Port ( Clk_in_gerAq : in std_logic:='0';<br />
Sclk_1_gerAq : out std_logic:='0';<br />
Sclk_2_gerAq : out std_logic:='0';<br />
Sclk_3_gerAq : out std_logic:='0';<br />
Sclk_gerAq : out std_logic:='0';<br />
CS_Sepic_1_gerAq : out std_logic:='0';<br />
CS_Sepic_2_gerAq : out std_logic:='0';<br />
CS_Sepic_3_gerAq : out std_logic:='0';<br />
255
CS_IRetif1_gerAq : out std_logic:='0';<br />
D_in_gerAq : in std_logic:='0';<br />
D_in_1_gerAq : in std_logic:='0';<br />
D_in_2_gerAq : in std_logic:='0';<br />
D_in_3_gerAq : in std_logic:='0';<br />
dado_gerAq : out std_logic_vector(7 downto 0):="00000000";<br />
dado_1_gerAq : out std_logic_vector(7 downto 0):="00000000";<br />
dado_2_gerAq : out std_logic_vector(7 downto 0):="00000000";<br />
dado_3_gerAq : out std_logic_vector(7 downto 0):="00000000";<br />
SW5_Aquisicao_gerAq : in std_logic:='0' );<br />
end aquisicao_gerenciador;<br />
architecture Behavioral of aquisicao_gerenciador is<br />
component aquisicao<br />
Port ( Clk_in: in std_logic:='0';<br />
SW5_Aquisicao: in std_logic:='0';<br />
D_in: in std_logic:='0';<br />
CS_8bits : out std_logic:='0';<br />
Sclk : out std_logic:='0';<br />
TipoAquisicao : in std_logic:='0';<br />
dado : out std_logic_vector(7 downto 0):="00000000" );<br />
end component;<br />
begin<br />
Inst_aquisicao_Iret1 : aquisicao port map<br />
( TipoAquisicao => '0',<br />
Clk_in => Clk_in_gerAq,<br />
SW5_Aquisicao => SW5_Aquisicao_gerAq,<br />
D_in => D_in_gerAq,<br />
CS_8bits => CS_IRetif1_gerAq,<br />
Sclk => Sclk_gerAq,<br />
dado => dado_gerAq );<br />
Inst_aquisicao_Sepic1 : aquisicao port map<br />
( TipoAquisicao => '1',<br />
Clk_in => Clk_in_gerAq,<br />
SW5_Aquisicao => SW5_Aquisicao_gerAq,<br />
D_in => D_in_1_gerAq,<br />
CS_8bits => CS_Sepic_1_gerAq,<br />
Sclk => Sclk_1_gerAq,<br />
dado => dado_1_gerAq );<br />
Inst_aquisicao_Sepic2 : aquisicao port map<br />
( TipoAquisicao => '1',<br />
Clk_in => Clk_in_gerAq,<br />
SW5_Aquisicao => SW5_Aquisicao_gerAq,<br />
D_in => D_in_2_gerAq,<br />
CS_8bits => CS_Sepic_2_gerAq,<br />
Sclk => Sclk_2_gerAq,<br />
dado => dado_2_gerAq );<br />
Inst_aquisicao_Sepic3 : aquisicao port map<br />
( TipoAquisicao => '1',<br />
Clk_in => Clk_in_gerAq,<br />
SW5_Aquisicao => SW5_Aquisicao_gerAq,<br />
D_in => D_in_3_gerAq,<br />
CS_8bits => CS_Sepic_3_gerAq,<br />
Sclk => Sclk_3_gerAq,<br />
dado => dado_3_gerAq );<br />
end Behavioral;<br />
256
Componente: “aquisicao” Obs: Referenciado no Capítulo 5 como Componente “A”<br />
library IEEE;<br />
use IEEE.STD_LOGIC_1164.ALL;<br />
use IEEE.STD_LOGIC_ARITH.ALL;<br />
use IEEE.STD_LOGIC_UNSIGNED.ALL;<br />
entity aquisicao is<br />
Port ( Clk_in: in std_logic:='0';<br />
SW5_Aquisicao: in std_logic:='0';<br />
D_in: in std_logic:='0';<br />
CS_8bits : out std_logic:='0';<br />
Sclk : out std_logic:='0';<br />
TipoAquisicao : in std_logic:='0';<br />
dado : out std_logic_vector(7 downto 0):="00000000" );<br />
end aquisicao;<br />
architecture Behavioral of aquisicao is<br />
type estados2 is (S0,S1,S2,S3,S4,S5,S6,S7,S8,S9,S10,S11,off);<br />
signal Aquis : estados2;<br />
type estados1 is (start,Son,Soff,Soff_1,Son_1,Son_2,Son_3);<br />
signal estado : estados1;<br />
Signal Sinal_Sclk: std_logic:='0';<br />
Signal Sinal_CS_8bits: std_logic:='0';<br />
Begin<br />
process(Clk_in)<br />
variable cont: integer range 0 to 63 :=0;<br />
variable cont_sclk: integer range 0 to 63 :=0;<br />
variable ValorCont1, ValorCont2 : integer:=0;<br />
variable ValorEspera : integer:=0;<br />
constant ValorAq : integer:=12;<br />
begin<br />
if(Clk_in'event and Clk_in='1') then<br />
if SW5_Aquisicao='0' then estado Sclk
if cont=ValorCont1 then cont:=0; estado
variable dado_temp : std_logic_vector(7 downto 0):="00000000";<br />
begin<br />
if(Sinal_Sclk'event and Sinal_Sclk='0') then<br />
if Sinal_CS_8bits='0' then<br />
D_in_temp:=D_in;<br />
case Aquis is<br />
when off =><br />
when others => null;<br />
end case;<br />
else Aquis D15:=D_in_temp; Aquis D14:=D_in_temp; Aquis D13:=D_in_temp; Aquis D12:=D_in_temp; Aquis D11:=D_in_temp; Aquis D10:=D_in_temp; Aquis D9:=D_in_temp; Aquis D8:=D_in_temp; Aquis D7:=D_in_temp; Aquis D6:=D_in_temp; Aquis D5:=D_in_temp; Aquis D4:=D_in_temp;<br />
dado_temp:=(D11&D10&D9&D8&D7&D6&D5&D4);<br />
dado
type estados1 is (Start_1,S1_ON);<br />
signal Estado1 : estados1;<br />
type estados2 is (Start_2,S2_ON);<br />
signal Estado2 : estados2;<br />
type estados3 is (Start_3,S3_ON);<br />
signal Estado3 : estados3;<br />
type estados4 is (Start,S_ON,S_OFF);<br />
signal GeraClock : estados4;<br />
signal Semiciclo_Va_temp: std_logic:='0';<br />
signal Semiciclo_Vb_temp: std_logic:='0';<br />
signal Semiciclo_Vc_temp: std_logic:='0';<br />
begin<br />
process(Clk_in)<br />
variable j: integer range 0 to 511 :=0;<br />
begin<br />
if(Clk_in'event and Clk_in='1') then<br />
if SW5_Aquisicao='0' then GeraClock j:=0; Clk_20us
when S1_ON => On_sp1
architecture Behavioral of gerenciador_GeraRefSEPIC is<br />
attribute box_type : string;<br />
component gerarefsepic10_clk_wrapper<br />
Port ( ce : in std_logic:='1';<br />
clk : in std_logic:='0';<br />
Isen1 : in std_logic_vector(7 downto 0):="00000000";<br />
Isen2 : in std_logic_vector(7 downto 0):="00000000";<br />
Isen3 : in std_logic_vector(7 downto 0):="00000000";<br />
Iretif1 : in std_logic_vector(7 downto 0):="00000000";<br />
IsenRef1 : out std_logic_vector(8 downto 0):="000000000";<br />
IsenRef2 : out std_logic_vector(8 downto 0):="000000000";<br />
IsenRef3 : out std_logic_vector(8 downto 0):="000000000" );<br />
end component;<br />
attribute box_type of gerarefsepic10_clk_wrapper : component is "black_box";<br />
begin<br />
Inst_gerarefsepic_clk_wrapper: gerarefsepic10_clk_wrapper port map<br />
( ce => '1',<br />
clk => clk_gerRef,<br />
Isen1 => Isin_1_gerRef,<br />
Isen2 => Isin_2_gerRef,<br />
Isen3 => Isin_3_gerRef,<br />
Iretif1 => Iretif1_gerRef,<br />
IsenRef1 => IsenRef_1_gerRef,<br />
IsenRef2 => IsenRef_2_gerRef,<br />
IsenRef3 => IsenRef_3_gerRef );<br />
end Behavioral;<br />
Componente: “gerenciador_offset_aquisicao”<br />
library IEEE;<br />
use IEEE.STD_LOGIC_1164.ALL;<br />
use IEEE.STD_LOGIC_ARITH.ALL;<br />
use IEEE.STD_LOGIC_UNSIGNED.ALL;<br />
entity gerenciador_offset_aquisicao is<br />
Port ( gerOffset_Clk: in std_logic:='0';<br />
gerOffset_IRetif1 : in std_logic_vector(7 downto 0):="00000000";<br />
gerOffset_SW5_Aquisicao: in std_logic:='0';<br />
gerOffset_Iin1 : in std_logic_vector(7 downto 0):="00000000";<br />
gerOffset_Iin1_offset : out std_logic_vector(7 downto 0):="00000000";<br />
gerOffset_Iin2 : in std_logic_vector(7 downto 0):="00000000";<br />
gerOffset_Iin2_offset : out std_logic_vector(7 downto 0):="00000000";<br />
gerOffset_Iin3 : in std_logic_vector(7 downto 0):="00000000";<br />
gerOffset_Iin3_offset : out std_logic_vector(7 downto 0):="00000000" );<br />
end gerenciador_offset_aquisicao;<br />
architecture Behavioral of gerenciador_offset_aquisicao is<br />
component Offset_aquisicao<br />
Port ( Clk_Offset: in std_logic:='0';<br />
SW5_Aquisicao : in std_logic:='0';<br />
Iin : in std_logic_vector(7 downto 0):="00000000";<br />
IRetif1 : in std_logic_vector(7 downto 0):="00000000";<br />
Iin_offset : out std_logic_vector(7 downto 0):="00000000" );<br />
end component;<br />
begin<br />
Inst_Offset_aquisicao_Sepic1 : Offset_aquisicao port map<br />
( Clk_Offset => gerOffset_Clk,<br />
SW5_Aquisicao => gerOffset_SW5_Aquisicao,<br />
262
Iin => gerOffset_Iin1,<br />
IRetif1 => gerOffset_IRetif1,<br />
Iin_offset => gerOffset_Iin1_offset );<br />
Inst_Offset_aquisicao_Sepic2 : Offset_aquisicao port map<br />
( Clk_Offset => gerOffset_Clk,<br />
SW5_Aquisicao => gerOffset_SW5_Aquisicao,<br />
Iin => gerOffset_Iin2,<br />
IRetif1 => gerOffset_IRetif1,<br />
Iin_offset => gerOffset_Iin2_offset );<br />
Inst_Offset_aquisicao_Sepic1 : Offset_aquisicao port map<br />
( Clk_Offset => gerOffset_Clk,<br />
SW5_Aquisicao => gerOffset_SW5_Aquisicao,<br />
Iin => gerOffset_Iin3,<br />
IRetif1 => gerOffset_IRetif1,<br />
Iin_offset => gerOffset_Iin3_offset );<br />
end Behavioral;<br />
Componente: “Offset_aquisicao”<br />
library IEEE;<br />
use IEEE.STD_LOGIC_1164.ALL;<br />
use IEEE.STD_LOGIC_ARITH.ALL;<br />
use IEEE.STD_LOGIC_UNSIGNED.ALL;<br />
entity Offset_aquisicao is<br />
Port ( Clk_Offset: in std_logic:='0';<br />
SW5_Aquisicao : in std_logic:='0';<br />
Iin : in std_logic_vector(7 downto 0):="00000000";<br />
IRetif1 : in std_logic_vector(7 downto 0):="00000000";<br />
Iin_offset : out std_logic_vector(7 downto 0):="00000000" );<br />
end Offset_aquisicao;<br />
architecture Behavioral of Offset_aquisicao is<br />
type estados is (Stemp,Son);<br />
signal Estado_offset : estados;<br />
type estados4 is (Start_4,S4_ON,S4_OFF);<br />
signal Estado4 : estados4;<br />
signal Aquis_partida : std_logic:='0';<br />
begin<br />
process(Clk_Offset)<br />
variable Iin_offset_var : std_logic_vector(7 downto 0):="00000000";<br />
variable Iin_var : std_logic_vector(7 downto 0):="00000000";<br />
variable IRetif1_var : std_logic_vector(7 downto 0):="00000000";<br />
variable dif1, dif2 : std_logic_vector(7 downto 0):="00000000";<br />
variable j: integer range 0 to 1023 :=0;<br />
begin<br />
if(Clk_Offset'event and Clk_Offset='1') then<br />
Iin_var:=Iin;<br />
IRetif1_var:=IRetif1;<br />
if SW5_Aquisicao='0' then Estado4 Aquis_partida
when S4_OFF => Aquis_partida
architecture Behavioral of Modulador_Histerese_gerenciador is<br />
component Modulador_Histerese<br />
port( Clk_Mod: in std_logic:='0';<br />
Iin : in std_logic_vector (7 downto 0):="00000000";<br />
Ref_Sin : in std_logic_vector (8 downto 0):="000000000";<br />
Pulso_SEPIC: out std_logic:='0';<br />
On_Sp: in std_logic:='0' );<br />
end component;<br />
begin<br />
Inst_Modulador_Histerese1 : Modulador_Histerese port map<br />
( Clk_Mod => Clk_Mod_gerHist,<br />
Iin => Iin_1_gerHist,<br />
Ref_Sin => Ref_Sin_1_gerHist,<br />
Pulso_SEPIC => PulsoSEPIC_1_gerHist,<br />
On_Sp => On_Sp1_gerHist );<br />
Inst_Modulador_Histerese2 : Modulador_Histerese port map<br />
( Clk_Mod => Clk_Mod_gerHist,<br />
Iin => Iin_2_gerHist,<br />
Ref_Sin => Ref_Sin_2_gerHist,<br />
Pulso_SEPIC => PulsoSEPIC_2_gerHist,<br />
On_Sp => On_Sp2_gerHist );<br />
Inst_Modulador_Histerese3 : Modulador_Histerese port map<br />
( Clk_Mod => Clk_Mod_gerHist,<br />
Iin => Iin_3_gerHist,<br />
Ref_Sin => Ref_Sin_3_gerHist,<br />
Pulso_SEPIC => PulsoSEPIC_3_gerHist,<br />
On_Sp => On_Sp3_gerHist );<br />
end Behavioral;<br />
Componente: “Modulador_Histerese” Obs: No Capítulo 5 : Componente “D”<br />
library IEEE;<br />
use IEEE.STD_LOGIC_1164.ALL;<br />
use IEEE.STD_LOGIC_ARITH.ALL;<br />
use IEEE.STD_LOGIC_UNSIGNED.ALL;<br />
entity Modulador_Histerese is<br />
port( Clk_Mod: in std_logic:='0';<br />
Control_Isin: in std_logic:='0';<br />
Iin : in std_logic_vector (7 downto 0):="00000000";<br />
Ref_Sin : in std_logic_vector (8 downto 0):="000000000";<br />
Pulso_SEPIC: out std_logic:='0';<br />
On_Sp: in std_logic:='0' );<br />
end Modulador_Histerese;<br />
architecture Behavioral of Modulador_Histerese is<br />
type estados2 is (SP2_Start,SP2_On,SP2_On_Pulso,SP2_Off,<br />
SP2_transicao_Off_0, SP2_transicao_On_1, SP2_OverCurrent);<br />
signal Gate_Sepic : estados2;<br />
signal Sinal_Clock : std_logic:='0';<br />
type estados4 is (Start,S_ON,S_OFF);<br />
signal GeraClock : estados4;<br />
begin<br />
process(Clk_Mod)<br />
variable j: integer range 0 to 511 :=0;<br />
variable On_Sp_var : std_logic:='0';<br />
begin<br />
if(Clk_Mod'event and Clk_Mod='1') then On_Sp_var:=On_Sp;<br />
265
if On_Sp_var='0' then GeraClock Sinal_Clock
if On_Sp_var='0' then Gate_Sepic=Iin_Pico then Gate_Sepic
Port ( Clk_in: in std_logic:='0';<br />
Semiciclo_Va: in std_logic:='0';<br />
SW5_Aquisicao: in std_logic:='0';<br />
Isin_1 : out std_logic_vector (7 downto 0):="00000000" );<br />
end component;<br />
begin<br />
Inst_SenoRef1 : SenoRef port map<br />
( Clk_in => Clk_in_gerSin,<br />
Semiciclo_Va => Semiciclo_Va_gerSin,<br />
SW5_Aquisicao => SW5_Aquisicao_gerSin,<br />
Isin_1 => Isin_1_gerSin );<br />
Inst_Sen Inst_SenoRef2 : SenoRef port map<br />
( Clk_in => Clk_in_gerSin,<br />
Semiciclo_Va => Semiciclo_Vb_gerSin,<br />
SW5_Aquisicao => SW5_Aquisicao_gerSin,<br />
Isin_1 => Isin_2_gerSin );<br />
Inst_SenoRef3 : SenoRef port map<br />
( Clk_in => Clk_in_gerSin,<br />
Semiciclo_Va => Semiciclo_Vc_gerSin,<br />
SW5_Aquisicao => SW5_Aquisicao_gerSin,<br />
Isin_1 => Isin_3_gerSin );<br />
end Behavioral;<br />
Componente: “SenoRef” Obs: Referenciado no Capítulo 5 como Componente “B”<br />
library IEEE;<br />
use IEEE.STD_LOGIC_1164.ALL;<br />
use IEEE.STD_LOGIC_ARITH.ALL;<br />
use IEEE.STD_LOGIC_UNSIGNED.ALL;<br />
entity SenoRef is<br />
Port ( Clk_in: in std_logic:='0';<br />
Semiciclo_Va: in std_logic:='0';<br />
SW5_Aquisicao: in std_logic:='0';<br />
Isin_1 : out std_logic_vector (7 downto 0):="00000000" );<br />
end SenoRef;<br />
architecture Behavioral of SenoRef is<br />
signal Sinal_20us : std_logic:='0';<br />
type estados2 is (Start_2,S0,S1,SONpos);<br />
signal Estado2 : estados2;<br />
type estados4 is (Start,S_ON,S_OFF);<br />
signal GeraClock : estados4;<br />
begin<br />
process(Clk_in)<br />
variable j: integer range 0 to 511 :=0;<br />
begin<br />
if(Clk_in'event and Clk_in='1') then<br />
if SW5_Aquisicao='0' then GeraClock Sinal_20us
when S_ON => Sinal_20us
when 12 => Isin:="00011000";<br />
when 13 => Isin:="00011001";<br />
when 14 => Isin:="00011011";<br />
when 15 => Isin:="00011101";<br />
when 16 => Isin:="00011111";<br />
when 17 => Isin:="00100001";<br />
when 18 => Isin:="00100011";<br />
when 19 => Isin:="00100101";<br />
when 20 => Isin:="00100111";<br />
when 21 => Isin:="00101001";<br />
when 22 => Isin:="00101011";<br />
when 23 => Isin:="00101100";<br />
when 24 => Isin:="00101110";<br />
when 25 => Isin:="00110000";<br />
when 26 => Isin:="00110010";<br />
when 27 => Isin:="00110100";<br />
when 28 => Isin:="00110110";<br />
when 29 => Isin:="00111000";<br />
when 30 => Isin:="00111010";<br />
when 31 => Isin:="00111100";<br />
when 32 => Isin:="00111101";<br />
when 33 => Isin:="00111111";<br />
when 34 => Isin:="01000001";<br />
when 35 => Isin:="01000011";<br />
when 36 => Isin:="01000101";<br />
when 37 => Isin:="01000111";<br />
when 38 => Isin:="01001001";<br />
when 39 => Isin:="01001010";<br />
when 40 => Isin:="01001100";<br />
when 41 => Isin:="01001110";<br />
when 42 => Isin:="01010000";<br />
when 43 => Isin:="01010010";<br />
when 44 => Isin:="01010100";<br />
when 45 => Isin:="01010101";<br />
when 46 => Isin:="01010111";<br />
when 47 => Isin:="01011001";<br />
when 48 => Isin:="01011011";<br />
when 49 => Isin:="01011101";<br />
when 50 => Isin:="01011110";<br />
when 51 => Isin:="01100000";<br />
when 52 => Isin:="01100010";<br />
when 53 => Isin:="01100100";<br />
when 54 => Isin:="01100101";<br />
when 55 => Isin:="01100111";<br />
when 56 => Isin:="01101001";<br />
when 57 => Isin:="01101011";<br />
when 58 => Isin:="00000101";<br />
when 59 => Isin:="00000100";<br />
when 60 => Isin:="00000100";<br />
when 61 => Isin:="00000100";<br />
when 62 => Isin:="00000100";<br />
when 63 => Isin:="00000100";<br />
when 64 => Isin:="00000011";<br />
when 65 => Isin:="00000011";<br />
when 66 => Isin:="00000011";<br />
when 67 => Isin:="00000011";<br />
when 68 => Isin:="00000011";<br />
when 69 => Isin:="00000010";<br />
when 70 => Isin:="00000010";<br />
when 71 => Isin:="00000010";<br />
270
when 72 => Isin:="00000010";<br />
when 73 => Isin:="00000010";<br />
when 74 => Isin:="00000001";<br />
when 75 => Isin:="00000001";<br />
when 76 => Isin:="00000001";<br />
when 77 => Isin:="00000001";<br />
when 78 => Isin:="00000001";<br />
when 79 => Isin:="00000010";<br />
when 80 => Isin:="00000011";<br />
when 81 => Isin:="00000101";<br />
when 82 => Isin:="00000111";<br />
when 83 => Isin:="00001000";<br />
when 84 => Isin:="00001010";<br />
when 85 => Isin:="00001011";<br />
when 86 => Isin:="00001101";<br />
when 87 => Isin:="00001110";<br />
when 88 => Isin:="00010000";<br />
when 89 => Isin:="00010001";<br />
when 90 => Isin:="00010011";<br />
when 91 => Isin:="00010100";<br />
when 92 => Isin:="00010110";<br />
when 93 => Isin:="00010111";<br />
when 94 => Isin:="00011001";<br />
when 95 => Isin:="00011010";<br />
when 96 => Isin:="00011100";<br />
when 97 => Isin:="00011101";<br />
when 98 => Isin:="00011111";<br />
when 99 => Isin:="00100000";<br />
when 100 => Isin:="00100001";<br />
when 101 => Isin:="00100011";<br />
when 102 => Isin:="00100100";<br />
when 103 => Isin:="00100110";<br />
when 104 => Isin:="00100111";<br />
when 105 => Isin:="00101000";<br />
when 106 => Isin:="00101010";<br />
when 107 => Isin:="00101011";<br />
when 108 => Isin:="00101100";<br />
when 109 => Isin:="00101110";<br />
when 110 => Isin:="00101111";<br />
when 111 => Isin:="00110000";<br />
when 112 => Isin:="00110001";<br />
when 113 => Isin:="00110011";<br />
when 114 => Isin:="00110100";<br />
when 115 => Isin:="00110101";<br />
when 116 => Isin:="00110110";<br />
when 117 => Isin:="00111000";<br />
when 118 => Isin:="00111001";<br />
when 119 => Isin:="00111010";<br />
when 120 => Isin:="00111011";<br />
when 121 => Isin:="00111101";<br />
when 122 => Isin:="00111110";<br />
when 123 => Isin:="00111111";<br />
when 124 => Isin:="01000000";<br />
when 125 => Isin:="01000001";<br />
when 126 => Isin:="01000010";<br />
when 127 => Isin:="01000011";<br />
when 128 => Isin:="01000100";<br />
when 129 => Isin:="01000110";<br />
when 130 => Isin:="01000111";<br />
when 131 => Isin:="01001000";<br />
271
when 132 => Isin:="01001001";<br />
when 133 => Isin:="01001010";<br />
when 134 => Isin:="01001011";<br />
when 135 => Isin:="01001100";<br />
when 136 => Isin:="01001101";<br />
when 137 => Isin:="01001110";<br />
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