Pin nummer visning i Allegro board fil - Nordcad
Pin nummer visning i Allegro board fil - Nordcad
Pin nummer visning i Allegro board fil - Nordcad
You also want an ePaper? Increase the reach of your titles
YUMPU automatically turns print PDFs into web optimized ePapers that Google loves.
Cadence® OrCAD® PCB Designer Professional<br />
Post-layout signal integritetsanalyse med OrCAD<br />
Signal integritet (SI) analyse udføres nemt og hurtigt i en PCB Editor <strong>board</strong> <strong>fil</strong> med OrCAD Signal Explorer der er en<br />
del af OrCAD PCB Designer Professional.<br />
Ved at udføre SI analyse på printet eller del af printet fjernes en potentiel fejlkilde som kan være svær at finde i tilfælde<br />
af at der opstår fejl på printet. Nogle faktorer kan undersøges på det færdige print, men<br />
OrCAD Signal Explorer kan anvendes til såvel pre-layout som post-layout analyse. I pre-layout analysen undersøges<br />
det om signal kvaliteten påvirkes af faktorer som<br />
banernes impedanser<br />
termineringer og deres størrelse og type (parallel, serie mv.) samt om terminering er nødvendig<br />
krydstale fra andre net<br />
banernes længde - før og efter terminering<br />
skedulering, hvordan banerne routes hvis der er mere end 2 komponent ben i nettet<br />
Post-layout analysen, som beskrives dybere herunder, bruges til verificering af resultaterne fra pre-analysen i forhold til<br />
den aktuelle routing, specielt hvis der er gået på kompromis med nogle regler kan virkningen heraf undersøges. Under<br />
pre-layout SI analysen vil de færreste undersøge betydningen af antal indsatte viaer, impedans diskontinuitet pga.<br />
manglende reference planer under dele af banerne eller betydningen af hvilke lag routingen foretages på.<br />
En post-layout analyse vil også hurtigt afsløre om der er unødvendige stubbe, viaer, forbindelser der ikke er routet<br />
færdigt eller om nettet er routet uden hensyntagen til den ønskede skedulering.<br />
Med post-layout analysen er det muligt at afsløre<br />
forkerte termineringsværdier<br />
impedans diskontinuitet pga. routing over åbninger i kobberlag<br />
baner med forkert impedans<br />
for lange afstande til f.eks. serieterminering<br />
signaler routet for langt på yderlag<br />
stubbe<br />
unroutede banestykker<br />
Mange af disse kan selvfølgelig også fanges vha. korrekt opsatte design regler (constraints) i PCB Editor.<br />
Denne note omhandler post-layout analysen og forklarer hvor nemt det er. Funktionaliteten tager udgangspunkt i<br />
OrCAD Signal Explorer men principperne og metoderne dækker alle udgaver af Signal Explorer.<br />
Grundfunktionaliteten er at "extracte"/udtrække topologier fra <strong>board</strong>et. En topologi er en grafisk repræsentation af et<br />
net bestående af routede forbindelser (striplines, microstriplines, viaer), unroutede forbindelser (tlines), komponenter<br />
(drivers, receivers, termineringer mv.)<br />
<strong>Nordcad</strong> Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 1 af 12
Cadence® OrCAD® PCB Designer Professional<br />
På billedet på forrige side er vist et net repræsenteret i OrCAD/<strong>Allegro</strong> PCB Editor som baner, viaer, unroutede<br />
forbindelser og komponent ben.<br />
På næste side ses det samme net repræsenteret som en topologi i OrCAD Signal Explorer<br />
Denne beskrivelse forklarer hvordan et <strong>board</strong> i OrCAD / <strong>Allegro</strong> PCB Editor kan opsættes til SI analyse. De første<br />
afsnit gennemgår den indbyggede opsætnings wizard.<br />
En anden mulighed er at springe direkte til "Sådan udtrækkes topologien for nettet" på side 5 hvorefter topologien vises<br />
med standard modeller, hvis ikke topologien vises vil et vindue vise hvilke opsætninger der skal foretages.<br />
Sidst i dokumentet er en FAQ samt en række tips og tricks<br />
Opsætning af SI parametre<br />
Først skal der opsættes nogle SI parametre for <strong>board</strong>et og særligt for de net der ønskes analyseret.<br />
Der findes en wizard der hjælper med denne opsætning.<br />
Vælg Setup → SI Design Setup<br />
Her vælges hvad der ønskes konfigureret, med mindre der er et specifikt ønske om en enkelt kategori er det en god ide<br />
at lade alle muligheder være udvalgt.<br />
Tryk på Next for at komme videre<br />
<strong>Nordcad</strong> Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 2 af 12
Cadence® OrCAD® PCB Designer Professional<br />
Nu vælges de net som ønskes analyseret, baseret på dette foretages efterfølgende laves på de relevante komponenter i<br />
designet.<br />
Listen over net kan <strong>fil</strong>treres vha. wildcard som * og ? i Xnet <strong>fil</strong>ter feltet.<br />
Opsætning af Power / Ground net<br />
Denne opsætning kan laves direkte fra Logic → Identify DC Nets<br />
Følges wizard fra tidligere<br />
Tryk på Next yderligere 4 gange for at komme frem til "Setup Power and Ground Nets"<br />
De opsætninger der springes over omhandler opsætning af stier til simuleringsmodeller, <strong>fil</strong>navne på disse og opsætning<br />
af arbejdsdirektorier. Opsætningerne vil typisk ikke kræve nogen ændringer. Det er dog værd at sikre sig at ens<br />
simuleringsmodeller er placeret i et af de viste model direktorier (efter første tryk på next)<br />
Under "Setup Power and Ground Nets" er det vigtigt at få sat de korrekte spændingsniveauer op således at SI analysen<br />
er baseret på korrekte reference spændinger.<br />
<strong>Nordcad</strong> Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 3 af 12
Cadence® OrCAD® PCB Designer Professional<br />
Opsætning af komponent klasser og tildeling af simuleringsmodeller<br />
Komponenter opdeles i 3 klasser som afgør hvilken type simuleringsmodel der skal anvendes<br />
1. IC: Aktive komponenter som f.eks. driver eller receiver der ofte er repræsenteret med ibis modeller<br />
2. Discrete: Passive komponenter som modstande, kondensatorer, spoler mv. der anvender spice modeller<br />
3. IO: Konnektorer der anvender spice eller s-parameter modeller<br />
Denne klassificering kan angives under "Setup Component Classes" sektionen af wizarden.<br />
Tryk på Next 2 gange for at komme videre til "Setup Component Classes"<br />
Efter første Next er der mulighed for at gennemse stackup opsætningen, foretage rettelser til den eller importere en<br />
stackup ind. Det er vigtigt at den opsatte stackup er korrekt da simuleringsresultaterne for banerne (striplines og<br />
microstrip lines) beror på denne opsætning. Se mere information omkring dette emne under "Lagopbygning / stackup /<br />
cross-section design i forbindelse med Signal Integrity" afsnittet på side 8<br />
Her kan komponenter udvælges således at typen kan ændres. Typen kan konfigureres fra CIS komponentdatabase vha.<br />
en property der i OrCAD Capture skal hedde CLASS og have en af værdierne IC, IO eller DISCRETE.<br />
Tildeling og oprettelse af simulerings modeller<br />
Tildeling af simuleringsmodeller kan foregå direkte fra Analyze → Model Assignment<br />
Anvendes wizarden og der er komponenter på de valgte net der mangler en simuleringsmodel vises Assign Models to<br />
Components dialogen som en del af wizarden.<br />
<strong>Nordcad</strong> Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 4 af 12
Cadence® OrCAD® PCB Designer Professional<br />
I denne dialog markeres komponenter og modeller tildeles eller oprettes.<br />
For de discrete komponenter vil det i de fleste tilfælde være nok at vælge Create Default Models for All Discretes.<br />
Undtagelsen er f.eks. for modstands pakker (f.eks. 4 modstande i et footprint) hvor modellen skal gennemses for at sikre<br />
at opsætningen af komponent ben i modellen passer med organiseringen af de enkelte modstande i pakken.<br />
De sidste step i wizarden inkluderer oprettelse af differential pairs, valg af simuleringstype og simulator (vælg tlsim).<br />
Efter afslutningen af wizarden kan topologierne for de valgte net nemt udtrækkes fra <strong>board</strong>et. Hvis der er IC/IO<br />
komponenter hvor der ikke er tilknyttet modeller anvendes standard modeller fra de medleverede biblioteker.<br />
Sådan udtrækkes topologien for nettet<br />
Tools → Topology Extract (OrCAD PCB Editor, i <strong>Allegro</strong> PCB Editor er det Analyze → Probe)<br />
Vælg herefter det net som ønskes analyzeret i listen eller klik på nettet på <strong>board</strong>et. Hvis den aktuelle routing med baner<br />
og viaer ønskes simuleret vælges Include Routed Interconnect<br />
<strong>Nordcad</strong> Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 5 af 12
Cadence® OrCAD® PCB Designer Professional<br />
Tryk på View for at få vist topologien<br />
For at påtrykke stimuli højreklikkes på TRISTATE for en buffer model og vælges Stimulus<br />
Herefter køres simuleringen nemt vha. Analyze → Simulate eller<br />
Parametre ændres nemt, et enkelt klik på dem og skriv den nye værdi efterfulgt at Enter.<br />
I den viste topologi er seriemodstanden alt for stor og samtidig er afstanden fra driveren (U5) til termineringen meget<br />
lang (TL_4+ TL_5 + TL_3) ~ (4mm + 0.45nS + 0.9mm) ~ 70mm. Læs under "Skift mellem delay og længde <strong>visning</strong><br />
for tlines i Signal Explorer" på side 9 hvordan længder vises i stedet for delay i Signal Explorer.<br />
Herefter kan disse ændres, klik f.eks. på delay/længde og skriv den nye værdi.<br />
<strong>Nordcad</strong> Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 6 af 12
Cadence® OrCAD® PCB Designer Professional<br />
Andre forhold kan spille ind, i det viste eksempel en række forskellige impedanser som resultat af forskellige<br />
banebredder, unroutede elementer, viaer der ikke anvendes mv.<br />
Efter oprydning og antagelser omkring en anden form for routing ser topologien ud som vist herunder (kortere afstand<br />
til terminering, ingen viaer mellem U5 og terminering samt en næsten konstant impedansværdi på ~60ohm for banerne.)<br />
Efter ændringerne køres en ny simulering for at verificere om signal kvaliteten lever op til kravene,<br />
simuleringsresultatet for ovenstående topologi er vist herunder. PCB designet skal nu ændres således at det lever op til<br />
kravene angivet i topologien ovenfor, dvs. max. 5mm til termineringen R5 og banerne skal routes med en bredde<br />
svarende til ca. 60ohm. Herefter kan topologien igen udtrækkes fra printet og en analyse kan verificere resultaterne.<br />
<strong>Nordcad</strong> Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 7 af 12
Cadence® OrCAD® PCB Designer Professional<br />
FAQ<br />
Lagopbygning / stackup / cross-section design i forbindelse med Signal Integrity<br />
I forbindelse med opsætning af dielektrikum, loddemask mv. under cross-section dialogboksen i PCB Editor og/eller<br />
Signal Explorer har Ron Dallas, Terradyne Inc. lavet et paper "Cadence Stackup Setting for Signal Integrity" til<br />
CDNLive i 2006. Det beskriver de forskellige opsætninger og giver en god forståelse for principperne bag parametrene.<br />
http://www.cdnusers.org/Portals/0/cdnlive/na2006/PNP/PNP_147/147_paper.pdf<br />
Hvorfor vises der ikke impedans på den udtrukne topologi<br />
Hvis ikke den beregnede impedans for microstrips og striplines vises på toplogien kan det skyldes at autoSolve er sat til<br />
off. Dette kan ændres ved at sætte autoSolve = On under Parameters fanebladet ude til højre i Signal Explorer.<br />
"Field solution failed for VIA_ …"<br />
Hvis der ved extract af topologi kommer denne besked skyldes det at field solveren til via modellering anvender en<br />
metode der ikke er understøttet af den anvendte licens.<br />
Dette kan ændres ved at vælge Analyze → Preferences → InterconnectModels → Via Modeling Setup<br />
Herefter angives Model Option = Closed Form og trykkes OK indtil alle dialogbokse er lukkede.<br />
Efter ændringen fungerer Topology extract for nettet inkl. vias, routede forbindelser mv.<br />
<strong>Nordcad</strong> Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 8 af 12
Cadence® OrCAD® PCB Designer Professional<br />
Skift mellem delay og længde <strong>visning</strong> for tlines i Signal Explorer<br />
Denne <strong>visning</strong> skiftes nemt i Signal Explorer under Parameters fanebladet ude til højre.<br />
Udfold Circuit og sæt tlineDelayMode=Length<br />
Dette kan også ændres permanent inde fra user preference editoren i PCB Editor<br />
I PCB Editor: Setup → User Preferences → Signal Analysis og sæt checkmark i sigxp_length_mode<br />
Standard længdeenhed i Signal Explorer<br />
Ønskes længder i Signal Explorer altid vist i millimeter kan dette styres vha. en environment variabel i site.env eller env<br />
<strong>fil</strong>en med opsætninger. Her skrives<br />
set sigxp_alternate_units "millimeters 4"<br />
Det betyder at længder vil vises i millimeter og med 4 decimaler.<br />
Impedans af ideelle transmisionslinjer (tlines)<br />
I forbindelse med Topology extract er det muligt at udtrække den topologien som værende unrouted. Det betyder at der<br />
anvendes transmissionlinjer med en standard impedans. Er nettet kun delvist routed vil de unroutede dele af<br />
forbindelsen også udtrækkes som værende med tlines.<br />
Som udgangspunkt anvendes en impedans på 60 ohm for tlines men den kan nemt ændres til en anden værdi, f.eks.<br />
50ohm. Tilsvarende kan impedansen for koblede tlines (differential pairs) indstilles samme sted.<br />
Vælg Analyze → Preferences → InterconnectModels og angiv i dialogboksen Default Impedance og Default Diff-<br />
Impedance.<br />
Bemærk at der i samme vindue kan indstilles en række andre parametre der vedrører hvordan net udtrækkes og<br />
simuleres.<br />
Angivelse af simuleringsmodeller for komponenter uden modeller<br />
Ud fra ben typen i <strong>board</strong> <strong>fil</strong>en tildeles automatisk en simuleringsmodel såfremt der ikke er angivet en model for<br />
komponenten/benet. Standard modellerne angives under Analyze → Preferences → DevicesModels<br />
<strong>Nordcad</strong> Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 9 af 12
Cadence® OrCAD® PCB Designer Professional<br />
Sådan identificeres impedans diskontinuitet<br />
Specifikationerne i mange datablade foreskriver i dag at impedanstilpassede signaler for at sikre og garantere korrekt<br />
kvalitet. I de fleste tilfælde anvendes en fast banebredde på et net for at opnå denne ønskede impedans. Ofte routes<br />
sådanne forbindelser tidligt i printudlægningsfasen hvorefter der tages hånd om øvrige forhold på printet. Det kan<br />
resultere i udskæringer i kobberområder/planer under de impedanstilpassede signaler. Resultatet er en anden impedans,<br />
hvilket kan resultere i problemer hvis ikke det opdages og efterfølgende tilrettes. Denne impedansændring kan nemt og<br />
hurtigt findes i forbindelse med udtrækning af topologier med Signal Explorer.<br />
For at få beregnet impedansen af banerne over udskæringer i kobber skal følgende indstillinger ændres<br />
Setup → Cross-section og fjern checkmark i Shield ud for plan lagene<br />
Sæt checkmark i Setup → User Preferences → DRC → Delay → use_accuracy_delay_calculation<br />
Udtræk nu topologien med Tools → Topology extract<br />
<strong>Nordcad</strong> Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 10 af 12
Cadence® OrCAD® PCB Designer Professional<br />
Ovenstående viser klart de forskellige impedansovergange som funktion af manglende reference planer under dele af<br />
det routede net. Anvendes topology extract uden de ovennævnte indstillinger vil topologien se ud som vist på næste side<br />
<strong>Nordcad</strong> Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 11 af 12
Cadence® OrCAD® PCB Designer Professional<br />
Resultaterne der vises er lidt kantede i stedet for pæne kurver<br />
Waveform vieweren SigWave i Signal Explorer viser resultater med en default opløsning der også styrer field solverens<br />
opløsning. Formålet er at få ekstremt hurtige resultater under "hvad nu hvis analyserne" og derefter skifte opløsningen<br />
når det er nødvendigt.<br />
Opløsningen ændres i Signal Explorers Analyze → Preferences → Simulation Parameters → Waveform Resolution<br />
Sæt den f.eks. til 10pS og kør simuleringen igen.<br />
Som det ses af nedenstående giver en højere resolution en mere præcis <strong>visning</strong>. Men i forbindelse med ""hvad nu hvis"<br />
analyser er det ofte principper der skal eftervises/undersøges og ikke opløsningen af resultaterne der er det vigtigste.<br />
The following are trademarks or registered trademarks of Cadence Design Systems, Inc. 555 River Oaks Parkway, San Jose, CA 95134<br />
<strong>Allegro</strong>®, Cadence®, Cadence logo, Concept®, NC-Verilog®, OrCAD®, PSpice®, SPECCTRA®, Verilog®<br />
Other Trademarks<br />
All other trademarks are the exclusive property of their prospective owners.<br />
NOTICE OF DISCLAIMER: <strong>Nordcad</strong> Systems A/S is providing this design, code, or information "as is." By providing the design, code, or information as one possible<br />
implementation of this feature, application, or standard, <strong>Nordcad</strong> Systems A/S makes no representation that this implementation is free from any claims of<br />
infringement. You are responsible for obtaining any rights you may require for your implementation. <strong>Nordcad</strong> Systems A/S expressly disclaims any warranty<br />
whatsoever with respect to the adequacy of the implementation, including but not limited to any warranties or representations that this implementation is free<br />
from claims of infringement and any implied warranties of merchantability or fitness for a particular purpose.<br />
<strong>Nordcad</strong> Systems A/S 13-06-04 Ole Ejlersen support@nordcad.dk Side 12 af 12