高性能画像信号処理における ザイリンクス XtremeDSP ... - Xilinx

高性能画像信号処理における
ザイリンクス
XtremeDSP ソリューションと
その設計手法について
ザイリンクス株式会社

ザイリンクス XtremeDSP 2
アジェンダ
• 医療画像処理における DSP の需要
• ザイリンクス FPGA
– 超高性能 DSP を搭載したプログラマブル プラットフォーム
– DSP48E スライス
– 基本的な DSP 機能ブロック
• 医用・医療機器における画像処理アルゴリズム
– デジタル ビームフォーミング (DBF)
– フィルタ付きバック プロジェクション (FBP)
• ザイリンクスXtremeDSP開発ツール
• まとめ

最初の CT スキャナは
1970 年代に導入
-1 画像のスキャンに約 4 分
- シングル ビームと検出器
- 広い切断面間隔
最新の CT スキャナ
-64画像を 1 秒以下で処理
- マルチスライス スパイラル
スキャン
- デュアル ソース
- より狭い切断面間隔
(0.5mm 以下)
ザイリンクス XtremeDSP 3
医療技術の略史 –CT スキャナ
Images Courtesy of Metropolitan Diagnostic Imaging
-2D 画像
- 小さな画像サイズ
-2D & 3D 画像
- 大きな画像サイズ
- より高品質
傾向 : より多くのデータがさらに高速処理されるようになった

医療技術の略史 – ウルトラサウンド
最初のウルトラサウンドは
50 年半ばに導入
- アナログ処理チェーン
- 周波数が低い
最新のウルトラサウンド
- デジタル処理チェーン
- より高い周波数 (50Hz)
- 移動可能
ザイリンクス XtremeDSP 4
Photo courtesy of Dynamic Imaging Limited, and Siemens Medical
機器 画像
-2D 画像
- 小さな画像サイズ
-2D、3D、4D
- 大きな画像サイズ
- より高品質
傾向 : より多くのデータがさらに高速処理されるようになった

ザイリンクス FPGA
「高性能 DSP を搭載した
プログラマブル プラットフォーム」

Virtex-5 SXTデバイス
5VSX35T 2,720 CLB 84 BRAM 192 DSP48E
Largest device - 5VSX95T 7,360 CLB 244 BRAM 640 DSP48E
8 PCIe Lanes
8 PCIe Lanes

B
A
C
BCOUT
18
25
48
BCIN
0
1
ACOUT
0
1
ACIN
ザイリンクス XtremeDSP 7
Virtex-5 DSP48E スライス
B REG
CE
D Q
2-Deep
A REG
CE
D Q
2-Deep
C REG
CE
D Q
18
25
48
A:B
M REG
CE
D Q
遅いスピード グレードでも 450MHz で動作
72
36
0
36 0
1
0
17-bit shift
17-bit shift
X
Y
Z
7
OpMode
48
ALU Mode
4
CarryIn
48
48
PCIN
P REG
CE
D Q
48
PCOUT
= PATTERN
DETECT
C or MC
P

DSP 設計に必要な共通ファンクション
A
B
C
• これらは、DSP に必要な主要演算ファンクションの構築ブロックを形成する
• 乗算加算、累積乗算、および加算器チェーンのカスケード接続機能はデザイ
ンのパフォーマンスを上げるために必要
ザイリンクス XtremeDSP 8
DSP48E は DSP の重要なファンクションを提供
乗算器
opmode = 0000101
P
P
加算器 / アキュームレータ 乗算加算
opmode = 0110010
A
B
A
B
C
累積乗算
opmode = 0100101
opmode = 0110101
P
P

Average Power (mW)
DSP48E スライスでの消費電力削減
70.0
60.0
50.0
40.0
30.0
20.0
10.0
0.0
0 200 400 600
Frequency (MHz)
Conditions: 25C, nominal Vcc, Fully pipelined, (50% input toggle rate)
based on HW test results, dynamic power consumption
ザイリンクス XtremeDSP 9
Virtex-4 –25x25:14.3mW/100MHz
ダイナミック電力の削減 :
各 DSP48E スライスで 40%
各 25 x 25 乗算器で 70%
Virtex-5 –25x25: 3.6mW/100MHz
Virtex-4 –18x18: 3.0mW/100MHz
Virtex-5 –25x18:1.8mW/100MHz

基本的な DSP機能ブロック

Sample Rate (Mhz)
Log Scale
500
400
300
200
100
50
10
0.5
5
1
1
ザイリンクス XtremeDSP 11
5
Parallel FIR Filters
Sequential FIR Filters
10
高性能フィルタ
20 50
100
Number of Coefficients (N)
Log Scale
Semi-Parallel
FIR Filters
200 500
1000
• FPGA は、DSP48E を使用して
性能の異なる、すべての範囲の
フィルタをインプリメント可能
• 医療画像処理では、サンプル
レートが 50MHz 以上の高性能
フィルタが最も重要
• 高性能ストラクチャでは、複数の
DSP48E を同時に使用して
ターゲットの演算速度を達成する

パラレル接続されたシストリック FIR フィルタ
x(n)
18
係数は左から
右に行くに従って
大きくなるため、
係数が増加するに
したがって、レイテ
ンシも増加する
K0 K1 K2 K29
K30
0
DSP48E Slice
opmode = 0000101
ザイリンクス XtremeDSP 12
フィルタ仕様 : サンプリング周波数 = 450MHz、係数 = 31
入力時間の一連の遅延は、係数の数と
無関係に、パフォーマンスを最大にする
ために DSP スライス内部で生じる
DSP48E Slice
opmode = 0010101
最大サンプル レート = クロック レート
シストリック FIR フィルタと言われる、この
フィルタ 構造は、実際に 1 段階多くパイプ
ライン化されている Direct Form である
パフォーマンスを最大にするために
専用のカスケード接続 (PCOUT と
PCIN) を使用
41
y(n)
フィルタ サイズ :
DSP48E スライス 31 個

x(n) 16
K0
K1
K2
K3
4 つの乗算器をパラレル接続した FIR
K4
K5
K6
K7
CE
0 D Q
DSP48E Slice
opmode = 0000101
ザイリンクス XtremeDSP 13
フィルタ仕様 : サンプリング周波数 = 100MHz、係数 = 16
各エンジンを駆動する入力セットの格納には
SRL16E が必要なため、入力時間の一連の
遅延は、Xtreme DSP スライス外部で生じる
18 18 18 18
18 18 18 18
DSP48E Slice
opmode = 0010101
メモリのアドレス指定で加算器チェーンのパイプ
ライン レジスタのバランスが取られるため、各バッ
ファ アドレスは 1 クロック サイクルずつ遅れる
最大サンプル レート =
クロック レート x 乗算器数
タップ数
K8
K9
K10
K11
アドレス指定で重要なことは、各 SRL16E および
係数メモリ バッファでその方法が同じ
K12
K13
K14
K15
より低速なキャプチャ レジスタで
最終的な出力が取得される前に
必要となる、 4 クロック サイクル
分の結果を累積するため、追加の
Xtreme DSP スライスが必要
DSP48 Slice
opmode = 0010010
40
40
y(n)
フィルタ サイズ :
DSP48E スライス 5 個
LUT6-FF ペア 208 個
(24 個は制御用)

FIR Compiler v3.0
「ボタン操作のみで最大パフォーマンスの FIR を作成」
シンプルなウィザードに従うだけで、最大パフォーマンスと最小エリアの FIR を作成
[Resource Estimation] パネルを使用すると、迅速なリソース解析が可能
ザイリンクス XtremeDSP 14
FIR フィルタ アルゴリズムの
仕様すべてを設定可能
- タップ数
- チャネル数
- フィルタ タイプ –Single、
Multi または Fractional Rate
- ビット幅
クロック周波数が指定できるため
パフォーマンスとエリアの
トレードオフが可能
インプリメントするために
システム仕様を検証

医療画像における標準的な FFT
• 下の表は、医療画像処理システムに適切な標準的な FFT および
ハードウェアにインプリメントする際の要件
• 非常に高性能な機能が実装されることに注目
ポイント数 1,024
4,096
サンプル レート
300MHz
300MHz
バッファ サイズ (ワード数) 2,048
2,048
ステージ数
10 12
バタフライ数/ステージ
512 2,048
バタフライ総数
5,120
24,576
乗算数
クロック サイクル (300MHz)
ザイリンクス XtremeDSP 15
20,480
98,304
1,024 4,096
必要な乗算器数 16 20
メモ : FFT では最後の Complex Mult は 1 倍、0 倍、-1 倍の乗算で
あるため削除されます。また、必要な乗算器数は 4 つ減ります。

ストリーミング FFT のインプリメント
• 医療画像処理のデータ レート (特に CT スキャナ) をサポートする FFT は、
下図に示すような、高性能ストリーミング アーキテクチャでなければならない
Stage 1 Stage 2 Stage 3 Stage 4 Stage 9 Stage 10
N/2
BF
N/4
BF
ザイリンクス XtremeDSP 16
e -j2pk/N
N/8
BF
N/16
BF
大きなバッファには BRAM が最良。
FFT が大きいほど、BRAM が適している
ストリーミング データ入力
サンプル レート = クロック レート
e -j2pk/N
N/512
BF
N/1024
BF
ポイント数 1,024 4,096
ステージ数
乗算器数
10 12
16 20

DSP48E SIMD により高性能を実現
• バタフライで 450MHz のパフォーマンスを実現、
DSP48 加算器を活用し、使用 DSP48 スライス数を削減
RXm
IXm
16 ビットを超える
大きな加算器では、
最大のクロック
スピードは実現されない
RXn
IXn
DSP48E の SIMD モードでは、
コスト効率を向上させるために
バタフライで最高速度が実現できる
ザイリンクス XtremeDSP 17
24
24
24
24
DSP48E Slice
opmode = 0010011
ALU Mode = 0000
DSP48E Slice
opmode = 0010011
ALU Mode = 0011
25
25
25
25
RYm
IYm
RYn
IYn
FFT バタフライの
サイズおよびパフォーマンス :
DSP48E スライス 2 個
450MHz

A
jB
C
jD
18
18
18
18
ザイリンクス XtremeDSP 18
DSP48E Slice
opmode = 0010101
DSP48E Slice
opmode = 0000101
0
DSP48E Slice
opmode = 0010101
DSP48E Slice
opmode = 0000101
0
高性能で複雑な乗算器
37
37
real
2 つのレジスタ入力を使用して、
カスケード接続したパイプラインの
バランスをとっていることに注目
imag
通常の計算式
(a+jb).(c+jd) = [a.c - b.d] + j[b.c + a.d]
real imag
従来のツリーではなく、加算器チェーンが
どのように活用されるかに注意。これは
DSP48 内部にファンクションを保つための
基本的要素である
複雑な乗算器の
サイズおよびパフォーマンス :
DSP48E スライス 4 個
450MHz

ザイリンクス XtremeDSP 19
FFT v4.1
「ボタン操作のみで完全な FFT を作成」
シンプルなウィザードに従うだけで、最大パフォーマンスと最小エリアの FIR を作成
[Resource Estimation] パネルを使用すると、迅速なリソース解析が可能
FFT アルゴリズムの
仕様すべてを設定可能
- 変換長
- チャネル数
- 丸め込みおよびスケーリング
- ビット幅
クロック周波数が指定できるため
パフォーマンスとエリアの
トレードオフが可能

浮動小数点を使用するアルゴリズム
• 適応システム
– ビーム フォーミング
– MIMO 処理 (マトリックスの反転)
– レーダー システム (QRD)
• 高度な通信システム
– 4G
– TDS-CDMA (JDR Cholesky)
– JTRS スペース
• スーパー コンヒューティング
必要性 : より高いダイナミック範囲に対する需要、そして
より低コストでの浮動小数点のインプリメントに対する需要
ザイリンクス XtremeDSP 20
• インダストリアル
– ロボット (工学)
– 外観検査
• グラフィック/画像処理
– 画像拡張/圧縮
– ボリューム レンダリング
– フィルタ付きバック プロジェクション
– 3-D & 4-D 画像処理
• オーディオ

ザイリンクス XtremeDSP 21
Virtex-4 vs Virtex-5 浮動小数点
使用リソース ( LUT-FF ペア / DSP48E)
177 / 3 375 / 2 80 / 0 226 / 0 237 / 0 1370 / 0 787 / 0
235 / 5
466 / 4 94 / 0 233 / 0 238 / 0 1370 / 0 787 / 0
654 / 13 967 / 3 142 / 0 504 / 0 446 / 0 6002 / 0 3234/ 0
759 / 17 1220 / 4 161 / 0 565 / 0 523 / 0 6002 / 0 3234/ 0
メモ : レイテンシが最大のコアを使用
Single Precision V-5
Single Precision V-4
Double Precision V-5
Double Precision V-4
Performance Goal
Single Precision V-5
22% Faster!
Single Precision V-4
Double Precision V-5
28% Faster!
Double Precision V-4

DSP Algorithm
FIR Filter
450 MSPS, 31 Tap,18-Bit
FIR Filter
100 MSPS, 16 Tap,18-Bit
FFT
300 MSPS, 1K Pt,18-Bit
FFT
300 MSPS, 4K Pt,18-Bit
Floating Point Operators
Mult / Add Single Precision
Floating Point Operators
Complete Set of Operators, Single Precision
ザイリンクス XtremeDSP 22
構築ブロックの一覧
Area
31 DSP48E Slices
0 BRAM
0 LUT6-FF Pairs
5 DSP48E Slices
0 BRAM
208 LUT6-FF Pairs
36 DSP48E Slices
7 BRAM
3,742 LUT6-FF Pairs
44 DSP48E Slices
19 BRAM
4,560 LUT6-FF Pairs
5 DSP48E Slices
0 BRAM
552 LUT6-FF Pairs
5 DSP48E Slices
0 BRAM
1436 LUT6-FF Pairs
Clock Performance
450MHZ
450MHZ
305MHZ
280MHZ
410MHZ
365MHZ

医療・医用機器における
画像処理アルゴリズム

ザイリンクス XtremeDSP 24
モダリティとアルゴリズム
• CT スキャナ
– フィルタ付きバック プロジェクション (FBP)
– Feldkamp アルゴリズム
– 畳み込みエンジン
– ART、SART
• MRI
– デジタル アップ/ダウン変換
– 2-D FFT
• ウルトラサウンド
– デジタル ビームフォーミング (DBF)
– 2-D ノイズ フィルタ
– 3-D & 4-D 画像処理
すべてのモダリティで、
再構成後に
3-D 画像処理が必要

基本的な画像処理 – スケーリング
• ターゲットの表示解像度と一致するよう、入力データ ストリームを
部分的に拡大
• 画像入力中、フレーム バッファを使用せず、オンザフライで
ピクセル処理を実行
ザイリンクス XtremeDSP 25

リアルタイムでの画像リサイズ
低いメモリ要件、
2D アーキテクチャを 2 でアップスケーリング、4 でダウンスケーリング
• 例 : 512 x 512 x 8 @ 60 f/s
– 2 でアップスケーリング、4 でダウンスケーリング
– 解像度は 16 ピクセル
– ライン バッファおよび係数バンクに 8 個の BRAM
– 垂直方向に 4 個の乗算器
– 水平方向に 4 個の乗算器
– 加算器ツリー
– 制御ブロック
http://japan.xilinx.com/products/logicore/dsp/rotation_resize.pdf
ザイリンクス XtremeDSP 26
Input Image
Line
Line
1
1
Line
Line
2
2
Line
Line
n
n
中間バッファリングなし
= フレーム レイテンシなし
Vertical
Vertical
Horizontal
Horizontal
Resized
Image

ザイリンクス XtremeDSP 27
リアルタイムでの画像回転
• 非リアルタイムの画像回転には、通常、プロセッサおよびフレーム ストアが
使用される
• リアルタイムでの画像回転は、FPGA のバイキュービック ファンクションを
使用して実行される
– ピクセルが回転された配置座標に再マップされる

ザイリンクス XtremeDSP 28
リアルタイムでの画像回転
• 医療画像処理の例
• 1024 x 1024 x 12 @ 30f/s
• 40MHz ピクセル クロック
• 160MHz コア クロック
– ザイリンクス XC2S300E FPGA
• ライン バッファ用に 12 個の BRAM
• RC LUT 用に 2 個の BRAM
• 5 個の乗算器でピクセル算出
• Sine/Cosine、2 個の BRAM
• Dx、Dy 算出
• Sx、Sy 算出
• 制御
http://japan.xilinx.com/products/logicore/dsp/rotation_resize.pdf
Input Image
θ
Line
Line
1
1
Line
Line
2
2
Line
Line
3
3
Line
Line
4
4
Index
Index
Generato
Generato
r
r
Sx = Dxcos(θ) + Dysin(θ) Sy = -Dxsin(θ) + Dycos(θ) Bi-cubic
Bi-cubic
Calculat
Calculat
or
or
Destinati
Destinati
on
on
Generato
Generato
r
r
SRC
SRC
Generato
Generato
r
r
Rotated Image
Destination Address
H V
Rc
Rc
Generato
Generato
r
r

Input Image Enhanced image
ザイリンクス XtremeDSP 29
奥行きがある画質の実現
• 画質を向上させるアルゴリズム
– スパイラル フィルタによる
アンシャープ マスキング
– Digital Max-Detail
– ガウス フィルタのラプラシアン
– 適応型のヒストグラム均等化
– 時間変化するものに使用する
適応型のカルマン フィルタ
– 非線型メディアン フィルタ
– 非線型ファジー フィルタ
Enhanced 1D Signal
Gaussian
Enhanceme
nt
• または、デザインにより適した
アルゴリズムを自分で用意
– 自分のアイディアを実現できる
ASSP があるか?
• FPGA は再プログラムできるため、
研究開発における試行錯誤を可能に
する
– 製品における差別化を直接もたらす

ザイリンクス XtremeDSP 30
CT スキャナ システムの
概要 (データ フロー)
切断画像数や画像サイズの増加など、高くなる
システム パフォーマンス要件を満たすには、
高性能なシリアル リンクが不可欠
システムにおいて非常に重要な DSP セクション :
非反復および反復法などの
高性能な画像再構成テクニック
ザイリンクス PCI Express ソリューションは
FPGA に組み込まれた唯一のソリューションで、
低コストかつ低消費電力で PCI Express へ移行可能
高い画像品質を維持するには、通常、
ボリューム レンダリングおよび画像ポスト プロセス
での浮動小数点の使用が不可欠

検出器信号からの
画像線積分
Input
Source
フィルタ付きのバック プロジェクション
ザイリンクス XtremeDSP 31
1-D 2-D
Smear Data
16 Projection
Frequency Domain
Ramp Filter
Memory
Controller
DDR
Memory
Combiner
16
2-D Image

高性能な畳み込みエンジンの設計に最適な
266 MHz
24
実数のみの
入力データ
ザイリンクス XtremeDSP 32
FFT v4.1
512 – 4K
Virtex-5 SXT
Programmable
Ramp Filter
IFFT v4.1
512 – 4K
畳み込みエンジンの
サイズおよびパフォーマンス :
SP48E スライス 164 個 5VSX35T の 85%
BRAM 50 個
5VSX35T の 60%
LUT6-FF ペア 13,483 個 5VSX35T の 62%

ザイリンクス XtremeDSP 33
CT 画像処理プラットフォーム
• CT 画像の再構成に重要なアルゴリズムのインプリメントに必要
- 次を使用するフィルタ付きバック プロジェクション
DDR2
SDRAM
Virtex-5
SX95T
FPGA
PCI Express
DDR2
SDRAM
- Feldkamp アルゴリズム
- 逆 Radon 変換
- 畳み込みエンジン
-ART、SART
Virtex-5
SX95T
FPGA
DDR2
SDRAM
Virtex-5
SX95T
FPGA
DDR2
SDRAM
Virtex-5
SX95T
FPGA
12 個の畳み込みエンジンを並列使用
(4 個の SX95T vs 12 個の Virtex-4 FX140)
コストを大幅に削減!

ザイリンクスXtremeDSP開発ツール

FPGA を使用した DSP 設計の課題
• DSP アルゴリズムを FPGA に移行する
場合に、設計者が最も難しいと考える
課題はいくつかに均等に分かれている
• ソフトウェア ベースの設計フローに
精通した DSP 設計者は、RTL 設計法を
身に付けることが FPGA を使用した
設計での最大の課題だと考える
ザイリンクス XtremeDSP 35
Floating to Fixed
25%
RTL Creation
17%
37% 21%
Test Bench Development
IP / Core Integration
* Source: AccelChip Survey

ザイリンクス XtremeDSP 37
ザイリンクス DSP 開発環境
• ザイリンクスは、Mathworks 社の
MATLABSimulink モデル ベースの
設計環境により、完全な DSP デザイン
フローを提供
– AccelDSP 合成ツール
• MATLAB から FPGA へ
• MATLAB アルゴリズムの加速
AccelDSP MATLAB からゲート
– System Generator for DSP System Generator Simulink からゲート
• Simulink から FPGA へ
• Simulink アルゴリズムの加速
• DSP システム設計
• RTL 検証
– DSP IP およびリファレンス デザイン
– ハードウェア プラットフォーム

ザイリンクス XtremeDSP 38
System Generator for DSP
• GUI で確認できるデータ
フロー
• Polymorphic ブロック
ライブラリ
• ビットおよびサイクル ツルー
モデリング
• Simulink および MATLAB と
シームレスな相互動作性
– テストベンチおよび
データ解析
• 自動コード生成
– 合成可能な VHDL
– IP コア
– HDL テストベンチ
– プロジェクトおよび制約
ファイル

ハードウェア シミュレーションの加速化
• System Generator は広範囲の
市販ボードに対して、自動化された
HIL フローをサポートする
– シミュレーションのパフォーマンスは
最大 1000 倍向上
• データ効率解析のアルゴリズムを
加速化を容易にする
– Simulink から自動的に FPGA ビット
ストリームを生成
– FPGA インプリメンテーション
ツールを透過的に使用
ザイリンクス XtremeDSP 39

エンベデッド プロセッサ デザイン
• DSP ソフトウェアのコンポーネントは、エンベデッド プロセッサへの
インプリメントが容易
– ザイリンクスの Platform Studio に統合
– 共有のメモリ インターフェイスにより、System Generator の
インターフェイスの詳細は簡潔化される
System Generator
ザイリンクス XtremeDSP 40
Platform Studio pcore
Platform Studio

ザイリンクス XtremeDSP 41
システム統合プラットフォーム
• System Generator は DSP
システムの RTL、アルゴリズム、
ソフトウェア、インターフェイスおよび
プロセッサ コンポーネントを統合する
ための共通プラットフォームを提供
– DSP モデリング環境で
コシミュレーション
– インプリメンテーション フローは 1 つ
VHDL / Verilog
C/C++ Models
Models
Echo Data
DRAM
Signal Data
DRAM
Interface
Page Buffer
Page Buffer
ulaw/Alaw
Conversion
Echo Data
Estimates
Estimates
Coefficient
Signal Data
ulaw/Alaw
Conversion
Signal Data
Echo Data
ulaw/Alaw
Conversion
Echo Data
Page Buffer
Speech
and Tone
Detection
Echo Canceller
MATLAB Models
Disable
Adaptive Algorithm
and
Echo Estimation
Adapt
System
Control
ulaw/Alaw
Conversion
Cancelled Data
System Generator
NLP
Disable
System Generator Models

AccelDSP + AccelWare デザイン フロー
MATLAB での標準的な DSP デザイン フロー
Floating-Pt.
Algorithm
Floating-Pt.
Algorithm
Fixed-Point
Conversion
ザイリンクス XtremeDSP 42
AccelDSP で
実行されるステップ
AccelDSP /
AccelWare
AccelDSP デザイン フロー
生産性の向上 - 最大 20 倍!
Architecture
Definition
RTL
Synthesis
Create / Integrate
IP Blocks
Create RTL
Design
Refine
Architecture
Verify
RTL
• 手動設計ステップをツールが実行
• 統合されたデザイン フロー
RTL
Synthesis
「設計サイクル時間が 30% 短縮することが確認されました。
これは、プロジェクト全体の 15% を削減することに等しく、
2 つの大きなメリットをもたらします。1 つは、製品をより短時間
で市場に投入できること、そして、もう 1 つは設計者が 1 つの
プロジェクトに拘束される時間が短くなることです。」
Dr. Paul Turner
Principal Systems Engineer
Powerwave Technologies

浮動小数点から固定小数点への変換
• 浮動小数点の MATLAB モデルは
自動的に固定小数点に変換
– 固定小数点ビット幅
– バイナリ ポイントの変換
– 飽和および丸め込みロジック
– プロセスはユーザー制御可能な
インタラクティブ方式
• 固定小数点ハードを自動的に生成
• 解析機能は、精度が低下したことによる
演算エラーの修正に役立つ
– 信号のプローブ、固定小数点レポート、
棒グラフ
– オーバーフローおよびアンダーフローの
レポート
ザイリンクス XtremeDSP 43
Accel プローブ

• MATLAB のファンクション
およびオペレータから推論
された IP を自動的に挿入
– MATLAB コードの
修正は不要
• 複数のハードウェア
アーキテクチャをサポート
– デザイン要件に基づいて
自動的に選択される
– 固定小数点の生成時に
挿入される
ザイリンクス XtremeDSP 44
IP-Explorer テクノロジ
y = sqrt(a)/sin(b);
Equivalent Gates
10 7
10 6
10 5
10 4
10 3
10 2
Bipartite Tables
CORDIC
LIL
BT are always the best
choice
BT are
for
always
~12 bits
the
and
best
below,
choice
but
for
size
~12
grows
bits and
faster
below,
than
but
the
size
other
grows
architectures
faster than the other
architectures
CORDIC is best
choice
CORDIC
for
is
“large”
best
input
choice
word
for
lengths
“large”
input word lengths
Linear Interpolated Lookup is
best
Linear
choice
Interpolated
for “medium”
Lookup is
size
best
inputs
choice
– assuming
for “medium”
the
achievable
size inputs
throughput
– assuming
is
the
acceptable
achievable
(and
throughput
assuming
is
multipliers
acceptable
are
(and
available)
assuming
multipliers are available)
2 4 6 8 10 12 14 16 18 20 22 24 26 28 30
System Precision

AccelWare DSP IP ツールキット
AccelWare Advanced
Math Toolkit
Matrix inversion
QR method
Cholesky method
Triangular inversion
Matrix factorization
QR method
Cholesky method
SVD
QRD-RLS
各 IP は、市場別のニーズを満たすように
パラメータ指定された複数のシリコン
アーキテクチャを提供する
ザイリンクス XtremeDSP 45
AccelWare Signal
Processing Toolkit
CIC Decimator /
Interpolator
Decimating FIR filter
FFT, IFFT
FIR Filter
Half-Band FIR Filter
Polynomial Evaluation
Polyphase FIR Filter
AccelWare
Communications
Toolkit
A/D Sinc Compensation
Filter
Convolutional Interleaver
/ Deinterleaver
Convolutional Encoder
Direct Digital Synthesizer
Reed-Solomon Enc / Dec
Root-raised Cosine Filter
Viterbi Decoder
BCH Enc / Dec
Scrambler / Descrambler
Direct Digital Synthesizer

固定小数点の検証時間を短縮
• 固定小数点の検証時間を短縮
するため、MATLAB モデルから
C++ モデルが生成される
– シミュレーション パフォーマンスが
大幅に向上
– MATLAB の環境を活用することで
視覚的なわかりやすさを提供
500
400
300
– システム範囲でのアルゴリズム検証の
200
ため、 C/C++ システム モデルに 100
コンパイル 0
ザイリンクス XtremeDSP 46
Run Time (Seconds)
900
800
700
600
1.7
828
6.5
Modeling Format
Floating-point MATLAB
Fixed-point MATLAB
Fixed-point C/C++

ザイリンクス XtremeDSP 47
まとめ
• ザイリンクス XtremeDSP は、 デジタル通信、マルチメ
ディア、ビデオ、画像処理用の高性能 DSP アプリケーショ
ンの開発に有効なソリューションです。
• ザイリンクスは、アルゴリズム、システム、ハードウェアの
開発者のニーズに最適な DSP 開発フローおよび IP コア
を提供します。
– DSP アプリケーションRTL モデルの検証時間を短縮
– FPGA ハードウェアで MATLAB または Simulink のアルゴリズム
を使用し、より短時間で DSP デザインを開発