System Generator for DSP リファレンス ガイド - Xilinx

Counter
R
このブロックは、[Xilinx Blockset] の [Basic Elements]、 [Control Logic]、 [Math]、 [Index] ライブ
ラリにリストされています。
ザイ リ ンクスの Counter ブロッ クは、 フ リー ランニング カウンタ、 またはアップ カウ
ンタ、 ダウン カウンタ、 アップ / ダウン カウンタなどのカウント制限のあるカウンタ
をインプリ メント します。 カ ウ ン タの出力は、 符号付き ま たは符号な し の固定小数点の
値で指定で き ます。
フリー ランニング カウンタは、 FPGA ハー ド ウ ェ アの中で も コ ス ト が一番安価です。 フ リー ラン
ニングのアップ カウンタ、 ダウン カウンタ、 アップ/ダウン カウンタは、 このブロックの [Provide
load port] をオンにして、 その出力に din 入力ポー ト の値を読み込むよ う に も設定で き ます。
フリー ランニングのアップ カ ウ ン タ の出力は、 次の よ う に計算さ れます。
n は、 カ ウ ン タのビ ッ ト 数を示し ています。 フ リー ランニングのダウン カウンタの場合は、加算を
減算に置き換えて計算し ます。
フリー ランニングのアップ/ダウン カ ウ ン タ の場合、 入力ア ッ プ ポー ト が 1 の場合は加算、 0 の場
合は減算が実行されます。
カウント制限のあるカウンタは、 フリー ランニング カウンタとコンパレータを組み合わせてイン
プリ メントします。 カ ウ ン ト 制限のあ る カ ウ ン タ の出力精度は、 64 ビッ トにのみ制限されていま
す。 こ の タ イ プのカ ウ ン タは、 最初 と 最後の値の差を調度半分に分割する [Step] 値を設定する と、
最初と最後の値の間に割 り 込むよ う に設定でき ます。
カウント制限のあるアップ カ ウ ン タの出力は、 次の よ う に計算 さ れます。
カウント制限のあるダウン カ ウ ン タの場合は、 加算を減算に置き換えて計算し ます。 カウント制限
のあるアップ/ダウン カ ウ ン タ の場合、 入力ポー ト up が 1 の場合は加算、 0 の場合は減算が実行さ
れます。
load ポー ト が付いたフ リ ー ランニングのアップ カ ウ ン タ の出力は、 次の よ う に計算されます。
n は、 カ ウ ン タのビ ッ ト 数を示し ています。 ダウン カ ウ ン タの場合は、 加算を減算に置き換えて計
算します。
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リリース 9.2.00 2007 年 8 月