System Generator for DSP リファレンスガイド - Xilinx

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R Clock Enable Probe このブロックは、 [Xilinx Blockset] の [Basic Elements] ライブラリと [Index] ライブラリにリストされています。ザイリンクスの Clock Enable Probe ブロックでは、System Generator モデルのザイリンクス信号から派生したクロックイネーブル信号を抽出できます。このブロックは、どのデータ型のザイリンクス信号も入力として受信し、ブール信号を出力します。この出力は、ブール信号が使用可能であれば、デザインのどこにでも使用できます。プローブ出力は、マルチレート回路のハードウェアインプリメンテーションで使用される理想的なクロックイネーブル信号の動作を模倣した循環パルスです。パルスの周波数は、入力信号のサンプル周期から派生します。 Simulink の 1 サンプル周期の間、イネーブルパルスが入力信号のサンプル周期の終わりでアサートされます。 Simulink のシステム周期と同じサンプル周期の信号の場合は、ブロックの出力は常に 1 になります。次の図は、解析スコープを付けた Clock Enable Probe ブロックの使用方法と動作を示した例です。このモデルの Simulink システムのサンプル周期は、 System Generator ブロックで 1.0 秒と指定されています。このモデルには、 Simulink のシステム周期だけでなく、 Down Sample ブロックで定義されたサンプル周期が 3 つ使用されています。 Clock Enable Probe (CEProbe) は、各 Down Sample ブロックの後に配置され、派生したクロックイネーブル信号を抽出します。プローブの出力は出力ゲートウェイと解析用のスコープに送信されます。この例には、ハードウェアシステムクロックを倍精度で出力する CLK プローブも含まれます。スコープの出力は、この CLK プローブ出力と 4 つのクロックイネーブルプローブからの出力を示しています。 . 74 japan.xilinx.com System Generator for DSP リファレンス ガイドリリース 9.2.00 2007 年 8 月
Clock Enable Probe Clock Enable Probe ブロックには、パラメータがありません。 System Generator for DSP リファレンス ガイド japan.xilinx.com 75 リリース 9.2.00 2007 年 8 月 R
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System Generator for DSP リファ
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目次このマニュアルにつ
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目次ブロックインターフ
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目次ブロックパラメー
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目次ブロックパラメー
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目次ザイリンクス LogiCOR
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目次 CORDIC DIVIDER . . . . . . .
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目次 xlGenerateButton . . . . . .
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目次メンバーデータ . . .
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R このマニュアルについて
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表記規則オンラインマニ
Page 23 and 24: R ザイリンクスブロック
Page 25 and 26: ブロックセットライブ
Page 47 and 48: ブロックのパラメータダ
Page 49 and 50: ブロックのパラメータダ
Page 51 and 52: Accumulator Accumulator このブ
Page 53 and 54: Addressable Shift Register Addressa
Page 55 and 56: AddSub AddSub ブロックパラ
Page 57 and 58: Assert Assert ブロックパラ
Page 59 and 60: BitBasher BitBasher このブロッ
Page 61 and 62: BitBasher 制限 octal_const : 0、
Page 63 and 64: Black Box レートを生成する
Page 65 and 66: Black Box • 必要なポート
Page 67 and 68: Black Box ブロックパラメ
Page 69 and 70: Black Box 例関連項目次は
Page 71 and 72: ChipScope ブロックパラメ
Page 73: ChipScope 既知の問題詳細情
Page 77 and 78: CMult CMult ブロックパラメ
Page 79 and 80: Concat Concat このブロックは
Page 81 and 82: Configurable Subsystem Manager ブ
Page 83 and 84: Constant • [Operation select] : D
Page 85 and 86: Convert Convert このブロック
Page 87 and 88: Convolutional Encoder v3_0 System G
Page 89 and 90: Convolutional Encoder v6_0 System G
Page 91 and 92: Counter System Generator ブロッ
Page 93 and 94: DAFIR v9_0 係数のリロード
Page 95 and 96: DAFIR v9_0 System Generator ブロ
Page 97 and 98: DDS Compiler v1_1 ブロックイ
Page 99 and 100: DDS Compiler v1_1 System Generator
Page 101 and 102: DDS Compiler v2_0 ブロックイ
Page 103 and 104: DDS Compiler v2_0 System Generator
Page 105 and 106: DDS v4_0 System Generator ブロッ
Page 107 and 108: DDS v5_0 ブロックパラメー
Page 109 and 110: Delay Delay このブロックは
Page 111 and 112: Delay 最初の SRL では 16 サ
Page 113 and 114: Delay らないので、速度が
Page 115 and 116: Depuncture ブロックパラメ
Page 117 and 118: Down Sample Down Sample このブ
Page 119 and 120: Down Sample フレームの最後
Page 121 and 122: DSP48 • [Provide C port] : オン
Page 123 and 124: DSP48 Macro DSP48 Macro このブ
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DSP48 Macro • 次の図は、 [In
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DSP48 Macro 予約ポート名ポ
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DSP48 Macro モードの選択 DSP4
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DSP48 Macro DSP48 Macro の擬似 o
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DSP48A DSP48A このブロックは
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DSP48A 関連項目 • [Reset port
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DSP48E • [Pattern mask (48 bit he
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DSP48E • [Reset port for c] : オ
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Dual Port RAM Dual Port RAM この
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Dual Port RAM コリジョンビ
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Dual Port RAM System Generator ブ
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EDK Processor EDK Processor この
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EDK Processor 既知の問題 •
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FDATool FDATool 使用例このブ
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FFT v1_0 FFT v1_0 このブロッ
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FFT v1_0 FFT のタイミング特
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FFT v3_1 nfft_we アサートさ
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FFT v3_1 System Generator ブロッ
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FFT v3_2 入力信号 xn_re 入力
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FFT v3_2 • [Output ordering] :
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FFT v4_1 出力信号ブロック
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FFT v4_1 System Generator ブロッ
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FIR Compiler v1_0 FIR Compiler v1_0
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FIR Compiler v1_0 タコンフ
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FIR Compiler v2_0 FIR Compiler v2_0
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FIR Compiler v2_0 ブロックパ
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FIR Compiler v2_0 System Generator
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FIR Compiler v3_0 係数のリロ
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FIR Compiler v3_0 対称インタ
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FIR Compiler v3_0 既知の問題
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FIR Compiler v3_1 係数のリロ
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FIR Compiler v3_1 対称インタ
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FIR Compiler v3_1 System Generator
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From FIFO System Generator ブロ
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From Register 関連項目 Domain_B
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Gateway In ば、次の OFFSET = IN
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Gateway Out とえば、次の OFFS
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Interleaver Deinterleaver v4_0 Inte
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Interleaver Deinterleaver v4_0 Syst
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Interleaver Deinterleaver v5_0 ブ
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Inverter Inverter このブロッ
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JTAG Co-Simulation [Advanced] タ
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LFSR す。 [Galois] を選択す
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MCode MCode このブロックは
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MCode • 比較演算子 < より
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MCode 定数式これが使用で
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MCode スライス関数 : xl_slice
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MCode empty = v.empty; ベクタ
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MCode disp('disp(10) is'); disp(10)
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MCode end regs.push_front_pop_back(
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MCode Simulink のシミュレ
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MCode 次の図は、モデルを
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MCode end persistent ステート
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MCode 丸めを使用した xl_sta
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MicroBlaze Processor ポート各
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MicroBlaze Processor ブロック
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MicroBlaze Processor MicroBlaze ソ
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MicroBlaze Processor 既知の問
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ModelSim ModelSim このブロッ
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ModelSim タイムスケールカ
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ModelSim 上の図は、 System Gen
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Multiple Subsystem Generator Multip
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Multiple Subsystem Generator Genera
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Multiple Subsystem Generator 生成
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Negate Negate ブロックパラ
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Network-based Ethernet Co-Simulatio
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Opmode PCIN)] の場合は、キ
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Parallel to Serial Parallel to Seri
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PicoBlaze Instruction Display PicoB
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PicoBlaze Microcontroller • [Disp
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Point-to-point Ethernet Co-Simulati
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Puncture このブロックで使
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Reinterpret Reinterpret このブ
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Resource Estimator Resource Estimat
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Resource Estimator 既知の問題
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ROM • [Binary point] : メモリ
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RS Decoder v5_1 RS Decoder v5_1 こ
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RS Decoder v5_1 ♦ [Custom] : ブ
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RS Decoder v6_0 RS Decoder v6_0 こ
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RS Decoder v6_0 ♦ [ATSC] : ATSC (
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RS Encoder v5_0 RS Encoder v5_0 こ
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RS Encoder v5_0 ♦ [CCSDS] : CCSDS
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RS Encoder v6_0 RS Encoder v6_0 こ
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RS Encoder v6_0 ♦ [CCSDS] : CCSDS
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Sample Time Sample Time このブ
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Serial to Parallel Serial to Parall
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Shared Memory 実行できるよ
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Shared Memory Memory ブロック
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Shared Memory Read ブロックパ
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Shared Memory Write ブロック
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Simulation Multiplexer Simulation M
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SineCosine SineCosine このブロ
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Single Port RAM Single Port RAM こ
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Single Port RAM 書き込みモー
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Single Port RAM 深さ別の最大
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Single-Step Simulation Single-Step
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System Generator System Generator
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System Generator ♦ [Default] :
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System Generator ♦ [Input data ty
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Time Division Demultiplexer Time Di
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Time Division Multiplexer Time Divi
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To FIFO System Generator ブロッ
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To Register クロックドメ
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Toolbar ツールバーメニュ
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Up Sample Up Sample このブロッ
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Viterbi Decoder v5_0 Viterbi Decode
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Viterbi Decoder v5_0 System Generat
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Viterbi Decoder v6_0 ます。 sel
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WaveScope WaveScope このブロッ
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WaveScope [hex] をオンにし、
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WaveScope 2 つ目の選択方法
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WaveScope クリックする
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WaveScope マウスポインタ
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WaveScope [Move Cursor Last] 一番
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Xilinx LogiCORE のバージョ
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Xilinx LogiCORE のバージョ
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R 第 2 章ザイリンクスリ
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2 Channel Decimate by 2 MAC FIR Fil
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2n-tap Linear Phase MAC FIR Filter
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4-channel 8-tap Transpose FIR Filte
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5x5Filter 5x5Filter 5 つの n-tap
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BPSK AWGN Channel BPSK AWGN Channel
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CIC Filter ブロックパラメ
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Convolutional Encoder ブロック
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CORDIC DIVIDER CORDIC DIVIDER ブ
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CORDIC LOG 参考資料 1. J. E. Vo
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CORDIC SQRT CORDIC SQRT Hyperbolic
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Dual Port Memory Interpolation MAC
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m-channel n-tap Transpose FIR Filte
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Mealy State Machine 例ミーリ
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Moore State Machine Moore State Mac
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Moore State Machine マトリッ
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Multipath Fading Channel Model イ
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Multipath Fading Channel Model デ
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Multipath Fading Channel Model タ
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n-tap Dual Port Memory MAC FIR Filt
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Registered Mealy State Machine Regi
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Registered Mealy State Machine ブ
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Registered Moore State Machine 例
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Virtex Line Buffer Virtex Line Buff
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Virtex2 5 Line Buffer Virtex2 5 Lin
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White Gaussian Noise Generator Box-
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R ザイリンクス XtremeDSP キ
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XtremeDSP Co-simulation XtremeDSP C
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XtremeDSP DAC XtremeDSP DAC モデ
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XtremeDSP LED Flasher XtremeDSP LED
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R System Generator ユーティ
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xlAddTerms optionStruct 引数は
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xlAddTerms 関連項目「Toolbar
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xlfda_numerator xlfda_numerator 構
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xlgetparam および xlsetparam xlg
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xlInstallPlugin xlInstallPlugin 構
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xlSetNonMemMap xlSetNonMemMap 構
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xlSBDBuilder xlSBDBuilder 構文
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xlTBUtils 例フィールド名
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xlTimingAnalysis xlTimingAnalysis
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xlUpdateModel ♦ 加えた変更
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xlVersion xlVersion 構文説明
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R プログラムを使用したア
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プログラムを使用した
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SharedMemory SharedMemory Public
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SharedMemory パラメータ name
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SharedMemory 戻り値読み出し
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LockableSharedMemory LockableShared
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LockableSharedMemory 戻り値 arg
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SharedMemoryProxy SharedMemoryProxy
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SharedMemoryProxy Sysgen::StdLogicV
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NamedPipeReader NamedPipeReader Pub
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NamedPipeReader unsigned getNWords
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NamedPipeWriter メンバー関数
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索引数字 2 Channel Decimate by
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索引さザイリンクス Logi
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