System Generator for DSP リファレンス ガイド - Xilinx

R
Clock Enable Probe
このブロックは、 [Xilinx Blockset] の [Basic Elements] ライブラリと [Index] ライブラリにリスト
されています。
ザイ リンクスの Clock Enable Probe ブロッ クでは、System Generator モデルのザ
イリンクス信号から派生したクロック イ ネーブル信号を抽出で き ます。
こ のブ ロ ッ ク は、 どのデータ型のザ イ リ ン ク ス信号も 入力 と し て受信し、 ブール
信号を出力し ます。 こ の出力は、 ブール信号が使用可能であれば、 デザ イ ンのど
こ にで も使用で き ます。 プ ローブ出力は、 マルチレー ト 回路のハー ド ウ ェ ア インプリ メンテーショ
ンで使用される理想的な ク ロ ッ ク イ ネーブル信号の動作を模倣し た循環パルスです。 パルスの周波
数は、入力信号のサンプル周期か ら派生し ます。 Simulink の 1 サンプル周期の間、 イネーブル パル
スが入力信号のサンプル周期の終わ り でアサー ト さ れます。 Simulink のシステム周期と同じサンプ
ル周期の信号の場合は、 ブ ロ ッ ク の出力は常に 1 にな り ます。
次の図は、 解析ス コープを付けた Clock Enable Probe ブ ロ ッ ク の使用方法 と 動作を示し た例です。
このモデルの Simulink システムのサンプル周期は、 System Generator ブロッ クで 1.0 秒 と 指定 さ
れています。 このモデルには、 Simulink のシステム周期だけでな く、 Down Sample ブロックで定
義されたサンプル周期が 3 つ使用さ れています。 Clock Enable Probe (CEProbe) は、 各 Down
Sample ブロッ クの後に配置され、 派生したクロック イ ネーブル信号を抽出し ます。 プローブの出
力は出力ゲー ト ウ ェ イ と 解析用のス コープに送信さ れます。 この例には、ハードウェア システム ク
ロ ッ ク を倍精度で出力する CLK プローブも含まれます。 スコープの出力は、この CLK プローブ出
力と 4 つの ク ロ ッ ク イネーブル プローブからの出力を示しています。 .
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リリース 9.2.00 2007 年 8 月