System Generator for DSP リファレンス ガイド - Xilinx

System
Generator
ブロック
Addressable
Shift Register
R
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
このブロックでは、 次のパラメータが設定できます。
• [Infer maximum latency (depth) using address port width] : アドレス ポー ト のビ ッ ト 幅に基づ
いて、 シフ ト レ ジ ス タの深 さ ま たは最大レ イ テンシが自動的に決定 さ れる よ う にで き ます。
• [Maximum latency (depth)] : 上のオプシ ョ ンで最大レ イ テンシが決定 さ れない場合、 手動で最
大レイテンシを入力します。
• [Initial value vector] : 初期レ ジ ス タ値を指定し ます。 ベクタ長がシフ ト レジスタの深さよ り も
大き い場合、 こ のベ ク タ の後に続 く エ レ メ ン ト は削除さ れます。 シフ ト レジスタの深さがベク
タ長よ り も大き い場合、 こ のシフ ト レジス タの後に続 く レジス タが 0 に初期化さ れます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、ビヘイビア レベルの HDL 記述を使用し ない場合、ザ イ リ ン ク ス LogiCORE の
RAM-based Shift Register が使用されます。 LogiCORE を使用する場合、データ入力ポー ト の幅は、
1 ~ 255 ビッ トです。
ザイ リンクス
LogiCORE
RAM-based
Shift Register
RAM-based
Shift Register
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
54 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
V7.0 • • • • •
4 5
V9.1 • • •