System Generator for DSP リファレンス ガイド - Xilinx
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索引<br />
さ<br />
ザイ リンクス<br />
LogiCORE バージ ョ ン 356<br />
ザイ リンクス ブロッ クセッ ト<br />
Accumulator 51<br />
Addressable Shift Register 53<br />
AddSub 55<br />
Assert 57<br />
BitBasher 59<br />
Black Box 62<br />
ChipScope 70<br />
Clock Enable Probe 74<br />
Clock Probe 76<br />
CMult 77<br />
Concat 79<br />
Configurable Subsystem Manager 80<br />
Constant 82<br />
Convert 85<br />
Convolutional Encoder v3_0 86<br />
Convolutional Encoder v6_0 88<br />
Counter 90<br />
DAFIR v9_0 92<br />
DDS Compiler v1_1 96<br />
DDS Compiler v2_0 100<br />
DDS v4_0 104<br />
DDS v5_0 106<br />
Delay 109<br />
Depuncture 114<br />
Disregard Subsystem 116<br />
Down Sample 117<br />
<strong>DSP</strong>48 120<br />
<strong>DSP</strong>48 Macro 123<br />
<strong>DSP</strong>48A 133<br />
<strong>DSP</strong>48E 136<br />
Dual Port RAM 141<br />
EDK Processor 147<br />
Expression 150<br />
FDATool 151<br />
FFT v1_0 153<br />
FFT v3_1 157<br />
FFT v3_2 162<br />
FFT v4_1 167<br />
FIFO 172<br />
FIR Compiler v1_0 173<br />
FIR Compiler v2_0 177<br />
FIR Compiler v3_0 182<br />
FIR Compiler v3_1 188<br />
From FIFO 194<br />
From Register 196<br />
Gateway In 198<br />
Gateway Out 200<br />
Indeterminate Probe 202<br />
Interleaver Deinterleaver v4_0 203<br />
<strong>System</strong> <strong>Generator</strong> <strong>for</strong> <strong>DSP</strong> japan.xilinx.com 471<br />
リリース 9.2.00 2007 年 8 月<br />
Interleaver Deinterleaver v5_0 206<br />
Inverter 209<br />
JTAG Co-Simulation 210<br />
LFSR 212<br />
Logical 214<br />
MCode 215<br />
MicroBlaze Processor 236<br />
ModelSim 245<br />
Mult 250<br />
Multiple Subsystem <strong>Generator</strong> 251<br />
Mux 256<br />
Negate 257<br />
Network Ethernet Co-simulation 258<br />
Opmode 260<br />
Parallel to Serial 263<br />
Pause Simulation 264<br />
PicoBlaze Instruction Display 265<br />
PicoBlaze Microcontroller 266<br />
Point-to-Point Ethernet Co-Simulation<br />
268<br />
Puncture 270<br />
Register 272<br />
Reinterpret 273<br />
Relational 274<br />
Resource Estimator 275<br />
ROM 278<br />
RS Decoder v5_1 281<br />
RS Decoder v6_0 285<br />
RS Encoder v5_0 289<br />
RS Encoder v6_0 293<br />
Sample Time 297<br />
Scale 298<br />
Serial to Parallel 299<br />
Shared Memory 300<br />
Shared Memory Read 304<br />
Shared Memory Write 306<br />
Shift 308<br />
Simulation Multiplexer 309<br />
SineCosine 311<br />
Single Port RAM 313<br />
Single-Step Simulation 319<br />
Slice 320<br />
<strong>System</strong> <strong>Generator</strong> 321<br />
Threshold 326<br />
Time Division Demultiplexer 327<br />
Time Division Multiplexer 329<br />
To FIFO 330<br />
To Register 332<br />
Toolbar 334<br />
Up Sample 337<br />
Viterbi Decoder v5_0 339<br />
Viterbi Decoder v6_0 342<br />
WaveScope 345<br />
Xtreme<strong>DSP</strong> ADC 414<br />
Xtreme<strong>DSP</strong> Co-simulation 415<br />
Xtreme<strong>DSP</strong> DAC 417<br />
Xtreme<strong>DSP</strong> External RAM 418<br />
Xtreme<strong>DSP</strong> LED Flasher 419<br />
ザイ リンクス <strong>リファレンス</strong> デザイ ン ライ<br />
ブラ リ<br />
2 Channel Decimate by 2 MAC FIR<br />
Filter 363<br />
2n+1-tap Linear Phase MAC FIR Filter<br />
364<br />
2n-tap Linear Phase MAC FIR Filter<br />
365<br />
2n-tap MAC FIR Filter 366<br />
4-channel 8-tap Transpose FIR Filter<br />
367<br />
4n-tap MAC FIR Filter 368<br />
5x5Filter 369<br />
BPSK AWGN Channel 371<br />
CIC Filter 372<br />
Convolutional Encoder 374<br />
CORDIC ATAN 376<br />
CORDIC DIVIDER 377<br />
CORDIC LOG 378<br />
CORDIC SINCOS 380<br />
CORDIC SQRT 381<br />
<strong>DSP</strong> デザイ ン 361<br />
Dual Port Memory Interpolation MAC<br />
FIR Filter 383<br />
Interpolation Filter 384<br />
m-channel n-tap Transpose FIR Filter<br />
385<br />
Mealy State Machine 386<br />
Moore State Machine 389<br />
Multipath Fading Channel Model 392<br />
n-tap Dual Port Memory MAC FIR<br />
Filter 399<br />
n-tap MAC FIR Filter 400<br />
Registered Mealy State Machine 401<br />
Registered Moore State Machine 404<br />
Virtex Line Buffer (Imaging) 407<br />
Virtex2 5 Line Buffer (Imaging) 409<br />
Virtex2 Line Buffer (Imaging) 408<br />
White Gaussian Noise <strong>Generator</strong><br />
(Communication) 410<br />
演算デザ イ ン 362<br />
画像デザ イ ン 362<br />
制御ロ ジ ッ ク デザイ ン 361<br />
通信デザ イ ン 361<br />
ザイ リンクス ブロッ クセッ ト ライブラリ<br />
ブロックの構造 24<br />
ザイ リンクス ブロッ ク ライブラリ<br />
Basic Elements ブロック 24<br />
Communication ブロッ ク 27<br />
Control Logic ブロッ ク 28<br />
Data Types ブロック 30<br />
R
Change language