System Generator for DSP リファレンスガイド - Xilinx

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R 444 japan.xilinx.com System Generator for DSP リファレンス ガイドリリース 9.2.00 2007 年 8 月
R プログラムを使用したアクセスプログラムを使用したブロック図の生成第 5 章システムのデザイン入力には Simulink のグラフィカルなブロックエディタがよく使用されますが、ブロックおよび信号のインスタンシエーション、カスタマイズ、削除などの機能をサポートする MATLAB API を使用して、 Simulink モデルを作成できます。この API を使用すると、 System Generator モデルなどの Simulink モデルを新規に生成する MATLAB スクリプトを作成できます。また、Simulink モデルをマスク初期化ブロックからカスタマイズする場合にも便利です。パラメータの変更に応じて、サブシステムの構成が変更されます。 FPGA に最適な CORDIC アルゴリズムを使用した、直交座標から極座標への変換ブロックのインプリメントを例に考えて見ます。計算は、次の反復方程式で定義されます。ここで、変数δ i は 1 または -1 となり、y i は単調に 0 になる傾向があります。 CORDIC アルゴリズムは単純です。シフトおよび加算演算のみを使用して出力を計算します。従来のプロセッサでは、反復方程式は for や while などの反復ループ内で計算されていました。これは FPGA でも実行できますが、次に示すように、各繰り返し手順で個別の処理エレメントを使用して計算をパラレル化すると、スループットを大幅に向上できます。 System Generator for DSP リファレンス ガイド japan.xilinx.com 445 リリース 9.2.00 2007 年 8 月
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System Generator for DSP リファ
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目次このマニュアルにつ
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目次ブロックインターフ
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目次ブロックパラメー
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目次ブロックパラメー
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目次ザイリンクス LogiCOR
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目次 CORDIC DIVIDER . . . . . . .
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目次 xlGenerateButton . . . . . .
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目次メンバーデータ . . .
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R このマニュアルについて
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表記規則オンラインマニ
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R ザイリンクスブロック
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ブロックセットライブ
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Page 47 and 48:
ブロックのパラメータダ
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ブロックのパラメータダ
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Accumulator Accumulator このブ
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Addressable Shift Register Addressa
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AddSub AddSub ブロックパラ
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Assert Assert ブロックパラ
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BitBasher BitBasher このブロッ
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BitBasher 制限 octal_const : 0、
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Black Box レートを生成する
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Black Box • 必要なポート
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Black Box ブロックパラメ
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Black Box 例関連項目次は
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ChipScope ブロックパラメ
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ChipScope 既知の問題詳細情
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Clock Enable Probe Clock Enable Pro
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CMult CMult ブロックパラメ
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Concat Concat このブロックは
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Configurable Subsystem Manager ブ
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Constant • [Operation select] : D
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Convert Convert このブロック
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Convolutional Encoder v3_0 System G
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Convolutional Encoder v6_0 System G
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Counter System Generator ブロッ
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DAFIR v9_0 係数のリロード
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DAFIR v9_0 System Generator ブロ
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DDS Compiler v1_1 ブロックイ
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DDS Compiler v1_1 System Generator
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DDS Compiler v2_0 ブロックイ
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DDS Compiler v2_0 System Generator
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DDS v4_0 System Generator ブロッ
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DDS v5_0 ブロックパラメー
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Delay Delay このブロックは
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Delay 最初の SRL では 16 サ
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Delay らないので、速度が
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Depuncture ブロックパラメ
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Down Sample Down Sample このブ
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Down Sample フレームの最後
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DSP48 • [Provide C port] : オン
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DSP48 Macro DSP48 Macro このブ
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DSP48 Macro • 次の図は、 [In
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DSP48 Macro 予約ポート名ポ
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DSP48 Macro モードの選択 DSP4
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DSP48 Macro DSP48 Macro の擬似 o
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DSP48A DSP48A このブロックは
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DSP48A 関連項目 • [Reset port
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DSP48E • [Pattern mask (48 bit he
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DSP48E • [Reset port for c] : オ
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Dual Port RAM Dual Port RAM この
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Dual Port RAM コリジョンビ
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Dual Port RAM System Generator ブ
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EDK Processor EDK Processor この
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EDK Processor 既知の問題 •
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FDATool FDATool 使用例このブ
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FFT v1_0 FFT v1_0 このブロッ
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FFT v1_0 FFT のタイミング特
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FFT v3_1 nfft_we アサートさ
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FFT v3_1 System Generator ブロッ
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FFT v3_2 入力信号 xn_re 入力
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FFT v3_2 • [Output ordering] :
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FFT v4_1 出力信号ブロック
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FFT v4_1 System Generator ブロッ
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FIR Compiler v1_0 FIR Compiler v1_0
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FIR Compiler v1_0 タコンフ
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FIR Compiler v2_0 FIR Compiler v2_0
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FIR Compiler v2_0 ブロックパ
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FIR Compiler v2_0 System Generator
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FIR Compiler v3_0 係数のリロ
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FIR Compiler v3_0 対称インタ
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FIR Compiler v3_0 既知の問題
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FIR Compiler v3_1 係数のリロ
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FIR Compiler v3_1 対称インタ
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FIR Compiler v3_1 System Generator
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From FIFO System Generator ブロ
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From Register 関連項目 Domain_B
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Gateway In ば、次の OFFSET = IN
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Gateway Out とえば、次の OFFS
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Interleaver Deinterleaver v4_0 Inte
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Interleaver Deinterleaver v4_0 Syst
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Interleaver Deinterleaver v5_0 ブ
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Inverter Inverter このブロッ
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JTAG Co-Simulation [Advanced] タ
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LFSR す。 [Galois] を選択す
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MCode MCode このブロックは
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MCode • 比較演算子 < より
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MCode 定数式これが使用で
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MCode スライス関数 : xl_slice
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MCode empty = v.empty; ベクタ
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MCode disp('disp(10) is'); disp(10)
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MCode end regs.push_front_pop_back(
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MCode Simulink のシミュレ
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MCode 次の図は、モデルを
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MCode end persistent ステート
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MCode 丸めを使用した xl_sta
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MicroBlaze Processor ポート各
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MicroBlaze Processor ブロック
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MicroBlaze Processor MicroBlaze ソ
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MicroBlaze Processor 既知の問
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ModelSim ModelSim このブロッ
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ModelSim タイムスケールカ
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ModelSim 上の図は、 System Gen
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Multiple Subsystem Generator Multip
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Multiple Subsystem Generator Genera
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Multiple Subsystem Generator 生成
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Negate Negate ブロックパラ
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Network-based Ethernet Co-Simulatio
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Opmode PCIN)] の場合は、キ
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Parallel to Serial Parallel to Seri
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PicoBlaze Instruction Display PicoB
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PicoBlaze Microcontroller • [Disp
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Point-to-point Ethernet Co-Simulati
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Puncture このブロックで使
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Reinterpret Reinterpret このブ
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Resource Estimator Resource Estimat
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Resource Estimator 既知の問題
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ROM • [Binary point] : メモリ
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RS Decoder v5_1 RS Decoder v5_1 こ
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RS Decoder v5_1 ♦ [Custom] : ブ
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RS Decoder v6_0 RS Decoder v6_0 こ
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RS Decoder v6_0 ♦ [ATSC] : ATSC (
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RS Encoder v5_0 RS Encoder v5_0 こ
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RS Encoder v5_0 ♦ [CCSDS] : CCSDS
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RS Encoder v6_0 RS Encoder v6_0 こ
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RS Encoder v6_0 ♦ [CCSDS] : CCSDS
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Sample Time Sample Time このブ
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Serial to Parallel Serial to Parall
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Shared Memory 実行できるよ
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Shared Memory Memory ブロック
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Shared Memory Read ブロックパ
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Shared Memory Write ブロック
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Simulation Multiplexer Simulation M
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SineCosine SineCosine このブロ
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Single Port RAM Single Port RAM こ
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Single Port RAM 書き込みモー
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Single Port RAM 深さ別の最大
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Single-Step Simulation Single-Step
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System Generator System Generator
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System Generator ♦ [Default] :
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System Generator ♦ [Input data ty
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Time Division Demultiplexer Time Di
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Time Division Multiplexer Time Divi
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To FIFO System Generator ブロッ
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To Register クロックドメ
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Toolbar ツールバーメニュ
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Up Sample Up Sample このブロッ
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Viterbi Decoder v5_0 Viterbi Decode
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Viterbi Decoder v5_0 System Generat
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Viterbi Decoder v6_0 ます。 sel
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WaveScope WaveScope このブロッ
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WaveScope [hex] をオンにし、
Page 349 and 350:
WaveScope 2 つ目の選択方法
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WaveScope クリックする
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WaveScope マウスポインタ
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WaveScope [Move Cursor Last] 一番
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Xilinx LogiCORE のバージョ
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Xilinx LogiCORE のバージョ
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R 第 2 章ザイリンクスリ
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2 Channel Decimate by 2 MAC FIR Fil
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2n-tap Linear Phase MAC FIR Filter
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4-channel 8-tap Transpose FIR Filte
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5x5Filter 5x5Filter 5 つの n-tap
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BPSK AWGN Channel BPSK AWGN Channel
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CIC Filter ブロックパラメ
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Convolutional Encoder ブロック
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CORDIC DIVIDER CORDIC DIVIDER ブ
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CORDIC LOG 参考資料 1. J. E. Vo
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CORDIC SQRT CORDIC SQRT Hyperbolic
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Dual Port Memory Interpolation MAC
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m-channel n-tap Transpose FIR Filte
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Mealy State Machine 例ミーリ
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Moore State Machine Moore State Mac
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Moore State Machine マトリッ
Page 393 and 394: Multipath Fading Channel Model イ
Page 395 and 396: Multipath Fading Channel Model デ
Page 397 and 398: Multipath Fading Channel Model タ
Page 399 and 400: n-tap Dual Port Memory MAC FIR Filt
Page 401 and 402: Registered Mealy State Machine Regi
Page 403 and 404: Registered Mealy State Machine ブ
Page 405 and 406: Registered Moore State Machine 例
Page 407 and 408: Virtex Line Buffer Virtex Line Buff
Page 409 and 410: Virtex2 5 Line Buffer Virtex2 5 Lin
Page 411 and 412: White Gaussian Noise Generator Box-
Page 413 and 414: R ザイリンクス XtremeDSP キ
Page 415 and 416: XtremeDSP Co-simulation XtremeDSP C
Page 417 and 418: XtremeDSP DAC XtremeDSP DAC モデ
Page 419 and 420: XtremeDSP LED Flasher XtremeDSP LED
Page 421 and 422: R System Generator ユーティ
Page 423 and 424: xlAddTerms optionStruct 引数は
Page 425 and 426: xlAddTerms 関連項目「Toolbar
Page 427 and 428: xlfda_numerator xlfda_numerator 構
Page 429 and 430: xlgetparam および xlsetparam xlg
Page 431 and 432: xlInstallPlugin xlInstallPlugin 構
Page 433 and 434: xlSetNonMemMap xlSetNonMemMap 構
Page 435 and 436: xlSBDBuilder xlSBDBuilder 構文
Page 437 and 438: xlTBUtils 例フィールド名
Page 439 and 440: xlTimingAnalysis xlTimingAnalysis
Page 441 and 442: xlUpdateModel ♦ 加えた変更
Page 443: xlVersion xlVersion 構文説明
Page 447 and 448: プログラムを使用した
Page 449 and 450: SharedMemory SharedMemory Public
Page 451 and 452: SharedMemory パラメータ name
Page 453 and 454: SharedMemory 戻り値読み出し
Page 455 and 456: LockableSharedMemory LockableShared
Page 457 and 458: LockableSharedMemory 戻り値 arg
Page 459 and 460: SharedMemoryProxy SharedMemoryProxy
Page 461 and 462: SharedMemoryProxy Sysgen::StdLogicV
Page 463 and 464: NamedPipeReader NamedPipeReader Pub
Page 465 and 466: NamedPipeReader unsigned getNWords
Page 467 and 468: NamedPipeWriter メンバー関数
Page 469 and 470: 索引数字 2 Channel Decimate by
Page 471 and 472: 索引さザイリンクス Logi
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