System Generator for DSP リファレンス ガイド - Xilinx

m-channel n-tap Transpose FIR Filter
m-channel n-tap Transpose FIR Filter
こ のフ ィ ル タ では、 時分割多重化さ れた、 完全にパ ラ レルなアーキテ ク チ ャ が
使用さ れます。 Virtex FPGA ファ ミ リ (および Virtex フ ァ ミ リ の派生デバ イ ス)
には SRL16E と 呼ばれる専用シ フ ト レ ジ ス タ回路が含まれてお り 、 マルチチ ャ
ネル アーキテ クチャ を最適にイ ンプ リ メ ン ト するために使用されます。 時分割
のマルチプレクサおよびデマルチプレクサを、 インプリ メン トするかしないか
を指定できます。 乗算器には、 エンベデ ッ ド 乗算器が使用されます。
モデルはダ イ ナ ミ ッ ク に構築される ため、係数の数が変化する に従っ て、下位の構造も変化し ます。
このフィルタ リファレンス ブロックには、インプリ メンテーションの説明が提供されています。こ
の説明は、モデル内でブロ ッ ク を右ク リ ッ ク し て [マスクブロックのモデル表示] をク リ ックすると
表示されます。
ブロック パラ メータ
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
パラ メータは次のとおりです。
• [Input Bit Width] : 入力サンプルの幅
• [Input Binary Point] : 入力の 2 進小数点の位置
• [Coefficients] : フ ィ ル タの係数を指定し ます。 タ ッ プ数は、 係数ベク タ のサ イ ズか ら推論さ れ
ます。
• [Coefficients Bit Width] : 各係数のビ ッ ト 幅
• [Coefficients Binary Point] : 各係数の 2 進小数点の位置
• [Number of Channels] : チャ ネル数を指定し ます。 サポー ト さ れる数には制限はあ り ません。
• [Time Division Multiplexer Front End] : TDM フロント エンド回路をインプ リ メ ン トするかし
ないかを指定し ます (入力データ が時分割多重化さ れてい る場合)。
• [Time Division DeMultiplexer Back End] : TDD バック エンド回路をインプ リ メ ン トするかし
ないかを指定し ます (出力を時分割多重化する場合)。 これは、 フィルタが別のマルチチャネル
構造に接続し てい る場合に便利です。
• [Input Sample Period] : 入力のサンプル周期
このブロックで使用されるその他のパラメータは、 「ブロ ッ ク のパラ メ ータ ダイアログ ボックスの
共通オプシ ョ ン」 で説明されています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 385
リリース 9.2.00 2007 年 8 月
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