System Generator for DSP リファレンス ガイド - Xilinx

2 Channel Decimate by 2 MAC FIR Filter
2 Channel Decimate by 2 MAC FIR Filter
積和ベースの FIR フィルタをインプリメントします。 n-tap フィルタでは、専用乗
算器 1 つとデュアル ポー ト ブロッ ク RAM 1 つが使用されます。 時分割多重
(TDM) の 2 つのチャ ネルが同じ MAC エンジンで一緒に処理されます。 各チャ ネ
ルに指定する係数のセ ッ ト は、含まれる係数の数が同じであれば完全に異なってい
てもかまいません。 フ ィルタでは、 多相フ ィルタ手法を使用して、 2 に固定された
デシ メーシ ョ ンが実行されます。 フ ィ ルタの設定には、 複数の係数セ ッ ト および
データ サンプルをフ ィルタ デザイ ンに格納する手法が示されます。 Virtex
FPGA ファミ リ (および Virtex フ ァ ミ リ の派生デバイ ス) では、 高速で小型の加算器、 乗算器、 お
よび柔軟な メ モ リ アーキテ ク チャ を構築する ための専用回路が提供さ れます。 フ ィルタ デザイ ン
ではこれらのシリ コンの特性が活用され、 小型でリ ソース効率のよいデザインがインプリ メン ト さ
れます。
このフィルタ リファレンス ブロックには、インプリ メンテーショ ンの説明が提供されています。こ
の説明は、モデル内でブロックを右クリックして [マスクブロックのモデル表示] をクリ ックすると
表示されます。
ブロック パラ メータ
参考資料
ブロッ クのパラ メータ ダイアログ ボックスは、 Simulink モデル内でブロ ッ ク をダブルク リ ッ クす
る と 表示されます。
このリ ファレンス ブロッ クのパラ メータは次のとおりです。
• [Data Input Bit Width] : 入力サンプルの幅
• [Data Input Binary Point] : 入力の 2 進小数点の位置
• [Coefficient Vector (Ch.1)] : フィルタのチャネル l の係数を指定し ます。 タ ッ プ数は、係数ベク
タのサイズから推論されます。
• [Coefficient Vector (Ch.2)] : フィルタのチャネル 2 の係数を指定し ます。 タ ッ プ数は、 係数ベ
ク タ のサ イ ズか ら 推論されます。
メモ : 係数ベ ク タ のサ イ ズは同じ であ る必要があ り ます。 必要に応じ てパデ ィ ングを追加し、
サイズを同じにします。
• [Number of Bits per Coefficient] : 各係数のビ ッ ト 幅
• [Binary Point per Coefficient] : 各係数の 2 進小数点の位置
メモ : 係数ベ ク タ のサ イ ズは同じ であ る必要があ り ます。 必要に応じ てパデ ィ ングを追加し、
サイズを同じにします。
• [Sample Period] : 入力のサンプル周期
J. Hwang、 J. Ballagh、 『Building Custom FIR Filters Using System Generator』、 12th International
Field-Programmable Logic and Applications Conference (FPL) (2002 年 9 月、 モンペ リ エ (フラン
ス) にて開催)、 LNCS (Lecture Notes in Computer Science) Vol. 2438
System Generator for DSP リファレンス ガイド japan.xilinx.com 363
リリース 9.2.00 2007 年 8 月
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