System Generator for DSP リファレンス ガイド - Xilinx

System
Generator
ブロック
Viterbi Decoder
v6_0
R
• [Width reduction] : コ ス ト を節約し て最適な状態を決定する ために、何個の LSB を無視する か
指定し ます。
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Architecture type] : [Parallel] または [Serial] を選択します。
• [Optimization] : [Area] または [Speed] を選択し ます(パラレル アーキテ ク チ ャ の場合にのみ指
定でき ます)。
• [Reduce latency] : オンにする と、 ブロ ッ クのレイテンシが約 50% 減少し ます。
このブロックで使用されるパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの共通オプ
ションで説明されています。
ザイリンクス LogiCORE
このブロックでは、 次のザイ リンクス LogiCORE Viterbi Decoder コアが使用されます。
ザイ リンクス
LogiCORE
Viterbi
Decoder
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
344 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
4 5
V6.0 • • • • •