System Generator for DSP リファレンス ガイド - Xilinx

To FIFO
R
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ザイ リンクス To FIFO ブロッ クは、 First-In First-Out (FIFO) のメ
モリ キ ューの前半分を イ ンプ リ メ ン ト し ます。
書き込みイネーブル (we) 入力が 1 になる と、 このモジュールの
データ ポー ト の値が次の使用可能な空の メ モ リ ロケーションに書
き込まれます。 FIFO がフルの場合は、 full 出力ポー ト がアサー ト
されます。 出力ポー ト percent_full には、 フルの FIFO のパーセン ト がユーザー指定の精度で表示
されます。
To FIFO は、FIFO Generator v2.1 コアを使用してハードウェアにインプリ メント されます。 System
Generator のハード ウ ェア協調シ ミ ュ レーシ ョ ン インターフェイスでは、To FIFO ブロックを
FPGA ハー ド ウ ェ アに コ ンパイ ルし、 協調シ ミ ュ レーシ ョ ンで き ます。 共有 FIFO を System
Generator 協調シ ミ ュ レーシ ョ ン ハー ド ウ ェ アで使用する と 、 ホ ス ト PC と FPGA 間でデータ を高
速に転送で き、 リ アルタ イ ム ハー ド ウ ェ ア協調シ ミ ュ レーシ ョ ン機能が強化されます。
9.2 リ リ ース から は、 同じ 名前の From FIFO ブロ ッ ク と To FIFO ブロックがペアになり、ネット リ
スト で 1 つの BRAM ベース の FIFO ブロ ッ ク になっています。 From FIFO または To FIFO ブロ ッ
ク が別のブロ ッ ク と ペアになら ない場合は、 その入力ポート と 出力ポート が最上位レ ベルの System
Generator デザイ ン に含ま れま す。 ペアになっ たブロ ッ ク はデザイ ン のど の階層にでも 配置でき ま す
が、 同じ 名前の From FIFIO または To FIFO ブロ ッ ク が複数ある 場合は、 エラ ーになり ま す。
以前のバージ ョ ン と の互換性を保持する には、MATLAB グローバル変数 xlSgSharedMemoryStitch
を off に設定し て く ださい。 これには、 MATLAB コマンド ラインに次のように入力します。
ブロック パラ メータ
[Basic] タブ
global xlSgSharedMemoryStitch;
xlSgSharedMemoryStitch = 'off';
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Shared memory name] : 共有 FIFO の名前を付けます。 同じ名前の FIFO はすべて同じ物理的
FIFO を共有し ます。
• [Ownership] : メモリが [Locally owned] か [Owned elsewhere] かを指定し ます。 [Locally
owned] の場合、 ブ ロ ッ ク で FIFO の イ ン ス タ ン スが作成され、 [Owned elsewhere] の場合、 ブ
ロ ッ ク が既に作成された FIFO インスタンスに接続されます。
• [Depth] : メモリ ブ ロ ッ ク のワー ド 数を指定し ます。 ワード サイズは、din ポー ト のビ ッ ト 幅か
ら推論されます。
• [Bits of precision to use for %full port] : %full ポー ト のビ ッ ト 幅を指定し ます。 この符号なし
出力の 2 進小数点は、 常にワー ド の最上部にあ り ます。 こ のため、 た と えば精度が 1 に設定さ
れる と、 出力は 0.0 と 0.5 の 2 つの値を取 り 込みます。 こ の場合、 0.5 は FIFO が少な く と も
50% フルである こ と を示しています。
• [Provide asynchronous reset port] : オプシ ョ ンの非同期 リ セ ッ ト ポー ト (rst) が使用されます。
このブロックで使用されるパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの共通オプ
ションで説明されています。
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リリース 9.2.00 2007 年 8 月