System Generator for DSP リファレンスガイド - Xilinx

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R ♦ [Pipeline stages] : ブロックの入力ポートからのレイテンシ情報が表示されます。表示されたパイプライン段数は、 FFT、 RS Encoder/Decoder、 Viterbi Decoder などの一部のハイレベルなブロックでは正確でないことがあります。この場合、表示されるパイプライン段数は、ブロックに入力から出力への組み合わせパスを含めるかどうかを決定するために使用できます。たとえば、次の図の Up Sample ブロックは、入力から出力に組み合わせパスが含まれることを示しています。 ♦ [HDL port names] : ブロックのネットリストエンティティに対応する HDL の入力ポート名と出力ポート名を表示します。 324 japan.xilinx.com System Generator for DSP リファレンス ガイドリリース 9.2.00 2007 年 8 月
System Generator ♦ [Input data types] : ブロックの入力ポートを駆動する信号のデータ型を表示します。 ♦ [Output data types] : ブロックの出力ポートのデータ型を表示します。 System Generator for DSP リファレンス ガイド japan.xilinx.com 325 リリース 9.2.00 2007 年 8 月 R
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System Generator for DSP リファ
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目次このマニュアルにつ
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目次ブロックインターフ
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目次ブロックパラメー
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目次ブロックパラメー
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目次ザイリンクス LogiCOR
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目次 CORDIC DIVIDER . . . . . . .
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目次 xlGenerateButton . . . . . .
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目次メンバーデータ . . .
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R このマニュアルについて
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表記規則オンラインマニ
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R ザイリンクスブロック
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ブロックセットライブ
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Page 47 and 48:
ブロックのパラメータダ
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ブロックのパラメータダ
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Accumulator Accumulator このブ
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Addressable Shift Register Addressa
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AddSub AddSub ブロックパラ
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Assert Assert ブロックパラ
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BitBasher BitBasher このブロッ
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BitBasher 制限 octal_const : 0、
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Black Box レートを生成する
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Black Box • 必要なポート
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Black Box ブロックパラメ
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Black Box 例関連項目次は
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ChipScope ブロックパラメ
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ChipScope 既知の問題詳細情
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Clock Enable Probe Clock Enable Pro
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CMult CMult ブロックパラメ
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Concat Concat このブロックは
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Configurable Subsystem Manager ブ
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Constant • [Operation select] : D
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Convert Convert このブロック
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Convolutional Encoder v3_0 System G
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Convolutional Encoder v6_0 System G
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Counter System Generator ブロッ
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DAFIR v9_0 係数のリロード
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DAFIR v9_0 System Generator ブロ
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DDS Compiler v1_1 ブロックイ
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DDS Compiler v1_1 System Generator
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DDS Compiler v2_0 ブロックイ
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DDS Compiler v2_0 System Generator
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DDS v4_0 System Generator ブロッ
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DDS v5_0 ブロックパラメー
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Delay Delay このブロックは
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Delay 最初の SRL では 16 サ
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Delay らないので、速度が
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Depuncture ブロックパラメ
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Down Sample Down Sample このブ
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Down Sample フレームの最後
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DSP48 • [Provide C port] : オン
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DSP48 Macro DSP48 Macro このブ
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DSP48 Macro • 次の図は、 [In
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DSP48 Macro 予約ポート名ポ
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DSP48 Macro モードの選択 DSP4
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DSP48 Macro DSP48 Macro の擬似 o
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DSP48A DSP48A このブロックは
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DSP48A 関連項目 • [Reset port
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DSP48E • [Pattern mask (48 bit he
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DSP48E • [Reset port for c] : オ
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Dual Port RAM Dual Port RAM この
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Dual Port RAM コリジョンビ
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Dual Port RAM System Generator ブ
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EDK Processor EDK Processor この
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EDK Processor 既知の問題 •
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FDATool FDATool 使用例このブ
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FFT v1_0 FFT v1_0 このブロッ
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FFT v1_0 FFT のタイミング特
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FFT v3_1 nfft_we アサートさ
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FFT v3_1 System Generator ブロッ
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FFT v3_2 入力信号 xn_re 入力
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FFT v3_2 • [Output ordering] :
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FFT v4_1 出力信号ブロック
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FFT v4_1 System Generator ブロッ
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FIR Compiler v1_0 FIR Compiler v1_0
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FIR Compiler v1_0 タコンフ
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FIR Compiler v2_0 FIR Compiler v2_0
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FIR Compiler v2_0 ブロックパ
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FIR Compiler v2_0 System Generator
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FIR Compiler v3_0 係数のリロ
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FIR Compiler v3_0 対称インタ
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FIR Compiler v3_0 既知の問題
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FIR Compiler v3_1 係数のリロ
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FIR Compiler v3_1 対称インタ
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FIR Compiler v3_1 System Generator
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From FIFO System Generator ブロ
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From Register 関連項目 Domain_B
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Gateway In ば、次の OFFSET = IN
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Gateway Out とえば、次の OFFS
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Interleaver Deinterleaver v4_0 Inte
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Interleaver Deinterleaver v4_0 Syst
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Interleaver Deinterleaver v5_0 ブ
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Inverter Inverter このブロッ
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JTAG Co-Simulation [Advanced] タ
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LFSR す。 [Galois] を選択す
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MCode MCode このブロックは
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MCode • 比較演算子 < より
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MCode 定数式これが使用で
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MCode スライス関数 : xl_slice
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MCode empty = v.empty; ベクタ
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MCode disp('disp(10) is'); disp(10)
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MCode end regs.push_front_pop_back(
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MCode Simulink のシミュレ
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MCode 次の図は、モデルを
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MCode end persistent ステート
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MCode 丸めを使用した xl_sta
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MicroBlaze Processor ポート各
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MicroBlaze Processor ブロック
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MicroBlaze Processor MicroBlaze ソ
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MicroBlaze Processor 既知の問
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ModelSim ModelSim このブロッ
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ModelSim タイムスケールカ
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ModelSim 上の図は、 System Gen
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Multiple Subsystem Generator Multip
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Multiple Subsystem Generator Genera
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Multiple Subsystem Generator 生成
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Negate Negate ブロックパラ
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Network-based Ethernet Co-Simulatio
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Opmode PCIN)] の場合は、キ
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Parallel to Serial Parallel to Seri
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PicoBlaze Instruction Display PicoB
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PicoBlaze Microcontroller • [Disp
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Point-to-point Ethernet Co-Simulati
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Puncture このブロックで使
Page 273 and 274: Reinterpret Reinterpret このブ
Page 275 and 276: Resource Estimator Resource Estimat
Page 277 and 278: Resource Estimator 既知の問題
Page 279 and 280: ROM • [Binary point] : メモリ
Page 281 and 282: RS Decoder v5_1 RS Decoder v5_1 こ
Page 283 and 284: RS Decoder v5_1 ♦ [Custom] : ブ
Page 285 and 286: RS Decoder v6_0 RS Decoder v6_0 こ
Page 287 and 288: RS Decoder v6_0 ♦ [ATSC] : ATSC (
Page 289 and 290: RS Encoder v5_0 RS Encoder v5_0 こ
Page 291 and 292: RS Encoder v5_0 ♦ [CCSDS] : CCSDS
Page 293 and 294: RS Encoder v6_0 RS Encoder v6_0 こ
Page 295 and 296: RS Encoder v6_0 ♦ [CCSDS] : CCSDS
Page 297 and 298: Sample Time Sample Time このブ
Page 299 and 300: Serial to Parallel Serial to Parall
Page 301 and 302: Shared Memory 実行できるよ
Page 303 and 304: Shared Memory Memory ブロック
Page 305 and 306: Shared Memory Read ブロックパ
Page 307 and 308: Shared Memory Write ブロック
Page 309 and 310: Simulation Multiplexer Simulation M
Page 311 and 312: SineCosine SineCosine このブロ
Page 313 and 314: Single Port RAM Single Port RAM こ
Page 315 and 316: Single Port RAM 書き込みモー
Page 317 and 318: Single Port RAM 深さ別の最大
Page 319 and 320: Single-Step Simulation Single-Step
Page 321 and 322: System Generator System Generator
Page 323: System Generator ♦ [Default] :
Page 327 and 328: Time Division Demultiplexer Time Di
Page 329 and 330: Time Division Multiplexer Time Divi
Page 331 and 332: To FIFO System Generator ブロッ
Page 333 and 334: To Register クロックドメ
Page 335 and 336: Toolbar ツールバーメニュ
Page 337 and 338: Up Sample Up Sample このブロッ
Page 339 and 340: Viterbi Decoder v5_0 Viterbi Decode
Page 341 and 342: Viterbi Decoder v5_0 System Generat
Page 343 and 344: Viterbi Decoder v6_0 ます。 sel
Page 345 and 346: WaveScope WaveScope このブロッ
Page 347 and 348: WaveScope [hex] をオンにし、
Page 349 and 350: WaveScope 2 つ目の選択方法
Page 351 and 352: WaveScope クリックする
Page 353 and 354: WaveScope マウスポインタ
Page 355 and 356: WaveScope [Move Cursor Last] 一番
Page 357 and 358: Xilinx LogiCORE のバージョ
Page 359 and 360: Xilinx LogiCORE のバージョ
Page 361 and 362: R 第 2 章ザイリンクスリ
Page 363 and 364: 2 Channel Decimate by 2 MAC FIR Fil
Page 365 and 366: 2n-tap Linear Phase MAC FIR Filter
Page 367 and 368: 4-channel 8-tap Transpose FIR Filte
Page 369 and 370: 5x5Filter 5x5Filter 5 つの n-tap
Page 371 and 372: BPSK AWGN Channel BPSK AWGN Channel
Page 373 and 374: CIC Filter ブロックパラメ
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Convolutional Encoder ブロック
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CORDIC DIVIDER CORDIC DIVIDER ブ
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CORDIC LOG 参考資料 1. J. E. Vo
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CORDIC SQRT CORDIC SQRT Hyperbolic
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Dual Port Memory Interpolation MAC
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m-channel n-tap Transpose FIR Filte
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Mealy State Machine 例ミーリ
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Moore State Machine Moore State Mac
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Moore State Machine マトリッ
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Multipath Fading Channel Model イ
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Multipath Fading Channel Model デ
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Multipath Fading Channel Model タ
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n-tap Dual Port Memory MAC FIR Filt
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Registered Mealy State Machine Regi
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Registered Mealy State Machine ブ
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Registered Moore State Machine 例
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Virtex Line Buffer Virtex Line Buff
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Virtex2 5 Line Buffer Virtex2 5 Lin
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White Gaussian Noise Generator Box-
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R ザイリンクス XtremeDSP キ
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XtremeDSP Co-simulation XtremeDSP C
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XtremeDSP DAC XtremeDSP DAC モデ
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XtremeDSP LED Flasher XtremeDSP LED
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R System Generator ユーティ
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xlAddTerms optionStruct 引数は
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xlAddTerms 関連項目「Toolbar
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xlfda_numerator xlfda_numerator 構
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xlgetparam および xlsetparam xlg
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xlInstallPlugin xlInstallPlugin 構
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xlSetNonMemMap xlSetNonMemMap 構
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xlSBDBuilder xlSBDBuilder 構文
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xlTBUtils 例フィールド名
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xlTimingAnalysis xlTimingAnalysis
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xlUpdateModel ♦ 加えた変更
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xlVersion xlVersion 構文説明
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R プログラムを使用したア
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プログラムを使用した
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SharedMemory SharedMemory Public
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SharedMemory パラメータ name
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SharedMemory 戻り値読み出し
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LockableSharedMemory LockableShared
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LockableSharedMemory 戻り値 arg
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SharedMemoryProxy SharedMemoryProxy
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SharedMemoryProxy Sysgen::StdLogicV
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NamedPipeReader NamedPipeReader Pub
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NamedPipeReader unsigned getNWords
Page 467 and 468:
NamedPipeWriter メンバー関数
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索引数字 2 Channel Decimate by
Page 471 and 472:
索引さザイリンクス Logi
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