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System Generator for DSP リファレンス ガイド - Xilinx

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R<br />

• [Target directory] : コ ンパ イル結果を保存するデ ィ レ ク ト リ を指定し ます。 <strong>System</strong> <strong>Generator</strong><br />

および FPGA インプリ メンテーション ツールでは多数のファイルが生成されるので、 個別の<br />

ディレク ト リ (Simulink モデル フ ァ イルが含まれるデ ィ レ ク ト リ と は別のデ ィ レ ク ト リ ) を作<br />

成する こ と をお勧め し ます。<br />

• [Synthesis tool] : デザイ ンの合成に使用する ツールを指定し ます。 Synplicity 社の Synplify<br />

Pro または Synplify、 およびザイリンクスの XST を選択でき ます。<br />

• [Hardware description language] : デザ イ ンの コ ンパ イルに使用する HDL 言語を指定し ます。<br />

[VHDL] または [Verilog] を選択できます。<br />

• [FPGA clock period (ns)] : ハー ド ウ ェ ア クロックの周期を ns で指定し ます。 値は整数であ る<br />

必要はあ り ません。 こ こ で指定し た周期は、制約フ ァ イルでグ ローバル PERIOD 制約 と し て設<br />

定され、ザイリ ンクス インプリ メンテーション ツールに渡されます。 複数サ イ ク ル パスは、こ<br />

の値の整数倍で制約されます。<br />

• [Clock pin location] : ハー ド ウ ェ ア クロックのピン ロケーションを指定します。 この情報は、<br />

制約フ ァ イ ルを介し てザ イ リ ン ク ス インプリ メンテーション ツールに渡されます。<br />

• [Create testbench] : HDL テ ス ト ベンチを作成する よ う 指定し ます。 HDL シミュレータでテス<br />

トベンチをシ ミ ュレーシ ョ ンし、 コンパイルされたデザインのシ ミ ュレーシ ョ ン結果を<br />

Simulink シ ミュレーション結果と比較します。 <strong>System</strong> <strong>Generator</strong> では、 デザイ ンを Simulink<br />

でシ ミ ュレーシ ョ ンし、Gateway ブ ロ ッ ク で検出 さ れる値を保存する こ と に よ り 、 テ ス ト ベク<br />

タを作成します。 テ ス ト ベンチの最上位 HDL ファイルの名前は、_testbench.vhd/.v<br />

となります。 はテ ス ト するデザ イ ン部分名にな り ます。<br />

• [Import as configurable subsystem] : コ ンパ イル結果を関連付け る ブロ ッ ク を作成し、ブ ロ ッ ク<br />

とこのブロックが作成された元のサブシステムを含むコンフィギャブル サブシステムを作成<br />

します。 詳細は、 コンフィギャブル サブシステム と <strong>System</strong> <strong>Generator</strong> を参照して く ださい。<br />

• [Provide clock enable clear pin] : 最上位レベルの ク ロ ッ ク ラッパに ce_clr ポー ト を付けるか<br />

どうか指定します。 ce_clr 信号は、 ク ロ ッ ク イネーブル生成ロジッ クを リセッ トするために使<br />

用されます。 クロック イネーブル生成ロジックをリセッ トできるよ うにすると、 ダイナミ ック<br />

な制御が可能にな り 、 データ パス サンプ リ ングの開始が指定で き ます。 詳細は、 自動生成さ れ<br />

たクロック イネーブル ロジックのリセッ ト を参照して く ださい。<br />

• [Simulink system period (sec)] Simulink のシ ス テム周期を秒単位で指定し ます。 Simulink の<br />

シス テム周期は、 モデルのサンプル周期の最大公約数にな り す。 サンプル周期は、 ブ ロ ッ ク の<br />

ダイアログ ボ ッ ク ス で設定する か、Simulink の伝搬規則に従って決め ら れる か、 こ のオプシ ョ<br />

ンを使用したブロックのハードウェア オーバーサンプ リ ング レー ト を基に算出されます。<br />

ハー ド ウ ェ ア オーバーサンプ リ ング レー ト を基に算出さ れた場合、 実際のサンプル時間は<br />

Simulink のブ ロ ッ ク の観測可能なシ ミ ュ レーシ ョ ン サンプル時間よ り も速く な り ます。 ハー<br />

ドウェアでは、オーバーサンプリング レー ト が 1 よ り大きいブロックは、入力をデータよりも<br />

速いレー ト で処理 さ れます。 た と えば、 オーバーサンプ リ ング レー ト が 8 の配列型乗算器は、<br />

Simulink ではその乗算器ブ ロ ッ ク の実際のサンプル時間の 1/8 のサンプル周期にな り ます。 こ<br />

のパラ メ ータは、 マス タ ブ ロ ッ ク でのみ変更で き ます。<br />

• [Block icon display] : ブ ロ ッ ク のア イ コ ンに表示する情報の種類を指定し ます。 ブロックのア<br />

イコンは、デザインがコンパイルされてから、選択された表示オプションでアップデートされ<br />

ます。 表示オプシ ョ ンは、 次か ら選択で き ます。<br />

322 japan.xilinx.com <strong>System</strong> <strong>Generator</strong> <strong>for</strong> <strong>DSP</strong> <strong>リファレンス</strong> ガイ ド<br />

リリース 9.2.00 2007 年 8 月

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