System Generator for DSP リファレンス ガイド - Xilinx

R
のポー ト インターフェイスに含まれます。 クロック ポー ト 名と ク ロ ッ ク イネーブル名は、 ポート
名にデザイ ン名が付いた名前で区別されます。 たとえば、Domain A というサブシステムに inport_a
という入力ポート 1 つと outport_a という出力ポート 1 つが含まれる と し ます。 また、Domain B と
いうサブシステムには、inport_b という入力ポート 1 つと outport_b という出力ポート 1 つが含ま
れる と します。 結果の最上位レベルのエンティティの VHDL ポー ト インターフェイスは、 次のよ
うになります。
entity multiple_subsys_ex is
port (
domain_a_ce: in std_logic := '1';
domain_a_clk: in std_logic;
domain_b_ce: in std_logic := '1';
domain_b_clk: in std_logic;
inport_a: in std_logic_vector(17 downto 0);
inport_b: in std_logic_vector(17 downto 0);
outport_a: out std_logic_vector(17 downto 0);
outport_b: out std_logic_vector(17 downto 0)
);
end multiple_subsys_ex;
複数ク ロ ッ クのサポー ト
Multiple Subsystem Generator ブ ロ ッ ク を使用する サブシ ス テムには、 それぞれマ ス タ の System
Generator ブロッ クが 1 つ含まれる ので、 Simulink シ ス テム周期や FPGA ク ロック周期などのク
ロ ッ ク情報をブ ロ ッ ク ご と に指定する こ と がで き ます。 異なる Simulink シ ス テム周期を指定する
と、 各 System Generator デザ イ ン を別のレー ト でシ ミ ュ レーシ ョ ンで き、 非同期の ク ロ ッ ク ドメ
イ ン を使用する モデル シ ス テムを効率的に作成で き ます。
Multiple Subsystem Generator ブロックは、生成されるサブシステムごとに別のクロック ポー ト を
作成し ます。 このクロック ポー ト が System Generator デザ イ ンの対応する ク ロ ッ ク ポー ト に配線
されます。 複数の ク ロ ッ ク を使用するデザ イ ンのネ ッ ト リ ス ト が生成さ れる と (高位レベルのモデ
ルから下位レベルの HDL 記述に変換 さ れる と )、共有メ モ リ の半分 2 つが対応する サブシ ス テムか
ら上位の階層レベルに移動さ れます。 この共有メモリ ペアの 2 つの半分が ク ロ ッ ク ドメイン ブ
リッジ (デュアル ポー ト メモリなど) をインプリ メントする 1 つの HDL コ ンポーネン ト に置換さ
れます。 この後、 2 つの ク ロ ッ ク ドメインからのクロックがブリッジ コ ンポーネン ト の反対側に、
必要なデータおよび制御信号 と 共に接続さ れます。
254 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月