System Generator for DSP リファレンス ガイド - Xilinx

Multiple Subsystem Generator
Generator ロ ジ ッ ク がそのデザ イ ンの最上位レベルのポー ト に接続さ れます。 つま り、1 つのサブシ
ステムの HDL コ ンポーネン ト には、 共有 メ モ リ の半分用のポー ト が含まれます。 残 り の半分には、
共有 メ モ リ の反対側用のポー ト が含まれます。 共有 メ モ リ のハー ド ウ ェ ア インプリ メンテーション
が作成され、 最上位レベルの共有 メ モ リ ポー ト に接続 さ れます。
メモ : Multiple Subsystem Generator ブロックでは、 現在のと ころ、 複数の共有メモリ ブロックが
同じサブシステム内の同じ共有メモリ オブジェ ク ト を参照できないよ う になっています。 たとえ
ば、 To FIFO ブロ ッ クはほかのサブシステムにある 2 つの From FIFO ブ ロ ッ ク と の通信には使用
できません。
たとえば、A と B の 2 つのサブシステムがある と し ます。 サブシステム A には To FIFO ブロッ ク
が、 サブシステム B には From FIFO ブロ ッ クが含まれます。 FIFO の反対半分では、 my_fifo とい
う同じ共有メモリが指定されます。 Multiple Subsystem Generator ブロックを使用してネッ ト リ ス
ト が作成 さ れる と 、 To FIFO ブロック と From FIFO ブロッ クが対応するサブシステムからそれぞ
れ削除され、 1 つのコ ア インプリ メンテーション (例 : 非同期 FIFO コアなど) に統合されます。 次
の図は、 こ のプロセス を示し ています。
次の表は、 共有 メ モ リ および共有 メ モ リ 関連のブロ ッ ク を イ ンプ リ メ ン ト に使用される コ アまたは
HDL コンポーネントのインプリ メンテーションを示しています。
To ブロック From ブロック ハードウェア インプリメンテーション
共有 メ モ リ 共有 メ モ リ Dual Port Block Memory 6.1
To FIFO To FIFO Fifo Generator 2.1
To Register To Register synth_reg_w_init.(vhd,v)
メモ : 共有 メ モ リ ブ ロ ッ ク は、 サブシ ス テム間の通信手段 と し てのみ使用さ れます。 サブシステム
間の通信に System Generator 信号は使用しないでください。 これは、 これらの信号が Multiple
Subsystem Generator ブ ロ ッ ク で作成さ れる最上位レベルの HDL コ ンポーネン ト の最上位レベル
のポー ト に最終的に変換されるか ら です。
Multiple Subsystem Generator ブロッ クを使用した System Generator デザイ ンのゲー ト ウ ェ イ
ポー ト はすべて最上位レベルの HDL コ ンポーネン ト のポー ト インターフェ イスに含まれます。 ま
た、 ク ロ ッ ク ポー ト と ク ロ ッ ク イネーブル ポー ト は、 それぞれ各 System Generator サブシステム
System Generator for DSP リファレンス ガイド japan.xilinx.com 253
リリース 9.2.00 2007 年 8 月
R