System Generator for DSP リファレンス ガイド - Xilinx

FIR Compiler v3_1
System
Generator
ブロック
FIR Compiler
v3_1
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Storage options] : 係数 と データ の両方を格納する ために、 カ ス タ ム メモリ オプシ ョ ンを選択
できます。
♦ [Data buffer] : データ サンプルを格納する ために使用する メ モ リ の タ イ プを指定し ます。
♦ [Coefficient buffer] : 係数を格納する ために使用する メ モ リ の タ イ プを指定し ます。
• [Multiple DSP48 column support] : Virtex-4 デバイ スの複数の DSP48 スライス列にフィルタ
をインプリ メン トする方法を指定します。 [Custom] にする と 、 次の複数列を イ ンプ リ メ ン ト す
るためのオプションが設定できるようになります。
♦ [Cross column pipelining] : 複数列用 DSP48 フィルタをインプリメントする場合に、列の
間のパイプ ラ イ ンの長さ を指定し ます。 これは、[Multiple DSP48 column support] を
[Custom] に し た場合にのみ設定で き ます。
♦ [First column length] : 複数列用 DSP48 フ ィ ルタ を イ ンプ リ メ ン ト する場合に、 最初の列
の長さ を指定し ます。 これは、 [Multiple DSP48 column support] を [Custom] にした場合
にのみ設定で き ます。
♦ [Column wrap length] : 複数列用 DSP48 フ ィ ルタ を イ ンプ リ メ ン ト する場合に、後続の列
の長 さ を指定し ます。 この値は、 指定した最初の列の長さ と同じか、 それよ り も大きい値
にする必要があ り ます。 これは、 [Multiple DSP48 column support] を [Custom] にした場
合にのみ設定で き ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
既知の問題
このブロッ クでは、 次のザイ リ ンクス LogiCORE FIR Compiler コアが使用されます。
ザイ リンクス
LogiCORE
FIR Compiler
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
次は、 System Generator の FIR Compiler に関する既知の問題です。
• 現在の と こ ろ、 FIR Compiler ブロックでは Virtex-4、 Virtex-5、 Spartan-3A DSP デバイ スの
MAC FIR しかサポート されません。
• 複数列の自動イ ンプ リ メ ンテーシ ョ ンはサポー ト さ れません。
• シミュレーション速度は、 コンフィギュレーションによって異なります。
System Generator for DSP リファレンス ガイド japan.xilinx.com 193
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
4 5
V3.1 • • •
R