System Generator for DSP リファレンスガイド - Xilinx

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System Generator ブロック FIR Compiler v3_0 R [Ports] タブ ♦ Symmetric ♦ Negative Symmetric ♦ Half Band 係数のベクタは、ここで指定したストラクチャと一致している必要があります。ただし、 [Inferred from Coefficients] を選択した場合、ストラクチャはこれらの係数から自動的に決定されるので、その必要はありません。 [Ports] タブからは、次のようなパラメータを設定できます。 • [Provide valid ports] : ブロックで vin および vout ポートが使用されます。 • [Provide rst and rfd ports] : ブロックで rst および rfd ポートが使用されます。 [Implementation] タブ [Implementation] タブからは、次のようなパラメータを設定できます。 • [Storage options] : 係数とデータの両方を格納するために、カスタムメモリオプションを選択できます。 ♦ [Data buffer] : データサンプルを格納するために使用するメモリのタイプを指定します。 ♦ [Coefficient buffer] : 係数を格納するために使用するメモリのタイプを指定します。 • [Multiple DSP48 column support] : Virtex-4 デバイスの複数の DSP48 スライス列にフィルタをインプリメントする方法を指定します。 [Custom] にすると、次の複数列をインプリメントするためのオプションが設定できるようになります。 ♦ [Cross column pipelining] : 複数列用 DSP48 フィルタをインプリメントする場合に、列の間のパイプラインの長さを指定します。これは、[Multiple DSP48 column support] を [Custom] にした場合にのみ設定できます。 ♦ [First column length] : 複数列用 DSP48 フィルタをインプリメントする場合に、最初の列の長さを指定します。これは、 [Multiple DSP48 column support] を [Custom] にした場合にのみ設定できます。 ♦ [Column wrap length] : 複数列用 DSP48 フィルタをインプリメントする場合に、後続の列の長さを指定します。この値は、指定した最初の列の長さと同じか、それよりも大きい値にする必要があります。これは、 [Multiple DSP48 column support] を [Custom] にした場合にのみ設定できます。このブロックで使用されるその他のパラメータは、ブロックのパラメータダイアログボックスの共通オプションで説明されています。ザイリンクス LogiCORE このブロックでは、次のザイリンクス LogiCORE FIR Compiler コアが使用されます。ザイリンクス LogiCORE FIR Compiler LogiCORE バージョン/ データシート Spartan Virtex II、 IIE 3、 3E 3A 186 japan.xilinx.com System Generator for DSP リファレンス ガイドリリース 9.2.00 2007 年 8 月 3A DSP 1、 E II、 II Pro 4 5 V3.0 • • •
FIR Compiler v3_0 既知の問題次は、 System Generator の FIR Compiler に関する既知の問題です。 • 現在のところ、 FIR Compiler ブロックでは Virtex-4、 Virtex-5、 Spartan-3A DSP デバイスの MAC FIR しかサポートされません。 • 複数列の自動インプリメンテーションはサポートされません。 • シミュレーション速度は、コンフィギュレーションによって異なります。 System Generator for DSP リファレンス ガイド japan.xilinx.com 187 リリース 9.2.00 2007 年 8 月 R
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System Generator for DSP リファ
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目次このマニュアルにつ
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目次ブロックインターフ
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目次ブロックパラメー
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目次ブロックパラメー
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目次ザイリンクス LogiCOR
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目次 CORDIC DIVIDER . . . . . . .
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目次 xlGenerateButton . . . . . .
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目次メンバーデータ . . .
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R このマニュアルについて
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表記規則オンラインマニ
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R ザイリンクスブロック
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ブロックセットライブ
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Page 47 and 48:
ブロックのパラメータダ
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ブロックのパラメータダ
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Accumulator Accumulator このブ
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Addressable Shift Register Addressa
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AddSub AddSub ブロックパラ
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Assert Assert ブロックパラ
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BitBasher BitBasher このブロッ
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BitBasher 制限 octal_const : 0、
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Black Box レートを生成する
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Black Box • 必要なポート
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Black Box ブロックパラメ
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Black Box 例関連項目次は
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ChipScope ブロックパラメ
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ChipScope 既知の問題詳細情
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Clock Enable Probe Clock Enable Pro
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CMult CMult ブロックパラメ
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Concat Concat このブロックは
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Configurable Subsystem Manager ブ
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Constant • [Operation select] : D
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Convert Convert このブロック
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Convolutional Encoder v3_0 System G
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Convolutional Encoder v6_0 System G
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Counter System Generator ブロッ
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DAFIR v9_0 係数のリロード
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DAFIR v9_0 System Generator ブロ
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DDS Compiler v1_1 ブロックイ
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DDS Compiler v1_1 System Generator
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DDS Compiler v2_0 ブロックイ
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DDS Compiler v2_0 System Generator
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DDS v4_0 System Generator ブロッ
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DDS v5_0 ブロックパラメー
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Delay Delay このブロックは
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Delay 最初の SRL では 16 サ
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Delay らないので、速度が
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Depuncture ブロックパラメ
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Down Sample Down Sample このブ
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Down Sample フレームの最後
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DSP48 • [Provide C port] : オン
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DSP48 Macro DSP48 Macro このブ
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DSP48 Macro • 次の図は、 [In
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DSP48 Macro 予約ポート名ポ
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DSP48 Macro モードの選択 DSP4
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DSP48 Macro DSP48 Macro の擬似 o
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DSP48A DSP48A このブロックは
Page 135 and 136: DSP48A 関連項目 • [Reset port
Page 137 and 138: DSP48E • [Pattern mask (48 bit he
Page 139 and 140: DSP48E • [Reset port for c] : オ
Page 141 and 142: Dual Port RAM Dual Port RAM この
Page 143 and 144: Dual Port RAM コリジョンビ
Page 145 and 146: Dual Port RAM System Generator ブ
Page 147 and 148: EDK Processor EDK Processor この
Page 149 and 150: EDK Processor 既知の問題 •
Page 151 and 152: FDATool FDATool 使用例このブ
Page 153 and 154: FFT v1_0 FFT v1_0 このブロッ
Page 155 and 156: FFT v1_0 FFT のタイミング特
Page 159 and 160: FFT v3_1 nfft_we アサートさ
Page 161 and 162: FFT v3_1 System Generator ブロッ
Page 163 and 164: FFT v3_2 入力信号 xn_re 入力
Page 165 and 166: FFT v3_2 • [Output ordering] :
Page 169 and 170: FFT v4_1 出力信号ブロック
Page 171 and 172: FFT v4_1 System Generator ブロッ
Page 173 and 174: FIR Compiler v1_0 FIR Compiler v1_0
Page 175 and 176: FIR Compiler v1_0 タコンフ
Page 177 and 178: FIR Compiler v2_0 FIR Compiler v2_0
Page 179 and 180: FIR Compiler v2_0 ブロックパ
Page 181 and 182: FIR Compiler v2_0 System Generator
Page 183 and 184: FIR Compiler v3_0 係数のリロ
Page 185: FIR Compiler v3_0 対称インタ
Page 189 and 190: FIR Compiler v3_1 係数のリロ
Page 191 and 192: FIR Compiler v3_1 対称インタ
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Page 195 and 196: From FIFO System Generator ブロ
Page 197 and 198: From Register 関連項目 Domain_B
Page 199 and 200: Gateway In ば、次の OFFSET = IN
Page 201 and 202: Gateway Out とえば、次の OFFS
Page 203 and 204: Interleaver Deinterleaver v4_0 Inte
Page 205 and 206: Interleaver Deinterleaver v4_0 Syst
Page 207 and 208: Interleaver Deinterleaver v5_0 ブ
Page 209 and 210: Inverter Inverter このブロッ
Page 211 and 212: JTAG Co-Simulation [Advanced] タ
Page 213 and 214: LFSR す。 [Galois] を選択す
Page 215 and 216: MCode MCode このブロックは
Page 217 and 218: MCode • 比較演算子 < より
Page 219 and 220: MCode 定数式これが使用で
Page 221 and 222: MCode スライス関数 : xl_slice
Page 223 and 224: MCode empty = v.empty; ベクタ
Page 225 and 226: MCode disp('disp(10) is'); disp(10)
Page 227 and 228: MCode end regs.push_front_pop_back(
Page 229 and 230: MCode Simulink のシミュレ
Page 231 and 232: MCode 次の図は、モデルを
Page 233 and 234: MCode end persistent ステート
Page 235 and 236: MCode 丸めを使用した xl_sta
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MicroBlaze Processor ポート各
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MicroBlaze Processor ブロック
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MicroBlaze Processor MicroBlaze ソ
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MicroBlaze Processor 既知の問
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ModelSim ModelSim このブロッ
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ModelSim タイムスケールカ
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ModelSim 上の図は、 System Gen
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Multiple Subsystem Generator Multip
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Multiple Subsystem Generator Genera
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Multiple Subsystem Generator 生成
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Negate Negate ブロックパラ
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Network-based Ethernet Co-Simulatio
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Opmode PCIN)] の場合は、キ
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Parallel to Serial Parallel to Seri
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PicoBlaze Instruction Display PicoB
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PicoBlaze Microcontroller • [Disp
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Point-to-point Ethernet Co-Simulati
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Puncture このブロックで使
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Reinterpret Reinterpret このブ
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Resource Estimator Resource Estimat
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Resource Estimator 既知の問題
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ROM • [Binary point] : メモリ
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RS Decoder v5_1 RS Decoder v5_1 こ
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RS Decoder v5_1 ♦ [Custom] : ブ
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RS Decoder v6_0 RS Decoder v6_0 こ
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RS Decoder v6_0 ♦ [ATSC] : ATSC (
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RS Encoder v5_0 RS Encoder v5_0 こ
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RS Encoder v5_0 ♦ [CCSDS] : CCSDS
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RS Encoder v6_0 RS Encoder v6_0 こ
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RS Encoder v6_0 ♦ [CCSDS] : CCSDS
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Sample Time Sample Time このブ
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Serial to Parallel Serial to Parall
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Shared Memory 実行できるよ
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Shared Memory Memory ブロック
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Shared Memory Read ブロックパ
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Shared Memory Write ブロック
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Simulation Multiplexer Simulation M
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SineCosine SineCosine このブロ
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Single Port RAM Single Port RAM こ
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Single Port RAM 書き込みモー
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Single Port RAM 深さ別の最大
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Single-Step Simulation Single-Step
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System Generator System Generator
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System Generator ♦ [Default] :
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System Generator ♦ [Input data ty
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Time Division Demultiplexer Time Di
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Time Division Multiplexer Time Divi
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To FIFO System Generator ブロッ
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To Register クロックドメ
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Toolbar ツールバーメニュ
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Up Sample Up Sample このブロッ
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Viterbi Decoder v5_0 Viterbi Decode
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Viterbi Decoder v5_0 System Generat
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Viterbi Decoder v6_0 ます。 sel
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WaveScope WaveScope このブロッ
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WaveScope [hex] をオンにし、
Page 349 and 350:
WaveScope 2 つ目の選択方法
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WaveScope クリックする
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WaveScope マウスポインタ
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WaveScope [Move Cursor Last] 一番
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Xilinx LogiCORE のバージョ
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Xilinx LogiCORE のバージョ
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R 第 2 章ザイリンクスリ
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2 Channel Decimate by 2 MAC FIR Fil
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2n-tap Linear Phase MAC FIR Filter
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4-channel 8-tap Transpose FIR Filte
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5x5Filter 5x5Filter 5 つの n-tap
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BPSK AWGN Channel BPSK AWGN Channel
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CIC Filter ブロックパラメ
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Convolutional Encoder ブロック
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CORDIC DIVIDER CORDIC DIVIDER ブ
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CORDIC LOG 参考資料 1. J. E. Vo
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CORDIC SQRT CORDIC SQRT Hyperbolic
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Dual Port Memory Interpolation MAC
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m-channel n-tap Transpose FIR Filte
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Mealy State Machine 例ミーリ
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Moore State Machine Moore State Mac
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Moore State Machine マトリッ
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Multipath Fading Channel Model イ
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Multipath Fading Channel Model デ
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Multipath Fading Channel Model タ
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n-tap Dual Port Memory MAC FIR Filt
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Registered Mealy State Machine Regi
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Registered Mealy State Machine ブ
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Registered Moore State Machine 例
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Virtex Line Buffer Virtex Line Buff
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Virtex2 5 Line Buffer Virtex2 5 Lin
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White Gaussian Noise Generator Box-
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R ザイリンクス XtremeDSP キ
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XtremeDSP Co-simulation XtremeDSP C
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XtremeDSP DAC XtremeDSP DAC モデ
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XtremeDSP LED Flasher XtremeDSP LED
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R System Generator ユーティ
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xlAddTerms optionStruct 引数は
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xlAddTerms 関連項目「Toolbar
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xlfda_numerator xlfda_numerator 構
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xlgetparam および xlsetparam xlg
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xlInstallPlugin xlInstallPlugin 構
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xlSetNonMemMap xlSetNonMemMap 構
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xlSBDBuilder xlSBDBuilder 構文
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xlTBUtils 例フィールド名
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xlTimingAnalysis xlTimingAnalysis
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xlUpdateModel ♦ 加えた変更
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xlVersion xlVersion 構文説明
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R プログラムを使用したア
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プログラムを使用した
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SharedMemory SharedMemory Public
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SharedMemory パラメータ name
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SharedMemory 戻り値読み出し
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LockableSharedMemory LockableShared
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LockableSharedMemory 戻り値 arg
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SharedMemoryProxy SharedMemoryProxy
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SharedMemoryProxy Sysgen::StdLogicV
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NamedPipeReader NamedPipeReader Pub
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NamedPipeReader unsigned getNWords
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NamedPipeWriter メンバー関数
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索引数字 2 Channel Decimate by
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索引さザイリンクス Logi
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