System Generator for DSP リファレンス ガイド - Xilinx

FIFO
System
Generator
ブロック
R
このブロックは、[Xilinx Blockset] の [Control Logic]、 [Memory]、 [Index] ライブラリにリストさ
れています。
ザイ リ ンクスの FIFO ブロックは、 FIFO メモリ キューをインプリ メント します。
書き込みイ ネーブル入力が 1 になる と、 このモジュールのデータ入力ポート の値が
次の使用可能な空の メ モ リ ロケーシ ョ ンに書き込まれます。 読み出し イ ネーブル入
力ポート をアサートする と、 データが書き込まれる順番にデータ出力ポート (dout)
を通って FIFO か ら読み出 さ れます。 FIFO はブロ ッ ク または分散 RAM を使用し
てインプリ メントできます。
未使用の ロ ケーシ ョ ンがモジ ュールの内部 メ モ リ に残っていない場合、 出力ポー ト
full が 1 にアサー ト されます。 出力ポー ト percent_full は、フルの FIFO のパーセン ト がユーザー指
定の精度で表示されます。 empty 出力ポー ト は、 FIFO が空にな る と アサー ト されます。
ブロック パラ メータ
ブロッ ク パラ メータのダイアログ ボックスは、 Simulink モデル内のア イ コ ンをダブルク リ ッ クす
る と 表示されます。
[Basic] タブ
[Basic] タブからは、 次のよ うなパラ メータを設定できます。
• [Depth] : 格納で き る ワー ド 数。
• [Bits of precision to use for %full signal] : %full ポー ト のビ ッ ト 幅を指定し ます。 こ の符号な
し出力の 2 進小数点は、 常にワー ド の最上部にあ り ます。 こ のため、 た と えば精度が 1 に設定
されると、 出力は 0.0 と 0.5 の 2 つの値を取 り 込みます。 こ の場合、 0.5 は FIFO が少な く と
も 50% フルである こ と を示しています。
[Implementation] タブ
• [Memory Type] : FIFO の FPGA への イ ンプ リ メ ンテーシ ョ ン方法を指定し ます。 ブ ロ ッ ク
RAM か分散 RAM のいずれかを選択で き ます。
このブロックで使用されるその他のパラメータは、 ブロッ クのパラ メータ ダイアログ ボックスの
共通オプシ ョ ンで説明されています。
ザイリンクス LogiCORE
このブロックでは、 ザイ リンクス LogiCORE FIFO Generator コアを使用してインプリ メント され
ます。
ザイ リンクス
LogiCORE
FIFO Synchronous
FIFO
FIFO
Generator
LogiCORE
バージ ョ ン/
データ シー ト
Spartan Virtex
II、 IIE 3、 3E 3A
172 japan.xilinx.com System Generator for DSP リファレンス ガイ ド
リリース 9.2.00 2007 年 8 月
3A
DSP
1、 E
II、
II Pro
V5.0 • • • • •
4 5
V3.3 • • •