System Generator for DSP リファレンス ガイド - Xilinx

Delay
最初の SRL では 16 サイクルの遅延が追加され、接続されたフリ ップフロップで遅延がさらに 1 サ
イクル追加されます。 2 つ目の SRL では、14 サ イ ク ルの遅延が追加されます。 14 サイクルなのは、
アドレスが {A3,A2,A1,A0}=1101 (2 進数) = 13 に設定されてお り 、 SRL を通った後のレイテンシ
はア ド レスに 1 サイクル足した値になるからです。 最後のフ リ ッ プフ ロ ッ プで遅延が 1 サイクル追
加されるので、 トータルで L=16+1+14+1=32 サイクルの遅延になり ます。
SRL を使用する と 、ザイ リ ン ク ス アーキテ ク チ ャ で遅延を効率的に イ ンプ リ メ ン ト で き ます。 SRL
とそれに接続された単一のロジック セルを含むフ リ ップフ ロ ップは、 17 サイクルの遅延をインプ
リ メ ン ト で き ますが、 フ リ ッ プフ ロ ッ プのみを含む遅延ラ イ ンの場合は、 ロ ジ ッ ク セルご とに 1 サ
イ ク ルの遅延し か イ ンプ リ メ ン ト で き ません。
SRL のセッ ト ア ップ タイムはフ リ ップフロップのセッ トアップ タイムより長いので、 遅延ブ ロ ッ
ク の前に組み合わせパスがあ る高速デザ イ ンでは、構造レベルの HDL 設定を使用する場合、Delay
ブロックの前にレイテンシ L=1 の付いた遅延ブ ロ ッ ク を 1 つ追加する と 効率的です。 こ れに よ り 、
クリティカル パスが SRL の長いセ ッ ト ア ッ プ時間が原因で問題になる こ と はな く な り ます。 次の
図は、 その例です。
どちらのデザインも合成すると、次の図のようになります。高速なデザインの方を赤でハイライト
しています。
System Generator for DSP リファレンス ガイド japan.xilinx.com 111
リリース 9.2.00 2007 年 8 月
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