System Generator for DSP リファレンス ガイド - Xilinx

R
[Implementation] タブ
[Implementation] タブからは、 次のよ う なパラ メ ータ を設定でき ます。
• [Implement using behavioral HDL] : ビヘイビア レベルの HDL がインプリ メンテーショ ンに
使用 さ れます。 これによ り、 ダウンス ト リームのロジック合成ツールで最適なインプリ メン
テーシ ョ ンが選択される よ う にな り ます。 このブロックで使用されるその他のパラ メータは、
ブロックのパラ メータ ダイアログ ボックスの共通オプションで説明されています。
ビヘイビア レベルの HDL を使用したロジッ ク合成
ダウンス ト リームのロジック合成ツールに Synplify Pro を使用する場合は、 こ ち ら の設定が推奨さ
れます。 ロジッ ク合成ツールは、 指定どおり に遅延をインプ リ メ ン ト し、 遅延ラ インをブロ ッ ク
RAM、 DSP48、 またはエンベデッド IOB のフ リ ッ プフ ロ ッ プなどの前後に移動させる よ う な最適
化を実行します。 また、 選択したアーキテクチャに基づいて、 ロング遅延ラ インに専用 SRL のカ
ス ケー ド 出力を使用し た り 、 パス遅延に基づいて遅延ラ イ ンの片方または両方の終端にフ リ ッ プフ
ロ ッ プを使用し た り と いっ た最適化 も実行し ます。 こ の設定を使用する と 、 ロ ジ ッ ク合成ツールが
高度であれば、 遅延ラ イ ンの一部を組み合わせロ ジ ッ ク 部分に戻し て、 タ イ ミ ングを変更する こ と
もできます。
構造レベルの HDL を使用したロジッ ク合成
[Implement using behavioral HDL] をオフにする と、構造レベルの HDL が使用されます。 これはデ
フ ォル ト 設定で、既知の柔軟性の少ない イ ンプ リ メ ンテーシ ョ ンが実行さ れます。 こ ち ら の設定は、
XST を使用する場合に向いています。 通常は、 こ の設定にする と 、 L-1 サイクルの SRL (シフ ト レ
ジスタ LUT) 遅延の後にフ リ ッ プフ ロ ッ プを付けた (SRL とフリップフロップは同一スライスに
パッキング) 構造レベルの HDL が作成されます。 レイテンシが L=17 よ り も大き い場合、 専用のカ
スケード配線を使用していなくても、複数の SRL/フリ ップフロップがカスケード接続されます。 次
の例は、 レ イ テンシが L=32 の場合の 1 ビッ ト幅の Delay ブ ロ ッ ク の合成結果です。
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リリース 9.2.00 2007 年 8 月